JPH10294425A - 集積回路用保護装置 - Google Patents

Abstract

(57)【要約】 【課題】 最小限の回路面積で制御整流素子が半導体集
積回路の保護用素子として動作する電圧を低下させるこ
とが可能な集積回路用保護装置を提供する。 【解決手段】 ＬＳＩ１８の入出力端子１９に接続した
保護装置１にＳＣＲ５及び６を備え、ＳＣＲ５のｎゲー
トに相当するｎ形層９をＬＳＩ１８の電源２０に接続
し、ＳＣＲ６のｐゲートに相当するｐ形層１３を抵抗２
１を介してアース端子に接続して、入出力端子１９に正
極性のＥＳＤ（静電気放電）が印加された場合は、その
電位が電源２０の電圧とｐｎ接合部２２ａの順方向電圧
との和よりも大であればＳＣＲ５が導通してＥＳＤをア
ースを介した経路で放電させ、入出力端子１９に負極性
のＥＳＤが印加された場合は、その電位がアース電位と
ｐｎ接合部２５ａの順方向電圧との和よりも負極性で大
であればＳＣＲ６が導通してＥＳＤをアースを介した経
路で放電させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
外部信号端子に接続され、その外部信号端子に所定範囲
を超える電圧が印加された場合に半導体集積回路が破壊
されるのを防止するシリコン制御整流素子を備えてなる
集積回路用保護装置に関する。

【０００２】

【発明が解決しようとする課題】半導体で構成される大
規模集積回路（以下、ＬＳＩと称す）に印加される静電
気雑音の一種である静電気放電（Electro Static Disch
arge，以下、ＥＳＤと称す）事象には、様々な形態があ
る。例えば、（１）帯電した人体や物体がＬＳＩの端子
に直接触れることによって静電気が放電される場合、或
いは、（２）帯電した人体が手に持った金属物体を介し
て電子機器に静電気が放電される場合、などがある。

【０００３】上記（１），（２）のＥＳＤ事象に対応し
て、ＬＳＩ，電子機器に対して一定電圧の静電気が放電
された場合でも誤動作しないことを保障するために定め
られた規格が存在する。（１）についてはＭＩＬ，ＥＩ
ＡＪ規格、（２）についてはＩＥＣ規格がある。この様
な規格に対応するため、ＬＳＩの内部にＥＳＤ対策用の
保護素子を形成することなどが行われている。

【０００４】しかしながら、ＬＳＩ内部にトランジスタ
やダイオードからなる保護素子を形成しても、応答時間
やＥＳＤによる放電電流を逃がすことができる量に限界
があるため、ＭＩＬ，ＥＩＡＪ規格をクリアできても、
ＩＥＣ規格のように、接触放電法により±２〜８ｋＶの
印加電圧を加える厳しいものには対応することができな
かった。

【０００５】そこで、ＩＥＣ規格にも対応可能な大電流
を制御できる保護用素子として、シリコン制御整流素子
（Silicon Controlled Rectifier, 以下、ＳＣＲと称
す）を用いることが考えられている。ＳＣＲは、導通時
の抵抗が低い、また、消費電力が小さく発熱量が少ない
などの好ましい性質をも有している。

【０００６】ところが、ＳＣＲのみをＬＳＩ内部に形成
して、そのＳＣＲの両端子をＬＳＩの例えば入出力端子
−内部回路間とアースとの間に接続した場合には、ＥＳ
ＤによってＬＳＩの入出力端子とアースとの間に印加さ
れる電圧が７０Ｖ以上でなければ、そのＳＣＲは保護用
素子として動作しない。従って、印加電圧が７０Ｖ未満
の比較的低い値の場合には、ＬＳＩを保護することがで
きないという問題がある。

【０００７】ＳＣＲを保護用素子として機能させる場合
の動作電圧を低下させる技術として、例えば、特開平６
−５３４０７号公報に開示されているものがある。これ
は、ＳＣＲにインバータゲートを組み合わせて構成する
ことにより、上記の課題を解決しているものであるが、
インバータゲートを形成する分だけ保護用素子の面積を
余分に要することになり、ひいては、チップサイズの大
形化を招くことになる。

【０００８】本発明は上記事情に鑑みてなされたもので
あり、その目的は、最小限の回路面積で、シリコン制御
整流素子が半導体集積回路の保護用素子として動作する
電圧を低下させることが可能な集積回路用保護装置を提
供することにある。

【０００９】

【課題を解決するための手段】請求項１記載の集積回路
用保護装置によれば、入力端子の一端及び他端が半導体
集積回路の外部信号端子及びアース端子に接続されてい
るシリコン制御整流素子は、所定範囲を外れた電圧とし
て、例えば静電気が半導体集積回路の外部信号端子に印
加されると、その静電気の電圧と動作用基準電圧との差
によってｐｎ接合部に順方向電流が流れることにより導
通するので、静電気は、アースを介した経路で放電され
ることにより、静電気の電圧が半導体集積回路に印加さ
れることを防止する。

【００１０】従って、所定範囲を外れた電圧と動作用基
準電圧との差がシリコン制御整流素子のｐｎ接合部に順
方向電流を流すのに十分な値であれば、シリコン制御整
流素子は導通して保護用素子として動作するので、従来
とは異なり、余分な回路を形成する必要がなく、最小限
の回路面積で印加電圧が比較的低い場合にもシリコン制
御整流素子を動作させることが可能であり、全体を小形
に構成することができる。

【００１１】請求項２記載の集積回路用保護装置によれ
ば、シリコン制御整流素子のアノードを半導体集積回路
の外部信号端子に接続し、カソードをアース端子に接続
すると共に、ｎゲートに動作用基準電圧を与えて正極性
電圧保護用素子として構成するので、例えば、正極性に
帯電している静電気が半導体集積回路の外部信号端子に
印加されると、その静電気の電圧とｎゲートに与えられ
ている動作用基準電圧との差によってｐｎ接合部に順方
向電流が流れ、正極性電圧保護用素子が導通して動作す
る。従って、所定範囲を外れた電圧が正極性の場合に対
応することができる。

【００１２】請求項３記載の集積回路用保護装置によれ
ば、動作用基準電圧を、半導体集積回路の動作用電源の
電圧に等しく設定するので、半導体集積回路の外部信号
端子に与えられる通常の入力信号のレベルでは正極性電
圧保護用素子は動作せず、半導体集積回路の動作用電源
を超える所定範囲を外れた電圧が印加されると、正極性
電圧保護用素子は動作する。従って、半導体集積回路の
十分且つ適切な保護を行うことができると共に、正極性
電圧保護用素子に動作用基準電圧を与えるために別電源
を用意する必要がない。

【００１３】請求項４記載の集積回路用保護装置によれ
ば、シリコン制御整流素子のカソードを半導体集積回路
の外部信号端子に接続し、アノードをアース端子に接続
すると共に、ｐゲートを抵抗を介してアース端子に接続
することにより動作用基準電圧が与えられる負極性電圧
保護用素子として構成するので、例えば、負極性に帯電
している静電気が半導体集積回路の外部信号端子に印加
されると、その静電気の電圧とｐゲートに与えられてい
るアース電位との差によってｐｎ接合部に順方向電流が
流れ、負極性電圧保護用素子が導通して動作する。従っ
て、所定範囲を外れた電圧が負極性の場合に対応するこ
とができる。

【００１４】請求項５記載の集積回路用保護装置によれ
ば、複数のシリコン制御整流素子を備えて、所定範囲を
外れた電圧の極性が正，負の何れである場合にも対応可
能に構成するので、所定範囲を外れた電圧の極性にかか
わらず、半導体集積回路の保護を行うことができる。

【００１５】

【発明の実施の形態】以下、本発明の一実施例について
図面を参照して説明する。図１は、本発明の集積回路用
保護装置（以下、保護装置と称す）１の断面を模式的に
示す図である。この図１において、保護装置１は、基板
部のｐ形層２の中に拡散などによって形成した２つのｎ
形層３及び４の内部に、図１中２点鎖線で示すように夫
々ＳＣＲ（シリコン制御整流素子，正極性電圧保護用素
子）５及びＳＣＲ（シリコン制御整流素子，負極性電圧
保護用素子）６を形成したものである。

【００１６】ＳＣＲ５は、以下のように構成されてい
る。ｎ形層３の内部にｐ形層７を形成し、そのｐ形層７
の内部に更にｎ形層８を形成する。また、ｎ形層３の内
部に、高濃度のｎ（ｎ＋）形層９とｐ形層１０とを形成
する。

【００１７】即ち、ｐ形層１０，ｎ形層３，ｐ形層７，
ｎ形層８によるｐｎｐｎ構造によってＳＣＲ５が構成さ
れており、ｐ形層１０がアノード，ｎ形層８がカソー
ド，ｎ形層３の内部のｎ形層９がｎゲートに相当するよ
うになっている。

【００１８】また、ＳＣＲ６は、以下のように構成され
ている。ｎ形層４の内部にｐ形層１１を形成し、そのｐ
形層１１の内部に更にｎ形層１２と高濃度のｐ（ｐ＋）
形層１３とを形成する。また、ｎ形層４の内部に、ｐ形
層１４を形成する。

【００１９】即ち、ｐ形層１４，ｎ形層４，ｐ形層１
１，ｎ形層１２によるｐｎｐｎ構造によってＳＣＲ６が
構成されており、ｐ形層１４がアノード，ｎ形層１２が
カソード，ｐ形層１１の内部のｐ形層１３がｐゲートに
相当するようになっている。

【００２０】ｐ形層２には、配線接続用として高濃度の
ｐ形層１５，１６がＳＣＲ５，６に対応して形成されて
おり、そのｐ形層１５，１６は、ＳＣＲ５，６のｎ形層
８，ｐ形層１４と共に例えばアルミニュウム配線によっ
てアース端子に接続されている。

【００２１】保護装置１の入力端子１７は、ｐ形層１０
及びｎ形層１２に接続されていると共に、ＬＳＩ（半導
体集積回路）１８の入出力端子（外部信号端子）１９に
接続されている。ＬＳＩ１８は、電源２０から２〜５Ｖ
程度の動作用電源が供給されるようになっている。ま
た、その電源２０は、保護装置１のｎ形層９にも接続さ
れており、ＳＣＲ５のｎ形層９（ｎゲート）に動作用基
準電圧を与えるようになっている。

【００２２】一方、ＳＣＲ６のｐ形層１３（ｐゲート）
は、抵抗２１を介してｐ形層１４と共にアース端子に接
続されている。抵抗２１は、基板に半導体抵抗や薄膜抵
抗などで形成されており、その抵抗値は約１０〜１００
Ω程度に設定されている。尚、図１では、保護装置１と
ＬＳＩ１８とは別体のように示しているが、実際には、
両者はモノリシックＩＣとして一体に構成されているも
のである。

【００２３】図２は、保護装置１を等価回路で表した図
である。ＳＣＲ５，６は、周知のように、ｐｎｐ形のト
ランジスタとｎｐｎ形のトランジスタとを組み合わせた
構成となっている。

【００２４】即ち、ＳＣＲ５においては、ｐ形層１０，
ｎ形層３（ｎ形層９），ｐ形層７を夫々エミッタ，ベー
ス，コレクタとするｐｎｐ形のトランジスタ２２と、ｎ
形層３，ｐ形層７，ｎ形層８を夫々コレクタ，ベース，
エミッタとするｎｐｎ形のトランジスタ２３とを組み合
わせたものである。

【００２５】また、ＳＣＲ６においては、ｐ形層１４，
ｎ形層４，ｐ形層１１（ｐ形層１３）を夫々エミッタ，
ベース，コレクタとするｐｎｐ形のトランジスタ２４
と、ｎ形層４，ｐ形層１１，ｎ形層１２を夫々コレク
タ，ベース，エミッタとするｎｐｎ形のトランジスタ２
５とを組み合わせたものである。

【００２６】そして、ＳＣＲ５のｎゲートであるトラン
ジスタ２２のベース及びトランジスタ２３のコレクタ
は、電源２０に接続されており、ＳＣＲ６のｐゲートで
あるトランジスタ２４のコレクタ及びトランジスタ２５
のベースは、抵抗２１を介してアース端子に接続されて
いる。

【００２７】次に、所定範囲を外れた電圧として静電気
放電（以下、ＥＳＤと称す）がＬＳＩ１８の入出力端子
１９に印加された場合の本実施例の作用について図２を
参照して説明する。

【００２８】（１）ＥＳＤが正極性の場合 ＳＣＲ５のｎゲートに相当するｎ形層９の電位は、電源
２０の電圧に等しい。従って、入出力端子１９、即ちＳ
ＣＲ５のアノードに印加されたＥＳＤの電圧が、電源２
０の電圧とｐ形層１０及びｎ形層９からなるｐｎ接合部
２２ａの順方向電圧（例えば、約０．７Ｖ）との和より
も大であれば、そのｐｎ接合部２２ａには順方向電流が
流れる。ｐｎ接合部２２ａに順方向電流が流れるという
ことはトランジスタ２２にベース電流が流れることに等
しいので、トランジスタ２２はオン状態となる。

【００２９】すると、トランジスタ２２のコレクタ電流
がトランジスタ２３のベース電流として流れることによ
って、トランジスタ２３もオン状態となり、トランジス
タ２２及び２３の双方がオン状態となってＳＣＲ５が導
通する。そして、入出力端子１９に印加されたＥＳＤは
ＳＣＲ５を介してアース端子から外部へと放電されるの
で、ＥＳＤがＬＳＩ１８に対して印加されることはな
い。

【００３０】ＳＣＲ５が導通している状態から、入出力
端子１９にＥＳＤが印加されなくなると、ｐ形層１０の
電位が低下する。そして、ｐ形層１０の電位が、電源２
０の電圧とｐｎ接合部２２ａの順方向電圧との和より低
くなると、トランジスタ２２のベース電流が流れなくな
り、トランジスタ２２はオフ状態となる。すると、トラ
ンジスタ２３もオフ状態となることにより、ＳＣＲ５も
遮断状態となる。

【００３１】また、ＬＳＩ１８の入出力信号として入出
力端子１９に与えられる信号の最大振幅レベルは通常Ｌ
ＳＩ１８の動作電圧以下であるから、そのような入出力
信号が印加されてもｐｎ接合部２２ａに順方向電流は流
れず、ＳＣＲ５は導通状態とならないので、通常の入出
力信号はＬＳＩ１８に対して正常に入出力される。

【００３２】（２）ＥＳＤが負極性の場合 ＳＣＲ６のｐゲートに相当するｐ形層１３は、上述のよ
うに、抵抗２１を介してアース端子に接続されている。
従って、アース電位が動作用基準電圧に対応しており、
入出力端子１９、即ちＳＣＲ６のカソードに印加された
ＥＳＤの電圧が、ｐ形層１１及びｎ形層１２からなるｐ
ｎ接合部２５ａの順方向電圧よりも（負極性で）大であ
れば、そのｐｎ接合部２５ａには順方向電流が流れる。
ｐｎ接合部２５ａに順方向電流が流れるということは、
トランジスタ２５にベース電流が流れることに等しいの
で、トランジスタ２５はオン状態となる。

【００３３】すると、トランジスタ２５にコレクタ電流
が流れることによってトランジスタ２４のベース電流も
流れ、トランジスタ２４もオン状態となり、トランジス
タ２５及び２４の双方がオン状態となってＳＣＲ６が導
通する。そして、入出力端子１９に印加された負極性の
ＥＳＤはアースを介した経路で放電されるので、ＬＳＩ
１８に対して印加されることはない。

【００３４】ＳＣＲ６が導通している状態から、入出力
端子１９にＥＳＤが印加されなくなり、ｎ形層１２の電
位が上昇して、アース電位とｐｎ接合部２５ａの順方向
電圧との和より（負極性で）低くなると、トランジスタ
２５のベース電流が流れなくなり、トランジスタ２５は
オフ状態となる。すると、トランジスタ２４もオフ状態
となることにより、ＳＣＲ６も遮断状態となる。

【００３５】また、ＬＳＩ１８の入出力信号の最小振幅
レベルは、通常アース電位よりも（正極性で）高いの
で、そのような入出力信号が入出力端子１９に印加され
てもｐｎ接合部２５ａに順方向電流は流れないのでＳＣ
Ｒ６は導通状態とはならず、通常の入出力信号はＬＳＩ
１８に対して正常に入出力される。

【００３６】以上のように本実施例によれば、ＬＳＩ１
８の入出力端子１９に接続した保護装置１にＳＣＲ５及
び６を備え、ＳＣＲ５のｎゲートをＬＳＩ１８の電源２
０に接続し、ＳＣＲ６のｐゲートを抵抗２１を介してア
ース端子に接続することにより、入出力端子１９に正極
性のＥＳＤが印加された場合は、そのＥＳＤの電位が電
源２０の電圧とｐｎ接合部２２ａの順方向電圧との和よ
りも大であればＳＣＲ５が導通してＥＳＤをアースを介
した経路で放電させ、また、入出力端子１９に負極性の
ＥＳＤが印加された場合は、そのＥＳＤの電位がアース
電位とｐｎ接合部２５ａの順方向電圧との和よりも負極
性で大であれば、ＳＣＲ６が導通してＥＳＤをアースを
介した経路で放電させるようにした。

【００３７】従って、ＥＳＤが正極性の場合は、その電
圧がＬＳＩ１８の動作用電源の電圧よりもｐｎ接合部２
２ａの順方向電圧分だけ高ければＳＣＲ５にＬＳＩ１８
の保護動作を行わせることができ、また、ＥＳＤが負極
性の場合は、その電圧がアース電位よりもｐｎ接合部２
５ａの順方向電圧分だけ負極性で高ければＳＣＲ６に保
護動作を行わせることができる。

【００３８】故に、ＥＳＤに対する保護を適切且つ十分
に行うことができると共に、従来とは異なり、ＳＣＲを
保護装置に使用した場合に余分な回路を形成することな
く、最小限の回路面積で、ＥＳＤの電圧が比較的低い場
合でもＳＣＲに保護動作を行わせることが可能であり、
保護装置１全体を小形に構成することができる。また、
入出力端子１９に印加されるＥＳＤの極性が正，負の何
れであっても、そのＥＳＤの電圧がＬＳＩ１８に印加さ
れないように保護することができる。そして、ＳＣＲ５
のｎゲートに動作用基準電圧を与えるのために別電源を
用意する必要がない。

【００３９】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。保護装置１に、ＳＣＲ５，６の両方
を設けずとも、何れか一方のみを設けても良い。外部信
号端子は、入出力端子１９でなくとも、入力端子或いは
出力端子であっても良い。ＳＣＲ５のｎゲートに与える
動作用基準電圧は、必ずしもＬＳＩ１８の電源２０の電
圧に等しく設定する必要はない。例えば、ＬＳＩ１８と
外部回路とのインターフェイスの構成によって、ＬＳＩ
１８の動作用電源電圧（例えば、３Ｖ）よりも入出力バ
ッファの電源電圧が高く設定されている（例えば５Ｖ）
場合には、前記動作用基準電圧を入出力バッファの電源
電圧に等しく設定すれば良い。半導体集積回路はＬＳＩ
１８に限らず、例えばＵＬＳＩやＭＳＩなどであっても
良く、要は集積回路であればその集積規模は問わない。

【図面の簡単な説明】

【図１】本発明の一実施例を示す、半導体集積回路の外
部信号端子に接続された集積回路用保護装置の断面を模
式的に示す図

【図２】集積回路用保護装置の等価回路を示す図

【符号の説明】

１は集積回路用保護装置、５はＳＣＲ（シリコン制御整
流素子，正極性電圧保護用素子）、６はＳＣＲ（シリコ
ン制御整流素子，負極性電圧保護用素子）、８はｎ形層
（カソード）、９はｎ形層（ｎゲート）、１０はｐ形層
（アノード）、１２はｎ形層（カソード）、１３はｐ形
層（ｐゲート）、１４はｐ形層（アノード）、１８はＬ
ＳＩ（半導体集積回路）、１９は入出力端子（外部信号
端子）、２０は電源（動作用電源）、２１は抵抗、２２
ａ及び２５ａはｐｎ接合部を示す。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路の外部信号端子に接続さ
   れ、前記外部信号端子に所定範囲を外れた電圧が印加さ
   れた場合に前記半導体集積回路が破壊されるのを防止す
   るシリコン制御整流素子を備えてなる集積回路用保護装
   置において、 前記シリコン制御整流素子は、その入力端子の一端が前
   記半導体集積回路の外部信号端子に接続されると共に他
   端がアース端子に接続されており、前記半導体集積回路
   の外部信号端子に印加される電圧と動作用基準電圧との
   差によってｐｎ接合部に順方向電流が流れることにより
   導通して、前記所定範囲を外れた電圧が前記半導体集積
   回路に印加されるのを防止するように構成されているこ
   とを特徴とする集積回路用保護装置。
2. 【請求項２】 前記シリコン制御整流素子は、アノード
   が前記半導体集積回路の外部信号端子に接続され、カソ
   ードがアース端子に接続されていると共に、ｎゲートに
   動作用基準電圧が与えられている正極性電圧保護用素子
   として構成されていることを特徴とする請求項１記載の
   集積回路用保護装置。
3. 【請求項３】 前記動作用基準電圧は、前記半導体集積
   回路の動作用電源の電圧に等しく設定されていることを
   特徴とする請求項２記載の集積回路用保護装置。
4. 【請求項４】 前記シリコン制御整流素子は、カソード
   が前記半導体集積回路の外部信号端子に接続され、アノ
   ードがアース端子に接続されていると共に、ｐゲートが
   抵抗を介してアース端子に接続されることにより動作用
   基準電圧が与えられる負極性電圧保護用素子として構成
   されていることを特徴とする請求項１記載の集積回路用
   保護装置。
5. 【請求項５】 前記所定範囲を外れた電圧が正極性であ
   る場合と負極性である場合との何れにも対応可能となる
   ように、複数のシリコン制御整流素子を備えたことを特
   徴とする請求項１記載の集積回路用保護装置。