JPH10293744A - Ｐｃｉバス・システム - Google Patents
Ｐｃｉバス・システムInfo
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- JPH10293744A JPH10293744A JP9101228A JP10122897A JPH10293744A JP H10293744 A JPH10293744 A JP H10293744A JP 9101228 A JP9101228 A JP 9101228A JP 10122897 A JP10122897 A JP 10122897A JP H10293744 A JPH10293744 A JP H10293744A
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- Japan
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- bus
- pci
- pci bus
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- 239000003999 initiator Substances 0.000 claims abstract description 90
- 238000000034 method Methods 0.000 claims description 16
- 230000003111 delayed effect Effects 0.000 description 6
- 230000004044 response Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
- G06F13/4054—Coupling between buses using bus bridges where the bridge performs a synchronising function where the function is bus cycle extension, e.g. to meet the timing requirements of the target bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【課題】 イニシエータとターゲットとを備え、イニシ
エータからのアクセスに応答して、ターゲットからＰＣ
Ｉバスを介して、データを転送するＰＣＩバス・システ
ムにおいて、イニシエータによるアクセス要求、及び、
ターゲットによる中断要求によるＰＣＩバスの無用な占
有時間を無くすか、或いは、軽減できるＰＣＩバス・シ
ステムを提供することである。 【解決手段】 ターゲットとなる各デバイスに、アクセ
スからデータ転送までに要する時間をレイテンシイ情報
として格納しておき、イニシエータからのアクセス要求
に応答して、レイテンシイ情報をターゲットからイニシ
エータに対して転送し、イニシエータでは、当該レイテ
ンシイ情報から次のアクセスタイミングの時間を決定す
る。これによって、アクセス要求の繰り返しによるＰＣ
Ｉバスの占有時間を短縮できる。
エータからのアクセスに応答して、ターゲットからＰＣ
Ｉバスを介して、データを転送するＰＣＩバス・システ
ムにおいて、イニシエータによるアクセス要求、及び、
ターゲットによる中断要求によるＰＣＩバスの無用な占
有時間を無くすか、或いは、軽減できるＰＣＩバス・シ
ステムを提供することである。 【解決手段】 ターゲットとなる各デバイスに、アクセ
スからデータ転送までに要する時間をレイテンシイ情報
として格納しておき、イニシエータからのアクセス要求
に応答して、レイテンシイ情報をターゲットからイニシ
エータに対して転送し、イニシエータでは、当該レイテ
ンシイ情報から次のアクセスタイミングの時間を決定す
る。これによって、アクセス要求の繰り返しによるＰＣ
Ｉバスの占有時間を短縮できる。
Description
【０００１】
【発明の属する技術分野】本発明は、イニシエータとタ
ーゲットとをＰＣＩ（Peripheral Component Interconn
ect ）バスを介して接続したＰＣＩバス・システムに関
する。
ーゲットとをＰＣＩ（Peripheral Component Interconn
ect ）バスを介して接続したＰＣＩバス・システムに関
する。
【０００２】
【従来の技術】一般に、この種のＰＣＩバス・システム
には、中央処理装置（ＣＰＵ）をホストーＰＣＩブリッ
ジ（アービタ）を介して、ＰＣＩバスに接続すると共
に、当該ＰＣＩバスに対してＰＣＩデバイスを接続した
構成を有するシステムがある。このようなＰＣＩバス・
システムにおいては、ＰＣＩバスに対して、更に、拡張
バスブリッジを接続すると共に、当該拡張バスブリッジ
に対して、拡張バスを介して拡張デバイスを接続した構
成が採用されることもある。
には、中央処理装置（ＣＰＵ）をホストーＰＣＩブリッ
ジ（アービタ）を介して、ＰＣＩバスに接続すると共
に、当該ＰＣＩバスに対してＰＣＩデバイスを接続した
構成を有するシステムがある。このようなＰＣＩバス・
システムにおいては、ＰＣＩバスに対して、更に、拡張
バスブリッジを接続すると共に、当該拡張バスブリッジ
に対して、拡張バスを介して拡張デバイスを接続した構
成が採用されることもある。
【０００３】このようなＰＣＩバス・システムの場合、
ＣＰＵとホストーＰＣＩブリッジとを接続するホストバ
ス上には、例えば、６６ＭＨｚのクロックに同期して、
データ転送が行われており、また、ＰＣＩデバイス、或
いは、拡張バスブリッジと、ＰＣＩデバイスとの間に設
けられたＰＣＩバス上には、３３ＭＨｚのクロックに同
期して、データが転送されている。更に、拡張バスがＩ
ＳＡバスの場合、当該拡張バス上には、８ＭＨｚのクロ
ックに同期して、データが転送されている。このような
構成を備えたシステムでは、ホストバス上のデータの転
送速度は、拡張バス上のデータ転送速度の約８倍に達し
ており、他方、ＰＣＩバス上のデータ転送速度は、拡張
バス上のデータ転送速度の約４倍である。
ＣＰＵとホストーＰＣＩブリッジとを接続するホストバ
ス上には、例えば、６６ＭＨｚのクロックに同期して、
データ転送が行われており、また、ＰＣＩデバイス、或
いは、拡張バスブリッジと、ＰＣＩデバイスとの間に設
けられたＰＣＩバス上には、３３ＭＨｚのクロックに同
期して、データが転送されている。更に、拡張バスがＩ
ＳＡバスの場合、当該拡張バス上には、８ＭＨｚのクロ
ックに同期して、データが転送されている。このような
構成を備えたシステムでは、ホストバス上のデータの転
送速度は、拡張バス上のデータ転送速度の約８倍に達し
ており、他方、ＰＣＩバス上のデータ転送速度は、拡張
バス上のデータ転送速度の約４倍である。
【０００４】
【発明が解決しようとする課題】この種のＰＣＩバス・
システムでは、イニシエータからターゲットへのアクセ
ス動作として、ＣＰＵからＰＣＩデバイス、或いは、拡
張バスデバイスへのアクセス動作、及び、ＰＣＩデバイ
スから拡張バスデバイスへのアクセス動作があるが、こ
れらのアクセス動作では、それぞれの動作速度の違いか
ら、転送パフォーマンスは低速デバイスによって制限さ
れてしまう。また、ターゲットとなる各デバイスは、イ
ニシエータに転送するデータを用意するまで、長い待ち
時間が必要である。例えば、ターゲットとして拡張バス
デバイスが使用された場合、拡張バスデバイスにおい
て、アクセス要求から最初のデータ転送を行うまでに、
３クロック数だけかかるとすれば、このクロック数は、
ホストバス上では、２４クロックもの長い時間となって
しまう。このため、ホストバスは、データ転送の前に、
長い時間、ターゲットによって占有された状態になって
しまう。
システムでは、イニシエータからターゲットへのアクセ
ス動作として、ＣＰＵからＰＣＩデバイス、或いは、拡
張バスデバイスへのアクセス動作、及び、ＰＣＩデバイ
スから拡張バスデバイスへのアクセス動作があるが、こ
れらのアクセス動作では、それぞれの動作速度の違いか
ら、転送パフォーマンスは低速デバイスによって制限さ
れてしまう。また、ターゲットとなる各デバイスは、イ
ニシエータに転送するデータを用意するまで、長い待ち
時間が必要である。例えば、ターゲットとして拡張バス
デバイスが使用された場合、拡張バスデバイスにおい
て、アクセス要求から最初のデータ転送を行うまでに、
３クロック数だけかかるとすれば、このクロック数は、
ホストバス上では、２４クロックもの長い時間となって
しまう。このため、ホストバスは、データ転送の前に、
長い時間、ターゲットによって占有された状態になって
しまう。
【０００５】このように、ターゲットは、イニシエータ
からのデータの読み出し要求を受けてから、最初にデー
タを出すまでに時間（レイテンシイ）がかかることが多
く、その時間が長くなっても、バスはターゲットによっ
て占有された状態になってしまう。
からのデータの読み出し要求を受けてから、最初にデー
タを出すまでに時間（レイテンシイ）がかかることが多
く、その時間が長くなっても、バスはターゲットによっ
て占有された状態になってしまう。
【０００６】このように、バスを無駄に占有した状態が
続く場合、リトライ要求をターゲットからイニシエータ
に出力して、このバスを一旦解放するディレイドトラン
ズアクションを採用したＰＣＩバス・システムも提案さ
れている。このＰＣＩバス・システムでは、イニシエー
タからターゲットへアクセスする場合、アービタからＰ
ＣＩバスの使用権を与えられると、イニシエータはアド
レスをターゲットに送出する。ターゲットは、一時的
に、このアクセスに応答できない状態にある場合には、
応答信号をイニシエータに出力すると共に、データ転送
の中断を要求するリトライ要求をイニシエータに送出す
る。
続く場合、リトライ要求をターゲットからイニシエータ
に出力して、このバスを一旦解放するディレイドトラン
ズアクションを採用したＰＣＩバス・システムも提案さ
れている。このＰＣＩバス・システムでは、イニシエー
タからターゲットへアクセスする場合、アービタからＰ
ＣＩバスの使用権を与えられると、イニシエータはアド
レスをターゲットに送出する。ターゲットは、一時的
に、このアクセスに応答できない状態にある場合には、
応答信号をイニシエータに出力すると共に、データ転送
の中断を要求するリトライ要求をイニシエータに送出す
る。
【０００７】この場合、リトライ要求を受けたイニシエ
ータは、ある一定時間の経過後、再度、同じアクセス動
作を当該ターゲットに対して行う。再度のアクセス動作
の際に、ターゲットがデータ転送を送出できる状態にな
っているとは限らないから、再度のアクセス動作によっ
ても、ターゲットからはリトライ要求がイニシエータに
再び送信される可能性がある。したがって、ディレイド
トランズアクションを採用した場合にも、リトライ要求
を受けたイニシエータは、トランズアクションを再度要
求するタイミングがわからないため、イニシエータとタ
ーゲットとの間では、要求と、リトライ要求が繰り返さ
れることになる。
ータは、ある一定時間の経過後、再度、同じアクセス動
作を当該ターゲットに対して行う。再度のアクセス動作
の際に、ターゲットがデータ転送を送出できる状態にな
っているとは限らないから、再度のアクセス動作によっ
ても、ターゲットからはリトライ要求がイニシエータに
再び送信される可能性がある。したがって、ディレイド
トランズアクションを採用した場合にも、リトライ要求
を受けたイニシエータは、トランズアクションを再度要
求するタイミングがわからないため、イニシエータとタ
ーゲットとの間では、要求と、リトライ要求が繰り返さ
れることになる。
【０００８】いずれにしても、これらの構成では、ＰＣ
Ｉバスが無駄に占有されることが多く、低い転送パフォ
ーマンスしか得られないと言う欠点がある。
Ｉバスが無駄に占有されることが多く、低い転送パフォ
ーマンスしか得られないと言う欠点がある。
【０００９】本発明の目的は、ＰＣＩバスにおける利用
効率を高めて、ターゲットからイニシエータへの転送パ
フォーマンスを改善できるＰＣＩバス・システムを提供
することである。
効率を高めて、ターゲットからイニシエータへの転送パ
フォーマンスを改善できるＰＣＩバス・システムを提供
することである。
【００１０】本発明の他の目的は、ＰＣＩバスにおける
利用効率を改善できるディレイドトランズアクションを
採用したＰＣＩバス・システムを提供することである。
利用効率を改善できるディレイドトランズアクションを
採用したＰＣＩバス・システムを提供することである。
【００１１】本発明の更に他の目的は、アクセスからデ
ータ転送に至るまでの時間、即ち、レイテンシイを保
持、並びに、転送できるターゲットを提供することであ
る。
ータ転送に至るまでの時間、即ち、レイテンシイを保
持、並びに、転送できるターゲットを提供することであ
る。
【００１２】
【課題を解決するための手段】本発明の一実施の形態に
よれば、イニシエータと、当該イニシエータからのアク
セスにより、前記イニシエータに対して、データを送信
するターゲットとを備えたＰＣＩバス・システムにおい
て、前記ターゲットは、前記イニシエータからのアクセ
スを受けてから前記データを送信するまでに要する時間
をあらわすレイテンシ情報を格納する手段を備え、前記
イニシエータからのアクセスを受けると、前記レイテン
シ情報を前記イニシエータに送信するＰＣＩバス・シス
テムが得られる。
よれば、イニシエータと、当該イニシエータからのアク
セスにより、前記イニシエータに対して、データを送信
するターゲットとを備えたＰＣＩバス・システムにおい
て、前記ターゲットは、前記イニシエータからのアクセ
スを受けてから前記データを送信するまでに要する時間
をあらわすレイテンシ情報を格納する手段を備え、前記
イニシエータからのアクセスを受けると、前記レイテン
シ情報を前記イニシエータに送信するＰＣＩバス・シス
テムが得られる。
【００１３】本発明の他の実施の形態によれば、イニシ
エータからのアクセスを受けてからデータを送信するま
でに要する時間をレイテンシイ情報として格納してお
き、アクセスに応答してイニシエータに転送できるター
ゲットが得られる。
エータからのアクセスを受けてからデータを送信するま
でに要する時間をレイテンシイ情報として格納してお
き、アクセスに応答してイニシエータに転送できるター
ゲットが得られる。
【００１４】
【発明の実施の形態】以下、図面を参照して、本発明の
一実施の形態に係るＰＣＩバス・システムを説明する。
図１に示されているように、本発明を適用できるＰＣＩ
バス・システムは、ＣＰＵ１１、メモリ１２、及び、メ
モリ１２を制御するメモリ・コントローラ１３とを備
え、ＣＰＵ１１及びメモリ・コントローラ１３はホスト
・バス１４に接続されている。
一実施の形態に係るＰＣＩバス・システムを説明する。
図１に示されているように、本発明を適用できるＰＣＩ
バス・システムは、ＣＰＵ１１、メモリ１２、及び、メ
モリ１２を制御するメモリ・コントローラ１３とを備
え、ＣＰＵ１１及びメモリ・コントローラ１３はホスト
・バス１４に接続されている。
【００１５】更に、図示されたホスト・バス１４には、
ホストＰＣＩブリッジ１５も接続されており、当該ホス
トＰＣＩブリッジ１５はアービタとしても動作する。ホ
ストＰＣＩブリッジ１５には、ＰＣＩバス１６が接続さ
れており、図示されたＰＣＩバス１６には、複数ＰＣＩ
デバイス１７１及び１７２が接続されている。
ホストＰＣＩブリッジ１５も接続されており、当該ホス
トＰＣＩブリッジ１５はアービタとしても動作する。ホ
ストＰＣＩブリッジ１５には、ＰＣＩバス１６が接続さ
れており、図示されたＰＣＩバス１６には、複数ＰＣＩ
デバイス１７１及び１７２が接続されている。
【００１６】また、図示された例では、拡張バス１８が
設けられており、ＰＣＩバス１６と拡張バス１８との間
には、拡張バスブリッジ１９が接続され、更に、拡張バ
ス１８には、拡張バスデバイス２０が接続されている。
このように、ＰＣＩバス１６は、ＰＣＩバス・システム
内に設けられた周辺機器等のデバイス１７１、１７２、
及び、２０を相互に接続されるために使用されており、
且つ、ＰＣＩバス・システムは特定のＣＰＵに依存しな
いために、また、他のバスシステムを取り込むために、
ホストＰＣＩブリッジ１５、拡張バスブリッジ１９等に
よるブリッジ接続を多用している。
設けられており、ＰＣＩバス１６と拡張バス１８との間
には、拡張バスブリッジ１９が接続され、更に、拡張バ
ス１８には、拡張バスデバイス２０が接続されている。
このように、ＰＣＩバス１６は、ＰＣＩバス・システム
内に設けられた周辺機器等のデバイス１７１、１７２、
及び、２０を相互に接続されるために使用されており、
且つ、ＰＣＩバス・システムは特定のＣＰＵに依存しな
いために、また、他のバスシステムを取り込むために、
ホストＰＣＩブリッジ１５、拡張バスブリッジ１９等に
よるブリッジ接続を多用している。
【００１７】ＰＣＩバス・システムでは、ＰＣＩバス１
６にデータ転送を行おうとするマスタデバイスをイニシ
エータと呼び、データの読出し、書込み要求を受けるデ
バイスをターゲットと呼ぶ。図示された例では、ＣＰＵ
１１、ホストＰＣＩブリッジ１５、ＰＣＩデバイス１７
１、１７２、拡張バスブリッジ１９等はイニシエータと
して動作することができ、また、拡張バスブリッジ１
９、ＰＣＩデバイス１７１、１７２、拡張デバイス２０
はターゲットとして動作することができる。
６にデータ転送を行おうとするマスタデバイスをイニシ
エータと呼び、データの読出し、書込み要求を受けるデ
バイスをターゲットと呼ぶ。図示された例では、ＣＰＵ
１１、ホストＰＣＩブリッジ１５、ＰＣＩデバイス１７
１、１７２、拡張バスブリッジ１９等はイニシエータと
して動作することができ、また、拡張バスブリッジ１
９、ＰＣＩデバイス１７１、１７２、拡張デバイス２０
はターゲットとして動作することができる。
【００１８】更に、ＰＣＩバス・システムでは、調停方
式が採用されており、或るタイミングでは、単一のデバ
イスしかイニシエータとして動作することができない。
また、イニシエータは、調停デバイスとしてのアービタ
（通常、ホストＰＣＩブリッジ１５が兼ねる）に対し
て、ＰＣＩバス１６の使用要求を出し、アービタから使
用許可を得て初めて、ＰＣＩバス１６上でデータの転送
を開始できる。
式が採用されており、或るタイミングでは、単一のデバ
イスしかイニシエータとして動作することができない。
また、イニシエータは、調停デバイスとしてのアービタ
（通常、ホストＰＣＩブリッジ１５が兼ねる）に対し
て、ＰＣＩバス１６の使用要求を出し、アービタから使
用許可を得て初めて、ＰＣＩバス１６上でデータの転送
を開始できる。
【００１９】ここで、ホスト・バス１４上には、６６Ｍ
Ｈｚのクロックに同期してデータが転送され、他方、Ｐ
ＣＩバス１６及び拡張バス１８上には、それぞれ３３Ｍ
Ｈｚ及び８ＭＨｚのクロックに同期してデータが転送さ
れる。このように、ホスト・バス１４、ＰＣＩバス１
６、及び拡張バス１８には、それぞれ異なるクロックで
データ転送が行われる。このため、例えば、ＣＰＵ１１
及び拡張バスデバイス２０がそれぞれイニシエータ及び
ターゲットとなった場合、ＣＰＵ１１からのアクセス要
求から拡張バスデバイス２０から最初のデータ転送まで
に要する時間（クロック数）が、例えば、拡張バス１８
上で３クロックであるとすれば、ホスト・バス１４上で
は２４クロックに及ぶ時間が、無駄な時間として費やさ
れることになる。尚、イニシエータがアクセス要求を出
してから、ターゲットが最初のデータを転送するまでに
要する時間をレイテンシイと呼ぶ。
Ｈｚのクロックに同期してデータが転送され、他方、Ｐ
ＣＩバス１６及び拡張バス１８上には、それぞれ３３Ｍ
Ｈｚ及び８ＭＨｚのクロックに同期してデータが転送さ
れる。このように、ホスト・バス１４、ＰＣＩバス１
６、及び拡張バス１８には、それぞれ異なるクロックで
データ転送が行われる。このため、例えば、ＣＰＵ１１
及び拡張バスデバイス２０がそれぞれイニシエータ及び
ターゲットとなった場合、ＣＰＵ１１からのアクセス要
求から拡張バスデバイス２０から最初のデータ転送まで
に要する時間（クロック数）が、例えば、拡張バス１８
上で３クロックであるとすれば、ホスト・バス１４上で
は２４クロックに及ぶ時間が、無駄な時間として費やさ
れることになる。尚、イニシエータがアクセス要求を出
してから、ターゲットが最初のデータを転送するまでに
要する時間をレイテンシイと呼ぶ。
【００２０】図２を参照して、上記したＰＣＩバス・シ
ステムの動作を説明する。図２では、説明を一般化する
ために、イニシエータ２１、ターゲット２２、及び、ア
ービタ２３間の動作について説明する。まず、イニシエ
ータ２１はアービタ２３に対して１ビットのＲＥＱ＃を
アクティブ（即ち、アサート）にして、ＰＣＩバスの使
用権を要求する。ＲＥＱ＃がアクティブになると、アー
ビタ２３は１ビットのＧＮＴ＃をアクティブ（アサー
ト）にして、イニシエータ２１にＰＣＩバスの使用許可
を与える。
ステムの動作を説明する。図２では、説明を一般化する
ために、イニシエータ２１、ターゲット２２、及び、ア
ービタ２３間の動作について説明する。まず、イニシエ
ータ２１はアービタ２３に対して１ビットのＲＥＱ＃を
アクティブ（即ち、アサート）にして、ＰＣＩバスの使
用権を要求する。ＲＥＱ＃がアクティブになると、アー
ビタ２３は１ビットのＧＮＴ＃をアクティブ（アサー
ト）にして、イニシエータ２１にＰＣＩバスの使用許可
を与える。
【００２１】使用許可を受けると、イニシエータ２１
は、３２ビットのターゲット２２に相当するアドレスを
ＡＤ信号として送出する。ここで、ＡＤ信号は時分割多
重された信号であり、フェーズによってアドレスとデー
タが切り替えられて出力される。ここでは、アドレス信
号がイニシエータ２１から出力され、目的のターゲット
２２が駆動される。この時、イニシエータ２１は、ＦＲ
ＡＭＥ＃をアクティブにし、ＰＣＩバスが使用されてい
ることを宣言する。
は、３２ビットのターゲット２２に相当するアドレスを
ＡＤ信号として送出する。ここで、ＡＤ信号は時分割多
重された信号であり、フェーズによってアドレスとデー
タが切り替えられて出力される。ここでは、アドレス信
号がイニシエータ２１から出力され、目的のターゲット
２２が駆動される。この時、イニシエータ２１は、ＦＲ
ＡＭＥ＃をアクティブにし、ＰＣＩバスが使用されてい
ることを宣言する。
【００２２】続いて、ターゲット２２はＤＥＶＳＥＬ＃
をアクティブにして、ターゲット２２がイニシエータ２
１からの転送要求に応答することを指示する。この状態
で、イニシエータ２１及びターゲット２２が共に転送可
能な状態になると、イニシエータ２１及びターゲット２
２は、それぞれＩＲＤＹ＃及びＴＲＤＹ＃をアクティブ
にし、この状態でデータの転送が可能になる。このこと
は、タイミングの決定権はイニシエータ２１側にもター
ゲット２２側にもあることを意味している。
をアクティブにして、ターゲット２２がイニシエータ２
１からの転送要求に応答することを指示する。この状態
で、イニシエータ２１及びターゲット２２が共に転送可
能な状態になると、イニシエータ２１及びターゲット２
２は、それぞれＩＲＤＹ＃及びＴＲＤＹ＃をアクティブ
にし、この状態でデータの転送が可能になる。このこと
は、タイミングの決定権はイニシエータ２１側にもター
ゲット２２側にもあることを意味している。
【００２３】このように、ターゲット２２はＴＲＤＹ＃
によって、転送のタイミングを決定できるが、ある一定
の時間にトランズアクションに応答できない場合、エラ
ーとなるため、ターゲット２２はＤＥＶＳＥＬ＃を出力
してトランズアクションに応答することを示す。また、
ターゲット２２はＳＴＯＰ＃によって、トランズアクシ
ョンの中断を要求できる。
によって、転送のタイミングを決定できるが、ある一定
の時間にトランズアクションに応答できない場合、エラ
ーとなるため、ターゲット２２はＤＥＶＳＥＬ＃を出力
してトランズアクションに応答することを示す。また、
ターゲット２２はＳＴＯＰ＃によって、トランズアクシ
ョンの中断を要求できる。
【００２４】上記した手順にしたがって、通常の場合、
イニシエータ２１からターゲット２２に対してトランズ
アクションを開始できるが、上記したように、イニシエ
ータ２１からＦＲＡＭＥ＃をアクティブにして、ＰＣＩ
バスが使用されていることを宣言した状態で、ターゲッ
ト２２が、内部処理等との関係で、応答できない場合に
も、ターゲット２２はＤＥＶＳＥＬ＃をアクティブにし
て応答し、ＳＴＯＰ＃によって、中断を要求する。この
中断要求は、再度、同じトランズアクションを要求する
リトライ要求として、ターゲット２２からイニシエータ
２１に送出される。リトライ要求の際における処理を定
めた規格として、ディレイドトランズアクションと呼ば
れる処理方法がある。この規格によれば、イニシエータ
のトランズアクションに応答するのに時間がかかると判
断したターゲットは、リトライを要求し、一度、ＰＣＩ
バスを解放させ、その後、準備ができた段階でイニシエ
ータからリトライを受けた時に、トランズアクションに
応答し、転送を成立させることが規定されている。
イニシエータ２１からターゲット２２に対してトランズ
アクションを開始できるが、上記したように、イニシエ
ータ２１からＦＲＡＭＥ＃をアクティブにして、ＰＣＩ
バスが使用されていることを宣言した状態で、ターゲッ
ト２２が、内部処理等との関係で、応答できない場合に
も、ターゲット２２はＤＥＶＳＥＬ＃をアクティブにし
て応答し、ＳＴＯＰ＃によって、中断を要求する。この
中断要求は、再度、同じトランズアクションを要求する
リトライ要求として、ターゲット２２からイニシエータ
２１に送出される。リトライ要求の際における処理を定
めた規格として、ディレイドトランズアクションと呼ば
れる処理方法がある。この規格によれば、イニシエータ
のトランズアクションに応答するのに時間がかかると判
断したターゲットは、リトライを要求し、一度、ＰＣＩ
バスを解放させ、その後、準備ができた段階でイニシエ
ータからリトライを受けた時に、トランズアクションに
応答し、転送を成立させることが規定されている。
【００２５】したがって、このディレイドトランズアク
ションの規格にしたがって、リトライ要求を受けたイニ
シエータ２１は、ある一定時間の経過後、再度、同じ要
求をターゲット２２に出力する。
ションの規格にしたがって、リトライ要求を受けたイニ
シエータ２１は、ある一定時間の経過後、再度、同じ要
求をターゲット２２に出力する。
【００２６】このように、ディレイドトランズアクショ
ンの処理を行っても、イニシエータ２１には、次のリト
ライのタイミングが与えられていないから、イニシエー
タ２１は、一定時間が経過する度毎に、ターゲット２２
が応答可能な状態になるまで、何度も、リトライを繰り
返す。したがって、イニシエータ２１のリトライ及びタ
ーゲット２２のリトライ要求がＰＣＩバス上で、何度も
繰り返される結果となって、バス上のサイクルが浪費さ
れることになってしまう。
ンの処理を行っても、イニシエータ２１には、次のリト
ライのタイミングが与えられていないから、イニシエー
タ２１は、一定時間が経過する度毎に、ターゲット２２
が応答可能な状態になるまで、何度も、リトライを繰り
返す。したがって、イニシエータ２１のリトライ及びタ
ーゲット２２のリトライ要求がＰＣＩバス上で、何度も
繰り返される結果となって、バス上のサイクルが浪費さ
れることになってしまう。
【００２７】図３を参照して、本発明の一実施の形態に
係るＰＣＩバス・システムは、図１と同様に、ＣＰＵ１
１、ホストＰＣＩブリッジ１５、ＰＣＩバス１６、ＰＣ
Ｉデバイス１７１、１７２、拡張バスブリッジ１９、拡
張バス１８、及び、拡張バスデバイス２０とを備えてい
る。更に、図示された例では、説明を簡略化するため
に、ＣＰＵ１１及びホストＰＣＩブリッジ１５がイニシ
エータとして動作し、他方、ＰＣＩデバイス１７１、１
７２、及び、拡張バスブリッジ１９がターゲットととし
て動作する場合が示されている。この構成では、拡張バ
スブリッジ１９に拡張バス１８を介して接続された拡張
バスデバイス２０は、拡張バスブリッジ１９によって制
御されているものとする。
係るＰＣＩバス・システムは、図１と同様に、ＣＰＵ１
１、ホストＰＣＩブリッジ１５、ＰＣＩバス１６、ＰＣ
Ｉデバイス１７１、１７２、拡張バスブリッジ１９、拡
張バス１８、及び、拡張バスデバイス２０とを備えてい
る。更に、図示された例では、説明を簡略化するため
に、ＣＰＵ１１及びホストＰＣＩブリッジ１５がイニシ
エータとして動作し、他方、ＰＣＩデバイス１７１、１
７２、及び、拡張バスブリッジ１９がターゲットととし
て動作する場合が示されている。この構成では、拡張バ
スブリッジ１９に拡張バス１８を介して接続された拡張
バスデバイス２０は、拡張バスブリッジ１９によって制
御されているものとする。
【００２８】また、ターゲットとして動作する各デバイ
ス１７１、１７２、１９には、リトライ要求を出した場
合に、そのデバイスの待ち時間を明示するためのレイテ
ンシイレジスタ３０が設けられており、各レイテンシイ
レジスタ３０には、アクセス要求（即ち、トランズアク
ション要求）を受けてから、最初のデータ転送が成立す
るまでに要する時間がレイテンシイ情報として、クロッ
ク数の形で格納されている。ここで、レイテンシイレジ
スタ３０は、通常、デバイス内に設けられているコンフ
ィギュレーションレジスタの空き部分、即ち、未定義部
分を使用しても良いし、また、これらのレジスタとは別
に設けられたレジスタを使用しても良い。
ス１７１、１７２、１９には、リトライ要求を出した場
合に、そのデバイスの待ち時間を明示するためのレイテ
ンシイレジスタ３０が設けられており、各レイテンシイ
レジスタ３０には、アクセス要求（即ち、トランズアク
ション要求）を受けてから、最初のデータ転送が成立す
るまでに要する時間がレイテンシイ情報として、クロッ
ク数の形で格納されている。ここで、レイテンシイレジ
スタ３０は、通常、デバイス内に設けられているコンフ
ィギュレーションレジスタの空き部分、即ち、未定義部
分を使用しても良いし、また、これらのレジスタとは別
に設けられたレジスタを使用しても良い。
【００２９】ここで、一般的に、ターゲットがアクセス
要求を受けてから、最初のデータ転送を成立させるまで
に要する時間は、書込み、読出しの区別はあっても、各
ターゲットにおいて同じである。このことを考慮して、
図示された例では、その時間を具体的なクロック数の形
でレイテンシイ情報として、レイテンシイレジスタ３０
に格納しておく。
要求を受けてから、最初のデータ転送を成立させるまで
に要する時間は、書込み、読出しの区別はあっても、各
ターゲットにおいて同じである。このことを考慮して、
図示された例では、その時間を具体的なクロック数の形
でレイテンシイ情報として、レイテンシイレジスタ３０
に格納しておく。
【００３０】この構成では、例えば、パーソナルコンピ
ュータの電源を入れた場合等のシステムのブート時、Ｃ
ＰＵ１１、ブリッジ１５等のイニシエータは、ターゲッ
ト側のレイテンシイ情報を読出し、イニシエータのスケ
ジューリングの参考として使用する。
ュータの電源を入れた場合等のシステムのブート時、Ｃ
ＰＵ１１、ブリッジ１５等のイニシエータは、ターゲッ
ト側のレイテンシイ情報を読出し、イニシエータのスケ
ジューリングの参考として使用する。
【００３１】レイテンシイ情報を使用したスケジューリ
ングを行っても、リトライが生じた場合、ターゲットは
リトライを要求する際に、レイテンシイレジスタ３０内
のレイテンシイ情報をイニシエータに送出する。ここ
で、ＰＣＩバス上では、ターゲットは、ＳＴＯＰ＃と同
時に、レイテンシイ情報をイニシエータに送出する。
ングを行っても、リトライが生じた場合、ターゲットは
リトライを要求する際に、レイテンシイレジスタ３０内
のレイテンシイ情報をイニシエータに送出する。ここ
で、ＰＣＩバス上では、ターゲットは、ＳＴＯＰ＃と同
時に、レイテンシイ情報をイニシエータに送出する。
【００３２】イニシエータはターゲットからレイテンシ
イ情報を受けると、レイテンシイ情報によって指定され
た時間、待機した後、リトライ、即ち、トランズアクシ
ョンの再要求を行う。
イ情報を受けると、レイテンシイ情報によって指定され
た時間、待機した後、リトライ、即ち、トランズアクシ
ョンの再要求を行う。
【００３３】図４を参照して、本発明の一実施の形態に
係るＰＣＩバス・システムのイニシエータの動作を説明
する。イニシエータは、ＣＰＵ１１のように、全て処理
装置を備えており、図示された処理は、実際には、イニ
シエータに備えられた処理装置によって行われる。ま
ず、ステップＳ１において、ターゲットにアクセスを要
求し、続いて、ステップＳ２において、ターゲットから
リトライが有ったか否かが判定される。リトライがなけ
れば、ステップＳ３に移行して、ターゲットからイニシ
エータへ、データがその終了まで転送される。
係るＰＣＩバス・システムのイニシエータの動作を説明
する。イニシエータは、ＣＰＵ１１のように、全て処理
装置を備えており、図示された処理は、実際には、イニ
シエータに備えられた処理装置によって行われる。ま
ず、ステップＳ１において、ターゲットにアクセスを要
求し、続いて、ステップＳ２において、ターゲットから
リトライが有ったか否かが判定される。リトライがなけ
れば、ステップＳ３に移行して、ターゲットからイニシ
エータへ、データがその終了まで転送される。
【００３４】一方、ステップＳ２において、ターゲット
からリトライが有った場合、イニシエータの処理はステ
ップＳ４に移る。ステップＳ４では、ターゲットから送
られてきたレイテンシイ情報にしたがって、イニシエー
タは内部タイマをセットし、リトライをレイテンシイ情
報によって指定された時間の間、見合わせ、指定された
時間経過すると、ステップＳ１に戻って、ターゲットに
アクセス要求を送出する。指定された時間の間、ＰＣＩ
バスは解放されているため、イニシエータは別のターゲ
ットに対し、転送を行っても良い。
からリトライが有った場合、イニシエータの処理はステ
ップＳ４に移る。ステップＳ４では、ターゲットから送
られてきたレイテンシイ情報にしたがって、イニシエー
タは内部タイマをセットし、リトライをレイテンシイ情
報によって指定された時間の間、見合わせ、指定された
時間経過すると、ステップＳ１に戻って、ターゲットに
アクセス要求を送出する。指定された時間の間、ＰＣＩ
バスは解放されているため、イニシエータは別のターゲ
ットに対し、転送を行っても良い。
【００３５】次に、ターゲットの動作について説明す
る。まず、単純なターゲットの場合には、前述したよう
に、イニシエータからアクセスを受けてデータを渡すま
でにかかる時間を一定として取り扱っても、何等、問題
ない。この場合、ターゲットは、レイテンシイ情報を内
部に備えられたレイテンシイレジスタに予めセットして
おけば良い。一方、ターゲットが拡張バスブリッジ１９
を介して接続された拡張バスデバイス２０の場合には、
拡張バス１８に接続された各拡張バスデバイス２０につ
いての情報を当該拡張バスブリッジ１９に格納してお
き、拡張バスブリッジ１９は、当該情報に基き各拡張バ
スデバイス２０を制御する。
る。まず、単純なターゲットの場合には、前述したよう
に、イニシエータからアクセスを受けてデータを渡すま
でにかかる時間を一定として取り扱っても、何等、問題
ない。この場合、ターゲットは、レイテンシイ情報を内
部に備えられたレイテンシイレジスタに予めセットして
おけば良い。一方、ターゲットが拡張バスブリッジ１９
を介して接続された拡張バスデバイス２０の場合には、
拡張バス１８に接続された各拡張バスデバイス２０につ
いての情報を当該拡張バスブリッジ１９に格納してお
き、拡張バスブリッジ１９は、当該情報に基き各拡張バ
スデバイス２０を制御する。
【００３６】以下、拡張バスブリッジ１９を使用した場
合における動作を図５を参照して説明する。この場合、
拡張バスブリッジ１９は、ステップＳＳ１に示すよう
に、当該拡張バスブリッジ１９に接続された各拡張バス
デバイス２０に関するデバイス情報を拡張バスブリッジ
１９の内部に設けられたレジスタに設定されている。こ
の場合、拡張バスブリッジ１９のレジスタには、拡張バ
スプロトコルにしたがうか、手動によって、デバイス情
報が設定される。
合における動作を図５を参照して説明する。この場合、
拡張バスブリッジ１９は、ステップＳＳ１に示すよう
に、当該拡張バスブリッジ１９に接続された各拡張バス
デバイス２０に関するデバイス情報を拡張バスブリッジ
１９の内部に設けられたレジスタに設定されている。こ
の場合、拡張バスブリッジ１９のレジスタには、拡張バ
スプロトコルにしたがうか、手動によって、デバイス情
報が設定される。
【００３７】ここで、イニシエータから、或る拡張デバ
イス２０に対するアクセスが生じた場合、当該拡張バス
ブリッジ１９では、アクセスの到来をステップＳＳ２で
認識して、当該アクセスに対するレイテンシイ情報を拡
張バスブリッジ１９で計算して、ステップＳＳ３に移
る。尚、計算されたレイテンシイ情報はリトライ要求が
イニシエータから与えられた場合に、イニシエータに送
出される。
イス２０に対するアクセスが生じた場合、当該拡張バス
ブリッジ１９では、アクセスの到来をステップＳＳ２で
認識して、当該アクセスに対するレイテンシイ情報を拡
張バスブリッジ１９で計算して、ステップＳＳ３に移
る。尚、計算されたレイテンシイ情報はリトライ要求が
イニシエータから与えられた場合に、イニシエータに送
出される。
【００３８】次に、拡張バスブリッジ１９では、ステッ
プＳＳ３において、リトライを要求している処理を継続
しているか否かを判定し、リトライを要求している処理
を継続していなければ、ステップＳＳ４に進む。他方、
ステップＳＳ３において、リトライの対象となっている
処理を継続していることが、拡張バスブリッジ１９で判
定されると、ステップＳＳ５において、拡張バスブリッ
ジ１９は、イニシエータにリトライ要求を出すと共に、
レイテンシイ情報を出力し、当該処理を継続する。
プＳＳ３において、リトライを要求している処理を継続
しているか否かを判定し、リトライを要求している処理
を継続していなければ、ステップＳＳ４に進む。他方、
ステップＳＳ３において、リトライの対象となっている
処理を継続していることが、拡張バスブリッジ１９で判
定されると、ステップＳＳ５において、拡張バスブリッ
ジ１９は、イニシエータにリトライ要求を出すと共に、
レイテンシイ情報を出力し、当該処理を継続する。
【００３９】一方、リトライの対象となっている処理を
継続していない場合、拡張バスブリッジ１９は、ステッ
プＳＳ４において、処理を終了した状態にあって、リト
ライ待ちの状態に有るか否かを判定する。リトライ待ち
の状態になっていなければ、ステップＳＳ６に移り、イ
ニシエータに対してリトライ要求を出すと共に、レイテ
ンシイ情報をも送出して必要な処理を継続した後、ステ
ップＳＳ２に戻る。
継続していない場合、拡張バスブリッジ１９は、ステッ
プＳＳ４において、処理を終了した状態にあって、リト
ライ待ちの状態に有るか否かを判定する。リトライ待ち
の状態になっていなければ、ステップＳＳ６に移り、イ
ニシエータに対してリトライ要求を出すと共に、レイテ
ンシイ情報をも送出して必要な処理を継続した後、ステ
ップＳＳ２に戻る。
【００４０】また、ステップＳＳ４において、リトライ
待ちの状態にあることが判定されると、イニシエータに
対してリトライを要求すると共に、デフォールトのレイ
テンシイ情報を当該イニシエータに送出して、ステップ
ＳＳ２に戻る。
待ちの状態にあることが判定されると、イニシエータに
対してリトライを要求すると共に、デフォールトのレイ
テンシイ情報を当該イニシエータに送出して、ステップ
ＳＳ２に戻る。
【００４１】いずれにしても、別のデバイスからアクセ
スが来た場合にも、拡張バスブリッジ１９は、現在実行
中のトランザクションが終了するまでの値、即ち、最初
にアクセスしたイニシエータに渡した値を渡す。
スが来た場合にも、拡張バスブリッジ１９は、現在実行
中のトランザクションが終了するまでの値、即ち、最初
にアクセスしたイニシエータに渡した値を渡す。
【００４２】ターゲットが渡すレイテンシイ情報は以下
のようにして計算される。まず、ターゲットがＰＣＩデ
バイス１７１、１７２である場合には、各ＰＣＩデバイ
ス１７１、１７２は、各ＰＣＩデバイスに応じた固有の
レイテンシイ情報をレイテンシイレジスタに格納し、他
方、ターゲットが拡張バスブリッジ１９の場合には、当
該ブリッジ自体のレイテンシイ情報と、拡張デバイスか
ら必要なデータ数を読み出すのに必要な時間との和をレ
イテンシイ情報として、計算する。
のようにして計算される。まず、ターゲットがＰＣＩデ
バイス１７１、１７２である場合には、各ＰＣＩデバイ
ス１７１、１７２は、各ＰＣＩデバイスに応じた固有の
レイテンシイ情報をレイテンシイレジスタに格納し、他
方、ターゲットが拡張バスブリッジ１９の場合には、当
該ブリッジ自体のレイテンシイ情報と、拡張デバイスか
ら必要なデータ数を読み出すのに必要な時間との和をレ
イテンシイ情報として、計算する。
【００４３】上記したようなレイテンシイ情報をＰＣＩ
デバイス１７１、１７２、或いは、拡張バスブリッジ１
９に格納した状態で、イニシエータからリトライが来た
時に、処理が完了していない場合について考慮する。ま
ず、ターゲットがＰＣＩデバイスの場合には、固有のレ
イテンシイ情報をイニシエータに送出し、他方、ターゲ
ットが拡張バスブリッジ１９では、リトライ到来時点か
ら完了までの残りのデータを読み出すのに必要な時間を
計算して、レイテンシイ情報として、イニシエータに出
力することになる。
デバイス１７１、１７２、或いは、拡張バスブリッジ１
９に格納した状態で、イニシエータからリトライが来た
時に、処理が完了していない場合について考慮する。ま
ず、ターゲットがＰＣＩデバイスの場合には、固有のレ
イテンシイ情報をイニシエータに送出し、他方、ターゲ
ットが拡張バスブリッジ１９では、リトライ到来時点か
ら完了までの残りのデータを読み出すのに必要な時間を
計算して、レイテンシイ情報として、イニシエータに出
力することになる。
【００４４】上記した説明は、ターゲットからデータを
読み出す場合について主に説明したが、これは、書込み
の場合には書込みバッファを利用でき、パフォーマンス
に与える影響は少ないものと考えられるためである。し
たがって、実際のシステムでは、読み出しの際にのみ、
レイテンシイ情報をターゲットからイニシエータに送信
するように構成しても良い。
読み出す場合について主に説明したが、これは、書込み
の場合には書込みバッファを利用でき、パフォーマンス
に与える影響は少ないものと考えられるためである。し
たがって、実際のシステムでは、読み出しの際にのみ、
レイテンシイ情報をターゲットからイニシエータに送信
するように構成しても良い。
【００４５】
【実施例】上記した実施の形態では、レイテンシイ情報
をクロック数の数等の具体的な数値の形で受け渡す方式
についてのみ説明したが、時間をデコードしてレイテン
シイ情報として受け渡しても良い。
をクロック数の数等の具体的な数値の形で受け渡す方式
についてのみ説明したが、時間をデコードしてレイテン
シイ情報として受け渡しても良い。
【００４６】更に、ＰＣＩシステムでは、マザーボード
上において、サイドバンド信号と呼ばれる独自の信号を
用いても良いことになっているため、このサイドバンド
信号を用いてレイテンシイ情報を送信する構成を採用し
ても良いし、或いは、ＰＣＩバスのプロトコルの未定義
部分を利用することも可能である。ここで、後者のよう
に、ＰＣＩバスのプロトコルの未定義部分を利用する場
合を図６を参照して具体的に説明する。まず、ＡＤ線
は、前述したように、アドレスフェーズ（例えば、ｔｏ
−ｔ１）と、データフェーズ（例えば、ｔ３−ｔ４）と
を時分割的に取る。また、ターゲットから読み出す場合
を考慮すると、この場合には、ＡＤ線は、データフェー
ズにおいてはターゲットからドライブされることになっ
ており、リトライ時（ｔ３−ｔ４）には、通常、何等、
意味のない情報がＡＤ線上に乗っていることになる。こ
の読み出し期間（ｔ３−ｔ４）を利用して、図６に示す
ように、ｔ３−ｔ４の期間、ＴＲＤＹ＃はアクティブに
しないで、ＳＴＯＰ＃信号をアサートすると同時に、タ
ーゲットからＡＤ線にレイテンシ情報を送出することに
よって、レイテンシイ情報をイニシエータに受け渡すこ
とができる。このように、ＴＲＤＹ＃をアクティブにし
ないことにより、通常のデータの読み出しと区別するこ
とができる。
上において、サイドバンド信号と呼ばれる独自の信号を
用いても良いことになっているため、このサイドバンド
信号を用いてレイテンシイ情報を送信する構成を採用し
ても良いし、或いは、ＰＣＩバスのプロトコルの未定義
部分を利用することも可能である。ここで、後者のよう
に、ＰＣＩバスのプロトコルの未定義部分を利用する場
合を図６を参照して具体的に説明する。まず、ＡＤ線
は、前述したように、アドレスフェーズ（例えば、ｔｏ
−ｔ１）と、データフェーズ（例えば、ｔ３−ｔ４）と
を時分割的に取る。また、ターゲットから読み出す場合
を考慮すると、この場合には、ＡＤ線は、データフェー
ズにおいてはターゲットからドライブされることになっ
ており、リトライ時（ｔ３−ｔ４）には、通常、何等、
意味のない情報がＡＤ線上に乗っていることになる。こ
の読み出し期間（ｔ３−ｔ４）を利用して、図６に示す
ように、ｔ３−ｔ４の期間、ＴＲＤＹ＃はアクティブに
しないで、ＳＴＯＰ＃信号をアサートすると同時に、タ
ーゲットからＡＤ線にレイテンシ情報を送出することに
よって、レイテンシイ情報をイニシエータに受け渡すこ
とができる。このように、ＴＲＤＹ＃をアクティブにし
ないことにより、通常のデータの読み出しと区別するこ
とができる。
【００４７】尚、本発明に係るＰＣＩバス・システムに
は、ターゲットから、能動的に、再開要求を出すシステ
ムは、含まれないことは言うまでも無い。
は、ターゲットから、能動的に、再開要求を出すシステ
ムは、含まれないことは言うまでも無い。
【００４８】
【発明の効果】以上述べたように、本発明によれば、イ
ニシエータからのアクセス要求に応じて、ターゲットか
らデータを転送するＰＣＩバス・システムにおいて、タ
ーゲット内に、アクセスからデータ転送までに要する時
間をあらわすレイテンシイ情報を格納しておき、当該レ
イテンシイ情報をイニシエータに送信することにより、
ＰＣＩバスの占有時間を短縮でき、したがって、ＰＣＩ
バスのパフォーマンスを高めることができると言う利点
がある。
ニシエータからのアクセス要求に応じて、ターゲットか
らデータを転送するＰＣＩバス・システムにおいて、タ
ーゲット内に、アクセスからデータ転送までに要する時
間をあらわすレイテンシイ情報を格納しておき、当該レ
イテンシイ情報をイニシエータに送信することにより、
ＰＣＩバスの占有時間を短縮でき、したがって、ＰＣＩ
バスのパフォーマンスを高めることができると言う利点
がある。
【図１】本発明の適用されるＰＣＩバス・システムの概
略構成を説明するためのブロック図である。
略構成を説明するためのブロック図である。
【図２】図１に示されたＰＣＩバス・システムの動作を
具体的に説明するためのブロック図である。
具体的に説明するためのブロック図である。
【図３】本発明の一実施の形態に係るＰＣＩバス・シス
テムの構成を説明するためのブロック図である。
テムの構成を説明するためのブロック図である。
【図４】図３のＰＣＩバス・システムにおけるイニシエ
ータの動作を説明するためのフローチャートである。
ータの動作を説明するためのフローチャートである。
【図５】図３のＰＣＩバス・システムにおけるターゲッ
トの動作を説明するためのフローチャートである。
トの動作を説明するためのフローチャートである。
【図６】本発明に係るレイテンシイ情報の受け渡し方法
の一例を説明するための波形図である。
の一例を説明するための波形図である。
１１ ＣＰＵ １２ メモリ １３ メモリ・コント
ローラ １４ ホスト・バス １５ ホストＰＣＩブ
リッジ（アービタ） １６ ＰＣＩバス １７１、１７２ ＰＣＩデバイス １８ 拡張バス １９ 拡張バスブリッ
ジ ２１ イニシエータ ２２ ターゲット ２３ アービタ ３０ レイテンシイレ
ジスタ
ローラ １４ ホスト・バス １５ ホストＰＣＩブ
リッジ（アービタ） １６ ＰＣＩバス １７１、１７２ ＰＣＩデバイス １８ 拡張バス １９ 拡張バスブリッ
ジ ２１ イニシエータ ２２ ターゲット ２３ アービタ ３０ レイテンシイレ
ジスタ
Claims (7)
- 【請求項１】 イニシエータと、当該イニシエータから
のアクセスにより、前記イニシエータに対して、データ
をＰＣＩバスを介して送信するターゲットとを備えたＰ
ＣＩバス・システムにおいて、前記ターゲットは、前記
イニシエータからのアクセスを受けてから前記データを
送信するまでに要する時間をあらわすレイテンシ情報を
格納する手段を備え、前記イニシエータからのアクセス
を受けると、前記レイテンシ情報を前記イニシエータに
送信することを特徴とするＰＣＩバス・システム。 - 【請求項２】 請求項１において、前記ターゲットは、
前記レイテンシイ情報をリトライ要求と共に、前記イニ
シエータに送信し、前記イニシエータは、前記レイテン
シイ情報で示された時間経過後、前記ターゲットに再度
アクセスすることを特徴とするＰＣＩバス・システム。 - 【請求項３】 請求項１において、前記イニシエータ
は、ホストＰＣＩブリッジとして動作するインタフェー
ス手段を介して前記ＰＣＩバスに接続されたＣＰＵであ
り、前記ターゲットは、前記ＰＣＩバスに接続されたＰ
ＣＩデバイスであることを特徴とするＰＣＩバス・シス
テム。 - 【請求項４】 請求項３において、前記ターゲットは、
前記ＰＣＩバスに接続された拡張バスブリッジであるこ
とを特徴とするＰＣＩバス・システム。 - 【請求項５】 請求項４において、前記拡張バスブリッ
ジに対して、拡張バスデバイスが拡張バスを介して接続
されていることを特徴とするＰＣＩバス・システム。 - 【請求項６】 請求項１において、前記イニシエータ
は、前記レイテンシイ情報を前記ターゲットから受ける
と、前記レイテンシイ情報で示された時間、当該ターゲ
ットに対するアクセスを見合わせることを特徴とするＰ
ＣＩバス・システム。 - 【請求項７】 ＰＣＩバスに接続されるターゲットにお
いて、前記ＰＣＩバスを介して与えられるアクセス要求
の受信から、データ転送までの時間をあらわすレイテン
シイ情報を格納する手段を備え、当該レイテンシイ情報
を前記ＰＣＩバス上に出力することを特徴とするターゲ
ット。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9101228A JPH10293744A (ja) | 1997-04-18 | 1997-04-18 | Ｐｃｉバス・システム |
| US09/062,357 US6282598B1 (en) | 1997-04-18 | 1998-04-17 | PCI bus system wherein target latency information are transmitted along with a retry request |
| EP98107155A EP0872799A3 (en) | 1997-04-18 | 1998-04-17 | PCI bus System |
| KR1019980013909A KR100267130B1 (ko) | 1997-04-18 | 1998-04-18 | Pci 버스 시스템 |
| CN98101610A CN1197238A (zh) | 1997-04-18 | 1998-04-20 | 外围设备互联总线系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9101228A JPH10293744A (ja) | 1997-04-18 | 1997-04-18 | Ｐｃｉバス・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10293744A true JPH10293744A (ja) | 1998-11-04 |
Family
ID=14295047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9101228A Pending JPH10293744A (ja) | 1997-04-18 | 1997-04-18 | Ｐｃｉバス・システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6282598B1 (ja) |
| EP (1) | EP0872799A3 (ja) |
| JP (1) | JPH10293744A (ja) |
| KR (1) | KR100267130B1 (ja) |
| CN (1) | CN1197238A (ja) |
Cited By (4)
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