JPH10271818A - Ｄｃ／ｄｃコンバータ装置 - Google Patents
Ｄｃ／ｄｃコンバータ装置Info
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- JPH10271818A JPH10271818A JP8758497A JP8758497A JPH10271818A JP H10271818 A JPH10271818 A JP H10271818A JP 8758497 A JP8758497 A JP 8758497A JP 8758497 A JP8758497 A JP 8758497A JP H10271818 A JPH10271818 A JP H10271818A
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Abstract
(57)【要約】
【課題】 半導体スイッチング素子を過電流から保護す
るための機能を備えた、ＤＣ／ＤＣコンバータ装置を提
供すること。 【解決手段】 前記半導体スイッチング素子の出力端子
と前記抵抗との接続点においてアノード端子を接続した
第１のダイオード１７と、前記第１のダイオードのカソ
ード端子にベース端子を接続されエミッタ端子は前記半
導体スイッチング素子のオン・オフ駆動用回路部のグラ
ンドに接続されたＮＰＮ型トランジスタ１８と、前記Ｎ
ＰＮ型トランジスタのコレクタ端子にベース端子を接続
されコレクタ端子は前記ＮＰＮ型トランジスタのベース
端子に接続されたＰＮＰ型トランジスタ１９と、前記半
導体スイッチング素子のオン・オフ用入力端子にアノー
ド端子を接続されカソード端子は前記ＮＰＮ型トランジ
スタのコレクタ端子に接続された第２のダイオード２０
と、前記ＰＮＰ型トランジスタのエミッタ端子に正極側
を接続された第２の直流電源２２とを備えたものであ
る。
るための機能を備えた、ＤＣ／ＤＣコンバータ装置を提
供すること。 【解決手段】 前記半導体スイッチング素子の出力端子
と前記抵抗との接続点においてアノード端子を接続した
第１のダイオード１７と、前記第１のダイオードのカソ
ード端子にベース端子を接続されエミッタ端子は前記半
導体スイッチング素子のオン・オフ駆動用回路部のグラ
ンドに接続されたＮＰＮ型トランジスタ１８と、前記Ｎ
ＰＮ型トランジスタのコレクタ端子にベース端子を接続
されコレクタ端子は前記ＮＰＮ型トランジスタのベース
端子に接続されたＰＮＰ型トランジスタ１９と、前記半
導体スイッチング素子のオン・オフ用入力端子にアノー
ド端子を接続されカソード端子は前記ＮＰＮ型トランジ
スタのコレクタ端子に接続された第２のダイオード２０
と、前記ＰＮＰ型トランジスタのエミッタ端子に正極側
を接続された第２の直流電源２２とを備えたものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体スイッチン
グ素子を過電流から保護するための機能を備えた、ＤＣ
／ＤＣコンバータ装置に関するものである。
グ素子を過電流から保護するための機能を備えた、ＤＣ
／ＤＣコンバータ装置に関するものである。
【０００２】
【従来の技術】半導体スイッチング素子をオン・オフ制
御することにより、入力側直流電源電圧を変換して所定
の直流出力電圧を作り出すＤＣ／ＤＣコンバータ装置は
従来より電子機器等の電源回路として広く使用されてい
る。図９に示す従来のＤＣ／ＤＣコンバータ装置は、直
流電源１と、主スイッチング素子としてのパワーＭＯＳ
ＦＥＴ２と、パルストランス（１次側）３と、パルスト
ランス（２次側）４と、ドレイン電流検出用抵抗５と、
ドレイン電流検出のＲＣフィルタ用抵抗３１およびコン
デンサ３２と、過電流検出用基準電圧２８と、過電流検
出用コンパレータ２９と、パワーＭＯＳＦＥＴ２の駆動
用回路部６と、パワーＭＯＳＦＥＴ２のゲート駆動用抵
抗８と、パルストランス２次側整流用ダイオード９と、
平滑用コンデンサ１０と、パルストランス２次側整流電
圧検出用抵抗１１及び１２と、誤差電圧演算出力部１３
と、パルストランス２次側整流電圧コントロール用基準
電圧２７と、ＰＷＭ変調部１５と、過電流検出ラッチ用
フリップ・フロップ回路３０と、ゲート出力回路１６と
を備えている。
御することにより、入力側直流電源電圧を変換して所定
の直流出力電圧を作り出すＤＣ／ＤＣコンバータ装置は
従来より電子機器等の電源回路として広く使用されてい
る。図９に示す従来のＤＣ／ＤＣコンバータ装置は、直
流電源１と、主スイッチング素子としてのパワーＭＯＳ
ＦＥＴ２と、パルストランス（１次側）３と、パルスト
ランス（２次側）４と、ドレイン電流検出用抵抗５と、
ドレイン電流検出のＲＣフィルタ用抵抗３１およびコン
デンサ３２と、過電流検出用基準電圧２８と、過電流検
出用コンパレータ２９と、パワーＭＯＳＦＥＴ２の駆動
用回路部６と、パワーＭＯＳＦＥＴ２のゲート駆動用抵
抗８と、パルストランス２次側整流用ダイオード９と、
平滑用コンデンサ１０と、パルストランス２次側整流電
圧検出用抵抗１１及び１２と、誤差電圧演算出力部１３
と、パルストランス２次側整流電圧コントロール用基準
電圧２７と、ＰＷＭ変調部１５と、過電流検出ラッチ用
フリップ・フロップ回路３０と、ゲート出力回路１６と
を備えている。
【０００３】このＤＣ／ＤＣコンバータ装置では、２次
側出力電圧である平滑用コンデンサ１０の端子間電圧の
変動を２次側出力電圧検出用抵抗１１と１２の接続点電
圧と２次側整流電圧コントロール用基準電圧２７との差
電圧比較により検出し、この検出値に応じてパワーＭＯ
ＳＦＥＴの駆動用回路部６によりパワーＭＯＳＦＥＴ２
のゲート端子に出力するオン・オフ制御用出力信号の時
間幅を変化させることにより、パワーＭＯＳＦＥＴ２の
オン期間を制御し、コンデンサ１０の端子間電圧である
２次側出力電圧の安定化をはかっている。またＦＥＴド
レイン電流が設定値を越えた際には、そのことをドレイ
ン電流検出用抵抗５の端子間電圧について抵抗３１とコ
ンデンサ３２とによるＲＣフィルタ回路通過後の電圧値
を過電流検出用基準電圧２８とで過電流検出用コンパレ
ータ２９により比較検出し、過電流検出ラッチ用フリッ
プ・フロップ回路３０を通してパワーＭＯＳＦＥＴ２の
ゲート端子へオフ信号を出力しかつ前記フリップ・フロ
ップ回路により過電流検出ラッチを行って次のＰＷＭ変
調部１５からの出力により過電流検出ラッチがリセット
されるまでの１周期時間分のみパワーＭＯＳＦＥＴ２の
ゲート端子へのオフ信号出力を保持してＦＥＴドレイン
電流が過電流になるのを防止している。
側出力電圧である平滑用コンデンサ１０の端子間電圧の
変動を２次側出力電圧検出用抵抗１１と１２の接続点電
圧と２次側整流電圧コントロール用基準電圧２７との差
電圧比較により検出し、この検出値に応じてパワーＭＯ
ＳＦＥＴの駆動用回路部６によりパワーＭＯＳＦＥＴ２
のゲート端子に出力するオン・オフ制御用出力信号の時
間幅を変化させることにより、パワーＭＯＳＦＥＴ２の
オン期間を制御し、コンデンサ１０の端子間電圧である
２次側出力電圧の安定化をはかっている。またＦＥＴド
レイン電流が設定値を越えた際には、そのことをドレイ
ン電流検出用抵抗５の端子間電圧について抵抗３１とコ
ンデンサ３２とによるＲＣフィルタ回路通過後の電圧値
を過電流検出用基準電圧２８とで過電流検出用コンパレ
ータ２９により比較検出し、過電流検出ラッチ用フリッ
プ・フロップ回路３０を通してパワーＭＯＳＦＥＴ２の
ゲート端子へオフ信号を出力しかつ前記フリップ・フロ
ップ回路により過電流検出ラッチを行って次のＰＷＭ変
調部１５からの出力により過電流検出ラッチがリセット
されるまでの１周期時間分のみパワーＭＯＳＦＥＴ２の
ゲート端子へのオフ信号出力を保持してＦＥＴドレイン
電流が過電流になるのを防止している。
【０００４】
【発明が解決しようとする課題】ところが前記従来の構
成である図９では、コンデンサ１０の端子間電圧である
２次側出力電源が短絡し、このコンデンサ１０の端子間
電圧の低下を検出したパワーＭＯＳＦＥＴの駆動用回路
部６がパワーＭＯＳＦＥＴ２のゲート端子に出力するオ
ン出力信号幅を増加させてＦＥＴドレイン電流を急激に
増大させ、このＦＥＴドレイン電流が設定値を越えた
際、その時点から過電流検出によるパワーＭＯＳＦＥＴ
駆動用回路部６のオフ信号出力動作までにおいて過電流
検出用コンパレータ２９、過電流検出ラッチ用フリップ
・フロップ回路３０等が間に入るためにその分時間遅れ
が発生し、さらにこの時間遅れが大きくなればなるほど
オフ信号出力開始からパワーＭＯＳＦＥＴ２のゲート蓄
積電荷を引き抜いてパワーＭＯＳＦＥＴを実際にオフさ
せるまでの時間遅れも大きくなるので、図６( ｂ) に示
すようにその間もＦＥＴドレイン電流は増加を続けるこ
とになる。
成である図９では、コンデンサ１０の端子間電圧である
２次側出力電源が短絡し、このコンデンサ１０の端子間
電圧の低下を検出したパワーＭＯＳＦＥＴの駆動用回路
部６がパワーＭＯＳＦＥＴ２のゲート端子に出力するオ
ン出力信号幅を増加させてＦＥＴドレイン電流を急激に
増大させ、このＦＥＴドレイン電流が設定値を越えた
際、その時点から過電流検出によるパワーＭＯＳＦＥＴ
駆動用回路部６のオフ信号出力動作までにおいて過電流
検出用コンパレータ２９、過電流検出ラッチ用フリップ
・フロップ回路３０等が間に入るためにその分時間遅れ
が発生し、さらにこの時間遅れが大きくなればなるほど
オフ信号出力開始からパワーＭＯＳＦＥＴ２のゲート蓄
積電荷を引き抜いてパワーＭＯＳＦＥＴを実際にオフさ
せるまでの時間遅れも大きくなるので、図６( ｂ) に示
すようにその間もＦＥＴドレイン電流は増加を続けるこ
とになる。
【０００５】さらにパワーＭＯＳＦＥＴのオフ後、次の
ＰＷＭ変調部１５からの出力により過電流検出ラッチが
リセットされて再びパワーＭＯＳＦＥＴがオンするまで
のオフ期間中において低下するパルストランス中の磁束
量よりも前記パワーＭＯＳＦＥＴのオン期間中、このオ
ン期間が長いために増加するパルストランス中の磁束量
の方が多くなるので、次のパワーＭＯＳＦＥＴのオン開
始時は前回のオン開始時のドレイン電流よりもさらに大
きなドレイン電流値からのスタートとなりオフ直前のド
レイン電流値も同様に前回のオフ直前のドレイン電流値
よりもさらに大きな値となってしまう。こうして過電流
保護動作が働いているにも関わらずパワーＭＯＳＦＥＴ
のドレイン電流を押さえることができず、従って２次側
電源出力の短絡によるパワーＭＯＳＦＥＴの過電流から
パワーＭＯＳＦＥＴを保護できないという問題点があ
る。
ＰＷＭ変調部１５からの出力により過電流検出ラッチが
リセットされて再びパワーＭＯＳＦＥＴがオンするまで
のオフ期間中において低下するパルストランス中の磁束
量よりも前記パワーＭＯＳＦＥＴのオン期間中、このオ
ン期間が長いために増加するパルストランス中の磁束量
の方が多くなるので、次のパワーＭＯＳＦＥＴのオン開
始時は前回のオン開始時のドレイン電流よりもさらに大
きなドレイン電流値からのスタートとなりオフ直前のド
レイン電流値も同様に前回のオフ直前のドレイン電流値
よりもさらに大きな値となってしまう。こうして過電流
保護動作が働いているにも関わらずパワーＭＯＳＦＥＴ
のドレイン電流を押さえることができず、従って２次側
電源出力の短絡によるパワーＭＯＳＦＥＴの過電流から
パワーＭＯＳＦＥＴを保護できないという問題点があ
る。
【０００６】そこで本発明は上記従来の問題点を解決し
て、半導体スイッチング素子を流れる電流値が設定値を
越えた際には瞬時に半導体スイッチング素子をオフ遮断
かつ遮断保持を行うことにより２次側電源出力の短絡時
においても半導体スイッチング素子を流れる電流値を押
さえて半導体スイッチング素子を保護することを可能と
するＤＣ／ＤＣコンバータ装置を提供することを目的と
するものである。
て、半導体スイッチング素子を流れる電流値が設定値を
越えた際には瞬時に半導体スイッチング素子をオフ遮断
かつ遮断保持を行うことにより２次側電源出力の短絡時
においても半導体スイッチング素子を流れる電流値を押
さえて半導体スイッチング素子を保護することを可能と
するＤＣ／ＤＣコンバータ装置を提供することを目的と
するものである。
【０００７】
【課題を解決するための手段】上記問題を解決するため
本発明は第１の直流電源と、前記第１の直流電源の正極
側に１次側入力端子を接続されたパルストランスと、ト
ランスの１次側入力のもう一方の端子に出力端子を接続
された半導体スイッチング素子と、出力端子を前記半導
体スイッチング素子のオン・オフ用入力端子に接続され
グランドは前記第１の直流電源の負極側に接続された、
前記半導体スイッチング素子のオン・オフ駆動用回路部
と、前記半導体スイッチング素子のもう一方の出力端子
と前記半導体スイッチング素子のオン・オフ駆動用回路
部のグランドとの間に接続された抵抗とからなるＤＣ／
ＤＣコンバータ装置において、前記半導体スイッチング
素子の出力端子と前記抵抗との接続点においてアノード
端子を接続した第１のダイオードと、前記第１のダイオ
ードのカソード端子にベース端子を接続されエミッタ端
子は前記半導体スイッチング素子のオン・オフ駆動用回
路部のグランドに接続されたＮＰＮ型トランジスタと、
前記ＮＰＮ型トランジスタのコレクタ端子にベース端子
を接続されコレクタ端子は前記ＮＰＮ型トランジスタの
ベース端子に接続されたＰＮＰ型トランジスタと、前記
半導体スイッチング素子のオン・オフ用入力端子にアノ
ード端子を接続されカソード端子は前記ＮＰＮ型トラン
ジスタのコレクタ端子に接続された第２のダイオード
と、前記ＰＮＰ型トランジスタのエミッタ端子に正極側
を接続された第２の直流電源とを備えた。また、前記第
２の直流電源は、前記ＰＮＰ型トランジスタのエミッタ
端子を前記半導体スイッチング素子のオン・オフ駆動用
回路部の出力端子に接続した。また、前記第２の直流電
源は、前記パルストランスの２次側巻線のフライバック
時の出力電圧を整流してつくっている。
本発明は第１の直流電源と、前記第１の直流電源の正極
側に１次側入力端子を接続されたパルストランスと、ト
ランスの１次側入力のもう一方の端子に出力端子を接続
された半導体スイッチング素子と、出力端子を前記半導
体スイッチング素子のオン・オフ用入力端子に接続され
グランドは前記第１の直流電源の負極側に接続された、
前記半導体スイッチング素子のオン・オフ駆動用回路部
と、前記半導体スイッチング素子のもう一方の出力端子
と前記半導体スイッチング素子のオン・オフ駆動用回路
部のグランドとの間に接続された抵抗とからなるＤＣ／
ＤＣコンバータ装置において、前記半導体スイッチング
素子の出力端子と前記抵抗との接続点においてアノード
端子を接続した第１のダイオードと、前記第１のダイオ
ードのカソード端子にベース端子を接続されエミッタ端
子は前記半導体スイッチング素子のオン・オフ駆動用回
路部のグランドに接続されたＮＰＮ型トランジスタと、
前記ＮＰＮ型トランジスタのコレクタ端子にベース端子
を接続されコレクタ端子は前記ＮＰＮ型トランジスタの
ベース端子に接続されたＰＮＰ型トランジスタと、前記
半導体スイッチング素子のオン・オフ用入力端子にアノ
ード端子を接続されカソード端子は前記ＮＰＮ型トラン
ジスタのコレクタ端子に接続された第２のダイオード
と、前記ＰＮＰ型トランジスタのエミッタ端子に正極側
を接続された第２の直流電源とを備えた。また、前記第
２の直流電源は、前記ＰＮＰ型トランジスタのエミッタ
端子を前記半導体スイッチング素子のオン・オフ駆動用
回路部の出力端子に接続した。また、前記第２の直流電
源は、前記パルストランスの２次側巻線のフライバック
時の出力電圧を整流してつくっている。
【０００８】
【発明の実施の形態】請求項１記載の構成において、半
導体スイッチング素子に電流が流れると前記半導体スイ
ッチング素子の出力端子と前記半導体スイッチング素子
のオン・オフ駆動回路部グランド間に接続された抵抗の
端子間においてこの電流値に対応した電圧が発生する。
そうして２次側出力電源短絡によりこの抵抗端子間電圧
値が前記ＮＰＮトランジスタのベース・エミッタ間電圧
値と前記第１のダイオードの順電圧値との合計値に達す
るだけの電流（以下、これを過電流検出レベルとする）
が半導体スイッチング素子を流れると、半導体スイッチ
ング素子を流れる電流の一部が前記ＮＰＮトランジスタ
にベース電流として流れ込みこのＮＰＮトランジスタを
オンさせる。これにより前記第２のダイオードを導通状
態にして前記半導体スイッチング素子の入力端子の電圧
値を下げるので、半導体スイッチング素子のオン・オフ
駆動回路部から半導体スイッチング素子の入力端子への
オン信号出力とは関わりなく半導体スイッチング素子の
入力端子は瞬時にオフ入力電圧印加状態となる。さらに
前記ＮＰＮトランジスタのオンにより前記ＰＮＰトラン
ジスタもオンすることになり、このＰＮＰトランジスタ
のコレクタ電流がそのまま前記ＮＰＮトランジスタのベ
ース電流となるので、前記半導体スイッチング素子がオ
フして半導体スイッチング素子を流れる電流からの前記
ＮＰＮトランジスタへのベース電流供給がなくなっても
前記ＰＮＰトランジスタはオン動作を保持できることに
なり、従って半導体スイッチング素子の入力端子もオフ
入力電圧印加保持状態となる。
導体スイッチング素子に電流が流れると前記半導体スイ
ッチング素子の出力端子と前記半導体スイッチング素子
のオン・オフ駆動回路部グランド間に接続された抵抗の
端子間においてこの電流値に対応した電圧が発生する。
そうして２次側出力電源短絡によりこの抵抗端子間電圧
値が前記ＮＰＮトランジスタのベース・エミッタ間電圧
値と前記第１のダイオードの順電圧値との合計値に達す
るだけの電流（以下、これを過電流検出レベルとする）
が半導体スイッチング素子を流れると、半導体スイッチ
ング素子を流れる電流の一部が前記ＮＰＮトランジスタ
にベース電流として流れ込みこのＮＰＮトランジスタを
オンさせる。これにより前記第２のダイオードを導通状
態にして前記半導体スイッチング素子の入力端子の電圧
値を下げるので、半導体スイッチング素子のオン・オフ
駆動回路部から半導体スイッチング素子の入力端子への
オン信号出力とは関わりなく半導体スイッチング素子の
入力端子は瞬時にオフ入力電圧印加状態となる。さらに
前記ＮＰＮトランジスタのオンにより前記ＰＮＰトラン
ジスタもオンすることになり、このＰＮＰトランジスタ
のコレクタ電流がそのまま前記ＮＰＮトランジスタのベ
ース電流となるので、前記半導体スイッチング素子がオ
フして半導体スイッチング素子を流れる電流からの前記
ＮＰＮトランジスタへのベース電流供給がなくなっても
前記ＰＮＰトランジスタはオン動作を保持できることに
なり、従って半導体スイッチング素子の入力端子もオフ
入力電圧印加保持状態となる。
【０００９】この保持状態は、前記ＰＮＰトランジスタ
のエミッタ端子に正極側を接続された前記第２の直流電
源電圧がなくなるまで続くので、前記第２の直流電源電
圧をトランス中の磁束量が十分減少するだけの時間維持
できれば半導体スイッチング素子を流れる電流を押さえ
ることができ、従って半導体スイッチング素子を過電流
から保護できることになる。
のエミッタ端子に正極側を接続された前記第２の直流電
源電圧がなくなるまで続くので、前記第２の直流電源電
圧をトランス中の磁束量が十分減少するだけの時間維持
できれば半導体スイッチング素子を流れる電流を押さえ
ることができ、従って半導体スイッチング素子を過電流
から保護できることになる。
【００１０】さらにまた請求項２記載の構成により、請
求項１記載のＤＣ／ＤＣコンバータ装置から前記ＰＮＰ
型トランジスタのエミッタ端子に正極側を接続された第
２の直流電源を、前記ＰＮＰ型トランジスタのエミッタ
端子を前記半導体スイッチング素子のオン・オフ駆動用
回路部の出力端子に接続して置き換えることで、過電流
検出レベルに達する電流により前記ＮＰＮトランジスタ
がオンして前記第２のダイオードを導通状態にし前記半
導体スイッチング素子の入力端子の電圧値を下げ、半導
体スイッチング素子の入力端子がオフ入力電圧印加状態
となった際に、半導体スイッチング素子のオン・オフ駆
動回路部から半導体スイッチング素子の入力端子への出
力信号はオン信号出力でありこの出力電圧がそのまま前
記第２の直流電源の代わりとなるので、前記ＮＰＮトラ
ンジスタのオンにより前記ＰＮＰトランジスタもオンす
ることになり、このＰＮＰトランジスタのコレクタ電流
がそのまま前記ＮＰＮトランジスタのベース電流となる
ので、前記半導体スイッチング素子がオフして半導体ス
イッチング素子を流れる電流からの前記ＮＰＮトランジ
スタへのベース電流供給がなくなっても前記ＰＮＰトラ
ンジスタはオン動作を保持できることになり、従って半
導体スイッチング素子の入力端子もオフ入力電圧印加保
持状態となる。
求項１記載のＤＣ／ＤＣコンバータ装置から前記ＰＮＰ
型トランジスタのエミッタ端子に正極側を接続された第
２の直流電源を、前記ＰＮＰ型トランジスタのエミッタ
端子を前記半導体スイッチング素子のオン・オフ駆動用
回路部の出力端子に接続して置き換えることで、過電流
検出レベルに達する電流により前記ＮＰＮトランジスタ
がオンして前記第２のダイオードを導通状態にし前記半
導体スイッチング素子の入力端子の電圧値を下げ、半導
体スイッチング素子の入力端子がオフ入力電圧印加状態
となった際に、半導体スイッチング素子のオン・オフ駆
動回路部から半導体スイッチング素子の入力端子への出
力信号はオン信号出力でありこの出力電圧がそのまま前
記第２の直流電源の代わりとなるので、前記ＮＰＮトラ
ンジスタのオンにより前記ＰＮＰトランジスタもオンす
ることになり、このＰＮＰトランジスタのコレクタ電流
がそのまま前記ＮＰＮトランジスタのベース電流となる
ので、前記半導体スイッチング素子がオフして半導体ス
イッチング素子を流れる電流からの前記ＮＰＮトランジ
スタへのベース電流供給がなくなっても前記ＰＮＰトラ
ンジスタはオン動作を保持できることになり、従って半
導体スイッチング素子の入力端子もオフ入力電圧印加保
持状態となる。
【００１１】この保持状態は、前記半導体スイッチング
素子のオン・オフ駆動回路部から半導体スイッチング素
子の入力端子へのオフ信号出力によりリセットされるが
リセット後もこの出力はオフ信号出力となっているので
半導体スイッチング素子がオンすることはなく、また仮
にオンしたとしても、前述と同様に半導体スイッチング
素子のオフ動作が繰り返されるだけであり、従って前記
オフ保持状態は、前記半導体スイッチング素子のオン・
オフ駆動回路部からの次のオン信号出力までの１周期時
間持続されることになる。この場合半導体スイッチング
素子のオン時間が短くてトランス中の磁束量増加が小さ
いので、前記１周期分のオフ保持時間で十分にトランス
中の磁束量を減少できるので半導体スイッチング素子を
流れる電流を確実に押さえることができ、従って半導体
スイッチング素子を過電流から保護できることになる。
素子のオン・オフ駆動回路部から半導体スイッチング素
子の入力端子へのオフ信号出力によりリセットされるが
リセット後もこの出力はオフ信号出力となっているので
半導体スイッチング素子がオンすることはなく、また仮
にオンしたとしても、前述と同様に半導体スイッチング
素子のオフ動作が繰り返されるだけであり、従って前記
オフ保持状態は、前記半導体スイッチング素子のオン・
オフ駆動回路部からの次のオン信号出力までの１周期時
間持続されることになる。この場合半導体スイッチング
素子のオン時間が短くてトランス中の磁束量増加が小さ
いので、前記１周期分のオフ保持時間で十分にトランス
中の磁束量を減少できるので半導体スイッチング素子を
流れる電流を確実に押さえることができ、従って半導体
スイッチング素子を過電流から保護できることになる。
【００１２】さらにまた請求項３記載の構成により、請
求項１記載のＤＣ／ＤＣコンバータ装置から前記ＰＮＰ
型トランジスタのエミッタ端子に正極側を接続された第
２の直流電源を、前記トランスにおいて、前記半導体ス
イッチング素子のオン・オフ駆動用回路部のグランド側
に接続された２次側端子と、前記トランスの２次側のも
う１方の端子にアノード端子を接続された第３のダイオ
ードとを備えた上で、前記第３のダイオードのカソード
端子を前記ＰＮＰ型トランジスタのエミッタ端子に接続
して置き換えることで、過電流検出レベルに達する電流
により前記ＮＰＮトランジスタがオンして前記第２のダ
イオードを導通状態にし前記半導体スイッチング素子の
入力端子の電圧値を下げて、半導体スイッチング素子の
入力端子が瞬時にオフ入力電圧印加状態となった際に、
前記第３のダイオードのカソード端子電圧がそのまま前
記第２の直流電源の代わりとなるので、前記ＮＰＮトラ
ンジスタのオンにより前記ＰＮＰトランジスタもオンす
ることになり、このＰＮＰトランジスタのコレクタ電流
がそのまま前記ＮＰＮトランジスタのベース電流となる
ので、前記半導体スイッチング素子がオフして半導体ス
イッチング素子を流れる電流からの前記ＮＰＮトランジ
スタへのベース電流供給がなくなっても前記ＰＮＰトラ
ンジスタはオン動作を保持できることになり、従って半
導体スイッチング素子の入力端子もオフ入力電圧印加保
持状態となる。
求項１記載のＤＣ／ＤＣコンバータ装置から前記ＰＮＰ
型トランジスタのエミッタ端子に正極側を接続された第
２の直流電源を、前記トランスにおいて、前記半導体ス
イッチング素子のオン・オフ駆動用回路部のグランド側
に接続された２次側端子と、前記トランスの２次側のも
う１方の端子にアノード端子を接続された第３のダイオ
ードとを備えた上で、前記第３のダイオードのカソード
端子を前記ＰＮＰ型トランジスタのエミッタ端子に接続
して置き換えることで、過電流検出レベルに達する電流
により前記ＮＰＮトランジスタがオンして前記第２のダ
イオードを導通状態にし前記半導体スイッチング素子の
入力端子の電圧値を下げて、半導体スイッチング素子の
入力端子が瞬時にオフ入力電圧印加状態となった際に、
前記第３のダイオードのカソード端子電圧がそのまま前
記第２の直流電源の代わりとなるので、前記ＮＰＮトラ
ンジスタのオンにより前記ＰＮＰトランジスタもオンす
ることになり、このＰＮＰトランジスタのコレクタ電流
がそのまま前記ＮＰＮトランジスタのベース電流となる
ので、前記半導体スイッチング素子がオフして半導体ス
イッチング素子を流れる電流からの前記ＮＰＮトランジ
スタへのベース電流供給がなくなっても前記ＰＮＰトラ
ンジスタはオン動作を保持できることになり、従って半
導体スイッチング素子の入力端子もオフ入力電圧印加保
持状態となる。
【００１３】この保持状態は、前記第３のダイオードの
カソード端子電圧がなくなるまで、言い換えればトラン
ス中の磁束量がゼロとなるまで持続されるので半導体ス
イッチング素子を流れる電流を確実に押さえることがで
き、従って半導体スイッチング素子を過電流から保護で
きることになる。 （実施例）以下、本発明の第１の実施例を図１に基づい
て説明する。図１において、１は第１の直流電源、２は
主スイッチング素子としてのパワーＭＯＳＦＥＴ、３は
パルストランス（１次側）、４はパルストランス（２次
側）、５はドレイン電流検出用抵抗、６はパワーＭＯＳ
ＦＥＴ２のオン・オフ駆動用回路部、７および８はパワ
ーＭＯＳＦＥＴ２のゲート駆動用抵抗、９はパルストラ
ンス２次側整流用ダイオード、１０は平滑用コンデン
サ、１１および１２はパルストランス２次側整流電圧検
出用抵抗、１３は誤差電圧演算出力部、１４はパルスト
ランス２次側整流電圧コントロール用基準電圧、１５は
ＰＷＭ変調部、１６はゲート出力回路部、１７は第１の
ダイオード、１８はＮＰＮトランジスタ、１９はＰＮＰ
トランジスタ、２０は第２のダイオード、２１はＰＮＰ
トランジスタ１９のコレクタ電流制限用抵抗、２２は第
２の直流電源部、２３はコンデンサ、２４はコンデンサ
２３の充電電流制限用抵抗、２５は第２の直流電源部整
流用ダイオード、２６はパルストランス（２次側補助巻
線）である。
カソード端子電圧がなくなるまで、言い換えればトラン
ス中の磁束量がゼロとなるまで持続されるので半導体ス
イッチング素子を流れる電流を確実に押さえることがで
き、従って半導体スイッチング素子を過電流から保護で
きることになる。 （実施例）以下、本発明の第１の実施例を図１に基づい
て説明する。図１において、１は第１の直流電源、２は
主スイッチング素子としてのパワーＭＯＳＦＥＴ、３は
パルストランス（１次側）、４はパルストランス（２次
側）、５はドレイン電流検出用抵抗、６はパワーＭＯＳ
ＦＥＴ２のオン・オフ駆動用回路部、７および８はパワ
ーＭＯＳＦＥＴ２のゲート駆動用抵抗、９はパルストラ
ンス２次側整流用ダイオード、１０は平滑用コンデン
サ、１１および１２はパルストランス２次側整流電圧検
出用抵抗、１３は誤差電圧演算出力部、１４はパルスト
ランス２次側整流電圧コントロール用基準電圧、１５は
ＰＷＭ変調部、１６はゲート出力回路部、１７は第１の
ダイオード、１８はＮＰＮトランジスタ、１９はＰＮＰ
トランジスタ、２０は第２のダイオード、２１はＰＮＰ
トランジスタ１９のコレクタ電流制限用抵抗、２２は第
２の直流電源部、２３はコンデンサ、２４はコンデンサ
２３の充電電流制限用抵抗、２５は第２の直流電源部整
流用ダイオード、２６はパルストランス（２次側補助巻
線）である。
【００１４】次に動作を説明する。２次側出力電圧とな
る平滑用コンデンサ１０の端子間を短絡すると、２次側
出力電圧はゼロとなるので、パワーＭＯＳＦＥＴ２のオ
ン・オフ駆動用回路部６はこの２次側出力電圧低下を検
出してゲート出力回路部１６からのゲート駆動用オン信
号パルス幅を最大値まで増加させ、その結果パワーＭＯ
ＳＦＥＴのドレイン電流は急激に増加しこのドレイン電
流増加に応じてドレイン電流検出用抵抗５の端子間電圧
値も増加する。こうしてこのドレイン電流検出用抵抗５
の端子間電圧値がＮＰＮトランジスタ１８のベース・エ
ミッタ間電圧値と第１のダイオード１７の順電圧値との
合計値に達するとパワーＭＯＳＦＥＴ２を流れるドレイ
ン電流の一部が図２に示すように、ＮＰＮトランジスタ
１８のベースに流れ込んでこのＮＰＮトランジスタ１８
をオンさせることになる。このＮＰＮトランジスタ１８
のオンにより図２に示すように第２のダイオード２０が
導通状態になりパワーＭＯＳＦＥＴ２のゲート駆動用抵
抗８を介してパワーＭＯＳＦＥＴ２のゲート蓄積電荷を
引き抜いてパワーＭＯＳＦＥＴ２をオフさせる。 パワ
ーＭＯＳＦＥＴ２がオフすればパワーＭＯＳＦＥＴ２の
ドレイン電流からのＮＰＮトランジスタ１８へのベース
電流供給はなくなるけれども、図３に示すように ＮＰ
Ｎトランジスタ１８のオンによりＰＮＰトランジスタ１
９のベース電流が発生してこのＰＮＰトランジスタ１９
がオンしそのコレクタ電流がそのままＮＰＮトランジス
タ１８へのベース電流へと変わるのでＮＰＮトランジス
タ１８及びＰＮＰトランジスタ１９ともにそのオン状態
を保持できることになる。従ってパワーＭＯＳＦＥＴ２
のゲート電圧を低電圧にクランプしてそのままパワーＭ
ＯＳＦＥＴ２のオフ状態を保持できることになる。この
際のパワーＭＯＳＦＥＴ２のオフ状態は第２の直流電源
部２２の電圧値であるコンデンサ２３の端子間電圧値が
なくなるまで持続される。
る平滑用コンデンサ１０の端子間を短絡すると、２次側
出力電圧はゼロとなるので、パワーＭＯＳＦＥＴ２のオ
ン・オフ駆動用回路部６はこの２次側出力電圧低下を検
出してゲート出力回路部１６からのゲート駆動用オン信
号パルス幅を最大値まで増加させ、その結果パワーＭＯ
ＳＦＥＴのドレイン電流は急激に増加しこのドレイン電
流増加に応じてドレイン電流検出用抵抗５の端子間電圧
値も増加する。こうしてこのドレイン電流検出用抵抗５
の端子間電圧値がＮＰＮトランジスタ１８のベース・エ
ミッタ間電圧値と第１のダイオード１７の順電圧値との
合計値に達するとパワーＭＯＳＦＥＴ２を流れるドレイ
ン電流の一部が図２に示すように、ＮＰＮトランジスタ
１８のベースに流れ込んでこのＮＰＮトランジスタ１８
をオンさせることになる。このＮＰＮトランジスタ１８
のオンにより図２に示すように第２のダイオード２０が
導通状態になりパワーＭＯＳＦＥＴ２のゲート駆動用抵
抗８を介してパワーＭＯＳＦＥＴ２のゲート蓄積電荷を
引き抜いてパワーＭＯＳＦＥＴ２をオフさせる。 パワ
ーＭＯＳＦＥＴ２がオフすればパワーＭＯＳＦＥＴ２の
ドレイン電流からのＮＰＮトランジスタ１８へのベース
電流供給はなくなるけれども、図３に示すように ＮＰ
Ｎトランジスタ１８のオンによりＰＮＰトランジスタ１
９のベース電流が発生してこのＰＮＰトランジスタ１９
がオンしそのコレクタ電流がそのままＮＰＮトランジス
タ１８へのベース電流へと変わるのでＮＰＮトランジス
タ１８及びＰＮＰトランジスタ１９ともにそのオン状態
を保持できることになる。従ってパワーＭＯＳＦＥＴ２
のゲート電圧を低電圧にクランプしてそのままパワーＭ
ＯＳＦＥＴ２のオフ状態を保持できることになる。この
際のパワーＭＯＳＦＥＴ２のオフ状態は第２の直流電源
部２２の電圧値であるコンデンサ２３の端子間電圧値が
なくなるまで持続される。
【００１５】このコンデンサ２３の端子間電圧は図４に
示すようにパワーＭＯＳＦＥＴ２のオン時にパルストラ
ンス２６（２次側補助巻線）間に発生する電圧を利用し
てコンデンサ２３の充電電流制限用抵抗２４と第２の直
流電源部整流用ダイオード２５とを流れる電流を発生さ
せてこの電流によりコンデンサ２３を充電して作ってい
る。このコンデンサ２３の端子間電圧はドレイン電流の
過電流検出によるＰＮＰトランジスタ１９のオン保持動
作により、抵抗２１を介してＰＮＰトランジスタ１９の
コレクタ電流として放電される。この放電が終了すれば
コンデンサ２３の端子間電圧はなくなるのでＮＰＮトラ
ンジスタ１８及びＰＮＰトランジスタ１９ともにそのオ
ン状態を保持できなくなり、いずれもオフ状態になり第
２のダイオード２０が非導通状態に変わるのでパワーＭ
ＯＳＦＥＴ２ゲート電圧が低電圧にクランプされた状態
から解除されてパワーＭＯＳＦＥＴ２がオフ状態から解
除されることになり再びパワーＭＯＳＦＥＴ２はドレイ
ン電流が過電流検出レベルに達するまでオンすることに
なる。ここで前記保持時間はパルストランス中の磁束量
を十分に低下できるまでの長さに設定されているのでオ
ン開始時のドレイン電流値は前回のオン開始時のドレイ
ン電流値を越えることはなくパワーＭＯＳＦＥＴ２のド
レイン電流を確実に押さえることができ、従ってパワー
ＭＯＳＦＥＴ２を２次側出力電源の短絡により発生する
過電流から保護できることになる。
示すようにパワーＭＯＳＦＥＴ２のオン時にパルストラ
ンス２６（２次側補助巻線）間に発生する電圧を利用し
てコンデンサ２３の充電電流制限用抵抗２４と第２の直
流電源部整流用ダイオード２５とを流れる電流を発生さ
せてこの電流によりコンデンサ２３を充電して作ってい
る。このコンデンサ２３の端子間電圧はドレイン電流の
過電流検出によるＰＮＰトランジスタ１９のオン保持動
作により、抵抗２１を介してＰＮＰトランジスタ１９の
コレクタ電流として放電される。この放電が終了すれば
コンデンサ２３の端子間電圧はなくなるのでＮＰＮトラ
ンジスタ１８及びＰＮＰトランジスタ１９ともにそのオ
ン状態を保持できなくなり、いずれもオフ状態になり第
２のダイオード２０が非導通状態に変わるのでパワーＭ
ＯＳＦＥＴ２ゲート電圧が低電圧にクランプされた状態
から解除されてパワーＭＯＳＦＥＴ２がオフ状態から解
除されることになり再びパワーＭＯＳＦＥＴ２はドレイ
ン電流が過電流検出レベルに達するまでオンすることに
なる。ここで前記保持時間はパルストランス中の磁束量
を十分に低下できるまでの長さに設定されているのでオ
ン開始時のドレイン電流値は前回のオン開始時のドレイ
ン電流値を越えることはなくパワーＭＯＳＦＥＴ２のド
レイン電流を確実に押さえることができ、従ってパワー
ＭＯＳＦＥＴ２を２次側出力電源の短絡により発生する
過電流から保護できることになる。
【００１６】また放電により失われたコンデンサ２３の
端子間電圧は、パワーＭＯＳＦＥＴ２の次のオン期間中
の充電により回復しているので前述の動作がその後も繰
り返されることになり、従ってパワーＭＯＳＦＥＴ２の
ドレイン電流を確実に押さえることができ、パワーＭＯ
ＳＦＥＴ２を２次側出力電源の短絡により発生する過電
流から保護できることになる。
端子間電圧は、パワーＭＯＳＦＥＴ２の次のオン期間中
の充電により回復しているので前述の動作がその後も繰
り返されることになり、従ってパワーＭＯＳＦＥＴ２の
ドレイン電流を確実に押さえることができ、パワーＭＯ
ＳＦＥＴ２を２次側出力電源の短絡により発生する過電
流から保護できることになる。
【００１７】以下、本発明の第２の実施例を図５に基づ
いて説明する。図５において、１は第１の直流電源、２
は主スイッチング素子としてのパワーＭＯＳＦＥＴ、３
はパルストランス（１次側）、４はパルストランス（２
次側）、５はドレイン電流検出用抵抗、６はパワーＭＯ
ＳＦＥＴ２のオン・オフ駆動用回路部、７および８はパ
ワーＭＯＳＦＥＴ２のゲート駆動用抵抗、９はパルスト
ランス２次側整流用ダイオード、１０は平滑用コンデン
サ、１１および１２はパルストランス２次側整流電圧検
出用抵抗、１３は誤差電圧演算出力部、１４はパルスト
ランス２次側整流電圧コントロール用基準電圧、１５は
ＰＷＭ変調部、１６はゲート出力回路部、１７は第１の
ダイオード、１８はＮＰＮトランジスタ、１９はＰＮＰ
トランジスタ、２０は第２のダイオード、２１はＰＮＰ
トランジスタ１９のコレクタ電流制限用抵抗である。
いて説明する。図５において、１は第１の直流電源、２
は主スイッチング素子としてのパワーＭＯＳＦＥＴ、３
はパルストランス（１次側）、４はパルストランス（２
次側）、５はドレイン電流検出用抵抗、６はパワーＭＯ
ＳＦＥＴ２のオン・オフ駆動用回路部、７および８はパ
ワーＭＯＳＦＥＴ２のゲート駆動用抵抗、９はパルスト
ランス２次側整流用ダイオード、１０は平滑用コンデン
サ、１１および１２はパルストランス２次側整流電圧検
出用抵抗、１３は誤差電圧演算出力部、１４はパルスト
ランス２次側整流電圧コントロール用基準電圧、１５は
ＰＷＭ変調部、１６はゲート出力回路部、１７は第１の
ダイオード、１８はＮＰＮトランジスタ、１９はＰＮＰ
トランジスタ、２０は第２のダイオード、２１はＰＮＰ
トランジスタ１９のコレクタ電流制限用抵抗である。
【００１８】２次側出力電圧となる平滑用コンデンサ１
０の端子間を短絡した際において、ＮＰＮトランジスタ
１８のオンにより第２のダイオード２０が導通状態にな
りパワーＭＯＳＦＥＴ２のゲート駆動用抵抗８を介して
パワーＭＯＳＦＥＴ２のゲート蓄積電荷を引き抜いてパ
ワーＭＯＳＦＥＴ２をオフさせるというここまでの動作
については、前記第１の実施例と同じである。
０の端子間を短絡した際において、ＮＰＮトランジスタ
１８のオンにより第２のダイオード２０が導通状態にな
りパワーＭＯＳＦＥＴ２のゲート駆動用抵抗８を介して
パワーＭＯＳＦＥＴ２のゲート蓄積電荷を引き抜いてパ
ワーＭＯＳＦＥＴ２をオフさせるというここまでの動作
については、前記第１の実施例と同じである。
【００１９】パワーＭＯＳＦＥＴ２がオフすればパワー
ＭＯＳＦＥＴ２のドレイン電流からのＮＰＮトランジス
タ１８へのベース電流供給はなくなるけれども、その後
もパワーＭＯＳＦＥＴ２のオン・オフ駆動用回路部６か
らはゲート駆動用オン信号が出力されており、この出力
電圧がコレクタ電流制限用抵抗２１を介してＰＮＰトラ
ンジスタ１９のエミッタに接続されることにより前記第
１の実施例における第２の直流電源の代わりとなるの
で、ＮＰＮトランジスタ１８のオンによりＰＮＰトラン
ジスタ１９のベース電流が発生してこのＰＮＰトランジ
スタ１９はオンしそのコレクタ電流がそのままＮＰＮト
ランジスタ１８へのベース電流へと変わるのでＮＰＮト
ランジスタ１８及びＰＮＰトランジスタ１９ともにその
オン状態を保持できることになり、従ってパワーＭＯＳ
ＦＥＴ２のゲート電圧を低電圧にクランプしてそのまま
パワーＭＯＳＦＥＴ２のオフ状態を保持できることにな
る。
ＭＯＳＦＥＴ２のドレイン電流からのＮＰＮトランジス
タ１８へのベース電流供給はなくなるけれども、その後
もパワーＭＯＳＦＥＴ２のオン・オフ駆動用回路部６か
らはゲート駆動用オン信号が出力されており、この出力
電圧がコレクタ電流制限用抵抗２１を介してＰＮＰトラ
ンジスタ１９のエミッタに接続されることにより前記第
１の実施例における第２の直流電源の代わりとなるの
で、ＮＰＮトランジスタ１８のオンによりＰＮＰトラン
ジスタ１９のベース電流が発生してこのＰＮＰトランジ
スタ１９はオンしそのコレクタ電流がそのままＮＰＮト
ランジスタ１８へのベース電流へと変わるのでＮＰＮト
ランジスタ１８及びＰＮＰトランジスタ１９ともにその
オン状態を保持できることになり、従ってパワーＭＯＳ
ＦＥＴ２のゲート電圧を低電圧にクランプしてそのまま
パワーＭＯＳＦＥＴ２のオフ状態を保持できることにな
る。
【００２０】この保持状態は、パワーＭＯＳＦＥＴ２の
オン・オフ駆動用回路部６からパワーＭＯＳＦＥＴ２へ
のゲート駆動用出力信号がオフ出力になることでリセッ
トされるがリセット後もオフ信号出力となるのでパワー
ＭＯＳＦＥＴ２がオンすることはなく、従ってパワーＭ
ＯＳＦＥＴ２のオフ状態は、パワーＭＯＳＦＥＴ２のオ
ン・オフ駆動用回路部６からの次のオン信号出力が発生
するまでの１周期時間持続されることになる。この第２
の実施例の場合、パワーＭＯＳＦＥＴ２のオン時間が短
くこの間のトランス中の磁束量増加は小さいので、図６
( ａ) に示すように前記１周期分のオフ保持時間におい
てオン期間中に増加したトランス中の磁束量を減少でき
るのでパワーＭＯＳＦＥＴ２のドレイン電流を確実に押
さえることができ、従ってパワーＭＯＳＦＥＴ２を２次
側出力電源の短絡により発生する過電流から保護できる
ことになる。
オン・オフ駆動用回路部６からパワーＭＯＳＦＥＴ２へ
のゲート駆動用出力信号がオフ出力になることでリセッ
トされるがリセット後もオフ信号出力となるのでパワー
ＭＯＳＦＥＴ２がオンすることはなく、従ってパワーＭ
ＯＳＦＥＴ２のオフ状態は、パワーＭＯＳＦＥＴ２のオ
ン・オフ駆動用回路部６からの次のオン信号出力が発生
するまでの１周期時間持続されることになる。この第２
の実施例の場合、パワーＭＯＳＦＥＴ２のオン時間が短
くこの間のトランス中の磁束量増加は小さいので、図６
( ａ) に示すように前記１周期分のオフ保持時間におい
てオン期間中に増加したトランス中の磁束量を減少でき
るのでパワーＭＯＳＦＥＴ２のドレイン電流を確実に押
さえることができ、従ってパワーＭＯＳＦＥＴ２を２次
側出力電源の短絡により発生する過電流から保護できる
ことになる。
【００２１】以下、本発明の第３の実施例を図７に基づ
いて説明する。図７において、１は第１の直流電源、２
は主スイッチング素子としてのパワーＭＯＳＦＥＴ、３
はパルストランス（１次側）、４はパルストランス（２
次側）、５はドレイン電流検出用抵抗、６はパワーＭＯ
ＳＦＥＴ２のオン・オフ駆動用回路部、７および８はパ
ワーＭＯＳＦＥＴ２のゲート駆動用抵抗、９はパルスト
ランス２次側整流用ダイオード、１０は平滑用コンデン
サ、１１および１２はパルストランス２次側整流電圧検
出用抵抗、１３は誤差電圧演算出力部、１４はパルスト
ランス２次側整流電圧コントロール用基準電圧、１５は
ＰＷＭ変調部、１６はゲート出力回路部、１７は第１の
ダイオード、１８はＮＰＮトランジスタ、１９はＰＮＰ
トランジスタ、２０は第２のダイオード、２１はＰＮＰ
トランジスタ１９のコレクタ電流制限用抵抗、３３はパ
ルストランス（２次側補助巻線）、３４は第３のダイオ
ード、３５はコンデンサである。
いて説明する。図７において、１は第１の直流電源、２
は主スイッチング素子としてのパワーＭＯＳＦＥＴ、３
はパルストランス（１次側）、４はパルストランス（２
次側）、５はドレイン電流検出用抵抗、６はパワーＭＯ
ＳＦＥＴ２のオン・オフ駆動用回路部、７および８はパ
ワーＭＯＳＦＥＴ２のゲート駆動用抵抗、９はパルスト
ランス２次側整流用ダイオード、１０は平滑用コンデン
サ、１１および１２はパルストランス２次側整流電圧検
出用抵抗、１３は誤差電圧演算出力部、１４はパルスト
ランス２次側整流電圧コントロール用基準電圧、１５は
ＰＷＭ変調部、１６はゲート出力回路部、１７は第１の
ダイオード、１８はＮＰＮトランジスタ、１９はＰＮＰ
トランジスタ、２０は第２のダイオード、２１はＰＮＰ
トランジスタ１９のコレクタ電流制限用抵抗、３３はパ
ルストランス（２次側補助巻線）、３４は第３のダイオ
ード、３５はコンデンサである。
【００２２】２次側出力電圧となる平滑用コンデンサ１
０の端子間を短絡した際において、ＮＰＮトランジスタ
１８のオンにより第２のダイオード２０が導通状態にな
りパワーＭＯＳＦＥＴ２のゲート駆動用抵抗８を介して
パワーＭＯＳＦＥＴ２のゲート蓄積電荷を引き抜いてパ
ワーＭＯＳＦＥＴ２をオフさせるというここまでの動作
については、前記第１の実施例と同じである。パワーＭ
ＯＳＦＥＴ２がオフすればパワーＭＯＳＦＥＴ２のドレ
イン電流からのＮＰＮトランジスタ１８へのベース電流
供給はなくなるけれども、図８に示すように パワーＭ
ＯＳＦＥＴ２がオフすればパルストランス３３（２次側
補助巻線）の端子間には正電圧が発生するのでこの正電
圧が第３のダイオード３４、コレクタ電流制限用抵抗２
１を介してＰＮＰトランジスタ１９のエミッタに接続さ
れることにより前記第１の実施例における第２の直流電
源の代わりとなるので、ＮＰＮトランジスタ１８のオン
によりＰＮＰトランジスタ１９のベース電流が発生して
このＰＮＰトランジスタ１９はオンしそのコレクタ電流
がそのままＮＰＮトランジスタ１８へのベース電流へと
変わるのでＮＰＮトランジスタ１８及びＰＮＰトランジ
スタ１９ともにそのオン状態を保持できることになり、
従ってパワーＭＯＳＦＥＴ２のゲート電圧を低電圧にク
ランプしてそのままパワーＭＯＳＦＥＴ２のオフ状態を
保持できることになる。第２の直流電源は、このように
パルストランスの２次側巻線のフライバック時の出力電
圧を整流してつくられる。
０の端子間を短絡した際において、ＮＰＮトランジスタ
１８のオンにより第２のダイオード２０が導通状態にな
りパワーＭＯＳＦＥＴ２のゲート駆動用抵抗８を介して
パワーＭＯＳＦＥＴ２のゲート蓄積電荷を引き抜いてパ
ワーＭＯＳＦＥＴ２をオフさせるというここまでの動作
については、前記第１の実施例と同じである。パワーＭ
ＯＳＦＥＴ２がオフすればパワーＭＯＳＦＥＴ２のドレ
イン電流からのＮＰＮトランジスタ１８へのベース電流
供給はなくなるけれども、図８に示すように パワーＭ
ＯＳＦＥＴ２がオフすればパルストランス３３（２次側
補助巻線）の端子間には正電圧が発生するのでこの正電
圧が第３のダイオード３４、コレクタ電流制限用抵抗２
１を介してＰＮＰトランジスタ１９のエミッタに接続さ
れることにより前記第１の実施例における第２の直流電
源の代わりとなるので、ＮＰＮトランジスタ１８のオン
によりＰＮＰトランジスタ１９のベース電流が発生して
このＰＮＰトランジスタ１９はオンしそのコレクタ電流
がそのままＮＰＮトランジスタ１８へのベース電流へと
変わるのでＮＰＮトランジスタ１８及びＰＮＰトランジ
スタ１９ともにそのオン状態を保持できることになり、
従ってパワーＭＯＳＦＥＴ２のゲート電圧を低電圧にク
ランプしてそのままパワーＭＯＳＦＥＴ２のオフ状態を
保持できることになる。第２の直流電源は、このように
パルストランスの２次側巻線のフライバック時の出力電
圧を整流してつくられる。
【００２３】この保持状態は、パルストランス中の磁束
量がゼロになるまで持続される。従って次のパワーＭＯ
ＳＦＥＴ２のオン開始時は常にパルストランス中の磁束
量がゼロの状態であるためドレイン電流も常にゼロから
の開始となり、よって パワーＭＯＳＦＥＴ２のドレイ
ン電流を確実に押さえることができ、パワーＭＯＳＦＥ
Ｔ２を２次側出力電源の短絡により発生する過電流から
保護できることになる。
量がゼロになるまで持続される。従って次のパワーＭＯ
ＳＦＥＴ２のオン開始時は常にパルストランス中の磁束
量がゼロの状態であるためドレイン電流も常にゼロから
の開始となり、よって パワーＭＯＳＦＥＴ２のドレイ
ン電流を確実に押さえることができ、パワーＭＯＳＦＥ
Ｔ２を２次側出力電源の短絡により発生する過電流から
保護できることになる。
【００２４】
【発明の効果】以上述べたように本発明によれば、ＤＣ
／ＤＣコンバータ装置において、第１の直流電源と、前
記第１の直流電源の正極側に１次側入力端子を接続され
たトランスと、トランスの１次側入力のもう一方の端子
に出力端子を接続された半導体スイッチング素子と、出
力端子を前記半導体スイッチング素子のオン・オフ用入
力端子に接続されグランドは前記第１の直流電源の負極
側に接続された、前記半導体スイッチング素子のオン・
オフ駆動用回路部と、前記半導体スイッチング素子のも
う一方の出力端子と前記半導体スイッチング素子のオン
・オフ駆動用回路部のグランドとの間に接続された抵抗
と、前記半導体スイッチング素子の出力端子と前記抵抗
との接続点においてアノード端子を接続した第１のダイ
オードと、前記第１のダイオードのカソード端子にベー
ス端子を接続されエミッタ端子は前記半導体スイッチン
グ素子のオン・オフ駆動用回路部のグランドに接続され
たＮＰＮ型トランジスタと、前記ＮＰＮ型トランジスタ
のコレクタ端子にベース端子を接続されコレクタ端子は
前記ＮＰＮ型トランジスタのベース端子に接続されたＰ
ＮＰ型トランジスタと、前記半導体スイッチング素子の
オン・オフ用入力端子にアノード端子を接続されカソー
ド端子は前記ＮＰＮ型トランジスタのコレクタ端子に接
続された第２のダイオードと、前記ＰＮＰ型トランジス
タのエミッタ端子に正極側を接続された第２の直流電源
とを備えることにより、２次側出力電源が短絡して前記
半導体スイッチング素子を流れる電流が設定値を越えた
際において、瞬時に半導体スイッチング素子をオフさせ
かつそのオフ状態を保持することを可能としたので、半
導体スイッチング素子を流れる電流を確実に押さえるこ
とができ、従って２次側出力電源の短絡により発生する
過電流から半導体スイッチング素子を保護できるという
効果がある。
／ＤＣコンバータ装置において、第１の直流電源と、前
記第１の直流電源の正極側に１次側入力端子を接続され
たトランスと、トランスの１次側入力のもう一方の端子
に出力端子を接続された半導体スイッチング素子と、出
力端子を前記半導体スイッチング素子のオン・オフ用入
力端子に接続されグランドは前記第１の直流電源の負極
側に接続された、前記半導体スイッチング素子のオン・
オフ駆動用回路部と、前記半導体スイッチング素子のも
う一方の出力端子と前記半導体スイッチング素子のオン
・オフ駆動用回路部のグランドとの間に接続された抵抗
と、前記半導体スイッチング素子の出力端子と前記抵抗
との接続点においてアノード端子を接続した第１のダイ
オードと、前記第１のダイオードのカソード端子にベー
ス端子を接続されエミッタ端子は前記半導体スイッチン
グ素子のオン・オフ駆動用回路部のグランドに接続され
たＮＰＮ型トランジスタと、前記ＮＰＮ型トランジスタ
のコレクタ端子にベース端子を接続されコレクタ端子は
前記ＮＰＮ型トランジスタのベース端子に接続されたＰ
ＮＰ型トランジスタと、前記半導体スイッチング素子の
オン・オフ用入力端子にアノード端子を接続されカソー
ド端子は前記ＮＰＮ型トランジスタのコレクタ端子に接
続された第２のダイオードと、前記ＰＮＰ型トランジス
タのエミッタ端子に正極側を接続された第２の直流電源
とを備えることにより、２次側出力電源が短絡して前記
半導体スイッチング素子を流れる電流が設定値を越えた
際において、瞬時に半導体スイッチング素子をオフさせ
かつそのオフ状態を保持することを可能としたので、半
導体スイッチング素子を流れる電流を確実に押さえるこ
とができ、従って２次側出力電源の短絡により発生する
過電流から半導体スイッチング素子を保護できるという
効果がある。
【図１】 本発明の第１の実施例におけるＤＣ／ＤＣコ
ンバータ装置の構成図
ンバータ装置の構成図
【図２】 第１の実施例における過電流時において瞬時
にパワーＭＯＳＦＥＴをオフさせるための動作説明図
にパワーＭＯＳＦＥＴをオフさせるための動作説明図
【図３】 パワーＭＯＳＦＥＴのオフ状態を保持させる
ための動作説明図
ための動作説明図
【図４】 第２の直流電源の構成図
【図５】 本発明の第２の実施例におけるＤＣ／ＤＣコ
ンバータ装置の構成図
ンバータ装置の構成図
【図６】 パワーＭＯＳＦＥＴのオン／オフ時における
パルストランス中の磁束量変化を説明したもの
パルストランス中の磁束量変化を説明したもの
【図７】 本発明の第３の実施例におけるＤＣ／ＤＣコ
ンバータ装置の構成図
ンバータ装置の構成図
【図８】 第３の実施例におけるパワーＭＯＳＦＥＴの
オフ状態を保持させるための電源に関する構成図
オフ状態を保持させるための電源に関する構成図
【図９】 従来例におけるＤＣ／ＤＣコンバータ装置の
構成図
構成図
【符号の説明】 １ 第１の直流電源 ２ スイッチング素子（パワーＭＯＳＦＥＴ） ３ パルストランスの１次側 ４ パルストランスの２次側 ５ ドレイン電流検出用抵抗 ６ スイッチング素子２のオン・オフ駆動用回路部 ７、８ スイッチング素子２のゲート駆動用抵抗 ９、１７、２０、２５、３４ ダイオード １０ 平滑用コンデンサ １１、１２ 電圧検出用抵抗 １３ 誤差電圧演算出力部 １４、２７ 基準電圧 １５ ＰＷＭ変調部 １６ ゲート出力回路部 １８ ＮＰＮトランジスタ １９ ＰＮＰトランジスタ ２１ ＰＮＰトランジスタ１９のコレクタ電流制限用抵
抗 ２２ 第２の直流電源 ２３、３５ コンデンサ ２４ 充電電流制限用抵抗 ２６、３３ パルストランスの２次側補助巻線 ２８ 過電流検出用基準電圧 ２９ 過電流検出用コンパレータ ３０ フリップ・フロップ回路 ３１ フィルタ用抵抗 ３２ フィルタ用コンデンサ
抗 ２２ 第２の直流電源 ２３、３５ コンデンサ ２４ 充電電流制限用抵抗 ２６、３３ パルストランスの２次側補助巻線 ２８ 過電流検出用基準電圧 ２９ 過電流検出用コンパレータ ３０ フリップ・フロップ回路 ３１ フィルタ用抵抗 ３２ フィルタ用コンデンサ
Claims (3)
- 【請求項１】 第１の直流電源と、前記第１の直流電源
の正極側に１次側入力端子を接続されたパルストランス
と、トランスの１次側入力のもう一方の端子に出力端子
を接続された半導体スイッチング素子と、出力端子を前
記半導体スイッチング素子のオン・オフ用入力端子に接
続されグランドは前記第１の直流電源の負極側に接続さ
れた、前記半導体スイッチング素子のオン・オフ駆動用
回路部と、前記半導体スイッチング素子のもう一方の出
力端子と前記半導体スイッチング素子のオン・オフ駆動
用回路部のグランドとの間に接続された抵抗とからなる
ＤＣ／ＤＣコンバータ装置において、 前記半導体スイッチング素子の出力端子と前記抵抗との
接続点においてアノード端子を接続した第１のダイオー
ドと、前記第１のダイオードのカソード端子にベース端
子を接続されエミッタ端子は前記半導体スイッチング素
子のオン・オフ駆動用回路部のグランドに接続されたＮ
ＰＮ型トランジスタと、前記ＮＰＮ型トランジスタのコ
レクタ端子にベース端子を接続されコレクタ端子は前記
ＮＰＮ型トランジスタのベース端子に接続されたＰＮＰ
型トランジスタと、前記半導体スイッチング素子のオン
・オフ用入力端子にアノード端子を接続されカソード端
子は前記ＮＰＮ型トランジスタのコレクタ端子に接続さ
れた第２のダイオードと、前記ＰＮＰ型トランジスタの
エミッタ端子に正極側を接続された第２の直流電源とを
備えたことを特徴とするＤＣ／ＤＣコンバータ装置 - 【請求項２】 前記第２の直流電源は、前記ＰＮＰ型ト
ランジスタのエミッタ端子を前記半導体スイッチング素
子のオン・オフ駆動用回路部の出力端子に接続したこと
を特徴とする請求項１記載のＤＣ／ＤＣコンバータ装置 - 【請求項３】 前記第２の直流電源は、前記パルストラ
ンスの２次側巻線のフライバック時の出力電圧を整流し
てつくるものである請求項１記載のＤＣ／ＤＣコンバー
タ装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08758497A JP3651637B2 (ja) | 1997-03-21 | 1997-03-21 | Ｄｃ／ｄｃコンバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08758497A JP3651637B2 (ja) | 1997-03-21 | 1997-03-21 | Ｄｃ／ｄｃコンバータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10271818A true JPH10271818A (ja) | 1998-10-09 |
| JP3651637B2 JP3651637B2 (ja) | 2005-05-25 |
Family
ID=13919061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08758497A Expired - Fee Related JP3651637B2 (ja) | 1997-03-21 | 1997-03-21 | Ｄｃ／ｄｃコンバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3651637B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101365502B1 (ko) * | 2009-03-19 | 2014-02-21 | 캐논 가부시끼가이샤 | 전원 장치 |
-
1997
- 1997-03-21 JP JP08758497A patent/JP3651637B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101365502B1 (ko) * | 2009-03-19 | 2014-02-21 | 캐논 가부시끼가이샤 | 전원 장치 |
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| Publication number | Publication date |
|---|---|
| JP3651637B2 (ja) | 2005-05-25 |
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