JPH10268966A - クロック同期回路 - Google Patents
クロック同期回路Info
- Publication number
- JPH10268966A JPH10268966A JP9071297A JP7129797A JPH10268966A JP H10268966 A JPH10268966 A JP H10268966A JP 9071297 A JP9071297 A JP 9071297A JP 7129797 A JP7129797 A JP 7129797A JP H10268966 A JPH10268966 A JP H10268966A
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- JP
- Japan
- Prior art keywords
- circuit
- clock
- bus
- functional
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 15
- 238000006243 chemical reaction Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007634 remodeling Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】バス接続された機能回路のうち、動作周波数の
遅い機能回路に入力するクロックを基に、全体のクロッ
ク周波数を決める。あるいは、高速動作できる様に外付
論理にてバス調停回路を追加するか回路部の再設計を行
なう等で対応していた。前者ではコストパフォーマンス
が図れない。後者ではパッケージの実装エリアの増加を
招き、実現できない。あるいは、開発期間の大幅な増大
となっていた。 【解決手段】バス接続された構成において主回路（ここ
ではμ−ＣＰＵ）へ供給される基本クロックと、主回路
から出力される同期信号により、各機能回路部へ動作可
能な周波数の同期クロックを生成、供給できるクロック
同期回路を具備することで、既在回路が簡単に流用でき
る。
遅い機能回路に入力するクロックを基に、全体のクロッ
ク周波数を決める。あるいは、高速動作できる様に外付
論理にてバス調停回路を追加するか回路部の再設計を行
なう等で対応していた。前者ではコストパフォーマンス
が図れない。後者ではパッケージの実装エリアの増加を
招き、実現できない。あるいは、開発期間の大幅な増大
となっていた。 【解決手段】バス接続された構成において主回路（ここ
ではμ−ＣＰＵ）へ供給される基本クロックと、主回路
から出力される同期信号により、各機能回路部へ動作可
能な周波数の同期クロックを生成、供給できるクロック
同期回路を具備することで、既在回路が簡単に流用でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は性能アップが頻繁に
発生する装置のクロック回路に係り、特にハードウェア
およびソフトウェアの互換性を保ちながら装置のモデル
チェンジに対し柔軟に対応できるクロック同期回路に関
する。
発生する装置のクロック回路に係り、特にハードウェア
およびソフトウェアの互換性を保ちながら装置のモデル
チェンジに対し柔軟に対応できるクロック同期回路に関
する。
【０００２】
【従来の技術】従来バス構成をとって動作している装置
での機能単位の回路には、バス制御用回路があるが、特
開平５−２３３５４０号公報がある様に、バス調停回路
を有して、バスの周波数変動に対応する方式が採用され
ている。
での機能単位の回路には、バス制御用回路があるが、特
開平５−２３３５４０号公報がある様に、バス調停回路
を有して、バスの周波数変動に対応する方式が採用され
ている。
【０００３】
【発明が解決しようとする課題】上記従来技術によるバ
ス制御方式は、バス接続されている機能単位の回路部
（近年ではＬＡＮ制御用ＬＳＩ，ＲＳ−２３２Ｃ制御用
ＬＳＩ等専用ＬＳＩとして販売されている）は、バスの
基本クロックを入力し、そのクロックで動作することと
なる。
ス制御方式は、バス接続されている機能単位の回路部
（近年ではＬＡＮ制御用ＬＳＩ，ＲＳ−２３２Ｃ制御用
ＬＳＩ等専用ＬＳＩとして販売されている）は、バスの
基本クロックを入力し、そのクロックで動作することと
なる。
【０００４】この場合、一般的には接続される全ての回
路部の動作範囲を考慮し、タイミングを決める。一般的
には一番遅い動作の回路部に合わせる、あるいは、バス
タイミングと同期をとるための調停回路を追加しバス接
続を実現させていた。
路部の動作範囲を考慮し、タイミングを決める。一般的
には一番遅い動作の回路部に合わせる、あるいは、バス
タイミングと同期をとるための調停回路を追加しバス接
続を実現させていた。
【０００５】バス全体の性能をダウンさせない、あるい
は各機能回路単位用のバス調停回路の実装エリアがとれ
ない等の条件が発生した時は、バスタイミングに合わせ
た回路（ＬＳＩ）の作り直しを行なっている。
は各機能回路単位用のバス調停回路の実装エリアがとれ
ない等の条件が発生した時は、バスタイミングに合わせ
た回路（ＬＳＩ）の作り直しを行なっている。
【０００６】上記従来技術によるバス接続方式において
は、エンハンス機の様に、一般的に既在筐体を流用する
ことが前提の装置に対しては、パッケージ形状の互換を
考えると、部品の実装エリアの増加は一般的には不可能
で、外付回路を追加し、従来バスタイミング品を新タイ
ミングバスに接続することは不可能である。すなわち、
既在の資産を、バス周波数変更（一般的にはアップ）の
みだけではあるが、使用出来ない状態が発生し、解決す
るためには、新バスタイミングに合わせた回路（ＬＳ
Ｉ）の大幅な改造が発生し開発費の増加、あるいは大幅
な開発日程が生じることとなる。
は、エンハンス機の様に、一般的に既在筐体を流用する
ことが前提の装置に対しては、パッケージ形状の互換を
考えると、部品の実装エリアの増加は一般的には不可能
で、外付回路を追加し、従来バスタイミング品を新タイ
ミングバスに接続することは不可能である。すなわち、
既在の資産を、バス周波数変更（一般的にはアップ）の
みだけではあるが、使用出来ない状態が発生し、解決す
るためには、新バスタイミングに合わせた回路（ＬＳ
Ｉ）の大幅な改造が発生し開発費の増加、あるいは大幅
な開発日程が生じることとなる。
【０００７】本発明の目的は、既在ソフトウェアとの互
換性を保ちながら、既在資産（回路あるいはＬＳＩ）を
流用し、迅速に装置のモデルチェンジを行なうことが出
来る回路を提供することにある。
換性を保ちながら、既在資産（回路あるいはＬＳＩ）を
流用し、迅速に装置のモデルチェンジを行なうことが出
来る回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的は、バス接続さ
れる回路において主回路（一般的にはμ−ＣＰＵ）へ供
給するクロックを基本クロックとし、基本クロックに同
期させ、各機能回路の動作範囲に合せたクロックを供給
できるクロック同期回路を具備することで達成できる。
このクロック同期回路には、基本クロックと同期がとれ
る同期信号を入力し、この同期信号をもとに同期したク
ロックを作成し、各機能回路に供給することで動作させ
る。
れる回路において主回路（一般的にはμ−ＣＰＵ）へ供
給するクロックを基本クロックとし、基本クロックに同
期させ、各機能回路の動作範囲に合せたクロックを供給
できるクロック同期回路を具備することで達成できる。
このクロック同期回路には、基本クロックと同期がとれ
る同期信号を入力し、この同期信号をもとに同期したク
ロックを作成し、各機能回路に供給することで動作させ
る。
【０００９】
【発明の実施の形態】クロック同期回路は、基本クロッ
クを入力源とした回路で、任意の同期したクロックを生
成し機能回路を動作させることが出来る。
クを入力源とした回路で、任意の同期したクロックを生
成し機能回路を動作させることが出来る。
【００１０】同期回路には、基本クロックからあらかじ
め機能回路が動作できる周波数のクロックを生成する回
路があり、機能回路が動作開始するための同期信号を機
能回路より入力し、その同期信号によって対応した同期
クロックを機能回路に出力することで機能回路を動作さ
せることができる。
め機能回路が動作できる周波数のクロックを生成する回
路があり、機能回路が動作開始するための同期信号を機
能回路より入力し、その同期信号によって対応した同期
クロックを機能回路に出力することで機能回路を動作さ
せることができる。
【００１１】以下、本発明の一実施例を図面により詳細
に説明する。図１は本発明を実施したパッケージのブロ
ック図を示したものである。
に説明する。図１は本発明を実施したパッケージのブロ
ック図を示したものである。
【００１２】基本クロック回路から、ＣＬＫ１−Ｐ信号
のＣＰＵクロックおよび同期回路経由して、ＣＰＵバス
を専用バスに変換するバス変換制御回路（今回は専用Ｌ
ＳＩを使用）にＣＬＫ３−Ｐおよび専用バス下で動作す
るＩＯＡ−１，ＩＯＡ−２のそれぞれのＩＯアダプタ回
路へＣＬＫ４−Ｐの専用クロック信号を供給している。
のＣＰＵクロックおよび同期回路経由して、ＣＰＵバス
を専用バスに変換するバス変換制御回路（今回は専用Ｌ
ＳＩを使用）にＣＬＫ３−Ｐおよび専用バス下で動作す
るＩＯＡ−１，ＩＯＡ−２のそれぞれのＩＯアダプタ回
路へＣＬＫ４−Ｐの専用クロック信号を供給している。
【００１３】まずパッケージの動作内容を説明する。
【００１４】μ−ＣＰＵは基本のクロック周波数（今回
は１３２ＭＨｚ）で動作可能なＣＰＵであり、装置とし
て必要な機能を出すアダプタ回路は専用バスＢに接続さ
れている。
は１３２ＭＨｚ）で動作可能なＣＰＵであり、装置とし
て必要な機能を出すアダプタ回路は専用バスＢに接続さ
れている。
【００１５】μ−ＣＰＵはメインメモリ上の命令で動作
し、またバス変換制御回路を経由して、各ＩＯアダプタ
へバスＢの機能でアクセスを行なう。
し、またバス変換制御回路を経由して、各ＩＯアダプタ
へバスＢの機能でアクセスを行なう。
【００１６】ＣＰＵバスＡおよび専用バスＢは一般的な
バス構造と類似しているため、今回の説明からは除外す
る。
バス構造と類似しているため、今回の説明からは除外す
る。
【００１７】バスＡは高速ＣＰＵの性能を発揮させるた
めに高速バスとして位置付けされているが、バス変換制
御回路およびバスＢ，ＩＯＡ−１，ＩＯＡ−２はバスＡ
の高速動作に追従できない回路となっていた。ここで装
置のコストパフォーマンスの向上をＣＰＵの性能アップ
にて実現させるべく、ＣＰＵ動作周波数の低下無くして
行なうために、クロック同期回路を新しく設け実現させ
る。
めに高速バスとして位置付けされているが、バス変換制
御回路およびバスＢ，ＩＯＡ−１，ＩＯＡ−２はバスＡ
の高速動作に追従できない回路となっていた。ここで装
置のコストパフォーマンスの向上をＣＰＵの性能アップ
にて実現させるべく、ＣＰＵ動作周波数の低下無くして
行なうために、クロック同期回路を新しく設け実現させ
る。
【００１８】同期回路の機能としては、基本クロック回
路よりＣＰＵクロックの２分周したＣＬＫ２−Ｐ（６６
ＭＨｚ）を入力し、バス変換制御回路が動作可能なＣＬ
Ｋ３−Ｐ（３３ＭＨｚ）を生成する。
路よりＣＰＵクロックの２分周したＣＬＫ２−Ｐ（６６
ＭＨｚ）を入力し、バス変換制御回路が動作可能なＣＬ
Ｋ３−Ｐ（３３ＭＨｚ）を生成する。
【００１９】ＣＬＫ３−Ｐの周波数は、バスＡがＣＰＵ
動作可能範囲でかつ、バス変換制御回路も動作的に追従
できるクロックサイクル（３３ＭＨｚ）とした。またバ
ス変換制御回路が動作可能な範囲内でバスＢの動作周波
数を決定するが、この場合、同一周波数で動作可能なた
め、ＣＬＫ４−Ｐの周波数はＣＬＫ３−Ｐと同一周波数
（３３ＭＨｚ）とした。このことよりＣＰＵバスである
バスＡ、バス変換制御回路、バスＢ，ＩＯＡ−１，ＩＯ
Ａ−２が動作できる環境が出来たことになる。
動作可能範囲でかつ、バス変換制御回路も動作的に追従
できるクロックサイクル（３３ＭＨｚ）とした。またバ
ス変換制御回路が動作可能な範囲内でバスＢの動作周波
数を決定するが、この場合、同一周波数で動作可能なた
め、ＣＬＫ４−Ｐの周波数はＣＬＫ３−Ｐと同一周波数
（３３ＭＨｚ）とした。このことよりＣＰＵバスである
バスＡ、バス変換制御回路、バスＢ，ＩＯＡ−１，ＩＯ
Ａ−２が動作できる環境が出来たことになる。
【００２０】ここで全体の動作が正常動作するために
は、ＣＬＫ１−ＰとＣＬＫ３−Ｐ，ＣＬＫ４−Ｐが同期
して動作する必要がある。すなわち、バスＡ、バスＢは
同期バスである。
は、ＣＬＫ１−ＰとＣＬＫ３−Ｐ，ＣＬＫ４−Ｐが同期
して動作する必要がある。すなわち、バスＡ、バスＢは
同期バスである。
【００２１】同期タイミングはμ−ＣＰＵから出力され
るリセット信号ＲＳＴＬ−ＮをバスＡの同期信号として
使用し、ＲＳＴＬ−Ｎが解除（オフ）された次のクロッ
クサイクルから、ＣＬＫ３−Ｐは立上がりサイクルで動
作しなければならない（バスＡの動作仕様）。しかし、
ＲＳＴＬ−ＮとＣＬＫ３−Ｐは基本的に非同期信号のた
めＲＳＴＬ−Ｎ解除時は、ＣＬＫ３−Ｐはハイレベル
（ＣＬＫ３−Ｐ１）、ロウレベル（ＣＬＫ３−Ｐ２）の
両方が存在することとなり、ＲＳＴＬ−Ｎの立上がりで
ＣＬＫ３−Ｐの条件を判定し同期を整える必要がありこ
れを同期回路で実現した。
るリセット信号ＲＳＴＬ−ＮをバスＡの同期信号として
使用し、ＲＳＴＬ−Ｎが解除（オフ）された次のクロッ
クサイクルから、ＣＬＫ３−Ｐは立上がりサイクルで動
作しなければならない（バスＡの動作仕様）。しかし、
ＲＳＴＬ−ＮとＣＬＫ３−Ｐは基本的に非同期信号のた
めＲＳＴＬ−Ｎ解除時は、ＣＬＫ３−Ｐはハイレベル
（ＣＬＫ３−Ｐ１）、ロウレベル（ＣＬＫ３−Ｐ２）の
両方が存在することとなり、ＲＳＴＬ−Ｎの立上がりで
ＣＬＫ３−Ｐの条件を判定し同期を整える必要がありこ
れを同期回路で実現した。
【００２２】一般的に装置でのリセット条件には、パワ
ーオンリセット（ＰＯＲＬＴ−Ｐ入力）、リセットスイ
ッチ（ＲＳＴＳＷ−Ｐ入力）等があり、ＣＰＵのリセッ
ト解除条件（ＲＳＴＬ−Ｎのオフ）を監視し、クロック
を同期化する同期回路を設けることで、簡単に異なった
周波数の機能回路（バス変換制御回路、ＩＯＡ−１，Ｉ
ＯＡ−２）を接続することができるのである。
ーオンリセット（ＰＯＲＬＴ−Ｐ入力）、リセットスイ
ッチ（ＲＳＴＳＷ−Ｐ入力）等があり、ＣＰＵのリセッ
ト解除条件（ＲＳＴＬ−Ｎのオフ）を監視し、クロック
を同期化する同期回路を設けることで、簡単に異なった
周波数の機能回路（バス変換制御回路、ＩＯＡ−１，Ｉ
ＯＡ−２）を接続することができるのである。
【００２３】
【発明の効果】本発明によれば、簡単なクロック同期回
路を設けることで、既在の回路が流用可能となり、か
つ、短日程でエンハンス（性能アップ）等のモデルチェ
ンジが可能となり、製品のラインアップに寄与できる。
路を設けることで、既在の回路が流用可能となり、か
つ、短日程でエンハンス（性能アップ）等のモデルチェ
ンジが可能となり、製品のラインアップに寄与できる。
【図１】本発明の一実施例を示したパッケージのブロッ
ク図である。
ク図である。
【図２】基本クロックと、他のクロックとの位相関係お
よび同期回路での同期信号によるクロック同期方法の説
明のためのタイムチャートである。
よび同期回路での同期信号によるクロック同期方法の説
明のためのタイムチャートである。
１…基本クロック回路、 ２…同期回路、 ３
…μ−ＣＰＵ、４…バス変換制御回路、 ５…ＩＯ
Ａ−１、 ６…ＩＯＡ−２、７…ＯＲゲート、
８…メインメモリ。
…μ−ＣＰＵ、４…バス変換制御回路、 ５…ＩＯ
Ａ−１、 ６…ＩＯＡ−２、７…ＯＲゲート、
８…メインメモリ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 遠藤 剛 神奈川県秦野市堀山下１番地 株式会社日 立インフォメーションテクノロジー内 (72)発明者 平松 仁昌 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内
Claims (1)
- 【請求項１】基本クロック回路と、それから出力される
クロック信号を使用して動作する機能回路を合せ持った
装置において、同期化信号と、基本クロックを入力と
し、基本クロックの任意のサイクル数に同期したクロッ
クを生成し、異なった動作周波数（クロック周波数）の
機能回路を接続し動作させることができることを特徴と
するクロック同期回路。一般的に機能回路は、バス接続
され、かつ機能的に分割された構成となっている。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9071297A JPH10268966A (ja) | 1997-03-25 | 1997-03-25 | クロック同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9071297A JPH10268966A (ja) | 1997-03-25 | 1997-03-25 | クロック同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10268966A true JPH10268966A (ja) | 1998-10-09 |
Family
ID=13456598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9071297A Pending JPH10268966A (ja) | 1997-03-25 | 1997-03-25 | クロック同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10268966A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114461011A (zh) * | 2021-12-29 | 2022-05-10 | 曙光信息产业股份有限公司 | 时钟同步电路和主板 |
-
1997
- 1997-03-25 JP JP9071297A patent/JPH10268966A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114461011A (zh) * | 2021-12-29 | 2022-05-10 | 曙光信息产业股份有限公司 | 时钟同步电路和主板 |
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