JPH10261292A - 不揮発性半導体記憶装置の消去方法 - Google Patents
不揮発性半導体記憶装置の消去方法Info
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- JPH10261292A JPH10261292A JP6448497A JP6448497A JPH10261292A JP H10261292 A JPH10261292 A JP H10261292A JP 6448497 A JP6448497 A JP 6448497A JP 6448497 A JP6448497 A JP 6448497A JP H10261292 A JPH10261292 A JP H10261292A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 消去動作として、ドレインを浮遊状態とし、
制御ゲートに負電圧を、ソースに正電圧を印加する不揮
発性半導体記憶装置において、書込み／消去の繰返し特
性の劣化を抑制し、信頼性向上を図る。 【解決手段】 消去動作時に、制御ゲートまたはソース
に印加するいずれか一方のパルスとして、消去初期の印
加電圧が低く、その後、時間とともに印加電圧が増加す
るパルスを用いる。例えば、図１に示すように、消去時
に、ドレインを浮遊状態とし、ソースに“４Ｖ”の定電
圧パルスを印加し、一方、制御ゲートに印加するパルス
として、消去初期の印加電圧が低く、その後、時間と共
に印加電圧が増加するパルスを用いる。これによって、
定電圧パルスを用いた場合よりも、消去初期のトンネル
酸化膜にかかる電界を低く抑えることができる。このた
め、高電界ストレスによってトンネル酸化膜中に発生す
る電子トラップが抑えられ、電子トラップに起因した書
込み／消去の繰返し特性の劣化を改善できる。
制御ゲートに負電圧を、ソースに正電圧を印加する不揮
発性半導体記憶装置において、書込み／消去の繰返し特
性の劣化を抑制し、信頼性向上を図る。 【解決手段】 消去動作時に、制御ゲートまたはソース
に印加するいずれか一方のパルスとして、消去初期の印
加電圧が低く、その後、時間とともに印加電圧が増加す
るパルスを用いる。例えば、図１に示すように、消去時
に、ドレインを浮遊状態とし、ソースに“４Ｖ”の定電
圧パルスを印加し、一方、制御ゲートに印加するパルス
として、消去初期の印加電圧が低く、その後、時間と共
に印加電圧が増加するパルスを用いる。これによって、
定電圧パルスを用いた場合よりも、消去初期のトンネル
酸化膜にかかる電界を低く抑えることができる。このた
め、高電界ストレスによってトンネル酸化膜中に発生す
る電子トラップが抑えられ、電子トラップに起因した書
込み／消去の繰返し特性の劣化を改善できる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の消去方法に関し、特に、電子トラップに起因す
る「書込み／消去の繰返し特性」の劣化を改善する不揮
発性半導体記憶装置の消去方法に関する。
憶装置の消去方法に関し、特に、電子トラップに起因す
る「書込み／消去の繰返し特性」の劣化を改善する不揮
発性半導体記憶装置の消去方法に関する。
【０００２】
【従来の技術】図３は、メモリセルの構造を示す断面図
である。この図において、７は半導体基板、５は半導体
基板７の主面上に形成されたトンネル酸化膜、２はトン
ネル酸化膜５上に形成された浮遊ゲ−ト、６は浮遊ゲ−
ト２上に形成されたポリシリ層間膜、１はポリシリ層間
膜６上に形成された制御ゲ−トであり、また、３はドレ
イン、４はソ−スである。
である。この図において、７は半導体基板、５は半導体
基板７の主面上に形成されたトンネル酸化膜、２はトン
ネル酸化膜５上に形成された浮遊ゲ−ト、６は浮遊ゲ−
ト２上に形成されたポリシリ層間膜、１はポリシリ層間
膜６上に形成された制御ゲ−トであり、また、３はドレ
イン、４はソ−スである。
【０００３】上記図３に示したメモリセルにおける従来
例の動作について、図４に基づいて説明する。なお、図
４は、従来例の動作時のパルス電圧を示す図である。従
来例における書込み動作は、例えば、制御ゲート１には
“１２Ｖ”を、ドレイン３には“５Ｖ”を印加し、ソ−
ス４は接地する。このとき、ソース４からドレイン３に
移動する電子は、ドレイン３近傍の高電界によって加速
されて、その一部は縦方向の電界に引かれ、トンネル酸
化膜５の障壁を超えて浮遊ゲート２に注入される。
例の動作について、図４に基づいて説明する。なお、図
４は、従来例の動作時のパルス電圧を示す図である。従
来例における書込み動作は、例えば、制御ゲート１には
“１２Ｖ”を、ドレイン３には“５Ｖ”を印加し、ソ−
ス４は接地する。このとき、ソース４からドレイン３に
移動する電子は、ドレイン３近傍の高電界によって加速
されて、その一部は縦方向の電界に引かれ、トンネル酸
化膜５の障壁を超えて浮遊ゲート２に注入される。
【０００４】一方、消去動作は、図４に示すように、例
えば、ドレイン３は浮遊状態とし、制御ゲート１に“−
１１Ｖ”を、ソース４に“４Ｖ”を印加する。このと
き、トンネル酸化膜５に高電界がかかるため、電子は、
浮遊ゲート２からトンネル酸化膜５を介してファウエル
ーノルドハイム(ＦＮ)トンネリングによって、ソース４
に引き抜かれる。
えば、ドレイン３は浮遊状態とし、制御ゲート１に“−
１１Ｖ”を、ソース４に“４Ｖ”を印加する。このと
き、トンネル酸化膜５に高電界がかかるため、電子は、
浮遊ゲート２からトンネル酸化膜５を介してファウエル
ーノルドハイム(ＦＮ)トンネリングによって、ソース４
に引き抜かれる。
【０００５】
【発明が解決しようとする課題】従来例の消去動作で
は、前記したとおり、ドレイン３は浮遊状態とし、制御
ゲート１には負の定電圧パルスを、ソース４には正の定
電圧パルスを印加する(前掲の図４参照)。この場合、消
去初期の浮遊ゲート２中の電子数が消去後期と比べて多
いために、消去初期のトンネル酸化膜５にかかる電界
は、消去後期と比べて大きくなる。
は、前記したとおり、ドレイン３は浮遊状態とし、制御
ゲート１には負の定電圧パルスを、ソース４には正の定
電圧パルスを印加する(前掲の図４参照)。この場合、消
去初期の浮遊ゲート２中の電子数が消去後期と比べて多
いために、消去初期のトンネル酸化膜５にかかる電界
は、消去後期と比べて大きくなる。
【０００６】従って、消去初期には、高電界ストレスに
よって、トンネル酸化膜５に電子トラップが発生する。
この電子トラップは、ゲート電流を減少させるために、
結果として、書込み／消去の繰返し特性が劣化するとい
う問題が生じる。不揮発性半導体記憶装置は、ハードデ
ィスクのような磁気記憶装置の代用として用いられる
が、データの書換え回数として、通常、100,000回程度
が必要とされるのに対して、従来例の場合、書換え可能
な回数は10,000回程度である。
よって、トンネル酸化膜５に電子トラップが発生する。
この電子トラップは、ゲート電流を減少させるために、
結果として、書込み／消去の繰返し特性が劣化するとい
う問題が生じる。不揮発性半導体記憶装置は、ハードデ
ィスクのような磁気記憶装置の代用として用いられる
が、データの書換え回数として、通常、100,000回程度
が必要とされるのに対して、従来例の場合、書換え可能
な回数は10,000回程度である。
【０００７】そこで、本発明は、消去動作として、ドレ
インを浮遊状態とし、制御ゲートには負電圧を、ソース
には正電圧を印加する不揮発性半導体記憶装置におい
て、書込み／消去の繰返し特性の劣化を抑制し、信頼性
向上を図ることを課題(目的)とする。
インを浮遊状態とし、制御ゲートには負電圧を、ソース
には正電圧を印加する不揮発性半導体記憶装置におい
て、書込み／消去の繰返し特性の劣化を抑制し、信頼性
向上を図ることを課題(目的)とする。
【０００８】
【課題を解決するための手段】本発明は、消去動作とし
て、ドレインを浮遊状態とし、制御ゲートには負電圧
を、ソースには正電圧を印加する不揮発性半導体記憶装
置において、消去動作時に、制御ゲートまたはソースに
印加するいずれか一方のパルスとして、消去初期の印加
電圧が低く、その後、時間とともに印加電圧が増加する
パルスを用いることを特徴とする不揮発性半導体記憶装
置の消去方法であって、これにより前記課題を解決した
ものである。
て、ドレインを浮遊状態とし、制御ゲートには負電圧
を、ソースには正電圧を印加する不揮発性半導体記憶装
置において、消去動作時に、制御ゲートまたはソースに
印加するいずれか一方のパルスとして、消去初期の印加
電圧が低く、その後、時間とともに印加電圧が増加する
パルスを用いることを特徴とする不揮発性半導体記憶装
置の消去方法であって、これにより前記課題を解決した
ものである。
【０００９】即ち、本発明は、「第一導電型半導体基
板、前記半導体基板の一主面に形成された第二導電型の
ソース領域及びドレイン領域、前記半導体基板上に第一
の絶縁膜を介して形成される浮遊ゲート、前記浮遊ゲー
ト上に第二の絶縁膜を介して形成される制御ゲートを有
する不揮発性半導体記憶装置の消去方法において、消去
動作として、前記ドレイン領域を浮遊状態とし、前記制
御ゲートには負電圧を、前記ソース領域には正電圧を印
加し、消去動作時に、前記制御ゲートまたは前記ソース
領域に印加するいずれか一方のパルスとして、消去初期
の印加電圧が低く、その後、時間とともに印加電圧が増
加するパルスを用いることを特徴とする不揮発性半導体
記憶装置の消去方法。」(請求項１)を要旨とする。
板、前記半導体基板の一主面に形成された第二導電型の
ソース領域及びドレイン領域、前記半導体基板上に第一
の絶縁膜を介して形成される浮遊ゲート、前記浮遊ゲー
ト上に第二の絶縁膜を介して形成される制御ゲートを有
する不揮発性半導体記憶装置の消去方法において、消去
動作として、前記ドレイン領域を浮遊状態とし、前記制
御ゲートには負電圧を、前記ソース領域には正電圧を印
加し、消去動作時に、前記制御ゲートまたは前記ソース
領域に印加するいずれか一方のパルスとして、消去初期
の印加電圧が低く、その後、時間とともに印加電圧が増
加するパルスを用いることを特徴とする不揮発性半導体
記憶装置の消去方法。」(請求項１)を要旨とする。
【００１０】
【発明の実施の形態】本発明の実施の形態について、そ
の作用とともに説明すると、本発明では、前記したよう
に、消去動作時に、制御ゲートまたはソースに印加する
いずれか一方のパルスとして、消去初期の印加電圧が低
く、その後、時間とともに印加電圧が増加するパルスを
用いることによって、定電圧パルスを用いた場合より
も、消去初期のトンネル酸化膜にかかる電界を低く抑え
ることができる。このため、高電界ストレスによって、
トンネル酸化膜中に発生する電子トラップが抑えられ
て、電子トラップに起因した書込み／消去の繰返し特性
の劣化を改善できる作用効果が生じる。
の作用とともに説明すると、本発明では、前記したよう
に、消去動作時に、制御ゲートまたはソースに印加する
いずれか一方のパルスとして、消去初期の印加電圧が低
く、その後、時間とともに印加電圧が増加するパルスを
用いることによって、定電圧パルスを用いた場合より
も、消去初期のトンネル酸化膜にかかる電界を低く抑え
ることができる。このため、高電界ストレスによって、
トンネル酸化膜中に発生する電子トラップが抑えられ
て、電子トラップに起因した書込み／消去の繰返し特性
の劣化を改善できる作用効果が生じる。
【００１１】
【実施例】次に、本発明の実施例を挙げ、本発明に係る
不揮発性半導体記憶装置の消去方法について詳細に説明
する。
不揮発性半導体記憶装置の消去方法について詳細に説明
する。
【００１２】（実施例１）図１は、本発明の一実施例
(実施例１)による「消去動作におけるパルス電圧」を示
す図である。なお、本実施例１において、メモリセルの
構造は、前掲の図３に示した従来例の説明で用いたもの
と同じであるので、該図３を参照して説明する。
(実施例１)による「消去動作におけるパルス電圧」を示
す図である。なお、本実施例１において、メモリセルの
構造は、前掲の図３に示した従来例の説明で用いたもの
と同じであるので、該図３を参照して説明する。
【００１３】本実施例１では、消去時には、図１に示す
ように、ドレイン３は浮遊状態とし、ソース４に例えば
“４Ｖ”の定電圧パルスを印加する。一方、制御ゲート
１には、例えば、以下に示すステップ状の電圧パルスを
印加する。Vcg(ｔ,ｔ＋Δｔ)は、制御ゲート電圧であ
り、ｔ〜ｔ＋Δｔ間は一定である。ここで、Δｔ＝0.1m
sec，Vcg0＝10V，dVcg＝0.1Vとした。 (1)……ｔ＝0〜2msec Vcg(ｔ,ｔ＋Δｔ)＝Vcg0＋dVcg×ｔ (2)……ｔ＝2msec〜3msec Vcg＝12V
ように、ドレイン３は浮遊状態とし、ソース４に例えば
“４Ｖ”の定電圧パルスを印加する。一方、制御ゲート
１には、例えば、以下に示すステップ状の電圧パルスを
印加する。Vcg(ｔ,ｔ＋Δｔ)は、制御ゲート電圧であ
り、ｔ〜ｔ＋Δｔ間は一定である。ここで、Δｔ＝0.1m
sec，Vcg0＝10V，dVcg＝0.1Vとした。 (1)……ｔ＝0〜2msec Vcg(ｔ,ｔ＋Δｔ)＝Vcg0＋dVcg×ｔ (2)……ｔ＝2msec〜3msec Vcg＝12V
【００１４】上で示した消去条件でのメモリセルの消去
特性を図５に示す。なお、比較のため、従来例(制御ゲ
ート１に“−１１Ｖ”の定電圧パルスを印加した場合：
前掲の図４参照)の消去特性を図５に併記した。また、
図６は、トンネル酸化膜５にかかる電界の消去時間依存
性のシミュレーション結果を従来例及び本発明(実施例
１)について示した図である。0.1msec以降は、従来例よ
りもトンネル酸化膜にかかる電界がわずかに高くなって
いるが、従来例の消去初期にみられるような高い電界ス
トレスは、印加されていないことがわかる(図６参照)。
特性を図５に示す。なお、比較のため、従来例(制御ゲ
ート１に“−１１Ｖ”の定電圧パルスを印加した場合：
前掲の図４参照)の消去特性を図５に併記した。また、
図６は、トンネル酸化膜５にかかる電界の消去時間依存
性のシミュレーション結果を従来例及び本発明(実施例
１)について示した図である。0.1msec以降は、従来例よ
りもトンネル酸化膜にかかる電界がわずかに高くなって
いるが、従来例の消去初期にみられるような高い電界ス
トレスは、印加されていないことがわかる(図６参照)。
【００１５】従来例では、浮遊ゲート２に蓄積されてい
る電子のために、消去初期にトンネル酸化膜５に高電界
(１６ＭＶ／ｃｍ程度)がかかる。このため、電子が抜け
やすく消去速度が速くなるが、トンネル酸化膜５中に電
子トラップが発生しやすい。これに対して、実施例１で
は、消去初期(0〜2msec)には、制御ゲート１にステップ
状の電圧パルスを１０Ｖから１２Ｖまで印加し、トンネ
ル酸化膜５にかかる電界を“１４ＭＶ／ｃｍ程度”に抑
えている。浮遊ゲート２中の電子がある程度引き抜かれ
た後で(2〜3msec)、制御ゲート１に印加する電圧は、１
２Ｖに固定する。従って、実施例１でも、３ｍｓｅｃの
消去時間で従来例と同程度のＶｔｈまで消去できる。
る電子のために、消去初期にトンネル酸化膜５に高電界
(１６ＭＶ／ｃｍ程度)がかかる。このため、電子が抜け
やすく消去速度が速くなるが、トンネル酸化膜５中に電
子トラップが発生しやすい。これに対して、実施例１で
は、消去初期(0〜2msec)には、制御ゲート１にステップ
状の電圧パルスを１０Ｖから１２Ｖまで印加し、トンネ
ル酸化膜５にかかる電界を“１４ＭＶ／ｃｍ程度”に抑
えている。浮遊ゲート２中の電子がある程度引き抜かれ
た後で(2〜3msec)、制御ゲート１に印加する電圧は、１
２Ｖに固定する。従って、実施例１でも、３ｍｓｅｃの
消去時間で従来例と同程度のＶｔｈまで消去できる。
【００１６】（実施例２）図２は、本発明の他の実施例
(実施例２)による「消去動作におけるパルス電圧」を示
す図である。本実施例２において、消去時には、図２に
示すように、ドレイン３は浮遊状態とし、制御ゲート１
に例えば−１１Ｖの定電圧パルスを印加する。ソース４
には、例えば、前記実施例１と同様、ステップ状の電圧
パルスを印加する。ここで、Δｔ＝0.1msec，Vs0＝3V，
dVs＝0.1Vとした。 (1)……ｔ＝0〜2msec Vs(ｔ,ｔ＋Δｔ)＝Vs0＋dVs×ｔ (2)……ｔ＝2msec〜3msec Vs＝5V
(実施例２)による「消去動作におけるパルス電圧」を示
す図である。本実施例２において、消去時には、図２に
示すように、ドレイン３は浮遊状態とし、制御ゲート１
に例えば−１１Ｖの定電圧パルスを印加する。ソース４
には、例えば、前記実施例１と同様、ステップ状の電圧
パルスを印加する。ここで、Δｔ＝0.1msec，Vs0＝3V，
dVs＝0.1Vとした。 (1)……ｔ＝0〜2msec Vs(ｔ,ｔ＋Δｔ)＝Vs0＋dVs×ｔ (2)……ｔ＝2msec〜3msec Vs＝5V
【００１７】本実施例２においても、前記実施例１と同
様、従来例の消去初期にみられるような高い電界ストレ
スは印加されないと考えられる。また、本実施例２の場
合、消去初期にみられるホットホールのトンネル酸化膜
５への注入による“トンネル酸化膜５の劣化の抑制”に
も効果がある。これは、通常、消去時には、バンド間ト
ンネリングによって発生した電子、ホール対のうち、ホ
ールが横方向の電界に加速されてアバランシェ降伏を起
こし、多量のホットホールを生成させるが、本実施例２
では、消去初期においては、ソース印加電圧を低くして
いるために、横方向の電界も小さくなり、ホットホール
の生成も減少するためである。
様、従来例の消去初期にみられるような高い電界ストレ
スは印加されないと考えられる。また、本実施例２の場
合、消去初期にみられるホットホールのトンネル酸化膜
５への注入による“トンネル酸化膜５の劣化の抑制”に
も効果がある。これは、通常、消去時には、バンド間ト
ンネリングによって発生した電子、ホール対のうち、ホ
ールが横方向の電界に加速されてアバランシェ降伏を起
こし、多量のホットホールを生成させるが、本実施例２
では、消去初期においては、ソース印加電圧を低くして
いるために、横方向の電界も小さくなり、ホットホール
の生成も減少するためである。
【００１８】
【発明の効果】以上詳記したように、本発明によれば、
消去動作時に、制御ゲートまたはソースに印加するいず
れか一方のパルスとして、消去初期の印加電圧が低く、
その後、時間とともに印加電圧が増加するパルスを用い
ることによって、定電圧パルスを用いた場合よりも、消
去初期のトンネル酸化膜にかかる電界を低く抑えること
ができる。このため、高電界ストレスによって、トンネ
ル酸化膜中に発生する電子トラップが抑えられて、電子
トラップに起因した書込み／消去の繰返し特性の劣化を
改善できる。
消去動作時に、制御ゲートまたはソースに印加するいず
れか一方のパルスとして、消去初期の印加電圧が低く、
その後、時間とともに印加電圧が増加するパルスを用い
ることによって、定電圧パルスを用いた場合よりも、消
去初期のトンネル酸化膜にかかる電界を低く抑えること
ができる。このため、高電界ストレスによって、トンネ
ル酸化膜中に発生する電子トラップが抑えられて、電子
トラップに起因した書込み／消去の繰返し特性の劣化を
改善できる。
【００１９】図７は、従来例及び本発明(実施例１)の書
込み／消去の繰返し特性の比較を示す図である。該図か
ら明らかなように、従来例の場合、消去後のしきい値電
圧は、10,000回まで安定しているのに対して、本発明の
場合には、１桁多い100,000回まで安定しており、本発
明による繰返し特性の改善が認められる。
込み／消去の繰返し特性の比較を示す図である。該図か
ら明らかなように、従来例の場合、消去後のしきい値電
圧は、10,000回まで安定しているのに対して、本発明の
場合には、１桁多い100,000回まで安定しており、本発
明による繰返し特性の改善が認められる。
【図１】本発明の一実施例(実施例１)による「消去動作
におけるパルス電圧」を示す図である。
におけるパルス電圧」を示す図である。
【図２】本発明の他の実施例(実施例２)による「消去動
作におけるパルス電圧」を示す図である。
作におけるパルス電圧」を示す図である。
【図３】メモリセルの構造を示す断面図である。
【図４】従来例による「消去動作におけるパルス電圧」
を示す図である。
を示す図である。
【図５】本発明及び従来例の消去特性を示す図である。
【図６】本発明及び従来例のトンネル酸化膜にかかる電
界の消去時間依存性を示す図である。
界の消去時間依存性を示す図である。
【図７】本発明及び従来例の書込み／消去の繰返し特性
を示す図である。
を示す図である。
１ 制御ゲート ２ 浮遊ゲート ３ ドレイン ４ ソース ５ トンネル酸化膜 ６ ポリシリ層間膜 ７ 半導体基板
Claims (3)
- 【請求項１】 第一導電型半導体基板、前記半導体基板
の一主面に形成された第二導電型のソース領域及びドレ
イン領域、前記半導体基板上に第一の絶縁膜を介して形
成される浮遊ゲート、前記浮遊ゲート上に第二の絶縁膜
を介して形成される制御ゲートを有する不揮発性半導体
記憶装置の消去方法において、消去動作として、前記ド
レイン領域を浮遊状態とし、前記制御ゲートには負電圧
を、前記ソース領域には正電圧を印加し、消去動作時
に、前記制御ゲートまたは前記ソース領域に印加するい
ずれか一方のパルスとして、消去初期の印加電圧が低
く、その後、時間とともに印加電圧が増加するパルスを
用いることを特徴とする不揮発性半導体記憶装置の消去
方法。 - 【請求項２】 前記消去動作時に、前記ソース領域に定
電圧パルスを用い、一方、前記制御ゲートに印加するパ
ルスとして、消去初期の印加電圧が低く、その後、時間
とともに印加電圧が増加するパルスを用いることを特徴
とする請求項１に記載の不揮発性半導体記憶装置の消去
方法。 - 【請求項３】 前記消去動作時に、前記制御ゲートに定
電圧パルスを用い、一方、前記ソース領域に印加するパ
ルスとして、消去初期の印加電圧が低く、その後、時間
とともに印加電圧が増加するパルスを用いることを特徴
とする請求項１に記載の不揮発性半導体記憶装置の消去
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6448497A JPH10261292A (ja) | 1997-03-18 | 1997-03-18 | 不揮発性半導体記憶装置の消去方法 |
| KR1019980009009A KR100311109B1 (ko) | 1997-03-18 | 1998-03-17 | 비휘발성반도체기억장치의소거방법 |
| CN98100758A CN1193819A (zh) | 1997-03-18 | 1998-03-18 | 非易失性半导体存储器件的擦除方法 |
| US09/040,746 US5933367A (en) | 1997-03-18 | 1998-03-18 | Erasing method in nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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