JPH09162313A - 不揮発性半導体記憶装置およびその使用方法 - Google Patents

Abstract

(57)【要約】 【課題】 消去時に発生するホットホールによるゲート
酸化膜の特性劣化を防ぐ。 【解決手段】 ソース領域３に接続されている引戻し電
圧発生回路１３は、消去初期状態では５Ｖのパルス状電
圧を印加し、消去が進行すると、１０Ｖ、１２Ｖと段階
的に高いパルス状電圧を印加する。消去初期状態では、
フローティングゲート電極５とソース領域３との電位差
が少なくなるため、ホットホールが発生しにくくなる。
そして、消去が進行し、フローティングゲート電極５と
ソース領域３との電位差が少なくなると、その分だけ印
加するパルス電圧を高くする。これにより、所望のしき
い値となるまで電子を引き抜くことがてきる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、フローティング
ゲート電極を有する不揮発性半導体記憶装置に関するも
のであり、特に書換え回数の向上に関する。

【０００２】

【従来の技術】今日、書き換え可能な不揮発性メモリと
してフラッシュ型ＥＥＰＲＯＭ（以下フラッシュメモリ
という）が知られている。図３にフラッシュメモリの１
セルであるフラッシュメモリセル５１を示す。フラッシ
ュメモリセル５１は、ｐ形の基板２内にｎ⁺形ソース３
が設けられている。基板２上には、厚さ１０ｎｍのゲー
ト酸化膜（トンネル酸化膜）６が設けられる。このゲー
ト酸化膜６上には、導電体で構成されたフローティング
ゲート電極５、層間絶縁膜９、コントロールゲート電極
７が順に設けられる。

【０００３】フラッシュメモリセル５１においては、フ
ローティングゲート電極５に電子を注入させることによ
り書込み状態となり、フローティングゲート電極５から
電子を引抜くことにより、消去状態となる。このような
フローティングゲート電極５における電子の多少によっ
て、チャネル形成領域１１にチャネルを形成させるのに
必要なコントロールゲート電圧７のしきい値が変動す
る。これを利用して、書込み状態と消去状態が区別され
る。

【０００４】かかる消去は、以下の様にして行われる。
ドレインをオープンとし、コントロールゲート電極７お
よび基板２を接地電位とし、ソース３に１２Ｖを印加す
る。このような電圧を印加することにより、Ｆ−Ｎ（Fo
wler-Nordheim)トンネリング電流によりフローティング
ゲート電極５に蓄積されていた電子が、ソース４に引戻
される。

【０００５】

【発明が解決しようとする課題】しかしながら、上記フ
ラッシュメモリセル５１においては、次のような問題が
あった。消去の際（フローティングゲート電極５から電
子を引き抜く際）に、コントロールゲート電極７および
基板２を接地電位とし、ソース領域３に高電圧を印加し
ている。ソース領域３から基板２へバンド−バンド間電
流が多く流れるとともに、ソース領域３側で発生したホ
ットホールがゲート酸化膜６に注入され、ゲート酸化膜
６中にトラップ準位が発生する。この結果、書込み／消
去（Ｗ／Ｅ）のウィンド・ナロウィングが進行し、Ｗ／
Ｅの繰り返し特性の劣化が生ずる。

【０００６】このようなホットホールの発生を防ぐ為
に、ソース領域３に印加する電圧を低くすることも考え
られる。しかし、これでは消去時間がかかるとともに、
所定量の電子を引く抜くことができないおそれがある。

【０００７】この発明は、上記のような問題点を解決
し、書換え回数低下を防ぐことができる不揮発性半導体
記憶装置およびその使用方法を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】請求項１にかかる不揮発
性半導体記憶装置においては、前記引戻し電圧発生回路
は、引戻し初期状態では低いパルス状電圧を印加し、電
子の引戻しが進行すると段階的に高い電圧を印加するこ
とを特徴とする。

【０００９】請求項２にかかる不揮発性半導体記憶装置
の使用方法においては、引戻し初期状態では低いパルス
状電圧を印加し、電子の引戻しが進行すると段階的に高
い電圧を印加することを特徴とする。

【００１０】

【作用および発明の効果】本発明にかかる不揮発性半導
体記憶装置または不揮発性半導体記憶装置の使用方法に
おいては、引戻し初期状態では低いパルス状電圧を印加
する。したがって、引戻し初期状態におけるホットホー
ルの発生を防止することができる。また、電子の引戻し
が進行すると段階的に高い電圧を印加する。電子の引戻
しが進行すると、フローティングゲート電極とソース領
域間、またはフローティングゲート電極とドレイン領域
間の電位差が小さくなるので、前記パルス状電圧を高く
しても、ホットホールの発生を防止できる。

【００１１】このように、パルス状電圧を、引戻し初期
状態は低くし段階的に高くして行くことにより、引戻し
を速やかに処理できるとともに、書換え回数低下を防ぐ
ことができる。

【００１２】

【発明の実施の形態】図１を参照して、本発明の一実施
形態によるフラッシュメモリセル１を説明する。フラッ
シュメモリセル１の構造は従来のフラッシュメモリセル
５１と同様である。すなわち、ｐ形の基板２内にｎ⁺形
のソース領域３およびドレイン領域４が設けられてお
り、基板２上には、ゲート酸化膜６、フローティングゲ
ート電極５、層間絶縁膜９、およびコントロールゲート
電極７が順に設けられている。

【００１３】フラッシュメモリセル１には、引戻し電圧
発生回路１３が接続されている。引戻し電圧発生回路１
３は、図２に示すようなパルス状電圧（ｔ１＝１０ｍ
ｓ）を発生させる。１〜ｎ回目まではＶ１（ｖ）のパル
スＰ１、（ｎ＋１）〜ｍ回目まではＶ２（ｖ）のパルス
Ｐ２、（Ｍ＋１）〜ｌ回目まではＶ３（ｖ）のパルスＰ
３を印加する。

【００１４】このように、フローティングゲート電極５
に十分電子が貯まっている初期消去状態では、引戻し電
圧発生回路１３は、電圧の低いパルスＰ１を与えてい
る。したがって、引戻し初期状態におけるホットホール
の発生を防止することができる。

【００１５】一方、フローティングゲート電極５に貯ま
っている電子が引き抜かれてくると、その引き抜かれた
分だけフローティングゲート電極５とソース領域３との
電位差が少なくなる。したがって、段階的に電圧の高い
パルスＰ２，Ｐ３を与えてもホットホールが発生しにく
くなるとともに、より速くフローティングゲート電極５
から電子を引き抜くことができる。

【００１６】このように、図２に示すようなパルス状電
圧を段階的に高くして印加することによって、ホットホ
ールの発生を防止しつつ、かつ速やかに消去を行なうこ
とができる。

【００１７】なお、パルス状電圧の値は、消去時間があ
まり長くならないようにするために、印加パルス数の合
計が１０００発以内で済むように決定すればよい。

【００１８】すなわち、このような消去方法を採用した
ことにより、ホットホールがゲート酸化膜６にトラップ
されることを防止できるので、書込み時と消去時のしき
い値電圧の差（メモリーウィンドゥ）が小さくなること
を防止できる。

【００１９】なお、図２に示すようなパルス状電圧を印
加することによって、フローティングゲート電極５の電
位をベリファイしながらパルス状電圧を印加することこ
とが可能となる。これによって、所定のしきい値に集束
させることができる。この場合、段階的に与える電圧に
ついては、電子の引き抜きによる電位低下分に応じた電
圧とすればよい。

【００２０】また、本実施形態においては、ソース領域
３とコントロールゲート電極７との間で、図２に示すよ
うな引戻し電圧を印加するようにしたが、ドレイン領域
４とコントロールゲート電極７との間で引戻し電圧とし
てパルス状電圧を印加するようにしてもよい。

【００２１】また、基板２を接地電位とし、コントロー
ルゲート電極７を接地電位とし、ソース領域３にプラス
電位を与えるようにしたが、基板２を接地電位とし、ソ
ース領域３を接地電位とし、コントロールゲート電極７
をマイナス電位とするようにしてもよい。さらに、基板
２を接地電位とし、ソース領域３をややプラス電位と
し、コントロールゲート電極７をややマイナス電位とす
ることによって、図２に示すような電圧をソース領域３
とコントロールゲート電極７との間に印加するようにし
てもよい。

【００２２】なお、本実施形態においては、フラッシュ
メモリに適用した場合について説明したが、１チップマ
イコン等の半導体装置の記憶回路に用いてもよい。

【００２３】なお、本実施形態においては、消去電圧と
して、消去初期では、５（Ｖ）とし、段階的に１０
（Ｖ）、１２（Ｖ）としたが、かかる電圧値に限定され
るものではない。

【図面の簡単な説明】

【図１】本発明にかかる、フラッシュメモリセル１の要
部断面図である。

【図２】図１に示す引戻し電圧発生回路１３から出力さ
れるパルス状電圧を示す図である。

【図３】従来のフラッシュメモリセルにおける消去状態
を説明するための図である。

【符号の説明】

３・・・ドレイン ４・・・ソース ５・・・フローティングゲート電極 ６・・・ゲート酸化膜 ７・・・コントロールゲート電極 １３・・引戻し電圧発生回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】基板の上に設けられ電子を蓄えるフローテ
   ィングゲート電極、 前記基板内に設けられたソース領域との間、または前記
   基板内に設けられたドレイン領域との間で所定の電圧が
   印加されると、ＦＮトンネリング電流によって前記フロ
   ーティングゲート電極から電子を引戻すコントロールゲ
   ート電極、 前記ソース領域と前記コントロールゲート電極との間、
   または前記ドレイン領域と前記コントロールゲート電極
   との間に前記所定の電圧を印加する引戻し電圧発生回
   路、 を備えた不揮発性半導体記憶装置において、 前記引戻し電圧発生回路は、引戻し初期状態では低いパ
   ルス状電圧を印加し、電子の引戻しが進行すると段階的
   に高い電圧を印加すること、 を特徴とする不揮発性半導体記憶装置。
2. 【請求項２】ソース領域とコントロールゲート電極間、
   またはドレイン領域とコントロールゲート電極間にパル
   ス状電圧を印加することにより、ＦＮトンネリング電流
   を用いてフローティングゲート電極に蓄えられた電子
   を、前記ソース領域または前記ドレイン領域に引戻す半
   導体記憶装置の使用方法において、 引戻し初期状態では低いパルス状電圧を印加し、電子の
   引戻しが進行すると段階的に高い電圧を印加すること、 を特徴とする不揮発性半導体記憶装置の使用方法。