JPH10242293A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10242293A JPH10242293A JP9043186A JP4318697A JPH10242293A JP H10242293 A JPH10242293 A JP H10242293A JP 9043186 A JP9043186 A JP 9043186A JP 4318697 A JP4318697 A JP 4318697A JP H10242293 A JPH10242293 A JP H10242293A
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- forming
- type
- implanted
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＰＭＯＳトランジスタ及びＮＭＯＳトランジ
スタとも同一の注入量が導入していたが、一方のトラン
ジスタに対する最適な条件が他方の最適条件となる可能
性が低く、不十分な条件で設定しなければならないとい
う問題がある。 【解決手段】 半導体基板上にＮ型ウエル及びＰ型ウエ
ルを形成した後、ゲート電極を形成し、該ゲート電極側
壁にサイドウォールを形成する。次に、Ｐ型ウエル領域
を第１のレジストパターンでマスクして、Ｎ型ウエルに
不純物イオンを注入し、Ｐチャネルトランジスタのソー
ス／ドレイン領域を形成する。次に、第１のレジストパ
ターンをマスクとして、Ｐチャネルトランジスタのゲー
ト電極側壁のサイドウォールを所定の量だけ除去する。
次に、全面にイオン注入し、Ｎチャネルトランジスタの
ＬＤＤ部を形成するとともに、Ｐチャネルトランジスタ
のパンチスルーストッパ部を形成する。
スタとも同一の注入量が導入していたが、一方のトラン
ジスタに対する最適な条件が他方の最適条件となる可能
性が低く、不十分な条件で設定しなければならないとい
う問題がある。 【解決手段】 半導体基板上にＮ型ウエル及びＰ型ウエ
ルを形成した後、ゲート電極を形成し、該ゲート電極側
壁にサイドウォールを形成する。次に、Ｐ型ウエル領域
を第１のレジストパターンでマスクして、Ｎ型ウエルに
不純物イオンを注入し、Ｐチャネルトランジスタのソー
ス／ドレイン領域を形成する。次に、第１のレジストパ
ターンをマスクとして、Ｐチャネルトランジスタのゲー
ト電極側壁のサイドウォールを所定の量だけ除去する。
次に、全面にイオン注入し、Ｎチャネルトランジスタの
ＬＤＤ部を形成するとともに、Ｐチャネルトランジスタ
のパンチスルーストッパ部を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するもので、さらに詳しくはＣＭＯＳ型トラン
ジスタの製造方法に関するものである。
方法に関するもので、さらに詳しくはＣＭＯＳ型トラン
ジスタの製造方法に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化に伴い、使用さ
れるトランジスタはますます微細化され、現在では０．
２〜０．３μｍのゲート長を有するトランジスタが要求
されるまでになっている。また、消費電力などの点から
ＣＭＯＳ構造を採用するケースがほとんどで、製造工程
はより複雑で高コストになりつつある。
れるトランジスタはますます微細化され、現在では０．
２〜０．３μｍのゲート長を有するトランジスタが要求
されるまでになっている。また、消費電力などの点から
ＣＭＯＳ構造を採用するケースがほとんどで、製造工程
はより複雑で高コストになりつつある。
【０００３】そこで、より低コストで微細なトランジス
タを形成する方法が、特開平６−６１４３８号公報に開
示されている。以下、図３及び図４を用いて、この製造
方法を説明する。
タを形成する方法が、特開平６−６１４３８号公報に開
示されている。以下、図３及び図４を用いて、この製造
方法を説明する。
【０００４】まず、図３（ａ）に示すように、シリコン
基板２１にＰウエル２２、Ｎウエル２３を形成した後、
素子分離のためのフィールド酸化膜２４を形成する。次
に、ゲート酸化膜形成のための酸化工程を行った後、Ｎ
ＭＯＳトランジスタ形成領域及びＰＭＯＳトランジスタ
形成領域にゲート電極２５を形成する。
基板２１にＰウエル２２、Ｎウエル２３を形成した後、
素子分離のためのフィールド酸化膜２４を形成する。次
に、ゲート酸化膜形成のための酸化工程を行った後、Ｎ
ＭＯＳトランジスタ形成領域及びＰＭＯＳトランジスタ
形成領域にゲート電極２５を形成する。
【０００５】次に、図３（ｂ）に示すように、レジスト
マスクなしに、リンイオンを注入角度を３０°として、
回転注入する。符号２６がリンイオン注入領域である。
ＮＭＯＳトランジスタ形成領域に形成されたリンイオン
注入領域２６はＬＤＤ構造におけるＮ-層として働き、
ＰＭＯＳトランジスタ形成領域のリンイオン注入領域２
６はパンチスルーストッパとして働くことになる。よっ
て、マスクを用いることなく、微細なＰＭＯＳトランジ
スタの形成が可能となる。
マスクなしに、リンイオンを注入角度を３０°として、
回転注入する。符号２６がリンイオン注入領域である。
ＮＭＯＳトランジスタ形成領域に形成されたリンイオン
注入領域２６はＬＤＤ構造におけるＮ-層として働き、
ＰＭＯＳトランジスタ形成領域のリンイオン注入領域２
６はパンチスルーストッパとして働くことになる。よっ
て、マスクを用いることなく、微細なＰＭＯＳトランジ
スタの形成が可能となる。
【０００６】次に、図３（ｃ）に示すように、レジスト
マスク２７ａを用い、ＰＭＯＳトランジスタ形成領域に
２フッ化ボロン（ＢＦ2）イオンを注入する。符号２８
は２フッ化ボロンイオン注入領域であり、ＰＭＯＳトラ
ンジスタのＬＤＤ構造におけるＰ-層として働く。次
に、図３（ｄ）に示すように、サイドウォール形成用酸
化膜をＣＶＤ法により形成し、エッチバックにより、サ
イドウォール２９を形成する。
マスク２７ａを用い、ＰＭＯＳトランジスタ形成領域に
２フッ化ボロン（ＢＦ2）イオンを注入する。符号２８
は２フッ化ボロンイオン注入領域であり、ＰＭＯＳトラ
ンジスタのＬＤＤ構造におけるＰ-層として働く。次
に、図３（ｄ）に示すように、サイドウォール形成用酸
化膜をＣＶＤ法により形成し、エッチバックにより、サ
イドウォール２９を形成する。
【０００７】次に、図４（ａ）に示すように、レジスト
マスク２７ｂを用い、ＮＭＯＳトランジスタ形成領域に
ひ素イオンを注入する。符号３０がひ素イオン注入領域
で、ＮＭＯＳトランジスタのソース／ドレイン領域とし
て働く。次に、図４（ｂ）に示すように、レジストマス
ク２７ｃを用い、ＰＭＯＳトランジスタ形成領域に２フ
ッ化ボロンイオンを注入する。符号３１が２フッ化ボロ
ンイオン注入領域で、ＰＭＯＳトランジスタのソース／
ドレイン領域として働く。
マスク２７ｂを用い、ＮＭＯＳトランジスタ形成領域に
ひ素イオンを注入する。符号３０がひ素イオン注入領域
で、ＮＭＯＳトランジスタのソース／ドレイン領域とし
て働く。次に、図４（ｂ）に示すように、レジストマス
ク２７ｃを用い、ＰＭＯＳトランジスタ形成領域に２フ
ッ化ボロンイオンを注入する。符号３１が２フッ化ボロ
ンイオン注入領域で、ＰＭＯＳトランジスタのソース／
ドレイン領域として働く。
【０００８】レジストマスク２７ｃを除去した図が図４
（ｃ）であり、実際の工程ではこの後、配線形成工程等
があるが、本発明の特徴とは無関係であるので省略す
る。
（ｃ）であり、実際の工程ではこの後、配線形成工程等
があるが、本発明の特徴とは無関係であるので省略す
る。
【０００９】
【発明が解決しようとする課題】しかしながら、上述の
従来の製造方法では、レジストマスクを用いることな
く、リンの回転注入を行うため、ＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタとも同一の注入量が導入され
ることになる。このリンイオン注入層はＮＭＯＳトラン
ジスタにおいては、上述のようにＬＤＤ構造のＮ-層と
して働くことになるが、ＰＭＯＳトランジスタにおいて
は、パンチスルーストッパ層として働く。一方のトラン
ジスタに対する最適な条件が他方の最適条件となる可能
性が低く、不十分な条件で設定しなければならないとい
う問題がある。
従来の製造方法では、レジストマスクを用いることな
く、リンの回転注入を行うため、ＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタとも同一の注入量が導入され
ることになる。このリンイオン注入層はＮＭＯＳトラン
ジスタにおいては、上述のようにＬＤＤ構造のＮ-層と
して働くことになるが、ＰＭＯＳトランジスタにおいて
は、パンチスルーストッパ層として働く。一方のトラン
ジスタに対する最適な条件が他方の最適条件となる可能
性が低く、不十分な条件で設定しなければならないとい
う問題がある。
【００１０】例えば、ＰＭＯＳトランジスタのショート
チャネル改善を目的に、リンの注入量やエネルギーを上
げると、ＮＭＯＳトランジスタのショートチャネルが劣
化する。
チャネル改善を目的に、リンの注入量やエネルギーを上
げると、ＮＭＯＳトランジスタのショートチャネルが劣
化する。
【００１１】本発明は、マスク工程を追加することな
く、ＮＭＯＳトランジスタのＬＤＤ部のＮ-層の最適化
とＰＭＯＳトランジスタのパンチスルーストッパ層の最
適化を同時に実現する半導体製造方法を提供することを
目的とするものである。
く、ＮＭＯＳトランジスタのＬＤＤ部のＮ-層の最適化
とＰＭＯＳトランジスタのパンチスルーストッパ層の最
適化を同時に実現する半導体製造方法を提供することを
目的とするものである。
【００１２】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法は、半導体基板上にＮ型ウエル及
びＰ型ウエル並びに素子分離層を形成した後、Ｎ型ウエ
ル及びＰ型ウエル上にゲート酸化膜及びゲート電極を形
成した後、全面に絶縁膜を形成し、エッチバックするこ
とにより、上記ゲート電極側壁にサイドウォールを形成
する工程と、上記Ｐ型ウエル領域を第１のレジストパタ
ーンでマスクして、Ｎ型ウエルに不純物イオンを注入
し、Ｐチャネルトランジスタのソース／ドレイン領域を
形成する工程と、上記第１のレジストパターンをマスク
として、上記Ｐチャネルトランジスタのゲート電極側壁
のサイドウォールを所定の量だけ除去する工程と、上記
第１のレジストパターンを除去した後、全面にＮ型不純
物を所定の角度で回転イオン注入し、Ｎチャネルトラン
ジスタのＬＤＤ部を形成するとともに、Ｐチャネルトラ
ンジスタのパンチスルーストッパ部を形成する工程と、
上記Ｎ型ウエル領域を第２のレジストパターンでマスク
して、Ｐ型ウエルに不純物イオンを注入し、Ｎチャネル
トランジスタのソース／ドレイン領域を形成する工程と
を有することを特徴とするものである。
半導体装置の製造方法は、半導体基板上にＮ型ウエル及
びＰ型ウエル並びに素子分離層を形成した後、Ｎ型ウエ
ル及びＰ型ウエル上にゲート酸化膜及びゲート電極を形
成した後、全面に絶縁膜を形成し、エッチバックするこ
とにより、上記ゲート電極側壁にサイドウォールを形成
する工程と、上記Ｐ型ウエル領域を第１のレジストパタ
ーンでマスクして、Ｎ型ウエルに不純物イオンを注入
し、Ｐチャネルトランジスタのソース／ドレイン領域を
形成する工程と、上記第１のレジストパターンをマスク
として、上記Ｐチャネルトランジスタのゲート電極側壁
のサイドウォールを所定の量だけ除去する工程と、上記
第１のレジストパターンを除去した後、全面にＮ型不純
物を所定の角度で回転イオン注入し、Ｎチャネルトラン
ジスタのＬＤＤ部を形成するとともに、Ｐチャネルトラ
ンジスタのパンチスルーストッパ部を形成する工程と、
上記Ｎ型ウエル領域を第２のレジストパターンでマスク
して、Ｐ型ウエルに不純物イオンを注入し、Ｎチャネル
トランジスタのソース／ドレイン領域を形成する工程と
を有することを特徴とするものである。
【００１３】また、請求項２記載の本発明の半導体装置
の製造方法は、上記サイドウォール除去工程後、不純物
イオンを注入し、ＰチャネルトランジスタのＬＤＤ部を
形成した後、上記第１のレジストパターンを除去するこ
とを特徴とする、請求項１記載の半導体装置の製造方法
である。
の製造方法は、上記サイドウォール除去工程後、不純物
イオンを注入し、ＰチャネルトランジスタのＬＤＤ部を
形成した後、上記第１のレジストパターンを除去するこ
とを特徴とする、請求項１記載の半導体装置の製造方法
である。
【００１４】
【実施の形態】以下、一実施の形態に基づいて本発明に
ついて詳細に説明する。
ついて詳細に説明する。
【００１５】図１及び図２は本発明の一実施の形態の半
導体装置の製造工程を示す図である。
導体装置の製造工程を示す図である。
【００１６】以下、図１及び図２を用いて本発明の一実
施の形態の半導体装置の製造工程を説明する。
施の形態の半導体装置の製造工程を説明する。
【００１７】まず、図１（ａ）に示すように、シリコン
基板１にＮＭＯＳトランジスタ形成領域となるＰ型ウエ
ル２及びＰＭＯＳトランジスタ形成領域となるＮ型ウエ
ル３を形成する。尚、本実施の形態では、次の条件を用
いた。すなわち、Ｐ型ウエル２の形成は、注入エネルギ
ーを３０〜５０ｋｅＶ、注入量を３〜６×１０12ｃｍ-2
でボロンイオンを注入することで行う。また、Ｎ型ウエ
ル３の形成は、注入エネルギーを１２０〜１６０ｋｅ
Ｖ、注入量を１〜３×１０13ｃｍ-2でリンイオンを注入
することで行う。また、ウエルのドライブインは１００
０〜１１００℃、１００〜１４０分で行う。
基板１にＮＭＯＳトランジスタ形成領域となるＰ型ウエ
ル２及びＰＭＯＳトランジスタ形成領域となるＮ型ウエ
ル３を形成する。尚、本実施の形態では、次の条件を用
いた。すなわち、Ｐ型ウエル２の形成は、注入エネルギ
ーを３０〜５０ｋｅＶ、注入量を３〜６×１０12ｃｍ-2
でボロンイオンを注入することで行う。また、Ｎ型ウエ
ル３の形成は、注入エネルギーを１２０〜１６０ｋｅ
Ｖ、注入量を１〜３×１０13ｃｍ-2でリンイオンを注入
することで行う。また、ウエルのドライブインは１００
０〜１１００℃、１００〜１４０分で行う。
【００１８】次に、１０００〜１１００℃のウエット酸
化で膜厚が３０００〜４０００Åの素子分離用フィール
ド酸化膜４を形成し、８００〜８５０℃で、膜厚が６０
〜８０Åのゲート酸化膜を形成し、その後、ＣＶＤ法に
より、膜厚が１０００〜３０００Åのリンドープポリシ
リコンからなるＭＯＳトランジスタのゲート電極５を形
成する。尚、本発明は、上記条件に限定されるものでは
ない。また、シリコン基板１はＰ型でもＮ型でもよい。
また、ゲート電極５は、シリサイド、ポリサイド等でも
よい。更に、工程順序も上記工程に限定されず、例え
ば、素子分離後にウエル形成を行ってもよい。
化で膜厚が３０００〜４０００Åの素子分離用フィール
ド酸化膜４を形成し、８００〜８５０℃で、膜厚が６０
〜８０Åのゲート酸化膜を形成し、その後、ＣＶＤ法に
より、膜厚が１０００〜３０００Åのリンドープポリシ
リコンからなるＭＯＳトランジスタのゲート電極５を形
成する。尚、本発明は、上記条件に限定されるものでは
ない。また、シリコン基板１はＰ型でもＮ型でもよい。
また、ゲート電極５は、シリサイド、ポリサイド等でも
よい。更に、工程順序も上記工程に限定されず、例え
ば、素子分離後にウエル形成を行ってもよい。
【００１９】次に、図１（ｂ）に示すように、ゲート電
極５のサイドウォール形成用にＣＶＤ酸化膜を１０００
〜１５００Åを形成し、通常のＲＩＥ法を用いて、エッ
チバックすることにより、サイドウォール９を得る。こ
の際、サイドウォール９の幅は０．０５〜０．１μｍで
ある。
極５のサイドウォール形成用にＣＶＤ酸化膜を１０００
〜１５００Åを形成し、通常のＲＩＥ法を用いて、エッ
チバックすることにより、サイドウォール９を得る。こ
の際、サイドウォール９の幅は０．０５〜０．１μｍで
ある。
【００２０】次に、図１（ｃ）に示すように、ＮＭＯＳ
トランジスタ形成領域をレジストマスク７ａで覆うこと
により、ＰＭＯＳトランジスタ形成領域のみに、ＰＭＯ
Ｓトランジスタのソース／ドレイン形成のための注入エ
ネルギーを３０〜５０ｋｅＶとし、注入量を１〜４×１
０15ｃｍ-2として、２フッ化ボロンのイオン注入を行
う。図１（ｃ）における符号１０ａは２フッ化ボロンイ
オン注入領域を示す。尚、本実施の形態では、サイドウ
ォール９を完全に残した状態でイオン注入を行ったがサ
イドウォール９を軽くエッチングし、ＰＭＯＳトランジ
スタ形成領域のサイドウォール９の幅を若干小さくして
注入してもよい。
トランジスタ形成領域をレジストマスク７ａで覆うこと
により、ＰＭＯＳトランジスタ形成領域のみに、ＰＭＯ
Ｓトランジスタのソース／ドレイン形成のための注入エ
ネルギーを３０〜５０ｋｅＶとし、注入量を１〜４×１
０15ｃｍ-2として、２フッ化ボロンのイオン注入を行
う。図１（ｃ）における符号１０ａは２フッ化ボロンイ
オン注入領域を示す。尚、本実施の形態では、サイドウ
ォール９を完全に残した状態でイオン注入を行ったがサ
イドウォール９を軽くエッチングし、ＰＭＯＳトランジ
スタ形成領域のサイドウォール９の幅を若干小さくして
注入してもよい。
【００２１】次に、図１（ｄ）に示すように、レジスト
マスク７ｂを残したまま、エッチングを行い、ＰＭＯＳ
形成領域のサイドウォール９の幅を更に小さくする。こ
のエッチング量はトランジスタ特性との関係で自由に変
更してもよい。本実施の形態では完全に除去した。
マスク７ｂを残したまま、エッチングを行い、ＰＭＯＳ
形成領域のサイドウォール９の幅を更に小さくする。こ
のエッチング量はトランジスタ特性との関係で自由に変
更してもよい。本実施の形態では完全に除去した。
【００２２】次に、レジストマスク７ａを除去した後、
図２（ａ）に示すように、注入エネルギーを１２０〜１
６０ｋｅＶで、注入量を２〜５×１０12ｃｍ-2で、注入
角度を３０°としてリンイオンの回転注入を行った。こ
の際、ＮＭＯＳトランジスタでは、サイドウォール９が
存在するため、ゲート電極下へは余り入らず（本実施の
形態では、ゲート電極５の端部から０〜０．０５μ
ｍ）、ＰＭＯＳトランジスタではサイドウォール９が存
在しないため、ゲート電極５下へは深くは入る（本実施
の形態では、ゲート電極５の端部から０．０５〜０．１
５μｍ）。図２（ａ）において、符号６はリンイオン注
入領域を示す。
図２（ａ）に示すように、注入エネルギーを１２０〜１
６０ｋｅＶで、注入量を２〜５×１０12ｃｍ-2で、注入
角度を３０°としてリンイオンの回転注入を行った。こ
の際、ＮＭＯＳトランジスタでは、サイドウォール９が
存在するため、ゲート電極下へは余り入らず（本実施の
形態では、ゲート電極５の端部から０〜０．０５μ
ｍ）、ＰＭＯＳトランジスタではサイドウォール９が存
在しないため、ゲート電極５下へは深くは入る（本実施
の形態では、ゲート電極５の端部から０．０５〜０．１
５μｍ）。図２（ａ）において、符号６はリンイオン注
入領域を示す。
【００２３】この不純物層のゲート電極５下への入り込
みは、ＰＭＯＳトランジスタに用いるゲート長や所望の
特性等によって最適化を行うことになる。尚、本実施の
形態では、ゲート長は、ＮＭＯＳトランジスタ及びＰＭ
ＯＳトランジスタとも０．３〜０．４μｍとして行っ
た。
みは、ＰＭＯＳトランジスタに用いるゲート長や所望の
特性等によって最適化を行うことになる。尚、本実施の
形態では、ゲート長は、ＮＭＯＳトランジスタ及びＰＭ
ＯＳトランジスタとも０．３〜０．４μｍとして行っ
た。
【００２４】次に、図２（ｂ）に示すように、レジスト
マスク７ｂを用い、ＮＭＯＳトランジスタのソース／ド
レイン形成用に、注入エネルギーを２０〜４０ｋｅＶ
で、注入量を２〜５×１０15ｃｍ-2でひ素イオンを注入
した。図２（ｂ）において、符号１０ｂはひ素イオン注
入領域を示す。
マスク７ｂを用い、ＮＭＯＳトランジスタのソース／ド
レイン形成用に、注入エネルギーを２０〜４０ｋｅＶ
で、注入量を２〜５×１０15ｃｍ-2でひ素イオンを注入
した。図２（ｂ）において、符号１０ｂはひ素イオン注
入領域を示す。
【００２５】次に、図２（ｃ）に示すように、レジスト
マスク７ｂを除去する。この後、実際の工程では、不純
物層の活性化等の熱処理工程を行ったり、配線形成工程
を行うが本発明の特徴とは関係無いため省略する。
マスク７ｂを除去する。この後、実際の工程では、不純
物層の活性化等の熱処理工程を行ったり、配線形成工程
を行うが本発明の特徴とは関係無いため省略する。
【００２６】尚、図１（ｄ）の工程後、注入エネルギー
を２０〜４０ｋｅＶ、注入量を１〜５×１０13ｃｍ-2で
２フッ化ボロンイオンを注入することによって、ＰＭＯ
ＳトランジスタのＬＤＤ部を形成してもよい。
を２０〜４０ｋｅＶ、注入量を１〜５×１０13ｃｍ-2で
２フッ化ボロンイオンを注入することによって、ＰＭＯ
ＳトランジスタのＬＤＤ部を形成してもよい。
【００２７】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、フォトマスクを用いることなく、Ｎ
ＭＯＳトランジスタのＬＤＤ部のＮ-層と、ＰＭＯＳト
ランジスタのパンチスルーストッパのＮ型層を同一の注
入条件で形成することができるので、ＮＭＯＳトランジ
スタの最適化と微細ＰＭＯＳトランジスタの形成及び最
適化とをフォトマスク工程の増加なしに達成することが
できる。
用いることにより、フォトマスクを用いることなく、Ｎ
ＭＯＳトランジスタのＬＤＤ部のＮ-層と、ＰＭＯＳト
ランジスタのパンチスルーストッパのＮ型層を同一の注
入条件で形成することができるので、ＮＭＯＳトランジ
スタの最適化と微細ＰＭＯＳトランジスタの形成及び最
適化とをフォトマスク工程の増加なしに達成することが
できる。
【図１】本発明の一の実施の形態の半導体装置の前半の
製造工程図である。
製造工程図である。
【図２】本発明の一の実施の形態の半導体装置の前半の
製造工程図である。
製造工程図である。
【図３】従来の半導体装置の前半の製造工程図である。
【図４】従来の半導体装置の後半の製造工程図である。
１ シリコン基板 ２ Ｐ型ウエル ３ Ｎ型ウエル ４ フィールド酸化膜 ５ ゲート電極 ６ リンイオン注入領域 ７ａ、７ｂ レジストマスク ９ サイドウォール １０ａ ２フッ化ボロンイオン注入領域 １０ｂ ひ素イオン注入領域
Claims (2)
- 【請求項１】 半導体基板上にＮ型ウエル及びＰ型ウエ
ル並びに素子分離層を形成した後、Ｎ型ウエル及びＰ型
ウエル上にゲート酸化膜及びゲート電極を形成した後、
全面に絶縁膜を形成し、エッチバックすることにより、
上記ゲート電極側壁にサイドウォールを形成する工程
と、 上記Ｐ型ウエル領域を第１のレジストパターンでマスク
して、Ｎ型ウエルに不純物イオンを注入し、Ｐチャネル
トランジスタのソース／ドレイン領域を形成する工程
と、 上記第１のレジストパターンをマスクとして、上記Ｐチ
ャネルトランジスタのゲート電極側壁のサイドウォール
を所定の量だけ除去する工程と、 上記第１のレジストパターンを除去した後、全面にＮ型
不純物を所定の角度で回転イオン注入し、Ｎチャネルト
ランジスタのＬＤＤ部を形成するとともに、Ｐチャネル
トランジスタのパンチスルーストッパ部を形成する工程
と、 上記Ｎ型ウエル領域を第２のレジストパターンでマスク
して、Ｐ型ウエルに不純物イオンを注入し、Ｎチャネル
トランジスタのソース／ドレイン領域を形成する工程と
を有することを特徴とする、半導体装置の製造方法。 - 【請求項２】 上記サイドウォール除去工程後、不純物
イオンを注入し、ＰチャネルトランジスタのＬＤＤ部を
形成した後、上記第１のレジストパターンを除去するこ
とを特徴とする、請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9043186A JPH10242293A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9043186A JPH10242293A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242293A true JPH10242293A (ja) | 1998-09-11 |
Family
ID=12656891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9043186A Pending JPH10242293A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242293A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7737510B2 (en) | 2005-10-27 | 2010-06-15 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
-
1997
- 1997-02-27 JP JP9043186A patent/JPH10242293A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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