JPH10228772A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 動作状況に応じて最適なパルス幅を有する内
部クロック信号を発生し、正確に内部データを転送す
る。 【解決手段】 内部クロック発生回路は、外部クロック
信号に同期して発生される内部クロック信号（ｉｎｔＣ
ＬＫ）を発生する部分と、この内部クロック信号のパル
ス幅を動作状況に応じて設定するパルス幅設定回路（２
０ｐ，２０ｑ，２０ｒ，２０ｓ，２０ｆ，２０ｇ）を含
む。動作状況に応じて、生成される内部クロック信号の
パルス幅を調整することにより、最適なパルス幅を有す
る内部クロック信号を容易に生成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、外部から与えら
れる所定のパルス幅を有するクロック信号に同期してデ
ータの入出力を行なう同期型半導体記憶装置に関し、特
に、外部クロック信号に同期して内部クロック信号を発
生する内部クロック発生回路の構成に関する。

【０００２】

【従来の技術】近年、マイクロプロセサの動作速度は１
００ＭＨｚ、２００ＭＨｚと速くなってきている。一
方、主記憶として用いられるダイナミック型半導体記憶
装置（ＤＲＡＭ）は、その記憶容量が大きくされ、また
動作速度も速くされてきている。しかしながら、このダ
イナミック型半導体記憶装置の動作速度はマイクロプロ
セサのそれに追随することはできない。ダイナミック型
半導体記憶装置へのアクセス時、必要データが揃うまで
マイクロプロセサが待機状態となり、したがってダイナ
ミック型半導体記憶装置の動作速度がシステム性能を決
定し、システム全体の性能の改善に対する１つの障害と
なる。

【０００３】このダイナミック型半導体記憶装置とマイ
クロプロセサの速度ギャップを小さくして、システム性
能を改善するために、たとえばシステムクロックである
クロック信号に同期してデータの入出力を行なう同期型
半導体記憶装置が用いられている。この同期型半導体記
憶装置は、外部クロック信号に同期して外部信号を取込
み、内部動作を行なって、クロック信号に同期してデー
タの入出力を行なう。クロック信号に従ってデータの入
出力が行なわれるため、高速でのデータ転送が可能とな
る。また、クロック信号に同期して外部信号の取込が行
なわれるため、この外部信号のスキューに対するマージ
ンを考慮する必要がなく、クロック信号のエッジを基準
として内部動作開始タイミングを決定することができ、
高速アクセスが可能となる。

【０００４】図１３は、従来の同期型半導体記憶装置の
全体の構成を概略的に示す図である。図１３において、
同期型半導体記憶装置は、行列状に配列される複数のメ
モリセルを有するメモリセルアレイ１と、内部クロック
信号に同期して外部から与えられるアドレス信号ＡＤを
取込み内部アドレス信号を生成するアドレスバッファ２
と、活性化時このアドレスバッファ２から与えられる内
部行アドレス信号に従ってメモリセルアレイ１のアドレ
ス指定された行を選択状態へ駆動する行選択回路４と、
活性化時アドレスバッファ２から与えられる内部列アド
レス信号に従ってメモリセルアレイ１の対応の列を選択
する列選択回路６と、列選択回路６により選択されたメ
モリセル列と内部データの書込／読出を行なう書込／読
出回路８と、書込／読出回路８と装置外部との間でデー
タの入出力を行なう入出力回路１０を含む。メモリセル
アレイ１は、１トランジスタ／１キャパシタ型のダイナ
ミック型メモリセルを含む。メモリセルの各行に対応し
てワード線が配列され、メモリセルの列に対応してビッ
ト線対が配置される。

【０００５】行選択回路４は、アドレスバッファ２から
与えられる内部行アドレス信号をデコードする行デコー
ド回路およびこの行デコード回路の出力信号に従ってア
ドレス指定された行に対応して配置されたワード線を選
択状態へ駆動するワード線ドライブ回路を含む。列選択
回路６は、アドレスバッファ２から与えられる内部列ア
ドレス信号をデコードして列選択信号を生成する列デコ
ード回路、およびこの列デコード回路からの列選択信号
に従ってメモリセルアレイ１の選択列を内部データバス
に接続するＩＯゲートを含む。

【０００６】同期型半導体記憶装置は、さらに、外部か
らのクロック信号ｅｘｔＣＬＫをバッファ処理して内部
クロック信号ｉｎｔＣＬＫを生成するクロック入力バッ
ファ１２と、このクロック入力バッファ１２からの内部
クロック信号ｉｎｔＣＬＫの立上がりに同期して外部か
らの制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥを取込み
内部制御信号を生成する入力バッファ１４と、この内部
クロック信号ｉｎｔＣＬＫに同期して、入力バッファ１
４から与えられる内部制御信号の状態を判定し、該判定
結果に従って動作モード指定信号を生成するコマンドデ
コーダ１６と、コマンドデコーダ１６からの動作モード
指示信号に従って行選択に関連する回路部分の動作を制
御する行系制御回路１８と、コマンドデコーダ１６から
の動作モード指示信号に従って、列選択およびデータ入
出力に関連する回路部分の動作を制御する列系制御回路
２０を含む。

【０００７】信号／ＲＡＳは、ロウアドレスストローブ
信号であり、信号／ＣＡＳは、コラムアドレスストロー
ブ信号であり、信号／ＷＥは、ライトイネーブル信号で
ある。同期型半導体記憶装置においては、標準ＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）と異な
り、これらの外部制御信号／ＲＡＳ、／ＣＡＳおよび／
ＷＥの内部クロック信号ｉｎｔＣＬＫの立上がり時にお
ける状態の組合せにより動作モードが指定される。行系
制御回路１８は、後に説明するアクティブコマンドが与
えられると動作し、行選択回路４および図示しないセン
スアンプおよびビット線プリチャージ／イコライズ回路
の動作を制御する。列系制御回路２０は、データの書込
／読出を示すライトコマンド／リードコマンドが与えら
れたときに活性化され、内部クロック信号ｉｎｔＣＬＫ
に同期して列選択回路６、書込／読出回路８および入出
力回路１０の動作を制御する。

【０００８】クロック入力バッファ１２は、外部クロッ
ク信号ｅｘｔＣＬＫに同期する内部クロック信号ｉｎｔ
ＣＬＫを生成する。次に、この図１３に示す同期型半導
体記憶装置の動作を図１４に示す動作シーケンス図を参
照して説明する。

【０００９】クロックサイクル１において、外部クロッ
ク信号ｅｘｔＣＬＫの立上がり時において、ロウアドレ
スストローブ信号／ＲＡＳがＬレベルに設定され、かつ
コラムアドレスストローブ信号／ＣＡＳおよびライトイ
ネーブル信号／ＷＥがＨレベルに設定される。この外部
制御信号の状態の組合せは、アクティブコマンドと呼ば
れ、同期型半導体記憶装置の内部状態を活性状態へ駆動
することが指示される。すなわち、このアクティブコマ
ンドが与えられると、同期型半導体記憶装置はアクティ
ブサイクルに入り、内部でメモリセル行の選択動作を開
始する。このアクティブコマンドが与えられると、コマ
ンドデコーダ１６からの行選択動作指示信号に従って行
系制御回路１８が活性化され、行選択回路４により、メ
モリセルアレイ１の対応の行（ワード線）が選択状態へ
駆動される。この選択されたワード線に接続されるメモ
リセルのデータが図示しないセンスアンプにより検知、
増幅およびラッチされる。行系制御回路１８は内部クロ
ック信号ｉｎｔＣＬＫに同期して行系回路を活性化する
ように示されるが、非同期で所定のシーケンスで活性化
してもよい。

【００１０】クロックサイクル３における外部クロック
信号ｅｘｔＣＬＫの立上がりにおいて、ロウアドレスス
トローブ信号／ＲＡＳおよびライトイネーブル信号／Ｗ
ＥがともにＨレベルに設定され、コラムアドレスストロ
ーブ信号／ＣＡＳがＬレベルに設定される。この外部制
御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥの状態の組合せ
は、リードコマンドと呼ばれ、データの読出モードが指
定される。このリードコマンドが与えられると、コマン
ドデコーダ１６からの読出動作指示信号に従って列系制
御回路２０が活性化され、列選択回路６、書込／読出回
路８および入出力回路１０が所定のシーケンスで内部ク
ロック信号ｉｎｔＣＬＫに同期して動作する。すなわ
ち、列選択回路６が、アドレスバッファ２からの内部列
アドレス信号に従ってメモリセルアレイ１のアドレス指
定された列のメモリセルデータを選択して書込／読出回
路８へ与える。書込／読出回路８は、この列選択回路６
を介して与えられた内部読出データを入出力回路１０へ
与える。入出力回路１０は、この与えられた内部読出デ
ータをバッファ処理して、外部データＱとしてクロック
信号に同期して出力する。

【００１１】リードコマンドが与えられてから有効デー
タが出力されるまでに必要とされるクロックサイクル数
は、ＣＡＳレイテンシと呼ばれる。図１４においては、
ＣＡＳレイテンシが２の場合のデータ読出が一例として
示される。したがって、クロックサイクル５における外
部クロック信号ｅｘｔＣＬＫの立上がりにおいて、読出
データＱ１が確定状態とされ、外部のプロセサがこの読
出データＱ１をサンプリングする。

【００１２】同期型半導体記憶装置においては、このリ
ードコマンドと同時に与えられたアドレス信号（列アド
レス信号）を先頭アドレスとして、内部で順次バースト
アドレスと呼ばれるアドレス信号が発生され、クロック
信号に同期して列選択動作が行なわれる。このバースト
アドレスの発生回数は、バースト長と呼ばれるデータに
より決定される。したがって、以降データＱ２、Ｑ３お
よびＱ４がクロックサイクル６、７および８においてそ
れぞれ読出される。図１４においては、したがってバー
スト長は４である。すなわち、バースト長は、１つのリ
ードまたはコマンドが与えられたときに連続して読出ま
たは書込まれるデータの数を示す。

【００１３】クロックサイクル８において、外部クロッ
ク信号ｅｘｔＣＬＫの立上がり時に、ロウアドレススト
ローブ信号／ＲＡＳおよびライトイネーブル信号／ＷＥ
がともにＬレベルに設定され、コラムアドレスストロー
ブ信号／ＣＡＳがＨレベルに設定される。この状態の組
合せは、プリチャージコマンドと呼ばれ、この同期型半
導体記憶装置の内部状態をプリチャージ状態に置くこと
が指定される。このプリチャージコマンドに従って、行
系制御回路１８は、コマンドデコーダ１６からのプリチ
ャージ指示信号に従ってメモリセルアレイ１の選択行を
非選択状態へ移行させ、かつセンスアンプも非活性状態
へ駆動して、次いでビット線イコライズ／プリチャージ
回路により、メモリセルアレイ１の各列を中間電位レベ
ルのプリチャージ電位に復帰させる。

【００１４】行系制御回路１８と列系制御回路２０は互
いに独立に動作している。列系制御回路２０は、リード
コマンドが与えられてから、ＣＡＳレイテンシおよびバ
ースト長期間が経過すると、列選択回路６、書込／読出
回路８および入出力回路１０のすべてをプリチャージ状
態に復帰させる。図１４においては、バースト長データ
の最後のデータＱ４が読出されるクロックサイクル８に
おいてプリチャージコマンドが与えられており、したが
ってこのプリチャージコマンドが与えられると、クロッ
クサイクル８において、同期型半導体記憶装置の内部回
路がプリチャージ状態に復帰する。

【００１５】図１５は、図１３に示す列選択回路６、書
込／読出回路８および入出力回路１０の構成をより詳細
に示す図である。図１５において、メモリセルアレイ１
は、複数のメモリブロック（またはバンク）ＭＢ０〜Ｍ
Ｂｍに分割される。このメモリブロックＭＢ０〜ＭＢｍ
（またはバンク）各々において、ビット線対ＢＬＰ０〜
ＢＬＰｎそれぞれに対応して、センスアンプ（ＳＡ）１
ａ０〜１ａｎが配置される。センスアンプ（ＳＡ）１ａ
０〜１ａｎは、活性化時、対応のビット線対ＢＬＰ０〜
ＢＬＰｎ上のメモリセルデータを検知し増幅しかつラッ
チする。ビット線対ＢＬＰ０〜ＢＬＰｎの各々は、ビッ
ト線ＢＬおよび／ＢＬを含む。ビット線ＢＬおよび／Ｂ
Ｌの一方に、メモリセルデータが読出され、他方は、メ
モリセルデータに対して基準電位を与える。

【００１６】列選択回路６は、列系制御回路２０の制御
の下に活性化され、図示しない経路を介して与えられる
列アドレス信号およびブロックアドレス信号をデコード
し、指定されたブロックにおいて、アドレス指定された
列を選択する列選択信号を発生するコラム／ブロックデ
コーダ６ａと、メモリセルブロックＭＢ０〜ＭＢｎそれ
ぞれに対応して設けられ、コラム／ブロックデコーダ６
ａからの列選択信号に従って対応のメモリブロックのア
ドレス指定された列に対応するビット線対を選択するＩ
Ｏゲート回路６ｂ０〜６ｂｎを含む。このＩＯゲート回
路６ｂ０〜６ｂｎの各々は、コラム／ブロックデコーダ
６ａからの列選択信号ＣＳＬ０〜ＣＳＬｎをゲートに受
けるＩＯゲートＩＧ０〜ＩＧｎを含む。コラム／ブロッ
クデコーダ６ａは、ＩＯゲート回路６ｂ０〜６ｂｎのう
ちブロックアドレス信号によりアドレス指定されたブロ
ックに対してのみ活性状態となる列選択信号を伝達す
る。１つのメモリブロックにおいて、バーストアドレス
に従って順次列が選択されて、バースト長のデータが読
出される。バーストアドレスは、リードコマンドまたは
ライトコマンド印加時の列アドレスを先頭アドレスとし
て順次クロックサイクルごとに内部で更新して発生され
るアドレスである。

【００１７】書込／読出回路８は、メモリブロックＭＢ
０〜ＭＢｍそれぞれに対応して設けられ、コラム／ブロ
ックデコーダ６ａからのブロック指定信号と列系制御回
路２０からのプリアンプイネーブル信号とに従って活性
化されるプリアンプ（ＰＡ）８ａ０〜８ａｍと、プリア
ンプ８ａ０〜８ａｍに対応して設けられ列系制御回路２
０からのブロック選択信号ＢＳ０〜ＢＳｍに従ってプリ
アンプ（ＰＡ）８ａ０〜８ａｍから与えられたデータを
伝達するトライステートインバータバッファ８ｂ０〜８
ｂｍを含む。このブロック選択信号ＢＳ０〜ＢＳｍは、
データ読出時内部クロック信号ｉｎｔＣＬＫに同期して
発生される。プリアンプ（ＰＡ）８ａ０〜８ａｍは、対
応のプリアンプイネーブル信号ＰＡＥ０〜ＰＡＥｍの活
性化時活性化され、対応のメモリブロックのＩＯ回路６
ｂ０〜６ｂｎから読出された内部読出データＤＤＦ０〜
ＤＤＦｎを増幅して入出力回路１０へ伝達する。トライ
ステートインバータバッファ８ｂ０〜８ｂｍは、対応の
ブロック選択信号ＢＳ０〜ＢＳｍが活性状態のとき活性
化され、対応のプリアンプ（ＰＡ）から与えられたデー
タを反転して伝達する。ブロック選択信号ＢＳ（ＢＳ０
〜ＢＳｍ）の非活性化時、トライステートインバータバ
ッファ８ｂ０〜８ｂｍは、出力ハイインピーダンス状態
となる。

【００１８】入出力回路１０は、列系制御回路２０から
与えられる出力データ転送指示信号ＤＯＴおよび／ＤＯ
Ｔに応答して導通し、トライステートインバータバッフ
ァ８ｂ０〜８ｂｍから与えられたデータを伝達するトラ
ンスミッションゲート１０ａと、トランスミッションゲ
ート１０ａの出力信号を反転するインバータ１０ｂと、
インバータ１０ｂの出力信号を反転してインバータ１０
ｂの入力部へ伝達するインバータ１０ｃと、列系制御回
路２０から与えられる出力許可信号ＯＥＭの活性化時活
性化され、インバータ１０ｂから与えられたデータをバ
ッファ処理して装置外部へ出力する出力バッファ１０ｄ
を含む。出力データ転送指示信号ＤＯＴおよび／ＤＯＴ
は、データ読出時、内部クロック信号ｉｎｔＣＬＫに同
期して発生される。出力許可信号ＯＥＭは、データ読出
時、リードコマンドが与えられてから（ＣＡＳレイテン
シ−１）サイクル経過すると活性状態とされ、かつバー
スト長期間その活性状態を維持する。次に、この図１５
に示す回路の動作を、図１６および１７に示すタイミン
グチャートを参照して説明する。

【００１９】まず、図１６を参照して、ＣＡＳレイテン
シが３の場合のデータ読出動作について説明する。クロ
ックサイクル♯０において、既にアクティブコマンドが
与えられており、この同期型半導体記憶装置において
は、アドレス指定された行が選択状態へ駆動され、アド
レス指定されたブロックに含まれるセンスアンプが活性
化されて、この選択ワード線に接続されるメモリセルデ
ータの検知、増幅およびラッチが行なわれている。

【００２０】クロックサイクル♯１において、リードコ
マンドが与えられる。このクロックサイクル♯１の外部
クロック信号ｅｘｔＣＬＫの立上がりに同期して、コラ
ム／ブロックデコーダ６ａからの列選択信号ＣＳＬ（総
称的に示す）が選択状態へ駆動される。これにより、リ
ードコマンドと同時に与えられた列アドレス信号により
アドレス指定された列に対応するメモリセルのデータが
ＩＯゲート回路６ｂ（ゲート回路６ｂ０〜６ｂｎを総称
的に示す）を介して対応のプリアンプ（ＰＡ）８ａ（プ
リアンプ８ａ０〜８ａｍを総称的に示す）へ与えられ
る。このＩＯゲート回路からプリアンプへのデータＤＤ
Ｆの伝達に、ほぼ１クロックサイクルが必要とされてい
る。したがって、クロックサイクル♯１において活性状
態とされた列選択信号ＣＳＬ（０）により読出されたメ
モリセルデータは、クロックサイクル♯２において確定
状態となる。このクロックサイクル♯２において、プリ
アンプが増幅動作を行ない、その増幅データをラッチす
る。

【００２１】このクロックサイクル♯２において、列系
制御回路２０からのブロック選択信号ＢＳ（ＢＳ０〜Ｂ
Ｓｍ）が活性化され、対応のプリアンプから伝達された
データがトライステートインバータバッファ８ｂ（８ｂ
０〜８ｂｍ）により増幅されて入出力回路１０へ与えら
れる。この活性化されたトライステートインバータバッ
ファ８ｂから入出力回路１０にまで、データＤＤが到達
するのにほぼ１クロックサイクル期間必要とされる。し
たがって、このクロックサイクル♯２においてトライス
テートインバータバッファ８ｂにより選択されたメモリ
セルデータは、クロックサイクル♯３において確定状態
となって入出力回路１０へ与えられる。

【００２２】次いで、クロックサイクル♯３において、
出力データ転送指示信号ＤＯＴが列系制御回路２０から
発生される。このデータ出力転送指示信号ＤＯＴも、外
部クロック信号ｅｘｔＣＬＫ（内部クロック信号ｉｎｔ
ＣＬＫ）の立上がりをトリガとして、時間ｔ１の間Ｈレ
ベルの活性状態とされる。これにより、入出力回路１０
において、トランスミッションゲート１０ａが導通し、
トライステートインバータバッファ８ｂから伝達された
データＤＤが出力バッファ１０ｄへ与えられる。出力バ
ッファ１０ｄは、このクロックサイクル♯３から、出力
許可信号ＯＥＭ（列系制御回路２０から与えられる）に
従って活性状態とされており、このトランスミッション
ゲート１０ａにより取込まれたデータをバッファ処理し
て外部データＱとして出力する。このクロックサイクル
♯３において発生された出力データ転送指示信号ＤＯＴ
に従って、クロックサイクル♯４の外部クロック信号ｅ
ｘｔＣＬＫの立上がり時点で、出力データＱは確定状態
となり、外部のプロセサまたはコントローラによりサン
プリングされる。

【００２３】以降、クロックサイクル♯３からクロック
サイクル♯５まで、ブロック選択信号ＢＳが外部クロッ
ク信号ｅｘｔＣＬＫの立上がりをトリガにして発生さ
れ、選択メモリセルデータＤＤＦに従って、データＤＤ
が生成されて入出力回路１０へ伝達される。その伝達さ
れたデータＤＤに従って、以降クロックサイクル♯５、
♯６および♯７において、それぞれ読出データＱが確定
状態となる。ここで、バースト長は４に設定されてい
る。

【００２４】このＣＡＳレイテンシが３の動作時におい
て、外部クロック信号ｅｘｔＣＬＫの最小の１周期は、
以下の説明から１０ｎｓとなる。この同期型半導体記憶
装置におけるコラムアクセス時間（リードコマンドが与
えられてから有効データが出力されるまでの時間）をｔ
ＣＡＣとすると、最小クロックサイクルは、ｔＣＡＣ／
ＣＡＳレイテンシで与えられる。たとえば、今、ｔＣＡ
Ｃ＝３０ｎｓとすると、ＣＡＳレイテンシが３のときの
最小クロックサイクルは、３０ｎｓ／３＝１０ｎｓとな
る。このコラムアクセス時間は、同期型半導体記憶装置
において、センスアンプからのデータ伝達経路の特性に
よりその最小値が予め定められている。したがって、こ
の最小クロックサイクル１０ｎｓの場合、正確なデータ
読出を行なうためには、出力データ転送指示信号ＤＯＴ
がＨレベル（時間幅ｔ１）の間に、内部読出データＤＤ
が確定状態とされている必要がある。したがって、セン
スアンプにラッチされたデータを、この入出力回路１０
に転送するまでに要する時間が、２・クロックサイクル
＋ｔ１＝２０ｎｓ＋ｔ１以内であれば、この出力データ
転送指示信号ＤＯＴに従って、有効データＤＤを入出力
回路１０において取込んで（トランスミッションゲート
１０ａが導通する）正常なデータの読出を行なうことが
できる。ここで、出力データ転送指示信号ＤＯＴの立上
がりと、外部クロック信号ｅｘｔＣＬＫの立上がりの時
間差は無視している。

【００２５】次に、図１７を参照して、ＣＡＳレイテン
シが２の場合の動作について説明する。

【００２６】クロックサイクル♯０においては、既にア
クセスコマンドは与えられており、この同期型半導体記
憶装置の内部は活性状態にあり、アドレス指定されたワ
ード線は選択状態に駆動されており、この選択ワード線
に接続されるメモリセルデータはセンスアンプ（ＳＡ）
によりラッチされている。

【００２７】クロックサイクル♯１において、リードコ
マンドが与えられる。このリードコマンドに従って、ク
ロックサイクル♯１において、列系制御回路２０の制御
の下にコラム／ブロックデコーダ６ａが活性化され、こ
のコラム／ブロックデコーダ６ａからの列選択信号ＣＳ
Ｌが選択状態へ駆動される。ＣＡＳレイテンシが２の場
合、そのクロックサイクルは、後に説明するようにたと
えば１５ｎｓと比較的長い。したがってこの列選択信号
ＣＳＬにより選択されたメモリセルデータは同じクロッ
クサイクル♯１において、対応のプリアンプ（ＰＡ）へ
有効データＤＤＦとして伝達される。

【００２８】ＣＡＳレイテンシが２の場合には、このク
ロックサイクル♯１において、ブロック選択信号ＢＳ
（ＢＳ０〜ＢＳｍのいずれか）が選択状態へ駆動され
る。このときには、当然プリアンプ（ＰＡ）もプリアン
プイネーブル信号ＰＡＥとコラム／ブロックデコーダ６
ａからのブロック指示信号に従って選択状態へ駆動さ
れ、このメモリセルデータＤＤＦを増幅している。この
ブロック選択信号ＢＳが活性状態（Ｈレベル）とされる
と、対応のトライステートインバータバッファ８ｂが活
性化され、選択されたプリアンプからのデータを増幅し
て入出力回路１０へ伝達する。この活性化されたトライ
ステートインバータバッファ８ｂから入出力回路１０ま
でのデータＤＤの到達に、ＣＡＳレイテンシが３の場合
と同様の期間が必要とされるため、クロックサイクル♯
２において入出力回路１０へ与えられるデータＤＤが確
定する。

【００２９】クロックサイクル♯２において、出力デー
タ転送指示信号ＤＯＴが活性状態とされ、入出力回路１
０において、トランスミッションゲート１０ａが導通
し、このデータＤＤを取込み、出力バッファ１０ｄを介
して出力する。したがって、クロックサイクル♯３の外
部クロック信号ｅｘｔＣＬＫの立上がりエッジにおい
て、データＤＱ（Ｑ）は確定状態となる。

【００３０】クロックサイクル♯２からクロックサイク
ル♯４それぞれにおいて、列選択信号ＣＳＬがバースト
アドレスに従って選択状態へ駆動され、次いでこの選択
メモリセルのデータＤＤＦがプリアンプにより増幅され
た後、ブロック選択信号ＢＳ（ＢＳ０〜ＢＳｍ）に従っ
てトライステートインバータバッファ８ｂ（８ｂ０〜８
ｂｍ）を介して入出力回路１０へデータＤＤとして伝達
される。したがって、各クロックサイクル♯２〜♯４に
おいて選択されたメモリセルデータＤＤＦは、クロック
サイクル♯３から♯５において、入出力回路１０に対す
る有効データＤＤとなる。

【００３１】クロックサイクル♯２からクロックサイク
ル♯５それぞれにおいて、出力データ転送指示信号ＤＯ
Ｔが所定期間ｔ１の間活性状態とされている。したがっ
て、この有効データＤＤに従って出力データＱが出力さ
れる。

【００３２】この同期型半導体記憶装置のコラムアクセ
ス時間ｔＣＡＣも、先のＣＡＳレイテンシが３の場合と
同様、３０ｎｓとする。リードコマンドが与えられてか
ら有効データが出力されるまで、２クロックサイクルが
必要とされる。したがって、このＣＡＳレイテンシが２
の場合の最小クロックサイクルは、ｔＣＡＣ／ＣＡＳレ
イテンシより、３０ｎｓ／２＝１５ｎｓとなる。したが
って、センスアンプから入出力回路１０までの内部デー
タＤＤＦおよびＤＤの転送に要する時間が、１クロック
サイクル＋ｔ１＝１５ｎｓ＋ｔ１以内であれば、入出力
回路１０に含まれるトランスミッションゲート１０ａが
正常データを取込んで、正常にデータの読出を行なうこ
とができる。

【００３３】

【発明が解決しようとする課題】図１８（Ａ）は、この
出力データ転送指示信号ＤＯＴを発生する部分の構成を
示す図である。この図１８（Ａ）に示す出力データ転送
指示信号発生部は、図１５に示す列系制御回路２０に含
まれる。図１８（Ａ）において、出力データ転送指示信
号発生部は、内部クロック信号ｉｎｔＣＬＫを所定時間
遅延しかつ反転する奇数段（５段）の縦続接続されるイ
ンバータ２０ａ、２０ｂ、２０ｃ、２０ｄおよび２０ｅ
と、インバータ２０ｅの出力信号と内部クロック信号ｉ
ｎｔＣＬＫとクロックイネーブル信号ＥＮＡを受けるＮ
ＡＮＤ回路２０ｆと、ＮＡＮＤ回路２０ｆの出力信号を
反転するインバータ２０ｇを含む。インバータ２０ｇか
ら、出力データ転送指示信号ＤＯＴが出力される。

【００３４】クロックイネーブル信号ＥＮＡは、この出
力データ転送指示信号ＤＯＴを発生する期間を決定する
信号であり、バースト長データとＣＡＳレイテンシデー
タとに従って生成される。ＣＡＳレイテンシのクロック
サイクルよりも１クロックサイクル前のサイクルからバ
ースト長で決定されるクロックサイクル期間活性状態と
される。

【００３５】次にこの図１８（Ａ）の出力データ転送指
示信号発生部の動作を図１８（Ｂ）に示す動作波形図を
参照して説明する。図１８（Ｂ）においては、クロック
イネーブル信号ＥＮＡは、Ｈレベルの活性状態に設定さ
れている場合の動作が示される。

【００３６】内部クロック信号ｉｎｔＣＬＫがＬレベル
のときには、ＮＡＮＤ回路２０ｆの出力信号はＨレベル
であり、インバータ２０ｇからの出力データ転送指示信
号ＤＯＴはＬレベルである。

【００３７】内部クロック信号ｉｎｔＣＬＫがＨレベル
に立上がると、このときまだインバータ２０ｅの出力信
号はＨレベルにあるため、ＮＡＮＤ回路２０ｆの出力信
号がＬレベルに立下がり、応じてインバータ２０ｇが出
力する出力データ転送指示信号ＤＯＴがＨレベルに立上
がる。インバータ２０ａ〜２０ｅの有する遅延時間が経
過すると、インバータ２０ｅの出力信号がＬレベルに立
下がり、応じてＮＡＮＤ回路２０ｆの出力信号がＨレベ
ルに立上がる。これにより、インバータ２０ｇからの出
力データ転送指示信号ＤＯＴがＬレベルに立下がる。

【００３８】この出力データ転送指示信号発生部の構成
は、内部クロック信号ｉｎｔＣＬＫの立上がりに同期し
て所定の時間幅を有するワンショットのパルス信号を発
生するワンショットパルス発生回路である。この出力デ
ータ転送指示信号ＤＯＴのパルス幅（Ｈレベル期間）
は、インバータ２０ａ〜２０ｅの有する遅延時間により
決定される。内部クロック信号ｉｎｔＣＬＫ（または外
部クロック信号ｅｘｔＣＬＫ）の立上がりに同期してこ
の出力データ転送指示信号ＤＯＴを所定時間のみＨレベ
ルの活性状態とすることにより、出力データ取込タイミ
ングを確実に設定することができ、またこの内部クロッ
ク信号ｉｎｔＣＬＫのノイズに起因して立下がりタイミ
ングが異なり、次のデータの取込が行なわれるのを防止
し、確実に正常データの取込およびラッチを行なう。

【００３９】図１９は、入出力回路１０へ与えられるデ
ータＤＤとこの出力データ転送指示信号ＤＯＴとの関係
を示す図である。リードコマンドがクロックサイクル♯
１において与えられると、このクロックサイクル♯１か
ら、センスアンプから入出力回路へのデータ転送が始ま
る。ＣＡＳレイテンシが３の場合には、クロックサイク
ル♯３において入出力回路１０へ与えられるデータＤＤ
が確定状態となる。このデータＤＤは、出力データ転送
指示信号ＤＯＴがＨレベルのときに、入出力回路１０に
含まれるトランスミッションゲート１０ａを介して転送
されてインバータで構成されるラッチによりラッチされ
る。したがって、このＣＡＳレイテンシが３の場合に、
データＤＤは、２クロックサイクル＋ｔ１の経過前に確
定状態となることが必要とされる。時刻Ｔ０（２クロッ
クサイクル＋ｔ１経過時点、ただし、ＣＡＳレイテンシ
が３のときの最小クロックサイクルは２０ｎｓとしてい
る）よりも後に、データＤＤが確定状態とされると、こ
の確定状態のデータはこのクロックサイクル♯３で取込
むことはできない。

【００４０】一方、ＣＡＳレイテンシが２の場合、クロ
ックサイクル♯２において、出力データ転送指示信号Ｄ
ＯＴが立上がる。この場合には、図１９において、一点
鎖線で示すように、データＤＤは、出力データ転送指示
信号ＤＯＴが立下がる時刻Ｔ１よりも先に確定状態とさ
れている必要がある。したがって、ＣＡＳレイテンシが
２の場合、センスアンプでラッチされたデータを入出力
回路へ転送するまでの時間は、１５ｎｓ＋ｔ１とする必
要がある。ここで、ＣＡＳレイテンシが２の場合の、最
小クロックサイクルは１５ｎｓとしている。

【００４１】図１９（Ａ）に示すように、出力データ転
送指示信号ＤＯＴがワンショットパルス発生回路から発
生されている。この出力データ転送指示信号ＤＯＴのパ
ルス幅ｔ１は、ＣＡＳレイテンシの値に関係せず、一定
である。したがって、同じ同期型半導体記憶装置内にお
いて、センスアンプにラッチされたデータを同じ経路を
介して入出力回路へ転送する動作を行なう場合、ＣＡＳ
レイテンシが２の場合、ＣＡＳレイテンシが３の場合よ
りも、より高速でデータ転送を行なう必要がある。すな
わち、ＣＡＳレイテンシが２の場合のセンスアンプにラ
ッチされたデータを入出力回路に転送するまでの時間に
対する条件が、極めて厳しくなるという問題が生じる。

【００４２】またこのようなＣＡＳレイテンシが２の場
合、この出力データ転送指示信号に対しどの程度マージ
ンをもって、有効データが転送されているかのテストを
行なう必要があるが、この場合、単に外部のクロック信
号ｅｘｔＣＬＫの動作周波数を変更して正常データの読
出が行なわれるかをみることができるだけであり、正確
にこの出力データ転送指示信号に対してデータ読出マー
ジンを判定することはできない。

【００４３】また、データ読出に限らず、動作モードに
応じて内部動作条件が変化する場合、最適なパルス幅の
クロック信号で内部回路を正確に動作させることができ
ない。

【００４４】それゆえ、この発明の目的は、ＣＡＳレイ
テンシの値にかかわらず、余裕をもって正常データの読
出を行なうことのできる同期型半導体記憶装置を提供す
ることである。

【００４５】この発明の他の目的は、出力データ転送指
示信号に対しどの程度のマージンをもってデータ読出を
行なっているかを容易に判定することのできる同期型半
導体記憶装置を提供することである。

【００４６】この発明のさらに他の目的は、動作環境に
かかわらず、正常にデータ読出を行なうことができる同
期型半導体記憶装置を提供することである。

【００４７】

【課題を解決するための手段】請求項１に係る同期型半
導体記憶装置は、外部クロック信号から内部クロック信
号を生成する内部クロック生成手段と、この内部クロッ
ク生成手段に結合され、複数の動作モードのうちの１つ
の動作モードを特定する動作モード特定信号に従って、
内部クロック信号のパルス幅を設定するパルス幅設定手
段を備える。

【００４８】請求項２に係る同期型半導体記憶装置は、
請求項１の装置がさらに、内部クロック信号の第１の端
縁に応答して内部データを取込みかつ内部クロック信号
の第２の端縁に応答して取込んだ内部データをラッチす
るラッチ回路を含み、活性化時この内部データを装置外
部へ出力する出力回路を含む。パルス幅設定手段は、こ
の内部クロック信号の第１の端縁から第２の端縁までの
期間を動作モード特定信号に従って設定する手段を含
む。

【００４９】請求項３に係る同期型半導体記憶装置は、
請求項１または２の装置における複数の動作モードは、
データ読出指示が与えられてから有効データが装置外部
に出力されるのに要する外部クロック信号のサイクル数
を示すレイテンシである。

【００５０】請求項４に係る同期型半導体記憶装置は、
請求項３の装置におけるパルス幅設定手段が、レイテン
シの第１のレイテンシが指定されたとき、この第１のレ
イテンシよりも長い第２のレイテンシが指定されたとき
よりも内部クロック信号のパルス幅を長くする手段を含
む。

【００５１】請求項５に係る同期型半導体記憶装置は、
請求項１の装置において、内部クロック信号はデータ読
出を指示する読出指示が与えられると動作するデータ読
出に関連する回路部分へ与えられる。

【００５２】請求項６に係る同期型半導体記憶装置は、
請求項３または４の装置が、メモリサイクル開始指示に
応答して内部クロック信号を有効としかつメモリサイク
ル終了指示に応答してレイテンシ経過後この内部クロッ
ク信号の発生を停止させる手段をさらに備える。

【００５３】請求項７に係る同期型半導体記憶装置は、
請求項１の装置における動作モード特定信号は、テスト
動作モード指定信号である。

【００５４】動作モードに応じて内部クロック信号のパ
ルス幅を調整することにより最適パルス幅のクロック信
号に従って内部回路を動作させることができる。

【００５５】ＣＡＳレイテンシが異なっても、入出力回
路での内部データ取込期間を調整することができ、内部
データ取込を余裕をもって行なうことができ、正確なデ
ータ読出を行なうことができる。

【００５６】また、テスト動作モード時に、内部クロッ
ク信号のパルス幅を調整すれば、所定のパルス幅の内部
クロック信号に対するデータ取込のマージンを測定する
ことができ、同期型半導体記憶装置の実力を正確に判定
することができる。

【００５７】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
う同期型半導体記憶装置の要部の構成を示す図である。
図１においては、出力データ転送指示信号ＤＯＴを発生
する部分の構成のみを示す。他の構成は図１３および図
１５に示すものと同じである。図１において、出力デー
タ転送指示信号発生部は、内部クロック信号ｉｎｔＣＬ
Ｋを遅延時間Ｔｄ１遅延する遅延回路２０ｐと、モード
指示信号ＭＯＤＥ１の活性化時作動状態となり、遅延回
路２０ｐからの信号を反転して出力するトライステート
インバータバッファ２０ｑと、内部クロック信号ｉｎｔ
ＣＬＫを遅延時間Ｔｄ２遅延する遅延回路２０ｒと、モ
ード指示信号ＭＯＤＥ２の活性化時作動状態となり、遅
延回路２０ｒの出力信号を反転して出力するトライステ
ートインバータバッファ２０ｓと、クロックイネーブル
信号ＥＮＡと内部クロック信号ｉｎｔＣＬＫとトライス
テートインバータバッファ２０ｑおよび２０ｓの一方の
出力信号とを受ける３入力ＮＡＮＤ回路２０ｆと、ＮＡ
ＮＤ回路２０ｆの出力信号を反転して出力データ転送指
示信号ＤＯＴを出力するインバータ２０ｇを含む。

【００５８】トライステートインバータバッファ２０ｑ
および２０ｓは、非活性化時出力ハイインピーダンス状
態となる。遅延回路２０ｒの有する遅延時間Ｔｄ２は、
遅延回路２０ｐの有する遅延時間Ｔｄ１よりも長い。次
に、この図１に示す出力データ転送指示信号発生部の動
作を図２に示す波形図を参照して説明する。

【００５９】動作モード指示信号ＭＯＤＥ１およびＭＯ
ＤＥ２の一方が活性状態とされ、他方は非活性状態とさ
れる。動作モード指示信号ＭＯＤＥ１が活性状態とされ
た場合、トライステートインバータバッファ２０ｑがイ
ンバータとして動作し、トライステートインバータバッ
ファ２０ｓは出力ハイインピーダンス状態に設定され
る。この状態においては、出力データ転送指示信号ＤＯ
Ｔは、内部クロックｉｎｔＣＬＫの立上がりに同期し
て、遅延回路２０ｐが有する遅延時間Ｔｄ１の間Ｈレベ
ルとなる。ここで、クロックイネーブル信号ＥＮＡは活
性状態のＨレベルであると仮定している。

【００６０】一方、動作モード指示信号ＭＯＤＥ２が活
性状態とされると、この出力データ転送指示信号ＤＯＴ
は、内部クロック信号ｉｎｔＣＬＫの立上がりに同期し
て遅延回路２０ｒの有する遅延時間Ｔｄ２の間Ｈレベル
となる。したがって、この動作モード指示信号ＭＯＤＥ
１およびＭＯＤＥ２をＣＡＳレイテンシに合わせて設定
することにより、出力データ転送指示信号ＤＯＴのパル
ス幅を最適な値に設定することができ、以下に説明する
ように、入出力回路において正確なデータの取込を行な
うことができる。

【００６１】図３は、データ読出時における、入出力回
路へ与えられるデータＤＤと出力データ転送指示信号Ｄ
ＯＴのタイミング関係を示す波形図である。図３に示す
データ読出経路は、図１５に示すデータ読出経路と同じ
である。また、図３においては、ＣＡＳレイテンシが２
に設定されている場合の動作が示される。クロックサイ
クル０においてリードコマンドが与えられる。ＣＡＳレ
イテンシが２の場合、次のクロックサイクル１におい
て、選択されたメモリセル（センスアンプ）のデータが
伝達される。出力データ転送指示信号ＤＯＴは、内部ク
ロック信号ｉｎｔＣＬＫの立上がりに同期して所定の時
間Ｈレベルとなる。この出力データ転送指示信号ＤＯＴ
がＨレベルの期間の間に、データＤＤの取込が行なわれ
る。動作モード指示信号ＭＯＤＥ１の活性状態のとき
に、この出力データ転送指示信号ＤＯＴの立下がりタイ
ミングがデータＤＤが確定状態となるよりも早い場合に
は、入出力回路はデータの取込を各クロックサイクルに
おいて行なうことができない。したがって、この動作モ
ード指示信号ＭＯＤＥ１が設定され、出力データ転送指
示信号ＤＯＴが有効データＤＤが転送される前に非活性
状態とされる場合、クロックサイクル１において伝達さ
れたデータ（０）は、次のクロックサイクル２において
取込まれてラッチされる。したがってこの場合、有効デ
ータは、クロックサイクル２において外部へ出力される
ことになる。この動作条件では、ＣＡＳレイテンシが３
となり、ＣＡＳレイテンシが２の条件でデータの読出を
行なうことができない。

【００６２】この動作モード指示信号ＭＯＤＥ１の活性
条件下では正確にデータが読出されないとき、動作モー
ド指示信号ＭＯＤＥ２を活性状態とする。この条件下で
は、出力データ転送指示信号ＤＯＴのパルス幅は広くな
り（Ｔｄ２）、有効データＤＤが到達したとき、この出
力データ転送指示信号ＤＯＴはまだＨレベルにあり、有
効データを入出力回路１０に取込むことができる。した
がって各クロックサイクルにおいて、有効データを入出
力回路１０に取込みかつラッチして出力バッファ１０ｂ
を介して出力することができ、ＣＡＳレイテンシが２の
条件下でも、正確にデータの読出を行なうことができ
る。したがって、動作状況に合わせてこの出力データ転
送指示信号のパルス幅を設定することにより、正確なデ
ータの読出を行なうことが可能となり、信頼性の高い同
期型半導体記憶装置を実現することができる。

【００６３】図４は、動作モード指示信号発生部の構成
を概略的に示す図である。図４において、動作モード指
示信号発生部は、外部端子ＥＴａおよびＥＴｂに与えら
れたデータを格納するためのレジスタ３０ａおよび３０
ｂと、レジスタ３０ａの格納データを反転するインバー
タ３０ｃと、レジスタ３０ｂに格納されたデータを反転
するインバータ３０ｄと、コマンドデコーダから与えら
れる動作モード設定サイクル指示に応答して活性化さ
れ、動作モード設定指示信号ＭＳＴを活性状態へ駆動す
るモード設定制御回路３２を含む。

【００６４】レジスタ３０ａおよびインバータ３０ｃか
ら、動作モード指示信号ＭＯＤＥ１および／ＭＯＤＥ１
が出力される。レジスタ３０ｂおよびインバータ３０ｄ
から動作モード指示信号ＭＯＤＥ２および／ＭＯＤＥ２
がそれぞれ出力される。レジスタ３０ａおよび３０ｂ
は、このモード設定制御回路３２からの動作モード設定
指示信号の活性化時外部端子ＥＴａおよびＥＴｂに与え
られた信号を取込み、ラッチする。この動作モード設定
指示信号ＭＳＴの非活性化時、レジスタ３０ａおよび３
０ｂは、その格納データをラッチする。外部端子ＥＴａ
およびＥＴｂは、データ入力端子であってもよく、また
アドレス信号入力端子であってもよい。

【００６５】図５は、この動作モード指示信号の設定を
行なうための外部制御信号のタイミング関係を示す図で
ある。図５において、外部クロック信号ｅｘｔＣＬＫの
立上がりエッジにおいて、ロウアドレスストローブ信号
／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、お
よびライトイネーブル信号／ＷＥをすべてＬレベルに設
定し、かつアドレス信号ＡＤの特定のビットを所定の値
に設定する。この条件により、動作モード指示信号設定
サイクルが指定され、コマンドデコーダからの動作モー
ド設定サイクル指示に従ってモード設定制御回路３２が
所定の時間幅を有する動作モード設定指示信号ＭＳＴを
活性状態へ駆動する。モード設定制御回路３２の構成
は、単なるワンショットパルス発生回路であればよい。

【００６６】［変更例］図６は、動作モード指示信号発
生部の変更例の構成を概略的に示す図である。図６にお
いて、動作モード指示信号発生部は、コマンドデコーダ
からのコマンドレジスタセット指示に応答して活性化さ
れ、外部端子ＥＴｃおよびＥＴｄに与えられたデータを
格納するコマンドレジスタ３５と、コマンドレジスタ３
５に格納されたデータをデコードして、ＣＡＳレイテン
シ指示信号ＬＴ２、ＬＴ３、…を出力するデコーダ３６
を含む。ＣＡＳレイテンシ指示信号ＬＴ２は、活性化
時、ＣＡＳレイテンシが２であることを示し、ＣＡＳレ
イテンシ指示信号ＬＴ３は、活性化時、ＣＡＳレイテン
シが３であることを示す。

【００６７】コマンドレジスタ３５は、外部端子ＥＴｃ
およびＥＴｄそれぞれに対応して設けられ、対応の外部
端子からのデータを取込みラッチするコマンドレジスタ
回路３５ａおよび３５ｂを含む。デコーダ３６を用いて
いるのは、ＣＡＳレイテンシが、１、２、３、４などの
値に設定することができるためであり、２ビットのＣＡ
Ｓレイテンシ指示情報をデコードすることにより、この
ＣＡＳレイテンシ指示のために必要とされるコマンドレ
ジスタ回路の数を低減する。

【００６８】このコマンドレジスタ３５およびデコーダ
３６は、通常の同期型半導体記憶装置に設けられてお
り、コマンドレジスタセットモードは、図５に示すタイ
ミング条件により設定される。このＣＡＳレイテンシ指
示信号ＬＴ２を、動作モード指示信号ＭＯＤＥ２として
用い、ＣＡＳレイテンシ指示信号ＬＴ３は、動作モード
指示信号ＭＯＤＥ３として用いる。ＣＡＳレイテンシ指
示信号を動作モード指示信号として用いることにより、
動作モード指示信号発生部が不要となり、装置占有面積
の増加を抑制することができる。

【００６９】以上のように、この発明の実施の形態１に
従えば、ＣＡＳレイテンシ情報に従って、出力データ転
送指示信号のパルス幅を調整するように構成したため、
ＣＡＳレイテンシの値にかかわらず、出力データ転送指
示信号ＤＯＴのパルス幅を最適値に設定することにで
き、正確なデータ読出を行なうことができる。

【００７０】［実施の形態２］図７は、この発明の実施
の形態２における同期型半導体記憶装置のテスト動作を
示すフロー図である。この実施の形態２においては、こ
の図１に示す出力データ転送指示信号発生部が用いられ
る。ＣＡＳレイテンシの値にかかわらず、通常動作モー
ドにおいては、動作モード指示信号ＭＯＤＥ２が活性状
態とされ、動作モード指示信号ＭＯＤＥ１は非活性状態
とされる。したがって、図１の遅延回路２０ｒの有する
遅延時間により、出力データ転送指示信号のパルス幅が
決定される。次にこの発明の実施の形態２について、図
７を参照して説明する。

【００７１】まず、テストモード指示が与えられるか否
かを判定する（ステップＳ１）。このテストモード指示
は、先の図５に示すタイミング関係で、アドレス信号Ａ
Ｄの特定のビットを所定の値に設定することにより指定
される。テストモードが指定されると、動作モード指示
信号ＭＯＤＥ１を活性化し、動作モード指示信号ＭＯＤ
Ｅ２を非活性化する（ステップＳ２）。これにより、出
力データ転送指示信号ＤＯＴのパルス幅は、通常動作モ
ード時よりも短くなる。

【００７２】この状態において、同期型半導体記憶装置
に対しテストデータの書込を行なった後、この書込まれ
たデータを読出す（ステップＳ４）。このテストデータ
読出時においては、通常動作モード時よりもパルス幅の
短い出力データ転送指示信号が用いられる。

【００７３】次いで、この読出したデータを期待値デー
タ（書込んだテストデータ）と比較し、その論理が一致
しているか否かの判定が行なわれる（ステップＳ６）。
読出したデータが期待値データと一致している場合には
正確な読出が行なわれており、この出力データ転送指示
信号ＤＯＴのパルス幅は十分なマージンを有していると
判定される（ステップＳ８）。一方、読出データが期待
値データと一致していない場合には、正確なデータの取
込みおよびラッチが入出力回路において行なわれていな
いと判定され、この出力データ転送指示信号のマージン
が不良であると判定される（ステップＳ１０）。

【００７４】この一連のテスト動作により、通常動作時
において用いられる出力データ転送指示信号ＤＯＴのパ
ルス幅が、十分なマージンを持っているか否かを容易に
識別することができる。また、通常のテスト動作時にお
いて、不良が発生したとき、その不良原因が、この出力
データ転送指示信号のマージン不良であるか否かを容易
に識別することができる。

【００７５】なお、上述の実施の形態２の説明におい
て、ＣＡＳレイテンシにかかわらず、この出力データ転
送指示信号のパルス幅は一定として説明が行なわれてい
る。しかしながら、この実施の形態１と実施の形態２と
を組合せて用いられてもよい。すなわち、出力データ転
送指示信号ＤＯＴのパルス幅は、ＣＡＳレイテンシに応
じて設定し、各パルス幅ごとに、所定のマージン分短い
遅延回路を設け、マージン測定用のパルス発生部を設け
る。これにより、各ＣＡＳレイテンシに対して、正確に
必要とされるマージンが存在しているか否かを識別する
ことができる。

【００７６】以上のように、この発明の実施の形態２に
従えば、テスト動作モード時に、出力データ転送指示信
号のパルス幅を調整するように構成したため、容易にこ
の出力データ転送指示信号のパルス幅のマージンを識別
することができ、マージン不良判定を容易に行なうこと
ができるとともに、同期型半導体記憶装置の信頼性を改
善することができる。

【００７７】［実施の形態３］図８は、図１３に示す列
選択回路、読出回路および入出力回路の動作を制御する
列系制御回路の構成を概略的に示す図である。図８にお
いて、列系制御回路２０は、コマンドデコーダ１６から
の読出動作指示信号に応答して所定の幅を有するワンシ
ョットのパルス信号を発生するワンショットパルス発生
回路１２０と、このワンショットパルス発生回路１２０
からのワンショットに応答して起動され、内部クロック
信号ｉｎｔＣＬＫに従ってレイテンシ期間をカウントす
るレイテンシカウンタ１２２と、このレイテンシカウン
タ１２２のカウントアップ信号に応答して起動されて、
内部クロック信号ｉｎｔＣＬＫに従ってバースト長期間
をカウントするバースト長カウンタ１２３と、ワンショ
ットパルス発生回路１２０からのワンショットパルスに
応答して起動され、かつバースト長カウンタ１２３から
の所定の出力に応答して非活性化されて、活性化の間列
選択に関連する動作を行なう列選択制御回路１２４と、
レイテンシカウンタ１２２からの所定の出力信号に応答
して起動され、かつバースト長カウンタ１２３の所定の
出力信号に応答して非活性化され、活性化時、ブロック
選択信号ＢＳの発生を制御する読出制御回路１２６と、
レイテンシカウンタ１２２のカウントアップ信号に応答
して活性化されかつバースト長カウンタ１２３のカウン
トアップ信号に応答して非活性化され、活性化時、出力
許可信号ＯＥＭおよび出力データ転送指示信号ＤＯＴを
発生する出力制御回路１２８を含む。

【００７８】列選択制御回路１２４は、図１５に示すコ
ラム／ブロックデコーダおよびプリアンプの活性化を制
御するタイミングを与える。この列選択制御回路１２４
の制御の下に、コラム／ブロックデコーダが外部クロッ
ク信号に同期してデコード動作を行ない、またプリアン
プがブロック指示信号に従って内部クロック信号に同期
して活性化される。

【００７９】読出制御回路１２６は、このプリアンプに
より増幅されたデータを伝達するブロック選択信号ＢＳ
の発生を制御する。この読出制御回路１２６から内部ク
ロック信号ｉｎｔＣＬＫに同期してブロック選択信号Ｂ
Ｓが出力される。このブロック選択信号がまたメモリブ
ロックを選択する場合（トライステートインバータバッ
ファが各プリアンプに対応して設けられている場合）、
読出制御回路１２６はこのメモリブロック指定信号に従
ってトライステートバッファの活性化を内部クロック信
号に同期して行なう。

【００８０】出力制御回路１２８は、レイテンシカウン
タ１２２のカウントアップ信号に応答してセットされか
つバースト長カウンタ１２３のカウントアップ信号に応
答してリセットされるセット／リセットフリップフロッ
プ１２８ａと、このセット／リセットフリップフロップ
１２８ａからのクロックイネーブル信号ＥＮＡと内部ク
ロック信号ｉｎｔＣＬＫに従って出力データ転送指示信
号ＤＯＴを出力する出力データ転送指示信号発生回路１
２８ｂを含む。セット／リセットフリップフロップ１２
８ａは、またクロックイネーブル信号ＥＮＡと同期した
出力許可信号ＯＥＭを出力する。次に、この図８に示す
列系制御回路２０の活性化タイミングを、図１０に示す
タイミングチャート図を参照して説明する。

【００８１】図１０において、クロックサイクル０にお
いてリードコマンドが与えられる。列選択制御回路１２
４は、このリードコマンドに従って、クロックサイクル
０においてワンショットパルス発生回路１２０からのワ
ンショットパルスに応答して活性状態とされる。この活
性状態の期間は、バースト長カウンタ１２３の所定の出
力により決定される。この列選択制御回路１２４へは、
バースト長カウンタ１２３に読出動作指示信号が与えら
れてからバースト長期間活性状態とされる信号が与えら
れる。

【００８２】ここで、レイテンシカウンタ１２２および
バースト長カウンタ１２３は、シフトレジスタで構成さ
れており、このワンショットパルス発生回路１２０から
のワンショットパルスをレイテンシカウンタ１２２が内
部クロック信号ｉｎｔＣＬＫに同期して転送し、またバ
ースト長カウンタ１２３は、このレイテンシカウンタ１
２２からのカウントアップ信号を内部クロック信号ｉｎ
ｔＣＬＫに同期して伝達している。したがって、これら
のレイテンシカウンタ１２２およびバースト長カウンタ
１２３の所定のレジスタ段の出力を選択することにより
必要とされる活性化信号を取出すことができる。レイテ
ンシカウンタ１２２のカウントアップ信号はレイテンシ
が指定するクロックサイクルよりも前のクロックサイク
ルで活性状態とされる。したがって、図９において示す
ように列選択制御回路１２４は、リードコマンドが与え
られたクロックサイクル０からバースト長期間が経過す
るクロックサイクル３の間活性状態とされ、クロックサ
イクル４において、非活性状態とされる。

【００８３】読出制御回路１２６は、レイテンシカウン
タ１２２により、その活性化開始タイミングが決定さ
れ、バースト長カウンタ１２３により、その非活性化開
始タイミングが決定される。この読出制御回路１２６
は、ＣＡＳレイテンシが規定するクロックサイクルより
も２クロックサイクル前のサイクルにおいて活性化され
る。したがってＣＡＳレイテンシが２の場合には、読出
制御回路１２６は、リードコマンドが与えられたクロッ
クサイクル０において活性化され、ＣＡＳレイテンシが
３の場合には、クロックサイクル１において読出制御回
路１２６が活性化される。

【００８４】この読出制御回路１２６は、バースト長デ
ータの最終データが出力されるクロックサイクルにおい
て非活性化される。したがってバースト長カウンタ１２
３の最終カウントアップ信号よりも１段前の出力信号を
選択して読出制御回路１２６へ与える。すなわち、ＣＡ
Ｓレイテンシが２の場合には、読出制御回路１２６は、
クロックサイクル０からクロックサイクル３の間活性状
態となり、クロックサイクル４において非活性状態へ復
帰する。一方、ＣＡＳレイテンシが３の場合には、読出
制御回路１２６は、クロックサイクル１において活性化
され、クロックサイクル４まで活性状態を維持し、クロ
ックサイクル５において非活性化される。

【００８５】出力制御回路１２８に対しては、このレイ
テンシカウンタ１２２およびバースト長カウンタ１２３
のそれぞれのカウントアップ信号に従って活性および非
活性が行なわれる。クロックイネーブル信号ＥＮＡおよ
び出力許可信号ＯＥＭは、ＣＡＳレイテンシが２のと
き、クロックサイクル１において活性化され、クロック
サイクル４まで活性状態を維持し、クロックサイクル５
において非活性状態となる。ＣＡＳレイテンシが３の場
合には、これらの信号ＥＮＡおよびＯＥＭは、クロック
サイクル２からクロックサイクル５まで活性状態を維持
し、クロックサイクル６において非活性化される。

【００８６】この列系制御回路２０においては、すべて
内部クロック信号ｉｎｔＣＬＫに同期して動作してい
る。すなわち、内部の制御信号の活性化タイミングは、
内部クロック信号ｉｎｔＣＬＫの立上がりをトリガとし
て決定されている。ここで、列選択制御回路１２４、読
出制御回路１２６におけるセンスアンプから入出力回路
へのデータ転送に関連する部分においても、内部クロッ
ク信号ｉｎｔＣＬＫに同期して内部制御信号を発生して
いる。したがって、この転送動作時において、先に図１
において示したものと同様のワンショットパルス発生回
路を利用すれば、正確なデータ転送を行なうことがで
き、また動作状況に合わせて正確なデータの転送および
ラッチを行なうことができる。

【００８７】図１０は、この発明の実施の形態３に従う
内部クロック発生部の構成を概略的に示す図である。図
１０において、行系制御回路１８は、コマンドデコーダ
１６からのアクティブ動作指示信号φａｃの活性化に応
答してセットされかつプリチャージ動作指示信号φｐｒ
の活性化に応答してリセットされるセット／リセットフ
リップフロップ１８ａを含む。このセット／リセットフ
リップフロップ１８ａから、行系回路活性化信号ＡＣＴ
が出力される。この行系回路活性化信号ＡＣＴが活性状
態の間、所定のシーケンスでビット線プリチャージ／イ
コライズの停止、ワード線の選択、およびセンスアンプ
の活性化が行なわれる。アクティブ動作指示信号φａｃ
は、ワンショットパルスの形でアクティブコマンドが与
えられたときに活性状態とされ、プリチャージ動作指示
信号φｐｒは、プリチャージコマンドが与えられたとき
にワンショットパルスの形で活性化される。

【００８８】内部クロック発生部は、プリチャージ動作
指示信号φｐｒをＣＡＳレイテンシが指定するクロック
サイクル期間遅延するレイテンシカウンタ２２０ａと、
行系回路活性化信号ＡＣＴの活性化に応答してセットさ
れ、かつレイテンシカウンタ２２０ａの出力信号の活性
化に応答してリセットされるセット／リセットフリップ
フロップ２２０ｂを含む。このセット／リセットフリッ
プフロップ２２０ｂから、クロックイネーブル信号ＥＮ
ＣＬＫが出力される。

【００８９】内部クロック発生部は、さらに、内部クロ
ック信号ｉｎｔＣＬＫを所定時間遅延する遅延回路２２
２ａと、動作モード指示信号ＭＯＤＥａの活性化時作動
状態とされて、遅延回路２２２ａの出力信号を反転する
トライステートインバータバッファ２２２ｂと、内部ク
ロック信号ｉｎｔＣＬＫを所定時間遅延する遅延回路２
２４ａと、動作モード指示信号ＭＯＤＥｂの活性化時作
動状態とされ、遅延回路２２４ａの出力信号を反転する
トライステートインバータバッファ２２４ｂと、クロッ
クイネーブル信号ＥＮＣＬＫと内部クロック信号ｉｎｔ
ＣＬＫとトライステートインバータバッファ２２２ｂお
よび２２４ｂの一方の出力信号とを受ける３入力ＮＡＮ
Ｄ回路２２６と、ＮＡＮＤ回路２２６の出力信号を反転
して内部クロック信号φＣＬＫを出力するインバータ２
２８を含む。この内部クロック信号φＣＬＫは、図８に
おいて、出力データ転送指示信号発生回路（ＤＯＴ）を
除く列系制御部へ与えられる。このとき、レイテンシカ
ウンタ、バースト長カウンタ、列選択制御回路および読
出制御回路において、内部クロック信号のパルス幅が臨
界的（クリティカル）な意味を有する回路部分へこの内
部クロック信号φＣＬＫが与えられるように構成されて
もよい。

【００９０】次に、この図１０に示す内部クロック発生
部の動作を図１１に示すタイミングチャート図を参照し
て説明する。

【００９１】クロックサイクル０においてアクティブコ
マンドが与えられると、アクティブ動作指示信号φａｃ
が所定期間Ｈレベルの活性状態になり、行系制御回路１
８に含まれるセット／リセットフリップフロップ１８ａ
がセットされ、行系回路活性化信号ＡＣＴが活性状態の
Ｈレベルに立上がる。この行系回路活性化指示信号ＡＣ
Ｔの活性化に応答してセット／リセットフリップフロッ
プ２２０ｂがセットされ、クロックイネーブル信号ＥＮ
ＣＬＫが同様Ｈレベルに立上がる。動作モード指示信号
ＭＯＤＥａおよびＭＯＤＥｂの一方が活性状態に設定さ
れ、他方が非活性状態に設定されている。したがって、
このクロックイネーブル信号ＥＮＣＬＫがＨレベルの活
性状態となると、内部クロック信号ｉｎｔＣＬＫの立上
がりに同期して、遅延回路２２２ａまたは２２４ａの有
する遅延時間のパルス幅を有する内部クロック信号φＣ
ＬＫが出力される。

【００９２】クロックサイクル１〜５において、リード
コマンドまたはライトコマンドが与えられ、データの読
出または書込が行なわれる。この書込／読出において
は、内部クロック信号φＣＬＫに同期して列系制御回路
が動作し、動作モードに応じた最適なパルス幅を有する
内部クロック信号に従って正確なデータの転送／書込を
行なうことができる。

【００９３】クロックサイクル６においてプリチャージ
コマンドが与えられ、プリチャージ動作指示信号φｐｒ
が所定期間Ｈレベルの活性状態となる。このプリチャー
ジ動作指示信号φｐｒの活性化に応答して、セット／リ
セットフリップフロップ１８ａがリセットされ、行系回
路活性化指示信号ＡＣＴがＬレベルの非活性状態とな
る。この信号ＡＣＴの非活性化に応答して、行系制御回
路は、行選択動作を停止し、選択ワード線の非選択状態
への駆動、センスアンプの非活性化およびビット線のプ
リチャージ／イコライズ動作を順次所定のシーケンスで
実行する。レイテンシカウンタ２２０ａの出力信号はこ
のクロックサイクル６においてはまだ活性状態とはなっ
ていない。したがってクロックイネーブル信号ＥＮＣＬ
Ｋは活性状態を維持している。したがって、この間内部
クロック信号φＣＬＫに同期して、データの読出を読出
回路および出力回路を介して行なうことができる。

【００９４】ＣＡＳレイテンシが２の場合、このレイテ
ンシカウンタ２２０ａからの出力信号がクロックサイク
ル８においてＨレベルに立上がり、応じてセット／リセ
ットフリップフロップ２２０ｂがリセットされ、クロッ
クイネーブル信号ＥＮＣＬＫが非活性状態のＬレベルに
立下がる。それにより、内部クロック信号φＣＬＫの発
生が停止される。このクロックサイクル８においては、
既に必要なデータの読出が完了している（ＣＡＳレイテ
ンシが２であり、プリチャージコマンドが与えられてか
らクロックサイクル６および７においてバースト長デー
タの残りのデータは読出されている。

【００９５】図１０に示すように、内部クロック発生部
において、動作モードに応じて内部クロック信号φＣＬ
Ｋのパルス幅を調整することにより、データの書込／読
出に関連する回路部分において、データ転送が厳しい条
件下に置かれる臨界的な経路においても、クロック信号
φＣＬＫのパルス幅を調整することにより、余裕をもっ
てデータの転送を行なうことができる。

【００９６】［変更例］図１２は、この発明の実施の形
態３の変更例の構成を示す図である。図１２において、
出力データ転送指示信号発生回路は、クロックイネーブ
ル信号ＥＮＣＬＫと内部クロック信号φＣＬＫと出力許
可信号ＯＥＭを受けるＡＮＤ回路２３０を含む。このＡ
ＮＤ回路２３０は、図８に示す出力データ転送指示信号
発生回路１２８ｂに代えて用いられる。この図１２に示
す構成においては、内部クロック信号φＣＬＫのパルス
幅は動作モードに応じて調整されている。したがって、
列系制御回路２０における内部クロック信号φＣＬＫ
を、すべて動作モードに応じて共通に調整することによ
り、内部クロック発生部の構成部品数を低減し、回路占
有面積を低減する。この場合においても、データ転送お
よび読出のためのクロックパルス幅は、動作モードに応
じて最適値に設定することができ、正確なデータ転送を
行なうことができる。

【００９７】なお、構成部品数が増加するものの、図８
に示す列選択制御回路、読出制御回路および出力制御回
路それぞれに対して、パルス幅が調整可能な内部クロッ
ク信号を発生する回路が設けられてもよい。

【００９８】この実施の形態３においても、動作モード
指示信号をテストモード指示信号とすれば、実施の形態
２と同様、データ伝達経路における内部クロック信号に
対するマージンを測定することができる。内部クロック
信号φＣＬＫは、行選択回路活性化指示信号ＡＣＴの活
性化期間とＣＡＳレイテンシ期間の和の間発生するよう
に構成したため、必要な期間のみ内部クロック信号φＣ
ＬＫを発生して列系制御回路へ与えることができ、この
内部クロック信号φＣＬＫに従って動作する回路の消費
電力を低減することができる。

【００９９】以上のように、この発明の実施の形態３に
従えば、回路が動作する必要のある期間のみ内部クロッ
ク信号を発生し、かつこの内部クロック信号のパルス幅
を、動作モードに応じて変更するように構成しているた
め、消費電力を低減することができかつ正確なデータ転
送動作を行なうことができる。

【０１００】［他の適用例］上述の説明においては、１
ビットずつ順次１つのメモリブロックにおいて連続的に
データが選択されて読出されるように説明している。し
かしながら、複数のメモリブロックにおいて同時に列が
選択状態とされ、順次プリアンプを活性化してメモリセ
ルデータが各ブロックから順次読出されるように構成し
てもよい。

【０１０１】また、１つの列選択動作で２ビットのメモ
リセルデータをラッチし、順次内部クロック信号に従っ
て伝達する「２ビットプリフェッチ」方式の同期型半導
体記憶装置であってもよい。

【０１０２】また、同期型半導体記憶装置としては、外
部クロック信号に同期してデータの入出力を行なう半導
体記憶装置であればよく、読出時の内部データ転送が内
部クロック信号に同期して行なわれる構成を有している
半導体記憶装置であればよい。

【０１０３】

【発明の効果】以上のように、この発明に従えば、動作
状況に応じて最適なパルス幅を有する内部クロック信号
を生成することができ、正確なデータの転送、特に正確
なデータの読出を行なうことができる。

【０１０４】請求項１に係る発明に従えば、動作モード
に従って内部クロック生成手段の出力する内部クロック
信号のパルス幅を設定しているため、動作状況に応じた
最適なパルス幅を有する内部クロック信号を生成するこ
とができる。

【０１０５】請求項２に係る発明に従えば、出力回路が
与えられた内部データを取込む期間を決定する内部クロ
ック信号の幅を動作モード特定信号に従って設定してお
り、正確に動作モードに応じて内部データを出力回路に
取込んでラッチすることができる。

【０１０６】請求項３に係る発明に従えば、複数の動作
モードとして、レイテンシを用いており、ＣＡＳレイテ
ンシに従って最適なパルス幅を有する内部クロック信号
を生成して内部読出データを転送することができ、ＣＡ
Ｓレイテンシの値にかかわらず正確なデータの読出を行
なうことができる。

【０１０７】請求項４に係る発明に従えば、ＣＡＳレイ
テンシが短くなると、内部クロック信号のパルス幅を長
くするように構成しているため、データ転送が厳しくな
るＣＡＳレイテンシが短いときに、最適なパルス幅を有
する内部クロック信号を生成することができ、正確なデ
ータ転送を行なうことができる。

【０１０８】請求項５に係る発明に従えば、この内部ク
ロック信号は、データ読出を有する読出指示に関連して
動作する回路部分に与えられており、また読出時におい
て、最適なパルス幅を有する内部クロック信号に従って
読出のためのデータ転送を行なうことができ、動作状況
にかかわらず、正確なデータの読出を行なうことができ
る。

【０１０９】請求項６に係る発明に従えば、内部クロッ
ク信号は、クロックサイクル開始指示が与えられてか
ら、この終了指示からさらにレイテンシ経過後発生を停
止しており、必要な期間のみ内部クロック信号を生成す
ることができ、消費電流を低減することができる。

【０１１０】請求項７に係る発明に従えば、特定動作モ
ード信号はテスト動作モード指示信号であり、テスト動
作時に、内部クロック信号のパルス幅を外部から調整す
ることができ、内部クロック信号に対する内部回路のマ
ージンを正確に測定することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う出力データ転
送指示信号発生回路の構成を概略的に示す図である。

【図２】 図１に示す回路の動作を示す信号波形図であ
る。

【図３】 図１に示す読出動作転送指示信号発生回路を
用いたときのデータ読出動作を示す波形図である。

【図４】 図１に示す動作モード指示信号発生部の構成
を概略的に示す図である。

【図５】 図４に示すモード設定指示を与える外部制御
信号のタイミングを示す図である。

【図６】 図１に示す動作モード指示信号発生部の他の
構成例を示す図である。

【図７】 この発明の実施の形態２における同期型半導
体記憶装置の動作を示すフロー図である。

【図８】 この発明の実施の形態３における内部制御信
号発生部の構成を概略的に示す図である。

【図９】 図８に示す回路の動作を示すタイミングチャ
ート図である。

【図１０】 この発明の実施の形態３に従う内部クロッ
ク発生回路の構成を概略的に示す図である。

【図１１】 図１０に示す内部クロック発生回路の動作
を示すタイミングチャート図である。

【図１２】 この発明の実施の形態３における内部クロ
ック発生回路を用いた出力データ転送指示信号発生回路
の構成を概略的に示す図である。

【図１３】 従来の同期型半導体記憶装置の全体の構成
を概略的に示す図である。

【図１４】 図１３に示す同期型半導体記憶装置の動作
を示すタイミングチャート図である。

【図１５】 従来の同期型半導体記憶装置のデータ読出
部の構成を概略的に示す図である。

【図１６】 図１５に示すデータ読出部の動作を示すタ
イミングチャート図である。

【図１７】 図１５に示すデータ読出部の動作を示すタ
イミングチャート図である。

【図１８】 （Ａ）は、従来の出力データ転送指示信号
発生回路の構成を示し、（Ｂ）は、その動作を示す波形
図である。

【図１９】 従来の同期型半導体記憶装置の問題点を説
明するための図である。

【符号の説明】

１ メモリセルアレイ、２ アドレスバッファ、４ 行
選択回路、６ 列選択回路、８ 書込／読出回路、１０
入出力回路、１２ クロック入力バッファ、１４ 入
力バッファ、１６ コマンドデコーダ、１８ 行系制御
回路、２０ 列系制御回路、２０ｐ，２０ｒ 遅延回
路、２０ｑ，２０ｓ トライステートインバータバッフ
ァ、２０ｆ ＮＡＮＤ回路、２０ｇ インバータ、３０
ａ，３０ｂレジスタ回路、３２ モード設定制御回路、
３５ コマンドレジスタ、３６デコーダ、１２２ レイ
テンシカウンタ、１２３ バースト長カウンタ、１２４
列選択制御回路、１２６ 読出制御回路、１２８ 出力
制御回路、１２８ａセット／リセットフリップフロッ
プ、１２８ｂ 出力データ転送指示信号発生回路、１８
ａ セット／リセットフリップフロップ、２２０ａ レ
イテンシカウンタ、２２０ｂ セット／リセットフリッ
プフロップ、２２２ａ，２２４ａ 遅延回路、２２２
ｂ，２２４ｂ トライステートインバータバッファ、２
２６ ＮＡＮＤ回路、２２８ インバータ、２３０ Ａ
ＮＤ回路。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数の動作モードで動作可能でありかつ
   外部から与えられる所定の幅を有する外部クロック信号
   に同期してデータの入出力を行なう同期型半導体記憶装
   置であって、 前記外部クロック信号から内部クロック信号を生成する
   内部クロック生成手段、および前記内部クロック生成手
   段に結合され、前記複数の動作モードのうちの１つの動
   作モードを特定する動作モード特定信号に従って、前記
   内部クロック信号のパルス幅を設定するパルス幅設定手
   段を備える、同期型半導体記憶装置。
2. 【請求項２】 前記内部クロック信号の第１の端縁に応
   答して内部データを取込みかつ前記内部クロック信号の
   第２の端縁に応答して取込んだ内部データをラッチする
   ラッチ回路を含み、活性化時前記内部データを装置外部
   へ出力するための出力回路をさらに含み、 前記パルス幅設定手段は、前記内部クロック信号の前記
   第１の端縁から前記第２の端縁までの期間を前記動作モ
   ード特定信号に従って設定する手段を含む、請求項１記
   載の同期型半導体記憶装置。
3. 【請求項３】 前記複数の動作モードは、データ読出指
   示が与えられてから有効データが装置外部に出力される
   のに要する前記外部クロック信号のサイクル数を示すレ
   イテンシである、請求項１または２記載の同期型半導体
   記憶装置。
4. 【請求項４】 前記パルス幅設定手段は、前記レイテン
   シの第１のレイテンシが指定されたとき、前記第１のレ
   イテンシよりも長い第２のレイテンシが指定されたとき
   よりも前記パルス幅を長くする手段を含む、請求項３記
   載の同期型半導体記憶装置。
5. 【請求項５】 前記内部クロック信号は、データ読出を
   指示する読出指示が与えられると動作するデータ読出に
   関連する回路部へ与えられる、請求項１記載の同期型半
   導体記憶装置。
6. 【請求項６】 メモリサイクル開始指示に応答して前記
   内部クロック信号を有効としかつメモリサイクル終了指
   示に応答して前記レイテンシ経過後前記内部クロック信
   号の発生を停止させる手段をさらに備える、請求項３ま
   たは４記載の同期型半導体記憶装置。
7. 【請求項７】 前記動作モード特定信号はテスト動作モ
   ード指定信号である、請求項１記載の同期型半導体記憶
   装置。