JPH10207773A - バス接続装置 - Google Patents
バス接続装置Info
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- JPH10207773A JPH10207773A JP9012648A JP1264897A JPH10207773A JP H10207773 A JPH10207773 A JP H10207773A JP 9012648 A JP9012648 A JP 9012648A JP 1264897 A JP1264897 A JP 1264897A JP H10207773 A JPH10207773 A JP H10207773A
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- 230000004044 response Effects 0.000 claims 4
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000010365 information processing Effects 0.000 description 2
Landscapes
- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 入出力キャッシュメモリから利用頻度の高い
データが追い出されないようにして、システムバスのト
ラフィックを軽減させ、システムの性能向上を図る。 【解決手段】 バス接続装置１００は、処理装置２００
と主記憶装置３００とを接続するシステムバス４００
と、入出力制御装置５００を接続する入出力バス７００
との間を接続する。バス接続装置１００は、入出力キャ
ッシュメモリ１３０と、リードバッファ１１０を有す
る。リードバッファ１１０は、入出力キャッシュメモリ
１３０の読出しミスヒットの際に、システムバス４００
からのデータを保持する。
データが追い出されないようにして、システムバスのト
ラフィックを軽減させ、システムの性能向上を図る。 【解決手段】 バス接続装置１００は、処理装置２００
と主記憶装置３００とを接続するシステムバス４００
と、入出力制御装置５００を接続する入出力バス７００
との間を接続する。バス接続装置１００は、入出力キャ
ッシュメモリ１３０と、リードバッファ１１０を有す
る。リードバッファ１１０は、入出力キャッシュメモリ
１３０の読出しミスヒットの際に、システムバス４００
からのデータを保持する。
Description
【０００１】
【発明の属する技術分野】本発明は、バス接続装置に関
し、特に入出力キャッシュメモリを含むバス接続装置に
関する。
し、特に入出力キャッシュメモリを含むバス接続装置に
関する。
【０００２】
【従来の技術】一般にプロセッサは同一もしくはその近
辺のアドレスに繰り返しアクセスすることから、一度ア
クセスされたデータをキャッシュメモリに保持しておく
ことにより高速化を図ることができることが知られてい
る。システムバスと入出力バスとを接続する従来のバス
接続装置においても、入出力用のキャッシュメモリを設
け、主記憶装置上のデータのコピーを一時的に格納して
いる。
辺のアドレスに繰り返しアクセスすることから、一度ア
クセスされたデータをキャッシュメモリに保持しておく
ことにより高速化を図ることができることが知られてい
る。システムバスと入出力バスとを接続する従来のバス
接続装置においても、入出力用のキャッシュメモリを設
け、主記憶装置上のデータのコピーを一時的に格納して
いる。
【０００３】従来の入出力キャッシュメモリは、プロセ
ッサのためのキャッシュメモリと同様の構成を採用して
いる。そして、この入出力キャッシュメモリでは入出力
バス側からの要求に係るデータを保持していない場合に
主記憶からデータを転送する、いわゆるオンデマンドリ
プレース方式を採用している。
ッサのためのキャッシュメモリと同様の構成を採用して
いる。そして、この入出力キャッシュメモリでは入出力
バス側からの要求に係るデータを保持していない場合に
主記憶からデータを転送する、いわゆるオンデマンドリ
プレース方式を採用している。
【０００４】
【発明が解決しようとする課題】上述の従来技術では、
要求に係るデータを保持していない場合には主記憶装置
上の内容を入出力キャッシュメモリに転送している。し
かし、入出力データは連続的なデータを取り扱うことが
ほとんどであり、しかも同一データが繰り返しアクセス
されることはプロセッサの場合よりも少ない。従って、
プロセッサと同様のポリシーで入出力キャッシュメモリ
の内容を更新していくと、利用頻度が低いデータによっ
て利用頻度が高いデータが追い出され易くなり、システ
ムバスのトラフィックを増大させ、システムの性能向上
を阻害するという問題があった。
要求に係るデータを保持していない場合には主記憶装置
上の内容を入出力キャッシュメモリに転送している。し
かし、入出力データは連続的なデータを取り扱うことが
ほとんどであり、しかも同一データが繰り返しアクセス
されることはプロセッサの場合よりも少ない。従って、
プロセッサと同様のポリシーで入出力キャッシュメモリ
の内容を更新していくと、利用頻度が低いデータによっ
て利用頻度が高いデータが追い出され易くなり、システ
ムバスのトラフィックを増大させ、システムの性能向上
を阻害するという問題があった。
【０００５】本発明の目的は、入出力データの性質を利
用し、必要なデータの追い出しが発生し難い入出力キャ
ッシュメモリを含むバス接続装置を提供することにあ
る。
用し、必要なデータの追い出しが発生し難い入出力キャ
ッシュメモリを含むバス接続装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に本発明の入出力キャッシュメモリは、主記憶装置と入
出力装置との間に接続される入出力キャッシュメモリで
あって、前記入出力装置からの読出しに対してミスヒッ
トが発生した場合には前記入出力キャッシュメモリの内
容を更新せずに前記主記憶装置からのデータを入出力装
置に転送する。
に本発明の入出力キャッシュメモリは、主記憶装置と入
出力装置との間に接続される入出力キャッシュメモリで
あって、前記入出力装置からの読出しに対してミスヒッ
トが発生した場合には前記入出力キャッシュメモリの内
容を更新せずに前記主記憶装置からのデータを入出力装
置に転送する。
【０００７】また、本発明の他の入出力キャッシュメモ
リは、前記入出力装置からの読出しに対してミスヒット
が発生した場合に前記主記憶装置からのデータを保持す
るリードバッファをさらに含む。
リは、前記入出力装置からの読出しに対してミスヒット
が発生した場合に前記主記憶装置からのデータを保持す
るリードバッファをさらに含む。
【０００８】また、本発明のバス接続装置は、主記憶装
置へ接続されるシステムバスと入出力装置へ接続される
入出力バスとを接続するバス接続装置であって、前記主
記憶装置の内容の一部を保持し前記入出力装置からの読
出しに対してミスヒットが発生した場合には保持してい
る内容を更新せずに前記主記憶装置からのデータを入出
力装置に転送する入出力キャッシュメモリを含む。
置へ接続されるシステムバスと入出力装置へ接続される
入出力バスとを接続するバス接続装置であって、前記主
記憶装置の内容の一部を保持し前記入出力装置からの読
出しに対してミスヒットが発生した場合には保持してい
る内容を更新せずに前記主記憶装置からのデータを入出
力装置に転送する入出力キャッシュメモリを含む。
【０００９】また、本発明の他のバス接続装置は、前記
入出力装置からの読出しに対して前記入出力キャッシュ
メモリでミスヒットが発生した場合に前記主記憶装置か
らのデータを保持するリードバッファをさらに含む。
入出力装置からの読出しに対して前記入出力キャッシュ
メモリでミスヒットが発生した場合に前記主記憶装置か
らのデータを保持するリードバッファをさらに含む。
【００１０】また、本発明の他のバス接続装置は、前記
入出力キャッシュメモリは前記入出力装置からの書込み
に対してミスヒットが発生した場合には保持している内
容を更新した上で前記入出力装置からの書込みデータを
書き込む。
入出力キャッシュメモリは前記入出力装置からの書込み
に対してミスヒットが発生した場合には保持している内
容を更新した上で前記入出力装置からの書込みデータを
書き込む。
【００１１】また、本発明の他のバス接続装置において
は、前記リードバッファは、前記主記憶装置からのデー
タを保持する少なくとも１つのデータレジスタと、この
データレジスタに保持されたデータに対応するアドレス
を保持する少なくとも一つのアドレスレジスタと、読出
し要求に係るアドレスが前記アドレスレジスタに保持さ
れているか否かを判定する判定回路と、この判定回路の
結果に応じて前記データレジスタの内容を選択するセレ
クタとを含む。
は、前記リードバッファは、前記主記憶装置からのデー
タを保持する少なくとも１つのデータレジスタと、この
データレジスタに保持されたデータに対応するアドレス
を保持する少なくとも一つのアドレスレジスタと、読出
し要求に係るアドレスが前記アドレスレジスタに保持さ
れているか否かを判定する判定回路と、この判定回路の
結果に応じて前記データレジスタの内容を選択するセレ
クタとを含む。
【００１２】
【発明の実施の形態】次に本発明のバス接続装置の実施
の形態について図面を参照して詳細に説明する。
の形態について図面を参照して詳細に説明する。
【００１３】図１を参照すると、本発明のバス接続装置
１００は、情報処理システムにおいて、処理装置２００
と主記憶装置３００とを接続するシステムバス４００
と、入出力制御装置５００を接続する入出力バス７００
との間を接続する。処理装置２００はシステムバス４０
０上に少なくとも一つ存在する。また、入出力制御装置
５００は各入出力バスにそれぞれ少なくとも一つ存在す
る。入出力制御装置５００にはそれぞれ入出力装置６０
０が接続される。
１００は、情報処理システムにおいて、処理装置２００
と主記憶装置３００とを接続するシステムバス４００
と、入出力制御装置５００を接続する入出力バス７００
との間を接続する。処理装置２００はシステムバス４０
０上に少なくとも一つ存在する。また、入出力制御装置
５００は各入出力バスにそれぞれ少なくとも一つ存在す
る。入出力制御装置５００にはそれぞれ入出力装置６０
０が接続される。
【００１４】処理装置２００は各種演算等の処理を行
う。主記憶装置３００は、処理に必要なデータを格納し
ている。入出力装置６００は、例えば磁気ディスク装置
や磁気テープ装置等であり、大容量のデータを格納す
る。入出力制御装置５００は入出力装置６００のアダプ
タの役割をし、入出力バス７００と入出力装置６００と
のインタフェースを行う。そして、この入出力制御装置
５００は、入出力バス７００からバス接続装置１００及
びシステムバス４００を経由して、主記憶装置３００へ
のアクセスを要求する。
う。主記憶装置３００は、処理に必要なデータを格納し
ている。入出力装置６００は、例えば磁気ディスク装置
や磁気テープ装置等であり、大容量のデータを格納す
る。入出力制御装置５００は入出力装置６００のアダプ
タの役割をし、入出力バス７００と入出力装置６００と
のインタフェースを行う。そして、この入出力制御装置
５００は、入出力バス７００からバス接続装置１００及
びシステムバス４００を経由して、主記憶装置３００へ
のアクセスを要求する。
【００１５】図２を参照すると、バス接続装置１００
は、入出力キャッシュ１３０と、本願発明の特徴である
リードバッファ１１０と、マルチプレクサ１２０とを含
んでいる。入出力キャッシュメモリ１３０は、主記憶装
置３００のデータの一部を保持する。リードバッファ１
１０は、入出力キャッシュメモリ１３０と同様に主記憶
装置３００のデータの一部を保持するが、容量は入出力
キャッシュメモリ１３０よりも小容量である。また、マ
ルチプレクサ１２０は、入出力キャッシュメモリ１３０
への入力として、システムバス４００からのデータ及び
リードバッファ１１０からのデータのいずれかを選択す
る。
は、入出力キャッシュ１３０と、本願発明の特徴である
リードバッファ１１０と、マルチプレクサ１２０とを含
んでいる。入出力キャッシュメモリ１３０は、主記憶装
置３００のデータの一部を保持する。リードバッファ１
１０は、入出力キャッシュメモリ１３０と同様に主記憶
装置３００のデータの一部を保持するが、容量は入出力
キャッシュメモリ１３０よりも小容量である。また、マ
ルチプレクサ１２０は、入出力キャッシュメモリ１３０
への入力として、システムバス４００からのデータ及び
リードバッファ１１０からのデータのいずれかを選択す
る。
【００１６】図３を参照すると、リードバッファ１１０
は、少なくとも一組のデータレジスタ１１１及びアドレ
スレジスタ１１２を有し、主記憶装置３００上のデータ
及びそれに対応するアドレスを保持する。これらデータ
及びアドレスは信号線１０１及び１０２を介してそれぞ
れ入力される。
は、少なくとも一組のデータレジスタ１１１及びアドレ
スレジスタ１１２を有し、主記憶装置３００上のデータ
及びそれに対応するアドレスを保持する。これらデータ
及びアドレスは信号線１０１及び１０２を介してそれぞ
れ入力される。
【００１７】また、リードバッファ１１０は、アドレス
レジスタ１１２に保持されたアドレスと信号線１０２を
介してアクセスされたアドレスとを比較する比較器１１
３を少なくとも一つ有し、この比較器１１３が複数存在
する場合にはさらに論理和回路１１４を有する。
レジスタ１１２に保持されたアドレスと信号線１０２を
介してアクセスされたアドレスとを比較する比較器１１
３を少なくとも一つ有し、この比較器１１３が複数存在
する場合にはさらに論理和回路１１４を有する。
【００１８】セレクタ１１５は、比較器１１３による比
較結果に基づいて、データレジスタ１１１の内容の一つ
を選択する。すなわち、信号線１０２によりアクセスさ
れたアドレスと一致するアドレスを保持するアドレスレ
ジスタ１１２があった場合に、そのアドレスレジスタ１
１２に対応するデータレジスタ１１１の内容が信号線１
０３に出力される。
較結果に基づいて、データレジスタ１１１の内容の一つ
を選択する。すなわち、信号線１０２によりアクセスさ
れたアドレスと一致するアドレスを保持するアドレスレ
ジスタ１１２があった場合に、そのアドレスレジスタ１
１２に対応するデータレジスタ１１１の内容が信号線１
０３に出力される。
【００１９】コントローラ１４０は、信号線１０４の比
較結果を受け取り、後述するようなバス制御装置１００
内の各部の制御を行う。
較結果を受け取り、後述するようなバス制御装置１００
内の各部の制御を行う。
【００２０】システムバス４００からのアドレス線４０
１は入出力キャッシュメモリ１３０に接続されている。
また、システムバス４００からのデータ線４０２はリー
ドバッファ１１０に接続されている。入出力バス７００
からのアドレス線７０１は入出力キャッシュメモリ１３
０及びリードバッファ１１０に接続され、データ線７０
２は入出力キャッシュメモリ１３０に接続されている。
１は入出力キャッシュメモリ１３０に接続されている。
また、システムバス４００からのデータ線４０２はリー
ドバッファ１１０に接続されている。入出力バス７００
からのアドレス線７０１は入出力キャッシュメモリ１３
０及びリードバッファ１１０に接続され、データ線７０
２は入出力キャッシュメモリ１３０に接続されている。
【００２１】マルチプレクサ１２０は、システムバス４
００からのデータ線４０２及び入出力バス７００のデー
タ線７０２のいずれかを入出力キャッシュメモリ１３０
のデータポートに接続する。
００からのデータ線４０２及び入出力バス７００のデー
タ線７０２のいずれかを入出力キャッシュメモリ１３０
のデータポートに接続する。
【００２２】入出力キャッシュメモリ１３０は、一般的
なプロセッサ用キャッシュメモリと同様な構成を有する
ものとし、ストアイン（ライトバックともいう）方式に
より動作する。
なプロセッサ用キャッシュメモリと同様な構成を有する
ものとし、ストアイン（ライトバックともいう）方式に
より動作する。
【００２３】データレジスタ１１１及びアドレスレジス
タ１１２は、上位の側から、すなわち信号線１０１及び
１０２からデータ及びアドレスが入力され、新たな入力
がある度に下方へシフトしていく。従って、許容量以上
のデータを保持するためには、最も古くから保持されて
いたデータ及びアドレスが追い出されることとなる。こ
のような構成は先入れ先出し（ＦＩＦＯ）バッファと呼
ばれる。なお、ここでは説明の都合上、ＦＩＦＯにより
管理されるバッファを前提としたが、本願発明はこれに
限定されるものではなく、他のＬＲＵ方式等により管理
してもよい。
タ１１２は、上位の側から、すなわち信号線１０１及び
１０２からデータ及びアドレスが入力され、新たな入力
がある度に下方へシフトしていく。従って、許容量以上
のデータを保持するためには、最も古くから保持されて
いたデータ及びアドレスが追い出されることとなる。こ
のような構成は先入れ先出し（ＦＩＦＯ）バッファと呼
ばれる。なお、ここでは説明の都合上、ＦＩＦＯにより
管理されるバッファを前提としたが、本願発明はこれに
限定されるものではなく、他のＬＲＵ方式等により管理
してもよい。
【００２４】また、データレジスタ１１１及びアドレス
レジスタ１１２の組の数は、入出力キャッシュメモリ１
３０のエントリ数よりも少ない数で足りるが、入出力バ
ス７００に接続する入出力制御装置５００の数以上であ
ることが望ましい。
レジスタ１１２の組の数は、入出力キャッシュメモリ１
３０のエントリ数よりも少ない数で足りるが、入出力バ
ス７００に接続する入出力制御装置５００の数以上であ
ることが望ましい。
【００２５】次に本発明のバス接続装置の実施の形態に
おける動作について説明する。
おける動作について説明する。
【００２６】入出力制御装置５００から入出力バス７０
０に主記憶装置３００へのアクセス要求が出力される
と、要求されたデータがバス接続装置１００内の入出力
キャッシュメモリ１３０又はリードバッファ１１０に存
在するかが調べられる。リードバッファ１１０において
は、比較器１１３を使用することによって、対応するア
ドレスが存在するか否かがチェックされる。
０に主記憶装置３００へのアクセス要求が出力される
と、要求されたデータがバス接続装置１００内の入出力
キャッシュメモリ１３０又はリードバッファ１１０に存
在するかが調べられる。リードバッファ１１０において
は、比較器１１３を使用することによって、対応するア
ドレスが存在するか否かがチェックされる。
【００２７】図４を参照すると、入出力制御装置５００
からのアクセス要求が読出し要求であった場合には、バ
ス接続装置１００内に要求に係るデータが存在するか否
かが判断され（ステップＳ７０１）、存在しない場合に
は主記憶装置３００から所望のデータを読み出す（ステ
ップＳ７０２）。ここで、処理装置２００がキャッシュ
メモリを有している場合にはこのキャッシュメモリから
データを読み出すようにしてもよい。
からのアクセス要求が読出し要求であった場合には、バ
ス接続装置１００内に要求に係るデータが存在するか否
かが判断され（ステップＳ７０１）、存在しない場合に
は主記憶装置３００から所望のデータを読み出す（ステ
ップＳ７０２）。ここで、処理装置２００がキャッシュ
メモリを有している場合にはこのキャッシュメモリから
データを読み出すようにしてもよい。
【００２８】主記憶装置３００から読み出されたデータ
はアドレスとともにリードバッファ１１０に保持される
（ステップＳ７０３）。そして、そのデータは要求を出
した入出力制御装置５００に返送される（ステップＳ７
０５）。但し、この場合、主記憶装置３００から読み出
されたデータは、入出力キャッシュメモリ１３０には保
持されない。
はアドレスとともにリードバッファ１１０に保持される
（ステップＳ７０３）。そして、そのデータは要求を出
した入出力制御装置５００に返送される（ステップＳ７
０５）。但し、この場合、主記憶装置３００から読み出
されたデータは、入出力キャッシュメモリ１３０には保
持されない。
【００２９】もし、ステップＳ７０１において、バス接
続装置１００内に要求に係るデータが存在すると判断さ
れた場合には、バス接続装置１００内の入出力キャッシ
ュメモリ１３０又はリードバッファ１１０から該当デー
タが読み出され（ステップＳ７０４）、入出力制御装置
５００に返送される（ステップＳ７０５）。
続装置１００内に要求に係るデータが存在すると判断さ
れた場合には、バス接続装置１００内の入出力キャッシ
ュメモリ１３０又はリードバッファ１１０から該当デー
タが読み出され（ステップＳ７０４）、入出力制御装置
５００に返送される（ステップＳ７０５）。
【００３０】図５を参照すると、入出力制御装置５００
からのアクセス要求が書込み要求であった場合には、入
出力キャッシュメモリ１３０内に要求に係るデータが存
在するか否かが判断され（ステップＳ８０１）、存在す
る場合にはさらにそのエントリの状態が判断される（ス
テップＳ８１０）。ここで、本実施の形態では、入出力
キャッシュメモリの各エントリの状態として、「無
効（”Ｉ”）」、「主記憶装置と一致し、かつ、他の入
出力キャッシュメモリと共有（”ＣＳ”）」及び「主記
憶装置と一致せず、かつ、他の入出力キャッシュメモリ
には保持されていない（”ＤＥ”）」の何れかの状態を
とるものとする。
からのアクセス要求が書込み要求であった場合には、入
出力キャッシュメモリ１３０内に要求に係るデータが存
在するか否かが判断され（ステップＳ８０１）、存在す
る場合にはさらにそのエントリの状態が判断される（ス
テップＳ８１０）。ここで、本実施の形態では、入出力
キャッシュメモリの各エントリの状態として、「無
効（”Ｉ”）」、「主記憶装置と一致し、かつ、他の入
出力キャッシュメモリと共有（”ＣＳ”）」及び「主記
憶装置と一致せず、かつ、他の入出力キャッシュメモリ
には保持されていない（”ＤＥ”）」の何れかの状態を
とるものとする。
【００３１】ステップＳ８１０において、状態が”Ｄ
Ｅ”であると判断された場合には、書込みデータをその
ままその（自分の）入出力キャッシュメモリに書き込む
（ステップＳ８１５）。一方、状態が”ＣＳ”であると
判断された場合には、他の入出力キャッシュメモリの該
当エントリを無効化する（ステップＳ８２１）。そし
て、他の入出力キャッシュメモリの無効化が完了した
後、書込みデータを自分の入出力キャッシュメモリに書
き込む（ステップＳ８２５）。この場合、該エントリの
状態は”ＣＳ”から”ＤＥ”に修正される（ステップＳ
８２６）。
Ｅ”であると判断された場合には、書込みデータをその
ままその（自分の）入出力キャッシュメモリに書き込む
（ステップＳ８１５）。一方、状態が”ＣＳ”であると
判断された場合には、他の入出力キャッシュメモリの該
当エントリを無効化する（ステップＳ８２１）。そし
て、他の入出力キャッシュメモリの無効化が完了した
後、書込みデータを自分の入出力キャッシュメモリに書
き込む（ステップＳ８２５）。この場合、該エントリの
状態は”ＣＳ”から”ＤＥ”に修正される（ステップＳ
８２６）。
【００３２】ステップＳ８０１において、入出力キャッ
シュメモリ１３０内に要求に係るデータが存在しないと
判断された場合には、さらにリードバッファ１１０に要
求に係るデータが存在するか否かが判断される（ステッ
プＳ８３０）。リードバッファ１１０に存在すると判断
された場合には、他の入出力キャッシュメモリの該当エ
ントリを無効化する（ステップＳ８３１）。一方、リー
ドバッファ１１０に存在しないと判断された場合には、
主記憶装置３００から対応するデータを含むブロックを
読み出す（ステップＳ８４１）。これにより、リードバ
ッファ１１０に存在する場合にはそのデータを、存在し
ない場合には主記憶装置３００からのデータを使用する
ことにより、入出力キャッシュメモリ１１０内のエント
リをリプレースする（ステップＳ８３４）。すなわち、
入出力キャッシュメモリ１１０内に空きエントリを作
り、そのエントリに上記データを保持する。但し、リプ
レースにおいて選択されたエントリの状態が”ＤＥ”で
あった場合には（ステップＳ８３２）、リプレースに先
立って、保持されていたデータを主記憶装置２００に掃
き出す必要がある（ステップＳ８３３）。
シュメモリ１３０内に要求に係るデータが存在しないと
判断された場合には、さらにリードバッファ１１０に要
求に係るデータが存在するか否かが判断される（ステッ
プＳ８３０）。リードバッファ１１０に存在すると判断
された場合には、他の入出力キャッシュメモリの該当エ
ントリを無効化する（ステップＳ８３１）。一方、リー
ドバッファ１１０に存在しないと判断された場合には、
主記憶装置３００から対応するデータを含むブロックを
読み出す（ステップＳ８４１）。これにより、リードバ
ッファ１１０に存在する場合にはそのデータを、存在し
ない場合には主記憶装置３００からのデータを使用する
ことにより、入出力キャッシュメモリ１１０内のエント
リをリプレースする（ステップＳ８３４）。すなわち、
入出力キャッシュメモリ１１０内に空きエントリを作
り、そのエントリに上記データを保持する。但し、リプ
レースにおいて選択されたエントリの状態が”ＤＥ”で
あった場合には（ステップＳ８３２）、リプレースに先
立って、保持されていたデータを主記憶装置２００に掃
き出す必要がある（ステップＳ８３３）。
【００３３】リプレース完了後、そのリプレースされた
エントリに書込みデータが書き込まれる（ステップＳ８
３５）。この場合、該エントリの状態は”ＤＥ”に修正
される（ステップＳ８３６）。
エントリに書込みデータが書き込まれる（ステップＳ８
３５）。この場合、該エントリの状態は”ＤＥ”に修正
される（ステップＳ８３６）。
【００３４】このように、本発明のバス接続装置の実施
の形態では、読出しアクセスの際に入出力キャッシュメ
モリ１３０にミスヒットした場合であっても、入出力キ
ャッシュメモリ１３０のエントリをリプレースせず、リ
ードバッファ１１０を使用する。これにより、ダイレク
トメモリアクセス（ＤＭＡ）転送のような連続的かつ繰
り返しのないデータ転送によって、利用頻度の高いデー
タが追い出され難くすることができる。
の形態では、読出しアクセスの際に入出力キャッシュメ
モリ１３０にミスヒットした場合であっても、入出力キ
ャッシュメモリ１３０のエントリをリプレースせず、リ
ードバッファ１１０を使用する。これにより、ダイレク
トメモリアクセス（ＤＭＡ）転送のような連続的かつ繰
り返しのないデータ転送によって、利用頻度の高いデー
タが追い出され難くすることができる。
【００３５】
【発明の効果】以上の説明で明らかなように、本発明に
よると、入出力キャッシュメモリにおいて、利用頻度の
低いデータによって利用頻度が高いデータが追い出され
難くすることができ、システムバスのトラフィックを軽
減することができる。これにより、システム全体の性能
を向上させることができる。
よると、入出力キャッシュメモリにおいて、利用頻度の
低いデータによって利用頻度が高いデータが追い出され
難くすることができ、システムバスのトラフィックを軽
減することができる。これにより、システム全体の性能
を向上させることができる。
【図１】本発明のバス接続装置が適用される情報処理シ
ステムの一例を示す図である。
ステムの一例を示す図である。
【図２】本発明のバス接続装置の実施の形態のブロック
図を示す図である。
図を示す図である。
【図３】本発明のバス接続装置の実施の形態におけるリ
ードバッファのブロック図を示す図である。
ードバッファのブロック図を示す図である。
【図４】本発明のバス接続装置の実施の形態における読
出し動作の手順を示す図である。
出し動作の手順を示す図である。
【図５】本発明のバス接続装置の実施の形態における書
込み動作の手順を示す図である。
込み動作の手順を示す図である。
１００ バス接続装置 １１０ リードバッファ １３０ 入出力キャッシュメモリ ２００ 処理装置 ３００ 主記憶装置 ４００ システムバス ５００ 入出力制御装置 ６００ 入出力装置 ７００ 入出力バス
Claims (6)
- 【請求項１】 主記憶装置と入出力装置との間に接続さ
れる入出力キャッシュメモリであって、 前記入出力装置からの読出し要求に対してミスヒットが
発生した場合にはこのミスヒットした読出し要求に係る
データを前記主記憶装置から読み出し、自身に格納する
ことなく前記入出力装置に直接転送することを特徴とす
る入出力キャッシュメモリ。 - 【請求項２】 前記入出力装置からの読出し要求に対し
てミスヒットが発生した場合に前記主記憶装置から読み
出される前記読出し要求に係るデータを保持するリード
バッファを含むことを特徴とする請求項１記載の入出力
キャッシュメモリ。 - 【請求項３】 主記憶装置へ接続されるシステムバスと
入出力装置へ接続される入出力バスとを接続するバス接
続装置において、 前記主記憶装置の内容の一部を保持し前記入出力装置か
らの読出し要求に対してミスヒットが発生した場合には
保持している内容を更新せずに前記主記憶装置からのデ
ータを入出力装置に転送する入出力キャッシュメモリを
含むことを特徴とするバス接続装置。 - 【請求項４】 前記入出力装置からの読出し要求に対し
て前記入出力キャッシュメモリでミスヒットが発生した
場合に前記主記憶装置からのデータを保持するリードバ
ッファをさらに含むことを特徴とする請求項３記載のバ
ス接続装置。 - 【請求項５】 前記入出力キャッシュメモリは前記入出
力装置からの書込み要求に対してミスヒットが発生した
場合には保持している内容を更新した上で前記入出力装
置からの書込みデータを書き込むことを特徴とする請求
項４記載のバス接続装置。 - 【請求項６】 前記リードバッファは、 前記主記憶装置からのデータを保持する少なくとも１つ
のデータレジスタと、 このデータレジスタに保持されたデータに対応するアド
レスを保持する少なくとも一つのアドレスレジスタと、 読出し要求に係るアドレスが前記アドレスレジスタに保
持されているか否かを判定する判定回路と、 この判定回路の結果に応じて前記データレジスタの内容
を選択するセレクタとを含むことを特徴とする請求項４
記載のバス接続装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9012648A JPH10207773A (ja) | 1997-01-27 | 1997-01-27 | バス接続装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9012648A JPH10207773A (ja) | 1997-01-27 | 1997-01-27 | バス接続装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10207773A true JPH10207773A (ja) | 1998-08-07 |
Family
ID=11811198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9012648A Pending JPH10207773A (ja) | 1997-01-27 | 1997-01-27 | バス接続装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10207773A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008118184A (ja) * | 2006-10-31 | 2008-05-22 | Fujitsu Ltd | 処理装置及び処理モジュール |
| US7970998B2 (en) | 2005-04-08 | 2011-06-28 | Panasonic Corporation | Parallel caches operating in exclusive address ranges |
-
1997
- 1997-01-27 JP JP9012648A patent/JPH10207773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7970998B2 (en) | 2005-04-08 | 2011-06-28 | Panasonic Corporation | Parallel caches operating in exclusive address ranges |
| JP2008118184A (ja) * | 2006-10-31 | 2008-05-22 | Fujitsu Ltd | 処理装置及び処理モジュール |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000328 |