JPH10173136A - 保護回路 - Google Patents
保護回路Info
- Publication number
- JPH10173136A JPH10173136A JP33567296A JP33567296A JPH10173136A JP H10173136 A JPH10173136 A JP H10173136A JP 33567296 A JP33567296 A JP 33567296A JP 33567296 A JP33567296 A JP 33567296A JP H10173136 A JPH10173136 A JP H10173136A
- Authority
- JP
- Japan
- Prior art keywords
- protection circuit
- terminal
- circuit
- ground terminal
- inductance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 従来は保護回路として素子の入力側にダイオ
ードを付加しており、素子の特性に悪影響を与え、また
ダイオードが破壊された場合に回路が動作不能になって
いた。 【解決手段】 ＦＥＴ１０のゲートに入力端子１、ソー
スに出力端子２が接続されたバイアス回路において、入
力端子１と接地端子との間にダイオード５及びインダク
タンス３２が直列に接続されており、入力端子１から入
力された信号のうちＲＦ周波数成分はＦＥＴ１０のゲー
トに入力され、サージ周波数成分はダイオード５、イン
ダクタンス３２を介して接地端子へ流れ、ＦＥＴ１０の
特性に影響を与えることなくサージ電圧から保護するこ
とができる。
ードを付加しており、素子の特性に悪影響を与え、また
ダイオードが破壊された場合に回路が動作不能になって
いた。 【解決手段】 ＦＥＴ１０のゲートに入力端子１、ソー
スに出力端子２が接続されたバイアス回路において、入
力端子１と接地端子との間にダイオード５及びインダク
タンス３２が直列に接続されており、入力端子１から入
力された信号のうちＲＦ周波数成分はＦＥＴ１０のゲー
トに入力され、サージ周波数成分はダイオード５、イン
ダクタンス３２を介して接地端子へ流れ、ＦＥＴ１０の
特性に影響を与えることなくサージ電圧から保護するこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波信号（ＲＦ
信号）の保護回路に係わり、特にＧａＡｓＦＥＴ（FIEL
D EFFECT TRANSISTOR ）、ＨＥＭＴ（HIGH ELECTRON MO
BILITY TRANSISTOR ）、ＨＢＴ（HOT ELECTRON TRANSIS
TOR ）、ジャンクションＦＥＴ、シリコン高周波バイポ
ーラトランジスタ、シリコン高周波ＭＯＳＦＥＴ等の超
高周波半導体能動素子の入力側又は出力側、あるいは入
出力側におけるサージ保護回路に好適なものに関する。
信号）の保護回路に係わり、特にＧａＡｓＦＥＴ（FIEL
D EFFECT TRANSISTOR ）、ＨＥＭＴ（HIGH ELECTRON MO
BILITY TRANSISTOR ）、ＨＢＴ（HOT ELECTRON TRANSIS
TOR ）、ジャンクションＦＥＴ、シリコン高周波バイポ
ーラトランジスタ、シリコン高周波ＭＯＳＦＥＴ等の超
高周波半導体能動素子の入力側又は出力側、あるいは入
出力側におけるサージ保護回路に好適なものに関する。
【０００２】
【従来の技術】図１８に、ＦＥＴを用いたバイアス回路
の構成を示す。Ｎチャネル形ＭＯＳトランジスタ１０の
ゲートが入力端子１に接続され、ドレインが出力端子２
に接続され、ソースが接地されている。ゲートとソース
との間に電源３（−１Ｖ）が接続され、ドレインとソー
スとの間に電源４（２Ｖ）が接続され、それぞれＤＣバ
イアスが加えられている。入力端子１より高周波信号が
入力され、ドレインからこの高周波信号が出力される。
の構成を示す。Ｎチャネル形ＭＯＳトランジスタ１０の
ゲートが入力端子１に接続され、ドレインが出力端子２
に接続され、ソースが接地されている。ゲートとソース
との間に電源３（−１Ｖ）が接続され、ドレインとソー
スとの間に電源４（２Ｖ）が接続され、それぞれＤＣバ
イアスが加えられている。入力端子１より高周波信号が
入力され、ドレインからこの高周波信号が出力される。
【０００３】図１９に、このバイアス回路の素子縦断面
を示す。ＧａＡｓ半絶縁性基板１１の表面に、ｎ+ 型不
純物領域１６及び１８と、チャネル領域１７とが形成さ
れ、不純物領域１６及び１８上にドレイン電極１３及び
１５、チャネル領域１７上にゲートメタル１２が形成さ
れ、ゲートメタル１２上にはさらにゲート電極１４が形
成されている。
を示す。ＧａＡｓ半絶縁性基板１１の表面に、ｎ+ 型不
純物領域１６及び１８と、チャネル領域１７とが形成さ
れ、不純物領域１６及び１８上にドレイン電極１３及び
１５、チャネル領域１７上にゲートメタル１２が形成さ
れ、ゲートメタル１２上にはさらにゲート電極１４が形
成されている。
【０００４】しかし、ＦＥＴに入力する信号がＳＨＦ帯
にあるような場合は、チャネル深さが０．１μｍと薄
く、またゲート電極長が０．２μｍ程度と極めて極小で
あり、サージ電圧に弱いという問題がある。そこで、従
来の回路には図２０に示されるように、入力側、即ちト
ランジスタ１０のゲートとソース間にＰＮ接合タイプの
ツェナーダイオード５を保護回路として接続したものが
あった。
にあるような場合は、チャネル深さが０．１μｍと薄
く、またゲート電極長が０．２μｍ程度と極めて極小で
あり、サージ電圧に弱いという問題がある。そこで、従
来の回路には図２０に示されるように、入力側、即ちト
ランジスタ１０のゲートとソース間にＰＮ接合タイプの
ツェナーダイオード５を保護回路として接続したものが
あった。
【０００５】この図２０の素子縦断面は、図２１に示さ
れるようである。図１９の縦断面構造に対し、さらに、
基板１１の表面部分にｐ+ 型不純物領域２１とｎ+ 型不
純物領域２２とが端部が重なり合うように形成されてお
り、ダイオード５が形成されている。このｐ+ 型不純物
領域２１及びｎ+ 型不純物領域２２上にそれぞれダイオ
ードソース電極２５及びダイオードドレイン電極２６が
形成され、ダイオードソース電極２５とゲート電極１４
とが配線２３により接続され、ダイオードドレイン電極
２６とソース電極１５とが配線２４により接続されてい
る。
れるようである。図１９の縦断面構造に対し、さらに、
基板１１の表面部分にｐ+ 型不純物領域２１とｎ+ 型不
純物領域２２とが端部が重なり合うように形成されてお
り、ダイオード５が形成されている。このｐ+ 型不純物
領域２１及びｎ+ 型不純物領域２２上にそれぞれダイオ
ードソース電極２５及びダイオードドレイン電極２６が
形成され、ダイオードソース電極２５とゲート電極１４
とが配線２３により接続され、ダイオードドレイン電極
２６とソース電極１５とが配線２４により接続されてい
る。
【０００６】この場合の高周波ゲインＧａは、入力側の
ゲート・ソース間に寄生する容量Ｃgsの逆数に比例す
る。また、高周波ノイズＮＦmin は、容量Ｃgsに比例す
る。このため、シミュレーション結果を示す図５及び図
６からわかるように、図２０のようにダイオード５を設
けた場合には、図１８のようにダイオード５を設けない
場合よりも、雑音指数（ＮＦmin ）及び高周波利得（Ｇ
ain ）とも大幅に劣化する。また、ダイオード５を設け
た場合には、この保護用のダイオード５が破壊された時
にトランジスタ１０のゲート・ソース間の絶縁が破壊さ
れて短絡され、回路が動作しなくなるという問題もあっ
た。
ゲート・ソース間に寄生する容量Ｃgsの逆数に比例す
る。また、高周波ノイズＮＦmin は、容量Ｃgsに比例す
る。このため、シミュレーション結果を示す図５及び図
６からわかるように、図２０のようにダイオード５を設
けた場合には、図１８のようにダイオード５を設けない
場合よりも、雑音指数（ＮＦmin ）及び高周波利得（Ｇ
ain ）とも大幅に劣化する。また、ダイオード５を設け
た場合には、この保護用のダイオード５が破壊された時
にトランジスタ１０のゲート・ソース間の絶縁が破壊さ
れて短絡され、回路が動作しなくなるという問題もあっ
た。
【０００７】このため、多くの場合はダイオードを用い
ない図１８に示された構成として回路を構成しており、
サージ耐圧が低く、作業者が触れたり運搬した時に破壊
されやすかった。
ない図１８に示された構成として回路を構成しており、
サージ耐圧が低く、作業者が触れたり運搬した時に破壊
されやすかった。
【０００８】本発明は上記事情に鑑みてなされたもの
で、サージレベルを大幅に向上させ、かつ素子の特性を
劣化させない保護回路を提供することを目的とする。
で、サージレベルを大幅に向上させ、かつ素子の特性を
劣化させない保護回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の保護回路は、高
周波信号を処理する回路の入力端子と接地端子との間に
接続されたものであって、前記入力端子から入力された
信号のうち、高周波信号成分を前記回路に通して前記接
地端子には通さず、サージ周波数成分を前記回路に通さ
ず前記接地端子に通すことを特徴としている。
周波信号を処理する回路の入力端子と接地端子との間に
接続されたものであって、前記入力端子から入力された
信号のうち、高周波信号成分を前記回路に通して前記接
地端子には通さず、サージ周波数成分を前記回路に通さ
ず前記接地端子に通すことを特徴としている。
【００１０】又は、本発明の保護回路は、高周波信号を
処理する回路の出力端子と接地端子との間に接続された
ものであって、前記回路から出力された信号のうち、高
周波信号成分を前記出力端子に通して前記接地端子には
通さず、サージ周波数成分を前記出力端子に通さず前記
接地端子に通すことを特徴とする。
処理する回路の出力端子と接地端子との間に接続された
ものであって、前記回路から出力された信号のうち、高
周波信号成分を前記出力端子に通して前記接地端子には
通さず、サージ周波数成分を前記出力端子に通さず前記
接地端子に通すことを特徴とする。
【００１１】ここで、前記保護回路は、前記入力端子と
前記接地端子、又は前記出力端子と前記接地端子との間
に、容量とインダクタンスとが直列に接続され、又は容
量とインダクタンスと抵抗とが直列に接続されていても
よく、あるいは、前記入力端子と前記接地端子、又は前
記出力端子と前記接地端子との間に、容量とインダクタ
ンスとが並列に接続され、又はインダクタンスと抵抗と
が直列に接続されたものと容量とが並列に接続されてい
てもよい。
前記接地端子、又は前記出力端子と前記接地端子との間
に、容量とインダクタンスとが直列に接続され、又は容
量とインダクタンスと抵抗とが直列に接続されていても
よく、あるいは、前記入力端子と前記接地端子、又は前
記出力端子と前記接地端子との間に、容量とインダクタ
ンスとが並列に接続され、又はインダクタンスと抵抗と
が直列に接続されたものと容量とが並列に接続されてい
てもよい。
【００１２】さらには、前記保護回路は、前記入力端子
と前記接地端子、又は前記出力端子と前記接地端子との
間に、容量と抵抗を含むハイパスフィルタが設けられて
いてもよく、あるいは、前記入力端子と前記接地端子、
又は前記出力端子と前記接地端子との間に、容量とイン
ダクタンスとが並列に接続されたものと、容量とが直列
に接続されていてもよい。
と前記接地端子、又は前記出力端子と前記接地端子との
間に、容量と抵抗を含むハイパスフィルタが設けられて
いてもよく、あるいは、前記入力端子と前記接地端子、
又は前記出力端子と前記接地端子との間に、容量とイン
ダクタンスとが並列に接続されたものと、容量とが直列
に接続されていてもよい。
【００１３】
【発明の実施の形態】本発明は、高周波信号（ＲＦ信
号）を素子側に通して接地端子には通さず、１ｋＨｚか
ら１ＭＨｚ程度の低周波信号であるサージ周波数成分を
接地端子に通して素子側に通さない保護回路である点に
特徴がある。以下に、本発明の一実施の形態について図
面を参照して説明する。
号）を素子側に通して接地端子には通さず、１ｋＨｚか
ら１ＭＨｚ程度の低周波信号であるサージ周波数成分を
接地端子に通して素子側に通さない保護回路である点に
特徴がある。以下に、本発明の一実施の形態について図
面を参照して説明する。
【００１４】図１に、本発明の第１の実施の形態による
保護回路を含んだ高周波デバイス回路の構成を示す。図
１８に示されたバイアス回路の入力側、即ち入力端子１
と接地端子２との間に、ＰＮジャンクション型のツェナ
ーダイオード５と、スパイラルインダクタンス３２とが
直列に接続されている。この場合の素子の縦断面構造を
図２に示す。入力側にダイオード５のみが接続された図
２０の回路の素子構造を示した図２１において、ｎ+ 型
不純物領域１８のソース電極１５と、ダイオード５のｎ
+ 型不純物領域２２のダイオードドレイン電極との間
に、さらにスパイラルインダクタンス４２が配線４１、
４３によって接続されている。
保護回路を含んだ高周波デバイス回路の構成を示す。図
１８に示されたバイアス回路の入力側、即ち入力端子１
と接地端子２との間に、ＰＮジャンクション型のツェナ
ーダイオード５と、スパイラルインダクタンス３２とが
直列に接続されている。この場合の素子の縦断面構造を
図２に示す。入力側にダイオード５のみが接続された図
２０の回路の素子構造を示した図２１において、ｎ+ 型
不純物領域１８のソース電極１５と、ダイオード５のｎ
+ 型不純物領域２２のダイオードドレイン電極との間
に、さらにスパイラルインダクタンス４２が配線４１、
４３によって接続されている。
【００１５】このような第１の実施の形態の保護回路に
おけるコンダクタンスＧの周波数依存性を図３に示す。
容量Ｃが１００ｐＦ、インダクタンスＬが１００ｐＨ、
共振周波数ｆ0 ＝１／２π（ＬＣ）0.5 とすると、共振
周波数ｆ0 は１．６ＭＨｚとなる。さらに、寄生容量や
インダクタンス３２に含まれる抵抗分を考慮すると、図
３に示されたように共振波形の幅は広くなり、約１ｋＨ
ｚから１ＭＨｚのサージ周波数が含まれるようになる。
逆に、ＤＣバイアス電圧と、例えば１２ＧＨｚ程度の高
周波信号（ＲＦ信号）についてはコンダクタンスＧは０
となり、この保護回路を殆ど通過しない。よって、入力
端子１から入力された高周波信号はダイオード５及びイ
ンダクタンス３２を殆ど通過することなくＦＥＴ１０の
ゲートに入力され、サージ周波数成分はダイオード５及
びインダクタンス３２を通過して接地端子へ流れてＦＥ
Ｔ１０のゲートには入力されない。これにより、素子本
来の特性に影響を与えることなく、サージ電圧から素子
を保護することができる。また、仮にダイオード５が破
壊された場合にも、インダクタンス３２が接続されてい
るため、入力端子１のインピーダンスは劣化せずに高周
波特性においても劣化しないという効果が得られる。
おけるコンダクタンスＧの周波数依存性を図３に示す。
容量Ｃが１００ｐＦ、インダクタンスＬが１００ｐＨ、
共振周波数ｆ0 ＝１／２π（ＬＣ）0.5 とすると、共振
周波数ｆ0 は１．６ＭＨｚとなる。さらに、寄生容量や
インダクタンス３２に含まれる抵抗分を考慮すると、図
３に示されたように共振波形の幅は広くなり、約１ｋＨ
ｚから１ＭＨｚのサージ周波数が含まれるようになる。
逆に、ＤＣバイアス電圧と、例えば１２ＧＨｚ程度の高
周波信号（ＲＦ信号）についてはコンダクタンスＧは０
となり、この保護回路を殆ど通過しない。よって、入力
端子１から入力された高周波信号はダイオード５及びイ
ンダクタンス３２を殆ど通過することなくＦＥＴ１０の
ゲートに入力され、サージ周波数成分はダイオード５及
びインダクタンス３２を通過して接地端子へ流れてＦＥ
Ｔ１０のゲートには入力されない。これにより、素子本
来の特性に影響を与えることなく、サージ電圧から素子
を保護することができる。また、仮にダイオード５が破
壊された場合にも、インダクタンス３２が接続されてい
るため、入力端子１のインピーダンスは劣化せずに高周
波特性においても劣化しないという効果が得られる。
【００１６】図１８に示された従来の回路、図２０に示
された従来の回路、及び図１に示された第１の実施の形
態による回路におけるそれぞれのサージ耐力、雑音指
数、高周波利得のシミュレーション結果を、図４、図５
及び図６に示す。サージ耐力に関し、第１の実施の形態
によれば、保護回路が付加されていない図１８の回路よ
りもダイオードを付加した図２０の回路と同様に向上す
る。雑音指数は、ダイオードを付加した図２０の回路に
よれば劣化するが、第１の実施の形態では保護回路を付
加しない図１８の回路と同様であり、素子の特性に影響
を与えないことがわかる。高周波利得に関しても同様
に、ダイオードを付加した図２０の回路では劣化してお
り、第１の実施の形態では保護回路を付加しない図１８
の回路と同様な特性が確保されている。
された従来の回路、及び図１に示された第１の実施の形
態による回路におけるそれぞれのサージ耐力、雑音指
数、高周波利得のシミュレーション結果を、図４、図５
及び図６に示す。サージ耐力に関し、第１の実施の形態
によれば、保護回路が付加されていない図１８の回路よ
りもダイオードを付加した図２０の回路と同様に向上す
る。雑音指数は、ダイオードを付加した図２０の回路に
よれば劣化するが、第１の実施の形態では保護回路を付
加しない図１８の回路と同様であり、素子の特性に影響
を与えないことがわかる。高周波利得に関しても同様
に、ダイオードを付加した図２０の回路では劣化してお
り、第１の実施の形態では保護回路を付加しない図１８
の回路と同様な特性が確保されている。
【００１７】第１の実施の形態では、ダイオード５及び
インダクタンス３２から成る保護回路がＦＥＴ１０の入
力側に設けられている。しかし、図７に示されたように
ＦＥＴ１０の出力側、即ち出力端子２と接地端子との間
にダイオード５１及びインダクタンス５２を直列に接続
してもよい。この場合には、出力端子２にサージ周波数
成分が含まれた信号がＦＥＴ１０に入力されても、サー
ジ周波数成分はダイオード５１及びインダクタンス５２
を通過して接地端子へ流れるので、サージ電圧から素子
を保護することが出来る。あるいは、図８に示されたよ
うに、入力端子１と接地端子との間にダイオード５及び
インダクタンス３２を直列に接続し、かつ出力端子２と
接地端子との間にダイオード５１及びインダクタンス５
２を直列に接続してもよい。このように入力側と出力側
とに保護回路を設けることで、より確実にサージ成分を
除去することが可能となる。
インダクタンス３２から成る保護回路がＦＥＴ１０の入
力側に設けられている。しかし、図７に示されたように
ＦＥＴ１０の出力側、即ち出力端子２と接地端子との間
にダイオード５１及びインダクタンス５２を直列に接続
してもよい。この場合には、出力端子２にサージ周波数
成分が含まれた信号がＦＥＴ１０に入力されても、サー
ジ周波数成分はダイオード５１及びインダクタンス５２
を通過して接地端子へ流れるので、サージ電圧から素子
を保護することが出来る。あるいは、図８に示されたよ
うに、入力端子１と接地端子との間にダイオード５及び
インダクタンス３２を直列に接続し、かつ出力端子２と
接地端子との間にダイオード５１及びインダクタンス５
２を直列に接続してもよい。このように入力側と出力側
とに保護回路を設けることで、より確実にサージ成分を
除去することが可能となる。
【００１８】また、以上の第１の実施の形態及びその変
形例による保護回路は、素子としてのＧａＡｓＭＥＳＦ
ＥＴ１０の入力側又は／及び出力側に設けられている。
しかし、本発明の保護回路は、Ｓｉ高周波ＭＯＳＦＥ
Ｔ、Ｓｉ高周波バイポーラトランジスタ、高周波ジャン
クションＦＥＴ、ＨＥＭＴ、ＨＢＴ、ＨＥＴ等の高周波
信号を処理する全ての素子の入力側又は／及び出力側に
設けてもよい。さらに、容量としてはＰＮジャンクショ
ンダイオードのみならず、ＮＰＮジャンクションダイオ
ード、ＰＩＮダイオード等を用いてもよく、また、イン
ダクタンスとしてスパイラルインダクタンスに限らずメ
アンダライン、高インピーダンスライン等を用いてもよ
い。
形例による保護回路は、素子としてのＧａＡｓＭＥＳＦ
ＥＴ１０の入力側又は／及び出力側に設けられている。
しかし、本発明の保護回路は、Ｓｉ高周波ＭＯＳＦＥ
Ｔ、Ｓｉ高周波バイポーラトランジスタ、高周波ジャン
クションＦＥＴ、ＨＥＭＴ、ＨＢＴ、ＨＥＴ等の高周波
信号を処理する全ての素子の入力側又は／及び出力側に
設けてもよい。さらに、容量としてはＰＮジャンクショ
ンダイオードのみならず、ＮＰＮジャンクションダイオ
ード、ＰＩＮダイオード等を用いてもよく、また、イン
ダクタンスとしてスパイラルインダクタンスに限らずメ
アンダライン、高インピーダンスライン等を用いてもよ
い。
【００１９】さらには、図１、図７又は図８の回路にお
いて、入力端子１又は／及び出力端子２との間に、ダイ
オード５とインダクタンス３２とを直列に接続している
が、上述したようにインダクタンス３２には抵抗成分が
存在する。従って、ダイオード５、インダクタンス３２
に、さらに寄生抵抗あるいは新たに抵抗を直列に接続し
たものとして構成してもよい。この抵抗を付加した場合
には、図３に示された共振波形はより幅広になり、サー
ジ周波数成分を含めることが容易になる。
いて、入力端子１又は／及び出力端子２との間に、ダイ
オード５とインダクタンス３２とを直列に接続している
が、上述したようにインダクタンス３２には抵抗成分が
存在する。従って、ダイオード５、インダクタンス３２
に、さらに寄生抵抗あるいは新たに抵抗を直列に接続し
たものとして構成してもよい。この抵抗を付加した場合
には、図３に示された共振波形はより幅広になり、サー
ジ周波数成分を含めることが容易になる。
【００２０】図９に、本発明の第２の実施の形態による
保護回路をＲＦ回路６２に適用した場合の構成を示す。
ＲＦ回路６２の入力側において、入力端子６１と接地端
子との間に容量６４とインダクタンス６５とが並列に接
続され、さらに容量６４及びインダクタンス６５の一端
を接続するノードとＲＦ回路６２の入力端子との間に容
量６６が接続されている。尚、容量６６はカット・キャ
パシタンスである。ここで、インダクタンス６５には抵
抗成分が含まれているので、これを考慮して容量６４及
びインダクタンス６５の一端と入力端子６１との間に寄
生抵抗を直列に付加した構成としてもよく、あるいは新
たに抵抗を直列に付加した構成としてもよい。上記第１
の実施の形態では保護回路をＬＣ又はＬＣＲ直列バンド
パスフィルタとして構成しているが、第２の実施の形態
では保護回路をＬＣ又はＬＣＲ並列反共振回路として構
成している。
保護回路をＲＦ回路６２に適用した場合の構成を示す。
ＲＦ回路６２の入力側において、入力端子６１と接地端
子との間に容量６４とインダクタンス６５とが並列に接
続され、さらに容量６４及びインダクタンス６５の一端
を接続するノードとＲＦ回路６２の入力端子との間に容
量６６が接続されている。尚、容量６６はカット・キャ
パシタンスである。ここで、インダクタンス６５には抵
抗成分が含まれているので、これを考慮して容量６４及
びインダクタンス６５の一端と入力端子６１との間に寄
生抵抗を直列に付加した構成としてもよく、あるいは新
たに抵抗を直列に付加した構成としてもよい。上記第１
の実施の形態では保護回路をＬＣ又はＬＣＲ直列バンド
パスフィルタとして構成しているが、第２の実施の形態
では保護回路をＬＣ又はＬＣＲ並列反共振回路として構
成している。
【００２１】この第２の実施の形態による保護回路のコ
ンダクタンスＧの周波数依存性を図１０に示す。入力端
子６１から入力される信号のＲＦ周波数と、容量６４及
び６６、インダクタンス６５を有する保護回路の共振周
波数ｆ0 とがほぼ一致するように容量Ｃとインダクタン
スＬとを設定し、低周波のサージ周波数成分を通過する
ように抵抗値を設定して幅を調節する。これにより、第
１の実施の形態と同様に、保護回路は高周波成分は通さ
ずにＲＦ回路６２に与え、サージ周波数成分は通して接
地端子へ流すことができる。
ンダクタンスＧの周波数依存性を図１０に示す。入力端
子６１から入力される信号のＲＦ周波数と、容量６４及
び６６、インダクタンス６５を有する保護回路の共振周
波数ｆ0 とがほぼ一致するように容量Ｃとインダクタン
スＬとを設定し、低周波のサージ周波数成分を通過する
ように抵抗値を設定して幅を調節する。これにより、第
１の実施の形態と同様に、保護回路は高周波成分は通さ
ずにＲＦ回路６２に与え、サージ周波数成分は通して接
地端子へ流すことができる。
【００２２】ここで、図１１に示されたように、上記第
２の実施の形態における保護回路から容量６６を取り除
いてもよい。さらには、容量７１とインダクタンス７２
から成るＬＣ並列反共振回路、又は抵抗成分をこれに付
加したＬＣＲ並列反共振回路を、図１２に示されたよう
に出力端子６３と接地端子との間に設けてもよい。ある
いは、このようなＬＣ又はＬＣＲ並列反共振回路を入力
端子６１と接地端子との間、及び出力端子６３と接地端
子との間に設けてもよい。容量としてはカップリングコ
ンデンサ、ＭＩＭキャパシタ等、あらゆる容量を用いる
ことができる。図１３に、本発明の第３の実施の形態に
よる保護回路を、ＲＦ回路６２の入力側に設けた場合の
構成を示す。この保護回路は、容量７１と抵抗７２から
成るＣＲハイパスフィルタで構成されている。そして、
図１４に示されるようにカットオフ周波数ｆc を高周波
信号のＲＦ周波数とサージ周波数との間、例えば１ＧＨ
ｚに設定する。これにより、入力端子６１から入力され
た信号のうち、高周波信号は保護回路から接地端子へ通
らずにＲＦ回路６２に入力され、サージ周波数成分は保
護回路を通って接地端子へ流れる。
２の実施の形態における保護回路から容量６６を取り除
いてもよい。さらには、容量７１とインダクタンス７２
から成るＬＣ並列反共振回路、又は抵抗成分をこれに付
加したＬＣＲ並列反共振回路を、図１２に示されたよう
に出力端子６３と接地端子との間に設けてもよい。ある
いは、このようなＬＣ又はＬＣＲ並列反共振回路を入力
端子６１と接地端子との間、及び出力端子６３と接地端
子との間に設けてもよい。容量としてはカップリングコ
ンデンサ、ＭＩＭキャパシタ等、あらゆる容量を用いる
ことができる。図１３に、本発明の第３の実施の形態に
よる保護回路を、ＲＦ回路６２の入力側に設けた場合の
構成を示す。この保護回路は、容量７１と抵抗７２から
成るＣＲハイパスフィルタで構成されている。そして、
図１４に示されるようにカットオフ周波数ｆc を高周波
信号のＲＦ周波数とサージ周波数との間、例えば１ＧＨ
ｚに設定する。これにより、入力端子６１から入力され
た信号のうち、高周波信号は保護回路から接地端子へ通
らずにＲＦ回路６２に入力され、サージ周波数成分は保
護回路を通って接地端子へ流れる。
【００２３】第３の実施の形態では保護回路を入力側に
設けているが、図１５に示されたように容量８１と抵抗
８２から成る保護回路を出力端子６３と接地端子との間
に設けてもよく、あるいは入力側と出力側とに設けても
よい。
設けているが、図１５に示されたように容量８１と抵抗
８２から成る保護回路を出力端子６３と接地端子との間
に設けてもよく、あるいは入力側と出力側とに設けても
よい。
【００２４】図１６に、本発明の第４の実施の形態によ
る保護回路の構成を示す。この実施の形態では、入力端
子６１と接地端子との間に、容量９１と、容量９２及び
インダクタンス９３が並列接続されたものとが直列に接
続されたＣ−ＣＬ型バンドパスフィルタとして保護回路
が構成されている。この場合の保護回路のコンダクタン
スの周波数依存性は、図１７に示されるようである。カ
ットオフ周波数ｆc が高周波信号のＲＦ周波数付近にあ
り、サージ周波数領域を含むように設定することで、高
周波信号は保護回路を通過せずにＲＦ回路６２に与えら
れ、サージ周波数成分は保護回路から接地端子へ流れ
る。第４の実施の形態では、Ｃ−ＣＬ型バンドパスフィ
ルタが入力側に設けられているが、出力側、あるいは入
力側及び出力側に設けられていてもよい。
る保護回路の構成を示す。この実施の形態では、入力端
子６１と接地端子との間に、容量９１と、容量９２及び
インダクタンス９３が並列接続されたものとが直列に接
続されたＣ−ＣＬ型バンドパスフィルタとして保護回路
が構成されている。この場合の保護回路のコンダクタン
スの周波数依存性は、図１７に示されるようである。カ
ットオフ周波数ｆc が高周波信号のＲＦ周波数付近にあ
り、サージ周波数領域を含むように設定することで、高
周波信号は保護回路を通過せずにＲＦ回路６２に与えら
れ、サージ周波数成分は保護回路から接地端子へ流れ
る。第４の実施の形態では、Ｃ−ＣＬ型バンドパスフィ
ルタが入力側に設けられているが、出力側、あるいは入
力側及び出力側に設けられていてもよい。
【００２５】
【発明の効果】以上説明したように、本発明の保護回路
は高周波信号を通さずに素子に与え、サージ周波数成分
は素子に与えずに接地端子へ通過させることで、素子の
特性に影響を与えずに保護することができる。
は高周波信号を通さずに素子に与え、サージ周波数成分
は素子に与えずに接地端子へ通過させることで、素子の
特性に影響を与えずに保護することができる。
【図１】本発明の第１の実施の形態による保護回路を用
いたバイアス回路の構成を示した回路図。
いたバイアス回路の構成を示した回路図。
【図２】同バイアス回路の素子構造を示した縦断面図。
【図３】同保護回路におけるコンダクタンスの周波数依
存性を示したグラフ。
存性を示したグラフ。
【図４】同保護回路、図１８、図２０に示された従来の
バイアス回路のサージ耐力を比較したグラフ。
バイアス回路のサージ耐力を比較したグラフ。
【図５】同保護回路、図１８、図２０に示された従来の
バイアス回路の雑音指数を比較したグラフ。
バイアス回路の雑音指数を比較したグラフ。
【図６】同保護回路、図１８、図２０に示された従来の
バイアス回路の高周波利得を比較したグラフ。
バイアス回路の高周波利得を比較したグラフ。
【図７】同第１の実施の形態の変形例による保護回路を
用いたバイアス回路の構成を示した回路図。
用いたバイアス回路の構成を示した回路図。
【図８】同第１の実施の形態の他の変形例による保護回
路を用いたバイアス回路の構成を示した回路図。
路を用いたバイアス回路の構成を示した回路図。
【図９】本発明の第２の実施の形態による保護回路を用
いたバイアス回路の構成を示した回路図。
いたバイアス回路の構成を示した回路図。
【図１０】同保護回路におけるコンダクタンスの周波数
依存性を示したグラフ。
依存性を示したグラフ。
【図１１】同第２の実施の形態の変形例による保護回路
を用いたバイアス回路の構成を示した回路図。
を用いたバイアス回路の構成を示した回路図。
【図１２】同第２の実施の形態の他の変形例による保護
回路を用いたバイアス回路の構成を示した回路図。
回路を用いたバイアス回路の構成を示した回路図。
【図１３】本発明の第３の実施の形態による保護回路を
用いたバイアス回路の構成を示した回路図。
用いたバイアス回路の構成を示した回路図。
【図１４】同保護回路におけるコンダクタンスの周波数
依存性を示したグラフ。
依存性を示したグラフ。
【図１５】同第３の実施の形態の変形例による保護回路
を用いたバイアス回路の構成を示した回路図。
を用いたバイアス回路の構成を示した回路図。
【図１６】本発明の第４の実施の形態による保護回路を
用いたバイアス回路の構成を示した回路図。
用いたバイアス回路の構成を示した回路図。
【図１７】同保護回路におけるコンダクタンスの周波数
依存性を示したグラフ。
依存性を示したグラフ。
【図１８】保護回路を用いていない従来のバイアス回路
の構成を示した回路図。
の構成を示した回路図。
【図１９】同バイアス回路の素子構造を示した縦断面
図。
図。
【図２０】従来の保護回路を用いた従来のバイアス回路
の構成を示した回路図。
の構成を示した回路図。
【図２１】同バイアス回路の素子構造を示した縦断面
図。
図。
１、６１ 入力端子 ２、６３ 出力端子 ３、４ バイアス電源 ５ ダイオード ３２、５２、６５、７２、９３ インダクタンス １１ ＧａＡｓ基板 １２ ゲートメタル １３ ドレイン電極 １４ ゲート電極 １５ ソース電極 １６ ｎ+ 型不純物領域（ドレイン領域） １７ チャネル領域 １８ ｎ+ 型不純物領域（ソース領域） ２１ ダイオードｐ+ 型不純物領域 ２２ ダイオードｎ+ 型不純物領域 ２３、２４、４１、４３ 配線 ４２ スパイラルインダクタンス ６２ ＲＦ回路 ６４、６６、７１、８１、９１、９２ 容量 ８２ 抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｆ 1/52
Claims (6)
- 【請求項１】高周波信号を処理する回路の入力端子と接
地端子との間に接続された保護回路であって、 前記保護回路は、前記入力端子から入力された信号のう
ち、高周波信号成分を前記回路に通して前記接地端子に
は通さず、サージ周波数成分を前記回路に通さず前記接
地端子に通すことを特徴とする保護回路。 - 【請求項２】高周波信号を処理する回路の出力端子と接
地端子との間に接続された保護回路であって、 前記保護回路は、前記回路から出力された信号のうち、
高周波信号成分を前記出力端子に通して前記接地端子に
は通さず、サージ周波数成分を前記出力端子に通さず前
記接地端子に通すことを特徴とする保護回路。 - 【請求項３】前記保護回路は、前記入力端子と前記接地
端子、又は前記出力端子と前記接地端子との間に、容量
とインダクタンスとが直列に接続され、又は容量とイン
ダクタンスと抵抗とが直列に接続されていることを特徴
とする請求項１又は２記載の保護回路。 - 【請求項４】前記保護回路は、前記入力端子と前記接地
端子、又は前記出力端子と前記接地端子との間に、容量
とインダクタンスとが並列に接続され、又はインダクタ
ンスと抵抗とが直列に接続されたものと容量とが並列に
接続されていることを特徴とする請求項１又は２記載の
保護回路。 - 【請求項５】前記保護回路は、前記入力端子と前記接地
端子、又は前記出力端子と前記接地端子との間に、容量
と抵抗を含むハイパスフィルタが設けられていることを
特徴とする請求項１又は２記載の保護回路。 - 【請求項６】前記保護回路は、前記入力端子と前記接地
端子、又は前記出力端子と前記接地端子との間に、容量
とインダクタンスとが並列に接続されたものと、容量と
が直列に接続されていることを特徴とする請求項１又は
２記載の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33567296A JPH10173136A (ja) | 1996-12-16 | 1996-12-16 | 保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33567296A JPH10173136A (ja) | 1996-12-16 | 1996-12-16 | 保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173136A true JPH10173136A (ja) | 1998-06-26 |
Family
ID=18291226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33567296A Pending JPH10173136A (ja) | 1996-12-16 | 1996-12-16 | 保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173136A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010523001A (ja) * | 2007-03-29 | 2010-07-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | インダクタを組み込んだ集積回路構造体、その設計方法、及びその設計システム |
| JP2011181934A (ja) * | 2010-03-02 | 2011-09-15 | Samsung Electronics Co Ltd | デュアル・デプレションを示す高電子移動度トランジスタ及びその製造方法 |
| JP6316512B1 (ja) * | 2017-03-28 | 2018-04-25 | 三菱電機株式会社 | 半導体装置 |
| CN110741546A (zh) * | 2017-06-20 | 2020-01-31 | 夏普株式会社 | 整流电路以及电源装置 |
| WO2022137970A1 (ja) * | 2020-12-23 | 2022-06-30 | 株式会社村田製作所 | 増幅回路 |
-
1996
- 1996-12-16 JP JP33567296A patent/JPH10173136A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010523001A (ja) * | 2007-03-29 | 2010-07-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | インダクタを組み込んだ集積回路構造体、その設計方法、及びその設計システム |
| JP2011181934A (ja) * | 2010-03-02 | 2011-09-15 | Samsung Electronics Co Ltd | デュアル・デプレションを示す高電子移動度トランジスタ及びその製造方法 |
| JP6316512B1 (ja) * | 2017-03-28 | 2018-04-25 | 三菱電機株式会社 | 半導体装置 |
| WO2018179086A1 (ja) * | 2017-03-28 | 2018-10-04 | 三菱電機株式会社 | 半導体装置 |
| US10985119B2 (en) | 2017-03-28 | 2021-04-20 | Mitsubishi Electric Corporation | Semiconductor device |
| CN110741546A (zh) * | 2017-06-20 | 2020-01-31 | 夏普株式会社 | 整流电路以及电源装置 |
| CN110741546B (zh) * | 2017-06-20 | 2021-04-13 | 夏普株式会社 | 整流电路以及电源装置 |
| WO2022137970A1 (ja) * | 2020-12-23 | 2022-06-30 | 株式会社村田製作所 | 増幅回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5051706A (en) | High frequency power amplifier circuit | |
| JP4206589B2 (ja) | 分布増幅器 | |
| EP0854570B1 (en) | Bias stabilizing circuit | |
| US6472941B2 (en) | Distributed amplifier with terminating circuit capable of improving gain flatness at low frequencies | |
| US20160134244A1 (en) | High-frequency amplifier | |
| CN103051297B (zh) | 电路和功率放大器 | |
| JP3537395B2 (ja) | 半導体増幅回路およびシステム | |
| JP2009533862A (ja) | Ｅｓｄ保護したｒｆトランジスタ | |
| JP2003502896A (ja) | 寄生振動を低減したトランジスタ増幅器 | |
| KR101031655B1 (ko) | 반도체 집적 회로 및 콘덴서 마이크로폰 | |
| US6225859B1 (en) | Integrated low-pass filter | |
| US6731174B2 (en) | Radio frequency power amplifier device | |
| JPS6043907A (ja) | 増幅回路 | |
| JP2005501459A5 (ja) | ||
| JP2005501459A (ja) | 高周波電力増幅回路 | |
| JPH10173136A (ja) | 保護回路 | |
| JPH0734526B2 (ja) | 発振装置 | |
| JPH08204472A (ja) | 高周波増幅回路 | |
| JPH06125224A (ja) | 分布増幅器 | |
| JPH08321726A (ja) | 増幅回路 | |
| JP2008503178A (ja) | Ｑエンハンスメント回路および方法 | |
| US9093966B1 (en) | ESD protection circuit for cascode amplifiers | |
| EP0357131B1 (en) | Amplifier arrangement, in particular for amplifying a digital signal | |
| JP2994650B2 (ja) | 高周波増幅素子 | |
| JP2000196365A (ja) | 高周波アイソレ―ションアンプ |