JPH10160768A

JPH10160768A - 電圧レベル検出装置

Info

Publication number: JPH10160768A
Application number: JP8324347A
Authority: JP
Inventors: Atsushi Hatakeyama; 淳畠山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-12-04
Filing date: 1996-12-04
Publication date: 1998-06-19

Abstract

(57)【要約】【課題】本発明は、任意の電圧を検出でき、検出誤差
が小さく、また検出するノードに電流を流し込まない電
圧レベル検出器を提供することを目的とする。【解決手段】電圧レベル検出装置は、第１の電位、第
２の電位、及び第３の電位を入力とし、第３の電位に応
じて第１の電位及び第２の電位間を分圧して分圧電位を
出力する分圧回路と、分圧電位と所定の電位との大小関
係に応じて出力を変化させる比較回路を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に半導体装置に
関し、詳しくは半導体装置に於ける電圧レベル検出器に
関する。

【０００２】

【従来の技術】半導体装置に於ては、チップ内部で使用
する様々な電圧をチップ内部で発生させる。発生された
電圧は電圧レベル検出器で検出され、検出レベルが一定
レベルになるように発生電圧を制御することによって、
発生電圧のばらつきを抑制する。半導体装置の低電圧化
が進むに従って、電圧のばらつきをより小さな範囲内に
制御する必要があり、より精度の高い電圧レベル検出器
が必要になる。

【０００３】図１７は、従来用いられる典型的な電圧レ
ベル検出器の回路構成を示す。図１７の電圧レベル検出
器は、例えば、基板電位を検出するために用いられるも
のであり、電位ＶＢＢはグランド電位より低い基板電位
であり、また電位ＶＣＣは電源電位である。

【０００４】図１７の電圧レベル検出器は、ＰＭＯＳト
ランジスタ１０１、ＮＭＯＳトランジスタ１０２及び１
０３、インバータ１０４及び１０５を含む。ＰＭＯＳト
ランジスタ１０１、ＮＭＯＳトランジスタ１０２、及び
ＮＭＯＳトランジスタ１０３は直列に接続される。ＰＭ
ＯＳトランジスタ１０１及びＮＭＯＳトランジスタ１０
２のゲート入力はグランド電位ＶＳＳに接続され、ＮＭ
ＯＳトランジスタ１０３のゲートは、自らのドレインに
接続される。

【０００５】ＮＭＯＳトランジスタ１０２のゲート電位
であるグランド電位ＶＳＳとＮＭＯＳトランジスタ１０
３のソース電位である電位ＶＢＢとの差が、ＮＭＯＳト
ランジスタ１０２のしきい値電圧Ｖｔｈ１とＮＭＯＳト
ランジスタ１０３のしきい値電圧Ｖｔｈ２との和（Ｖｔ
ｈ１＋Ｖｔｈ２）よりも大きくなると、ＮＭＯＳトラン
ジスタ１０２及び１０３は導通する。この時、インバー
タ１０４の入力はＬＯＷとなるので、直列に接続された
インバータ１０５の出力がＬＯＷとなる。即ち図１７の
回路は、電位ＶＢＢが電位（ＶＳＳ−Ｖｔｈ１−Ｖｔｈ
２）以下になったときにＬＯＷを出力することになる。

【０００６】ＮＭＯＳトランジスタ１０２及び１０３の
しきい値電圧は、トランジスタのゲート長や酸化膜層の
厚さ等によって決定される。設計上、ＮＭＯＳトランジ
スタ１０２及び１０３は同一特性のトランジスタである
が、実装レベルにおいては若干の誤差を含む。但し図１
７のような構成では、一般に、ＮＭＯＳトランジスタ１
０２及び１０３は基板上で隣接した位置に配置されるの
で、ゲート長や酸化膜層の厚さ等の設計値からの誤差も
同程度となり、Ｖｔｈ１とＶｔｈ２は略等しいと見做せ
る。従って図１７の回路は、電位ＶＢＢが電位（ＶＳＳ
−２Ｖｔｈ１）以下になるとＬＯＷを出力する。

【０００７】なお図１７の回路は一例であり、例えばＮ
ＭＯＳトランジスタを２段以上、例えばＮ段直列接続し
て、電位（ＶＳＳ−Ｎ・Ｖｔｈ１）を検出するように構
成することも出来る。

【０００８】

【発明が解決しようとする課題】図１７のような構成の
電圧レベル検出器に於ては、検出できる電圧レベルがト
ランジスタのしきい値電圧の整数倍に制限されており、
任意の電圧レベルを検出することが出来ないという問題
がある。

【０００９】また直列接続されたＮＭＯＳトランジスタ
の各々は、設計値からある程度の誤差を含むことは避け
られない。あるＮＭＯＳトランジスタの誤差をＶｅとす
れば、隣接するＮＭＯＳトランジスタも略Ｖｅの誤差を
含むと考えられるので、Ｎ段接続の電圧レベル検出器
は、Ｎ・Ｖｅだけずれた電圧レベルを検出してしまう。
従って、従来の電圧レベル検出器に於ては、トランジス
タのしきい値電圧のばらつきによって、検出電圧が誤差
を含んでしまうという問題がある。

【００１０】また半導体装置に於ては、スタンバイ中の
消費電流を小さくすることが消費電力削減のために要求
されるが、図１７のような電圧レベル検出回路に於て
は、電位ＶＢＢに向かって電流が流れる。従って、流れ
た分の電流を電位ＶＢＢから引き抜く必要があり、スタ
ンバイ電流が増加してしまうという問題がある。

【００１１】従って本発明は、任意の電圧を検出でき、
検出誤差が小さく、また検出するノードに電流を流し込
まない電圧レベル検出器を提供することを目的とする。

【００１２】

【課題を解決するための手段】請求項１の発明に於て
は、電圧レベル検出装置は、第１の電位、第２の電位、
及び第３の電位を入力とし、該第３の電位に応じて該第
１の電位及び該第２の電位間を分圧して分圧電位を出力
する分圧回路と、該分圧電位と所定の電位との大小関係
に応じて出力を変化させる比較回路を含むことを特徴と
する。

【００１３】上記発明に於ては、分圧回路によって電源
電位とグランド電位との間を第３の電位に応じて分圧
し、分圧電位と所定の電位との大小関係を比較回路によ
って決定することによって、第３の電位が所定の電位よ
り高いか低いかを検出することが出来る。従って、分圧
回路に入力する第３の電位と分圧電位との関係を調整す
ることによって、任意の電位を検出することが可能にな
る。

【００１４】請求項２の発明に於ては、請求項１記載の
電圧レベル検出装置に於て、前記分圧回路は、一端を前
記第１の電位に接続し他端を第１のノードに接続した第
１のＭＯＳトランジスタと、一端を該ノードに接続し他
端を前記第２の電位に接続した第２のＭＯＳトランジス
タを含み、該第１のＭＯＳトランジスタが導通するよう
に該第１のＭＯＳトランジスタのゲートを第４の電位に
接続し、該第２のＭＯＳトランジスタのゲートを前記第
３の電位に接続し、該第１のノードの電位を前記分圧電
位とすることを特徴とする。

【００１５】上記発明に於ては、直列接続された２つの
ＭＯＳトランジスタで分圧回路を構成し、一方のＭＯＳ
トランジスタのゲートに第３の電位を入力してこのＭＯ
Ｓトランジスタの内部抵抗値を変化させることによっ
て、分圧電位を生成することが出来る。従って、単純な
回路で任意の電位検出が可能であるに加えて、第３の電
位からＭＯＳトランジスタのゲートに電流が流れ込まな
いので消費電流を抑さえることが出来る。

【００１６】請求項３の発明に於ては、請求項２記載の
電圧レベル検出装置に於て、前記第１のＭＯＳトランジ
スタと前記第２のＭＯＳトランジスタは同一の導電タイ
プを有することを特徴とする。上記発明に於ては、同一
の導電タイプのＭＯＳトランジスタを用いるので、２つ
のＭＯＳトランジスタの内部抵抗値は同一の方向への製
造誤差を含む可能性が高く、内部抵抗値の比率に対する
製造誤差の影響が小さい。従って、精度の高い電位検出
を行うことが出来る。

【００１７】請求項４の発明に於ては、請求項３記載の
電圧レベル検出装置に於て、前記第１のＭＯＳトランジ
スタと前記第２のＭＯＳトランジスタはＰ型の導電タイ
プであり、前記第４の電位は前記第２の電位に等しいこ
とを特徴とする。請求項５の発明に於ては、請求項４記
載の電圧レベル検出装置に於て、前記第３の電位は前記
第２の電位より低いことを特徴とする。

【００１８】上記発明に於ては、グランド電位より低い
任意の電位を、消費電流を抑さえながら精度良く検出す
ることが出来る。請求項６の発明に於ては、請求項３記
載の電圧レベル検出装置に於て、前記第１のＭＯＳトラ
ンジスタと前記第２のＭＯＳトランジスタはＮ型の導電
タイプであり、前記第４の電位は前記第２の電位に等し
いことを特徴とする。

【００１９】請求項７の発明に於ては、請求項６記載の
電圧レベル検出装置に於て、前記第３の電位は前記第２
の電位より高いことを特徴とする。上記発明に於ては、
電源電位より高い任意の電位を、消費電流を抑さえなが
ら精度良く検出することが出来る。

【００２０】請求項８の発明に於ては、請求項２記載の
電圧レベル検出装置に於て、前記比較回路は、前記分圧
電位をゲート入力とする第３のＭＯＳトランジスタを含
み、該トランジスタの導通及び非導通によって前記出力
を変化させることを特徴とする。

【００２１】上記発明に於ては、ＭＯＳトランジスタを
用いることによって、分圧電圧と所定の電位との比較を
容易に行うことが出来る。請求項９の発明に於ては、請
求項８記載の電圧レベル検出装置に於て、前記比較回路
は抵抗を更に含み、前記第１の電位と前記第２の電位と
の間で前記第３のＭＯＳトランジスタと該抵抗が直列に
接続され、該第３のＭＯＳトランジスタと該抵抗との間
の接続点の電位をもとに前記出力を変化させることを特
徴とする。

【００２２】上記発明に於ては、ＭＯＳトランジスタを
用いることによって、分圧電圧と所定の電位との比較を
容易に行うことが出来る。請求項１０の発明に於ては、
請求項８記載の電圧レベル検出装置に於て、前記比較回
路は定電流源を更に含み、前記第１の電位と前記第２の
電位との間で前記第３のＭＯＳトランジスタと該定電流
源が直列に接続され、該第３のＭＯＳトランジスタと該
定電流源との間の接続点の電位をもとに前記出力を変化
させることを特徴とする。

【００２３】上記発明に於ては、ＭＯＳトランジスタを
用いることによって、分圧電位と所定の電位との比較を
容易に行うことが出来ると共に、定電流源を用いること
によって高い精度の電位検出を行うことが出来る。請求
項１１の発明に於ては、半導体装置は、第１の電位、第
２の電位、及び第３の電位を入力とし、該第３の電位に
応じて該第１の電位及び該第２の電位間を分圧して分圧
電位を出力する分圧回路と、該分圧電位と所定の電位と
の大小関係に応じて出力を変化させる比較回路と、該第
３の電位を発生する電圧発生器を含み、該電圧発生器が
発生する内部電圧を検出することを特徴とする。

【００２４】上記発明に於ては、分圧回路によって電源
電位とグランド電位との間を第３の電位に応じて分圧
し、分圧電位と所定の電位との大小関係を比較回路によ
って決定することによって、第３の電位が所定の電位よ
り高いか低いかを検出することが出来る。従って、分圧
回路に入力する第３の電位と分圧電位との関係を調整す
ることによって、半導体装置に於て電圧発生器が発生し
た任意の電位を検出することが可能になる。

【００２５】請求項１２の発明に於ては、請求項１１記
載の半導体装置に於て、前記分圧回路は、一端を前記第
１の電位に接続し他端を第１のノードに接続した第１の
ＭＯＳトランジスタと、一端を該ノードに接続し他端を
前記第２の電位に接続した第２のＭＯＳトランジスタを
含み、該第１のＭＯＳトランジスタが導通するように該
第１のＭＯＳトランジスタのゲートを第４の電位に接続
し、該第２のＭＯＳトランジスタのゲートを前記第３の
電位に接続し、該第１のノードの電位を前記分圧電位と
することを特徴とする。

【００２６】上記発明に於ては、直列接続された２つの
ＭＯＳトランジスタで分圧回路を構成し、一方のＭＯＳ
トランジスタのゲートに第３の電位を入力してこのＭＯ
Ｓトランジスタの内部抵抗値を変化させることによっ
て、分圧電位を生成することが出来る。従って、単純な
回路で任意の電位検出が可能であるに加えて、第３の電
位からＭＯＳトランジスタのゲートに電流が流れ込まな
いので、半導体装置の消費電流を抑さえることが出来
る。

【００２７】請求項１３の発明に於ては、請求項１２記
載の半導体装置に於て、前記第１のＭＯＳトランジスタ
と前記第２のＭＯＳトランジスタは同一の導電タイプを
有することを特徴とする。上記発明に於ては、同一の導
電タイプのＭＯＳトランジスタを用いるので、２つのＭ
ＯＳトランジスタの内部抵抗値は同一の方向への製造誤
差を含む可能性が高く、内部抵抗値の比率に対する製造
誤差の影響が小さい。従って、精度の高い電位検出を行
うことが出来る。

【００２８】請求項１４の発明に於ては、請求項１２記
載の半導体装置に於て、前記比較回路は、前記分圧電位
をゲート入力とする第３のＭＯＳトランジスタを含み、
該トランジスタの導通及び非導通によって前記出力を変
化させることを特徴とする。上記発明に於ては、ＭＯＳ
トランジスタを用いることによって、分圧電圧と所定の
電位との比較を容易に行うことが出来る。

【００２９】請求項１５の発明に於ては、請求項１１記
載の半導体装置に於て、前記比較回路の前記出力に応じ
て前記電圧発生器を制御する制御回路を更に含むことを
特徴とする。上記発明に於ては、半導体装置に於て電圧
発生器が生成する内部電圧を、任意の電位に制御するこ
とが出来る。

【００３０】

【発明の実施の形態】以下に、本発明の原理及び実施例
を添付の図面を用いて説明する。図１は、本発明の原理
による電圧レベル検出器の回路構成図を示す。図１の電
圧レベル検出器１０は、ＰＭＯＳトランジスタ１１乃至
１３、インバータ１４、及び可変或いは固定の抵抗１５
を含む。可変或いは固定の抵抗１５は、ＰＭＯＳトラン
ジスタ１３がオフの時にはインバータ１４の入力である
ノードｎ０２をＬＯＷ（ＶＳＳレベル）とし、ＰＭＯＳ
トランジスタ１３がオンの時にはノードｎ０２をＨＩＧ
Ｈ（ＶＣＣレベル）とするような素子であればよい。好
ましくは可変或いは固定の抵抗１５は、ＰＭＯＳトラン
ジスタ１３のオン／オフに関わらずに、略一定の電流を
流すように抵抗値が変化する定電流源である。

【００３１】ＰＭＯＳトランジスタ１１及び１２は電源
電位ＶＣＣ及びグランド電位ＶＳＳの間で直列接続さ
れ、各々のゲートは、グランド電位ＶＳＳ及びグランド
電位より低い電位ＶＢＢに接続される。ＰＭＯＳトラン
ジスタ１１及び１２の間の接続点は、ＰＭＯＳトランジ
スタ１３のゲート入力に接続される。ＰＭＯＳトランジ
スタ１３のソースは電源電位ＶＣＣに接続され、ドレイ
ンは可変或いは固定の抵抗１５を介してグランド電位Ｖ
ＳＳに接続される。ＰＭＯＳトランジスタ１３のドレイ
ンはインバータ１４の入力に接続され、インバータ１４
の出力が図１の電圧レベル検出器１０の出力電位ｏｕｔ
を供給する。

【００３２】図２は、図１の回路に於て入力電位ＶＢＢ
を変化させた場合に、ノードｎ０１の電位、ノードｎ０
２の電位、及び出力電位ｏｕｔが変化する様子を示した
図である。図１及び図２を用いて、図１の電圧レベル検
出器１０の動作について説明する。

【００３３】電位ＶＢＢがグランド電位ＶＳＳに等しい
状態では、ＰＭＯＳトランジスタ１１及び１２はオン状
態である。このオン状態でのＰＭＯＳトランジスタ１１
及び１２の内部抵抗値の比率で、電源電位ＶＣＣ及びグ
ランド電位ＶＳＳの間の電圧が分圧されて、分圧電圧が
ＰＭＯＳトランジスタ１３のゲートに入力される。この
分圧電圧は、ノードｎ０１の電圧として図２に示され
る。

【００３４】この状態ではＰＭＯＳトランジスタ１３は
オフであり、インバータ１４の入力であるノードｎ０２
の電位は略グランド電位ＶＳＳに等しい。従ってインバ
ータ１４の出力電位ｏｕｔは、ＨＩＧＨ（電源電位ＶＣ
Ｃ）である。電位ＶＢＢをグランド電位ＶＳＳから下げ
ていくと、ＰＭＯＳトランジスタ１２の内部抵抗値は減
少していく。即ちＰＭＯＳトランジスタ１２の電流駆動
能力が増大していく。これによってノードｎ０１の電位
は、図２に示されるように徐々に下降する。

【００３５】電位ＶＢＢの下降に伴いノードｎ０１の電
位があるレベルまで下がると、ＰＭＯＳトランジスタ１
３が導通される。これによってノードｎ０２の電位が急
上昇し、インバータ１４の出力電位ｏｕｔが急下降す
る。このときの電位ＶＢＢは、図２に於て電位Ｖｄとし
て示されており、この電位Ｖｄが図１の電圧レベル検出
器１０が検出する電圧である。

【００３６】このように図１の電圧レベル検出器１０に
於ては、ＰＭＯＳトランジスタ１１及び１２が分圧電位
（ノードｎ０１の電位）を出力し、この分圧電位とＰＭ
ＯＳトランジスタ１３を導通するに必要な電位が比較さ
れ、分圧電位とＰＭＯＳトランジスタ１３を導通するに
必要な電位との大小関係に応じて、出力電位out が変化
する。

【００３７】図２に於て、ＰＭＯＳトランジスタ１３の
導通ポイントを決定するのは、ノードｎ０１の電位の初
期値及び傾きである。ノードｎ０１の電位の初期値及び
傾きは、ＰＭＯＳトランジスタ１１及び１２の内部抵抗
値の比率、例えばゲート幅の比率によって決定される。

【００３８】従って、ＰＭＯＳトランジスタ１１及び１
２の内部抵抗値の比率を適当に調整することで、検出電
圧Ｖｄを任意の電圧レベルに設定することが出来る。ま
た設計値からの製造誤差は隣接するトランジスタでは殆
ど同方向であり、ＰＭＯＳトランジスタ１１の内部抵抗
が大きくなる方向にずれるとＰＭＯＳトランジスタ１２
の内部抵抗も同様に大きくなる方向にずれるので、内部
抵抗値の比率をとると誤差は小さなものとなり、検出電
圧Ｖｄには殆ど影響しない。検出電圧Ｖｄの誤差は、実
質的にＰＭＯＳトランジスタ１３の誤差にのみ影響さ
れ、ＰＭＯＳトランジスタ１３のしきい値電圧の誤差に
等しい。

【００３９】また電位ＶＢＢはＰＭＯＳトランジスタ１
２のゲートに接続されているので、電位ＶＢＢに向かっ
て電流は流れない。従って余計な電流消費を防ぐことが
出来る。図１の回路は、グランド電位ＶＳＳよりも低い
電位ＶＢＢを検出するための電圧レベル検出器を示す
が、同様の構成でグランド電位よりも高い電位を検出す
る電圧レベル検出器を構築することは容易である。図３
にそのような回路を示す。図３の電圧レベル検出器は、
ＮＭＯＳトランジスタ４１乃至４３、インバータ４４、
及び可変或いは固定の抵抗４５を含み、グランド電位よ
りも高い電位ＶＰＰを検出する。図３の回路は、図１の
回路に於てＰ型トランジスタをＮ型トランジスタで置き
換え更に電源電位ＶＣＣとグランド電位ＶＳＳとを交換
しただけであり、その動作は図１の回路の動作と同様で
ある。従ってその説明は省略する。

【００４０】図４は、本発明の原理による電圧レベル検
出器の第１の実施例を示す回路図である。図４の電圧レ
ベル検出器１０Ａは、ＰＭＯＳトランジスタ１１乃至１
３、インバータ１４、及び固定抵抗１５Ａを含む。固定
抵抗１５は、ＰＭＯＳトランジスタ１３がオフの時には
インバータ１４の入力であるノードｎ０２をＬＯＷ（Ｖ
ＳＳレベル）とし、ＰＭＯＳトランジスタ１３がオンの
時にはノードｎ０２をＨＩＧＨ（ＶＣＣレベル）とする
素子である。

【００４１】図５は、図４の電圧レベル検出器１０Ａに
於て入力電位ＶＢＢを変化させた場合に、ノードｎ０１
の電位、ノードｎ０２の電位、及び出力電位ｏｕｔが変
化する様子をコンピュータシミュレーションにより求め
示した図である。図４の回路の動作及び図５の電位変化
は、図１及び図２に示されたものと基本的に同一である
ので詳細な説明は省略する。

【００４２】図６は、本発明の原理による電圧レベル検
出器の第２の実施例を示す回路図である。図６の電圧レ
ベル検出器１０Ｂは、ＰＭＯＳトランジスタ１１乃至１
３、インバータ１４、及び定電流源１５Ｂを含む。定電
流源１５Ｂは、ＰＭＯＳトランジスタ１３がオフの時に
はインバータ１４の入力であるノードｎ０２をＬＯＷ
（ＶＳＳレベル）とし、ＰＭＯＳトランジスタ１３がオ
ンの時にはノードｎ０２をＨＩＧＨ（ＶＣＣレベル）と
する素子であり、ＰＭＯＳトランジスタ１３のオン／オ
フに関わらずに、略一定の電流を流すように抵抗値が変
化する。定電流源１５Ｂは、ＮＭＯＳトランジスタ１６
及び１７と抵抗Ｒを含む。ＮＭＯＳトランジスタ１６及
び１７はカレントミラー回路を構成し、ＮＭＯＳトラン
ジスタ１７に流れる電流と同一の分量の電流がＮＭＯＳ
トランジスタ１６に流れるように構成される。

【００４３】図７は、図６の電圧レベル検出器１０Ｂに
於て入力電位ＶＢＢを変化させた場合に、ノードｎ０１
の電位、ノードｎ０２の電位、及び出力電位ｏｕｔが変
化する様子をコンピュータシミュレーションにより求め
示した図である。図６の回路の動作及び図７の電位変化
は、図１及び図２に示されたものと基本的に同一である
ので詳細な説明は省略する。

【００４４】図５及び図７を比較すれば明らかなよう
に、固定抵抗１５Ａを用いた第１の実施例の電圧レベル
検出器１０Ａよりも、定電流源１５Ｂを用いた第２の実
施例の電圧レベル検出器１０Ｂの方が、ノードｎ０２に
於ける電位が急峻に変化する。第１の実施例の電圧レベ
ル検出器１０Ａに於ては、ノードｎ０２に於ける電位変
化がなだらかなために、インバータ１４の製造誤差等に
よって出力電位ｏｕｔの反転ポイントが大きくずれてし
まう可能性がある。それに対して第２の実施例の電圧レ
ベル検出器１０Ｂに於ては、ノードｎ０２に於ける電位
変化が急峻なために、インバータ１４の製造誤差等が存
在しても、出力電位ｏｕｔの反転ポイントは殆どずれな
い。従って、第２の実施例の電圧レベル検出器１０Ｂの
方が、より精度の高い電位検出を実現することが出来
る。

【００４５】定電流源１５Ｂを用いた第２の実施例の電
圧レベル検出器１０Ｂの方が、固定抵抗１５Ａを用いた
第１の実施例の電圧レベル検出器１０Ａよりも、ノード
ｎ０２に於ける電位が急峻に変化する理由は以下のよう
に説明できる。第１の実施例の電圧レベル検出器１０Ａ
の場合、ＰＭＯＳトランジスタ１３の抵抗値をＲｐと
し、固定抵抗１５Ａの抵抗値を１とすると、ノードｎ０
２に於ける電位は、Ｖ＝（１／（Ｒｐ＋１））ｘＶＣＣ（１）となる。従って電位ＶＢＢの変動により、抵抗値Ｒｐが
0.5 、1 、1.5 と変化した場合を考えると、ノードｎ０
２に於ける電位は図８に示されるようになる。

【００４６】第２の実施例の電圧レベル検出器１０Ｂの
場合、ＮＭＯＳトランジスタ１６が、ノードｎ０２から
電位ＶＳＳに流れる電流を一定になるようにする。つま
りＮＭＯＳトランジスタ１６の抵抗値をＲｈとすると、
Ｒｈは（Ｒｐ＋Ｒｈ）が一定になるように変化する。図
８の例と同様にＲｐ＝１の時にノードｎ０２の電位が0.
5 ｘＶＣＣになるようにＮＭＯＳトランジスタ１６の特
性を設定すると、この時のＮＭＯＳトランジスタ１６の
抵抗値Ｒｈは１となり、また（Ｒｐ＋Ｒｈ）は２とな
る。このように設定した場合、抵抗値Ｒｈは（Ｒｐ＋Ｒ
ｈ）が２を保つように変化することになる。従って、電
位ＶＢＢが変化してＰＭＯＳトランジスタ１３の抵抗値
Ｒｐが0.5 、1 、1.5 と変化した場合を考えると、ＮＭ
ＯＳトランジスタ１６の抵抗値Ｒｈは1.5 、1 、0.5 と
変化する。このときノードｎ０２に於ける電位は図９に
示されるようになる。

【００４７】図８及び図９を比較すれば明らかなよう
に、第２の実施例の電圧レベル検出器１０Ｂの場合に
は、ＮＭＯＳトランジスタ１６の抵抗値ＲｈがＰＭＯＳ
トランジスタ１３の抵抗値Ｒｐとは逆方向に変化するた
め、ノードｎ０２に於ける電位の変化が第１の実施例の
場合と比較してより急峻になる。従って図７に示される
ように、電位ＶＢＢが変化する極く短い範囲内で、ノー
ドｎ０２に於ける電位変化は完了することになり、イン
バータ１４等に製造誤差があっても精度の高い電圧レベ
ル検出を行うことが出来る。

【００４８】なお図６の第２の実施例の電圧レベル検出
器１０Ｂに於ては、カレントミラー回路が定電流源１５
Ｂとして用いられたが、ＮＭＯＳトランジスタ１６のゲ
ートを例えば電源電位ＶＣＣに接続してＮＭＯＳトラン
ジスタ１６だけで定電流源１５Ｂを構成してもよい。

【００４９】図１０は、図６の第２の実施例の電圧レベ
ル検出器１０ＢをＤＲＡＭの基板電位検出に適用した実
施例を模式的に示す。なお図１０に於て、第２の実施例
の電圧レベル検出器１０Ｂの代わりに第１の実施例の電
圧レベル検出器１０Ａを用いてもよい。

【００５０】図１０に於て、Ｐ型の基板２０に、Ｐ型領
域２１、Ｎ型領域２２及び２４、及びゲート２３が形成
され、Ｎ型領域２４には容量２５が接続される。容量２
５はＤＲＡＭのメモリセルを想定し、Ｎ型領域２２及び
２４とゲート２３はワードゲートトランジスタを想定し
ている。Ｐ型領域２１にはＶＢＢポンプ２６が接続され
ており、基板２０に蓄積された電荷を引き抜くことで基
板２０の電位ＶＢＢを下降させる。ＶＢＢポンプ２６の
動作は、電圧レベル検出器１０Ｂによって制御される。
電圧レベル検出器１０Ｂは、基板２０の電位ＶＢＢを検
出する。電位ＶＢＢが所定の電位より低い場合には、電
圧レベル検出器１０Ｂは出力電位out としてＬＯＷ信号
を供給する。電位ＶＢＢが所定レベルより高くなると、
電圧レベル検出器１０Ｂは出力電位out としてＨＩＧＨ
信号を供給する。ＶＢＢポンプ２６は、ＨＩＧＨ信号を
電圧レベル検出器１０Ｂから受け取ると動作し、基板２
０に蓄積された電荷を引き抜くことで基板２０の電位Ｖ
ＢＢを下降させる。これによって、基板２０の電位ＶＢ
Ｂを所定の電位に保つことが出来る。

【００５１】なお図１０の実施例に於て、電圧レベル検
出器１０Ｂ及びＶＢＢポンプ２６は基板２０と同一の基
板上に構成されてよい。また電圧レベル検出器１０Ｂ以
外の構成は従来技術の範囲内であるので説明を省略す
る。図１１の回路は、本発明の原理による電圧レベル検
出器の第３の実施例を示す回路図である。図１１の電圧
レベル検出器１０Ｃは、ＰＭＯＳトランジスタ３０乃至
３４、ＮＭＯＳトランジスタ３５乃至３７、インバータ
３８及び３９、及び抵抗Ｒを含む。

【００５２】図１１の電圧レベル検出器１０Ｃは、図６
の第２の実施例の電圧レベル検出器１０Ｂを２つ組み合
わせたものである。第１の電圧レベル検出器は、ＰＭＯ
Ｓトランジスタ３０、３１、及び３３、ＮＭＯＳトラン
ジスタ３５及び３６、インバータ３８、及び抵抗Ｒによ
って構成される。図６の第２の実施例の電圧レベル検出
器１０Ｂと対比すると、ＰＭＯＳトランジスタ３０、３
１、及び３３とインバータ３８が、ＰＭＯＳトランジス
タ１１乃至１３及びインバータ１４に相当し、ＮＭＯＳ
トランジスタ３５及び３６と抵抗Ｒが、定電流源１５Ｂ
に相当する。第２の電圧レベル検出器は、ＰＭＯＳトラ
ンジスタ３０、３２、及び３４、ＮＭＯＳトランジスタ
３５及び３７、インバータ３９、及び抵抗Ｒによって構
成される。図６の第２の実施例の電圧レベル検出器１０
Ｂと対比すると、ＰＭＯＳトランジスタ３０、３２、及
び３４とインバータ３９が、ＰＭＯＳトランジスタ１１
乃至１３及びインバータ１４に相当し、ＮＭＯＳトラン
ジスタ３５及び３７と抵抗Ｒが、定電流源１５Ｂに相当
する。第１及び第２の電圧レベル検出器の動作は、図６
の電圧レベル検出器１０Ｂの動作と基本的に同一である
ので、その説明は省略する。

【００５３】図１２は、図１１に於て電位ＶＢＢを変化
させた場合に、ノードｎ０１乃至ｎ０４の電位及び出力
電位ｏｕｔ１及びｏｕｔ２が変化する様子を示した図で
ある。図１１に示されるように、第２の電圧レベル検出
器のＰＭＯＳトランジスタ３０と３２との間には、ＰＭ
ＯＳトランジスタ３１が挿入されているので、ＰＭＯＳ
トランジスタ３１と３２との間のノードｎ０３の電位
は、第１の電圧レベル検出器のノードｎ０１の電位より
も低くなる。従って図１２に示されるように、ノードｎ
０３の電位を示す直線は、ノードｎ０１の電位を示す直
線よりも下（低電位側）に位置される。

【００５４】図１１及び図１２を参照して、電位ＶＢＢ
が下降していくと、まず第２の電圧レベル検出器のＰＭ
ＯＳトランジスタ３４が導通されて、ノードｎ０４の電
位がＨＩＧＨ（電位ＶＣＣ）になる。従って、インバー
タ３９の出力である電位ｏｕｔ２がＬＯＷ（電位ＶＳ
Ｓ）になる。更に電位ＶＢＢが下降していくと、第１の
電圧レベル検出器のＰＭＯＳトランジスタ３３が導通さ
れて、ノードｎ０２の電位がＨＩＧＨ（電位ＶＣＣ）に
なる。従って、インバータ３８の出力である電位ｏｕｔ
１がＬＯＷ（電位ＶＳＳ）になる。

【００５５】このように図１１に示された第３の実施例
の電圧レベル検出器１０Ｃに於ては、第１の電圧レベル
検出器と第２の電圧レベル検出器とを組み合わせること
によって、２つの異なった電位を検出することが出来
る。図１１の回路構成においては、２つの検出電圧レベ
ルは、ＰＭＯＳトランジスタ３０乃至３２の３つの内部
抵抗値の比率に依存する。従って、２つの電圧レベル検
出器を独立に構成する場合に比較して、２つの検出電圧
レベル間の誤差を小さくすることが出来る。また幾つか
のトランジスタを共有するので、回路スペースの節約に
もつながる。

【００５６】なお図１１に示された電圧レベル検出器１
０Ｃは、２つの異なった電圧レベルを検出するように構
成されたが、同様に電圧レベル検出器を組み合わせてい
くことによって、２つ以上の異なった電圧レベルを検出
するように構成出来ることは明らかである。

【００５７】図１３は、図１１の第３の実施例の電圧レ
ベル検出器１０ＣをＤＲＡＭの基板電位検出に適用した
実施例を模式的に示す。図１３に於て、図１０と同一の
要素は同一の番号によって参照され、その説明は省略さ
れる。Ｐ型領域２１にはラージＶＢＢポンプ２７及びス
モールＶＢＢポンプ２８が接続されており、基板２０に
蓄積された電荷を引き抜くことで基板２０の電位ＶＢＢ
を下降させる。ラージＶＢＢポンプ２７は、スモールＶ
ＢＢポンプ２８よりも電荷引き抜き能力が高く、より大
きな電流を消費する。一般に、ＤＲＡＭのスタンバイ時
等の大きな電流変動を避けるために、電源投入時にはラ
ージＶＢＢポンプによって電荷を引き抜いて基板電位Ｖ
ＢＢを下降させ、動作時及びスタンバイ時にはスモール
ＶＢＢポンプを動作させて、大きな電流変動を伴うこと
なく基板電位ＶＢＢを調整することが行われる。

【００５８】ラージＶＢＢポンプ２７及びスモールＶＢ
Ｂポンプ２８の動作は、電圧レベル検出器１０Ｃによっ
て制御される。電圧レベル検出器１０Ｃは、基板２０の
電位ＶＢＢを検出する。電位ＶＢＢが第１の所定電位よ
り低い場合には、電圧レベル検出器１０Ｃは出力電位ou
t1としてＬＯＷ信号を供給する。電位ＶＢＢが第１の所
定電位より高くなると、電圧レベル検出器１０Ｃは出力
電位out1としてＨＩＧＨ信号を供給する。電圧レベル検
出器１０Ｃは、第１の所定電位より高い第２の所定電位
も検出して、検出結果を出力電位out2として出力する。
電位ＶＢＢが第２の所定電位より低い場合には、電圧レ
ベル検出器１０Ｃは出力電位out2としてＬＯＷ信号を供
給する。電位ＶＢＢが第２の所定電位より高くなると、
電圧レベル検出器１０Ｃは出力電位out2としてＨＩＧＨ
信号を供給する。出力電位out1はスモールＶＢＢポンプ
２８に供給され、出力電位out2はラージＶＢＢポンプ２
７に供給される。

【００５９】ラージＶＢＢポンプ２７及びスモールＶＢ
Ｂポンプ２８の各々は、ＨＩＧＨ信号を電圧レベル検出
器１０Ｃから受け取ると動作し、基板２０に蓄積された
電荷を引き抜くことで基板２０の電位ＶＢＢを下降させ
る。電源投入時或いは急激に電位ＶＢＢが上昇した場合
には、ラージＶＢＢポンプ２７が電位ＶＢＢを第２の所
定電位まで下降させ、その後スモールＶＢＢポンプ２８
が電位ＶＢＢを第１の所定電位まで下降させる。通常動
作時及びスタンバイ時に於ては、主にスモールＶＢＢポ
ンプ２８が動作して、基板２０の電位ＶＢＢを第１の所
定電位に保つことが出来る。このようにして、通常動作
時及びスタンバイ時に於て、大きな消費電流変動を伴う
ことなく、基板２０の電位ＶＢＢを第１の所定電位に調
整することが出来る。

【００６０】なお図１３の実施例に於て、電圧レベル検
出器１０Ｃ、ラージＶＢＢポンプ２７、及びスモールＶ
ＢＢポンプ２８ＶＢＢは基板２０と同一の基板上に構成
されてよい。また電圧レベル検出器１０Ｃ以外の構成は
従来技術の範囲内であるので説明を省略する。

【００６１】図１４は、本発明の原理による電圧レベル
検出器の第４の実施例を示す回路図である。第４の実施
例の電圧レベル検出器１０Ｄは、本発明の原理によりグ
ランド電位より高い電位を検出する図３の電圧レベル検
出器に対応する。図１４の電圧レベル検出器１０Ｄは、
ＮＭＯＳトランジスタ４１乃至４３、インバータ４４、
及び固定抵抗４５Ａを含む。固定抵抗４５Ａは、ＮＭＯ
Ｓトランジスタ４３がオフの時にはインバータ４４の入
力であるノードｎ０２をＬＯＷ（ＶＳＳレベル）とし、
ＮＭＯＳトランジスタ４３がオンの時にはノードｎ０２
をＨＩＧＨ（ＶＣＣレベル）とする素子である。

【００６２】ＮＭＯＳトランジスタ４１及び４２は電源
電位ＶＣＣ及びグランド電位ＶＳＳの間で直列接続さ
れ、各々のゲートは、電源電位ＶＣＣ及びグランド電位
より高い電位ＶＰＰに接続される。ＮＭＯＳトランジス
タ４１及び４２の間の接続点は、ＮＭＯＳトランジスタ
４３のゲート入力に接続される。ＮＭＯＳトランジスタ
４３のソースはグランド電位ＶＳＳに接続され、ドレイ
ンは固定抵抗４５Ａを介して電源電位ＶＣＣに接続され
る。ＮＭＯＳトランジスタ４３のドレインはインバータ
４４の入力に接続され、インバータ４４の出力が図１４
の電圧レベル検出器１０Ｄの出力電位ｏｕｔを供給す
る。

【００６３】図１５は、図１４の電圧レベル検出器１０
Ｄに於て入力電位ＶＰＰを変化させた場合に、ノードｎ
０１の電位、ノードｎ０２の電位、及び出力電位ｏｕｔ
が変化する様子を示した図である。図１４及び図１５を
用いて、図１４の電圧レベル検出器１０Ｄの動作につい
て説明する。

【００６４】電位ＶＰＰが電源電位ＶＣＣに等しい状態
では、ＮＭＯＳトランジスタ４１及び４２はオン状態で
ある。このオン状態でのＮＭＯＳトランジスタ４１及び
４２の内部抵抗値の比率で、電源電位ＶＣＣ及びグラン
ド電位ＶＳＳの間の電圧が分圧されて、分圧電圧がＮＭ
ＯＳトランジスタ４３のゲートに入力される。この分圧
電圧は、ノードｎ０１の電圧として図１５に示される。

【００６５】この状態ではＮＭＯＳトランジスタ４３は
オフであり、インバータ４４の入力であるノードｎ０２
の電位は略電源電位ＶＣＣに等しい。従ってインバータ
４４の出力電位ｏｕｔは、ＬＯＷ（グランド電位ＶＳ
Ｓ）である。電位ＶＰＰを電源電位ＶＣＣから上げてい
くと、ＮＭＯＳトランジスタ４２の内部抵抗値は減少し
ていく。即ちＮＭＯＳトランジスタ４２の電流駆動能力
が増大していく。これによってノードｎ０１の電位は、
図１５に示されるように徐々に上昇する。

【００６６】電位ＶＰＰの上昇に伴いノードｎ０１の電
位があるレベルまで上がると、ＮＭＯＳトランジスタ４
３が導通される。これによってノードｎ０２の電位が急
下降し、インバータ４４の出力電位ｏｕｔが急上昇す
る。このときの電位ＶＰＰは、図１５に於て電位Ｖｄと
して示されており、この電位Ｖｄが図１４の電圧レベル
検出器１０Ｄが検出する電圧である。

【００６７】図１５に於て、ＮＭＯＳトランジスタ４３
の導通ポイントを決定するのは、ノードｎ０１の電位の
初期値及び傾きである。ノードｎ０１の電位の初期値及
び傾きは、ＮＭＯＳトランジスタ４１及び４２の内部抵
抗値の比率、例えばゲート幅の比率によって決定され
る。

【００６８】従って、ＮＭＯＳトランジスタ４１及び４
２の内部抵抗値の比率を適当に調整することで、検出電
圧Ｖｄを任意の電圧レベルに設定することが出来る。ま
た設計値からの製造誤差は隣接するトランジスタでは殆
ど同方向であり、ＮＭＯＳトランジスタ４１の内部抵抗
が大きくなる方向にずれるとＮＭＯＳトランジスタ４２
の内部抵抗も同様に大きくなる方向にずれるので、内部
抵抗値の比率をとると誤差は小さなものとなり、検出電
圧Ｖｄには殆ど影響しない。検出電圧Ｖｄの誤差は、実
質的にＮＭＯＳトランジスタ４３の誤差にのみ影響さ
れ、ＮＭＯＳトランジスタ４３のしきい値電圧の誤差に
等しい。

【００６９】また電位ＶＰＰはＮＭＯＳトランジスタ４
２のゲートに接続されているので、電位ＶＰＰから多量
の電流が流れ込むことはない。従って余計な電流消費を
防ぐことが出来る。なお図１４に於ては、固定抵抗４５
Ａが用いられたが、固定抵抗４５Ａの代わりに図６の定
電流源１５Ｂと同様の定電流源を用いてもよい。定電流
源を用いた場合には、電位ＶＰＰの変化に対してノード
ｎ０２の電位が急峻に変化するので、電位ＶＰＰを精度
高く検出することが出来る。

【００７０】図１６は、図１４の第４の実施例の電圧レ
ベル検出器１０ＤをＤＲＡＭのワード線電位検出に適用
した実施例を模式的に示す。図１６に於て、図１０と同
一の要素は同一の番号によって参照され、その説明は省
略される。図１６に於て、ワードゲートトランジスタの
ゲート２３にはワード線５２が接続されており、ワード
線ドライバ５０がワード線５２を介してワードゲートト
ランジスタを駆動する。メモリセルである容量２５を電
位ＶＣＣに充電するためには、トランジスタのしきい値
電圧分だけ電位ＶＣＣよりも高い電位をゲート２３に供
給する必要がある。この電位ＶＣＣよりも高い電位が電
位ＶＰＰであり、ＶＰＰ生成器５１によって生成され
る。ＶＰＰ生成器５１によって生成された電位ＶＰＰは
ワード線ドライバ５０に供給され、ワード線ドライバ５
０は選択したワード線５２に電位ＶＰＰを印加する。Ｖ
ＰＰ生成器５１が生成した電位ＶＰＰは更に、電圧レベ
ル検出器１０Ｄにも供給される。電圧レベル検出器１０
Ｄは、電位ＶＰＰを検出して、出力電位out として検出
結果を出力する。電位ＶＰＰが所定の電位よりも高い場
合は、電圧レベル検出器１０Ｄは出力電位out としてＬ
ＯＷ信号を供給する。電位ＶＰＰが所定の電位よりも低
い場合は、電圧レベル検出器１０Ｄは出力電位out とし
てＨＩＧＨ信号を供給する。ＶＰＰ生成器５１は、ＨＩ
ＧＨ信号を受け取ると電圧ＶＰＰを上昇させるように動
作する。これによって、電圧ＶＰＰを所定の電位に保つ
ことが出来る。

【００７１】

【発明の効果】請求項１の発明に於ては、分圧回路によ
って電源電位とグランド電位との間を第３の電位に応じ
て分圧し、分圧電位と所定の電位との大小関係を比較回
路によって決定することによって、第３の電位が所定の
電位より高いか低いかを検出することが出来る。従っ
て、分圧回路に入力する第３の電位と分圧電位との関係
を調整することによって、任意の電位を検出することが
可能になる。

【００７２】請求項２の発明に於ては、直列接続された
２つのＭＯＳトランジスタで分圧回路を構成し、一方の
ＭＯＳトランジスタのゲートに第３の電位を入力してこ
のＭＯＳトランジスタの内部抵抗値を変化させることに
よって、分圧電位を生成することが出来る。従って、単
純な回路で任意の電位検出が可能であるに加えて、第３
の電位からＭＯＳトランジスタのゲートに電流が流れ込
まないので消費電流を抑さえることが出来る。

【００７３】請求項３の発明に於ては、同一の導電タイ
プのＭＯＳトランジスタを用いるので、２つのＭＯＳト
ランジスタの内部抵抗値は同一の方向への製造誤差を含
む可能性が高く、内部抵抗値の比率に対する製造誤差の
影響が小さい。従って、精度の高い電位検出を行うこと
が出来る。

【００７４】請求項４及び請求項５の発明に於ては、グ
ランド電位より低い任意の電位を、消費電流を抑さえな
がら精度良く検出することが出来る。請求項６及び請求
項７の発明に於ては、電源電位より高い任意の電位を、
消費電流を抑さえながら精度良く検出することが出来
る。

【００７５】請求項８の発明に於ては、ＭＯＳトランジ
スタを用いることによって、分圧電圧と所定の電位との
比較を容易に行うことが出来る。請求項９の発明に於て
は、ＭＯＳトランジスタを用いることによって、分圧電
圧と所定の電位との比較を容易に行うことが出来る。

【００７６】請求項１０の発明に於ては、ＭＯＳトラン
ジスタを用いることによって、分圧電位と所定の電位と
の比較を容易に行うことが出来ると共に、定電流源を用
いることによって高い精度の電位検出を行うことが出来
る。請求項１１の発明に於ては、分圧回路によって電源
電位とグランド電位との間を第３の電位に応じて分圧
し、分圧電位と所定の電位との大小関係を比較回路によ
って決定することによって、第３の電位が所定の電位よ
り高いか低いかを検出することが出来る。従って、分圧
回路に入力する第３の電位と分圧電位との関係を調整す
ることによって、半導体装置に於て電圧発生器が発生し
た任意の電位を検出することが可能になる。

【００７７】請求項１２の発明に於ては、直列接続され
た２つのＭＯＳトランジスタで分圧回路を構成し、一方
のＭＯＳトランジスタのゲートに第３の電位を入力して
このＭＯＳトランジスタの内部抵抗値を変化させること
によって、分圧電位を生成することが出来る。従って、
単純な回路で任意の電位検出が可能であるに加えて、第
３の電位からＭＯＳトランジスタのゲートに電流が流れ
込まないので、半導体装置の消費電流を抑さえることが
出来る。

【００７８】請求項１３の発明に於ては、同一の導電タ
イプのＭＯＳトランジスタを用いるので、２つのＭＯＳ
トランジスタの内部抵抗値は同一の方向への製造誤差を
含む可能性が高く、内部抵抗値の比率に対する製造誤差
の影響が小さい。従って、精度の高い電位検出を行うこ
とが出来る。

【００７９】請求項１４の発明に於ては、ＭＯＳトラン
ジスタを用いることによって、分圧電圧と所定の電位と
の比較を容易に行うことが出来る。請求項１５の発明に
於ては、半導体装置に於て電圧発生器が生成する内部電
圧を、任意の電位に制御することが出来る。

【図面の簡単な説明】

【図１】本発明の原理による電圧レベル検出器の回路構
成図である。

【図２】図１の回路の動作を示す図である。

【図３】本発明の原理による電圧レベル検出器の別の回
路構成図である。

【図４】本発明の電圧レベル検出器の第１の実施例の回
路構成図である。

【図５】図４の回路の動作を示す図である。

【図６】本発明の電圧レベル検出器の第２の実施例の回
路構成図である。

【図７】図６の回路の動作を示す図である。

【図８】図４の回路動作を説明するための図である。

【図９】図６の回路動作を説明するための図である。

【図１０】本発明の電圧レベル検出器の第２の実施例を
ＤＲＡＭに適用した構成を示す図である。

【図１１】本発明の電圧レベル検出器の第３の実施例の
回路構成図である。

【図１２】図１１の回路の動作を示す図である。

【図１３】本発明の電圧レベル検出器の第３の実施例を
ＤＲＡＭに適用した構成を示す図である。

【図１４】本発明の電圧レベル検出器の第４の実施例の
回路構成図である。

【図１５】図１４の回路の動作を示す図である。

【図１６】本発明の電圧レベル検出器の第４の実施例を
ＤＲＡＭに適用した構成を示す図である。

【図１７】従来の電圧レベル検出器の回路構成図であ
る。

【符号の説明】

１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ電圧レベル検出器２０基板２１Ｐ型領域２２Ｎ型領域２３ゲート２４Ｎ型領域２５メモリセル容量２６ＶＢＢポンプ２７ラージＶＢＢポンプ２８スモールＶＢＢポンプ５０ワード線ドライバ５１ＶＰＰ生成器５２ワード線

Claims

【特許請求の範囲】

【請求項１】第１の電位、第２の電位、及び第３の電位
を入力とし、該第３の電位に応じて該第１の電位及び該
第２の電位間を分圧して分圧電位を出力する分圧回路
と、該分圧電位と所定の電位との大小関係に応じて出力を変
化させる比較回路を含むことを特徴とする電圧レベル検
出装置。
【請求項２】前記分圧回路は、一端を前記第１の電位に接続し他端を第１のノードに接
続した第１のＭＯＳトランジスタと、一端を該ノードに接続し他端を前記第２の電位に接続し
た第２のＭＯＳトランジスタを含み、該第１のＭＯＳト
ランジスタが導通するように該第１のＭＯＳトランジス
タのゲートを第４の電位に接続し、該第２のＭＯＳトラ
ンジスタのゲートを前記第３の電位に接続し、該第１の
ノードの電位を前記分圧電位とすることを特徴とする請
求項１記載の電圧レベル検出装置。
【請求項３】前記第１のＭＯＳトランジスタと前記第２
のＭＯＳトランジスタは同一の導電タイプを有すること
を特徴とする請求項２記載の電圧レベル検出装置。
【請求項４】前記第１のＭＯＳトランジスタと前記第２
のＭＯＳトランジスタはＰ型の導電タイプであり、前記
第４の電位は前記第２の電位に等しいことを特徴とする
請求項３記載の電圧レベル検出装置。
【請求項５】前記第３の電位は前記第２の電位より低い
ことを特徴とする請求項４記載の電圧レベル検出装置。
【請求項６】前記第１のＭＯＳトランジスタと前記第２
のＭＯＳトランジスタはＮ型の導電タイプであり、前記
第４の電位は前記第２の電位に等しいことを特徴とする
請求項３記載の電圧レベル検出装置。
【請求項７】前記第３の電位は前記第２の電位より高い
ことを特徴とする請求項６記載の電圧レベル検出装置。
【請求項８】前記比較回路は、前記分圧電位をゲート入
力とする第３のＭＯＳトランジスタを含み、該トランジ
スタの導通及び非導通によって前記出力を変化させるこ
とを特徴とする請求項２記載の電圧レベル検出装置。
【請求項９】前記比較回路は抵抗を更に含み、前記第１
の電位と前記第２の電位との間で前記第３のＭＯＳトラ
ンジスタと該抵抗が直列に接続され、該第３のＭＯＳト
ランジスタと該抵抗との間の接続点の電位をもとに前記
出力を変化させることを特徴とする請求項８記載の電圧
レベル検出装置。
【請求項１０】前記比較回路は定電流源を更に含み、前
記第１の電位と前記第２の電位との間で前記第３のＭＯ
Ｓトランジスタと該定電流源が直列に接続され、該第３
のＭＯＳトランジスタと該定電流源との間の接続点の電
位をもとに前記出力を変化させることを特徴とする請求
項８記載の電圧レベル検出装置。
【請求項１１】第１の電位、第２の電位、及び第３の電
位を入力とし、該第３の電位に応じて該第１の電位及び
該第２の電位間を分圧して分圧電位を出力する分圧回路
と、該分圧電位と所定の電位との大小関係に応じて出力を変
化させる比較回路と、該第３の電位を発生する電圧発生
器、を含み、該電圧発生器が発生する内部電圧を検出するこ
とを特徴とする半導体装置。
【請求項１２】前記分圧回路は、一端を前記第１の電位に接続し他端を第１のノードに接
続した第１のＭＯＳトランジスタと、一端を該ノードに接続し他端を前記第２の電位に接続し
た第２のＭＯＳトランジスタを含み、該第１のＭＯＳト
ランジスタが導通するように該第１のＭＯＳトランジス
タのゲートを第４の電位に接続し、該第２のＭＯＳトラ
ンジスタのゲートを前記第３の電位に接続し、該第１の
ノードの電位を前記分圧電位とすることを特徴とする請
求項１１記載の半導体装置。
【請求項１３】前記第１のＭＯＳトランジスタと前記第
２のＭＯＳトランジスタは同一の導電タイプを有するこ
とを特徴とする請求項１２記載の半導体装置。
【請求項１４】前記比較回路は、前記分圧電位をゲート
入力とする第３のＭＯＳトランジスタを含み、該トラン
ジスタの導通及び非導通によって前記出力を変化させる
ことを特徴とする請求項１２記載の半導体装置。
【請求項１５】前記比較回路の前記出力に応じて前記電
圧発生器を制御する制御回路を更に含むことを特徴とす
る請求項１１記載の半導体装置。