JP3641345B2 - 基板バイアス効果を利用した遅延回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶デバイスの回路技術にかかり、特に、ＭＯＳＦＥＴを使用した遅延回路に関する。
【０００２】
【従来の技術】
近年では、電子計算機や計測機器に加え、家電製品や電子カメラ等、一般の電気製品にも半導体記憶デバイスが使用されており、そのため、半導体記憶デバイスに対し、高集積化による大容量化と低価格化の要求が増々強くなっている。
【０００３】
半導体記憶デバイスのうちでも特に使用量が多いものは、任意のアドレスの記憶内容にアクセスできるＤＲＡＭ(ダイナミックランダムアクセスメモリ)である。ＤＲＡＭの内部には、内部回路の動作を制御するためのＡＴＤ(アドレス・トランジション・ディテクション：Address Transition Detection）回路が設けられており、そのＡＴＤ回路内には、入力信号を所定時間遅延させ、後段の回路に出力する遅延回路が設けられている。
【０００４】
図７(ａ)の符号１１０で示したものは、上述の遅延回路の従来技術のものであり、ｐチャネルＭＯＳＦＥＴ１１１とｎチャネルＭＯＳＦＥＴ１１２のゲート端子には、入力信号ＶINが共通して入力されており、入力信号ＶINがハイ状態からロー状態に切り替わると、ｐチャネルＭＯＳＦＥＴ１１１がＯＮ、ｎチャネルＭＯＳＦＥＴ１１２がＯＦＦし、ｐチャネルＭＯＳＦＥＴ１１１及び抵抗素子１１３を介して電源電圧ＶDDからキャパシタ１１４に電流が供給され、キャパシタ１１４が充電されることで電圧が上昇するように構成されている。
【０００５】
他方、入力信号ＶINがロー状態からハイ状態に切り替わると、ｐチャネルＭＯＳＦＥＴ１１１がＯＦＦ、ｎチャネルＭＯＳＦＥＴ１１２がＯＮし、充電されたキャパシタ１１４は、ｎチャネルＭＯＳＦＥＴ１１２を介して放電され、キャパシタ１１４の電圧が低下するように構成されている。
【０００６】
キャパシタ１１４の電圧が上昇する場合、電源電圧ＶDDが定電圧であれば、電圧の上昇速度は、キャパシタ１１４の静電容量、ｐチャネルＭＯＳＦＥＴ１１１のＯＮ抵抗値、抵抗素子１１３の抵抗値等の素子特性によって定まるため、入力信号ＶINは、一定の遅延時間だけ遅れて後段のインバータ１１９に出力され、このインバータ１１９で反転され、出力信号ＶOUTとして出力される。
【０００７】
しかしながら、遅延回路１１０に供給される電源電圧ＶDDの電圧値は、ＤＲＡＭ内の周辺回路の動作状態や、他の半導体デバイスの動作状態によって変動してしまう。そのような電源電圧ＶDDの変動があった場合には、キャパシタ１１４への充電電流の大きさが変動するため、遅延時間が短くなったり長くなったりしてしまう。例えば、電源電圧ＶDDが上昇した場合には、ｐチャネルＭＯＳＦＥＴ１１１のコンダクタンスが大きくなり、キャパシタ１１４への充電電流が増加する結果、遅延時間は短くなってしまう。
【０００８】
そこで従来技術でも対策が採られており、図７(ｂ)の符号１２０に示した遅延回路のように、ＤＲＡＭ内に安定化電源１１７を設け、電源電圧ＶDDの変動の影響を受けない安定化電圧ＶDLを発生させ、その安定化電圧ＶDLをｐチャネルＭＯＳＦＥＴ１１１のソース端子に印加し、キャパシタ１１４には安定化電源１１７から充電電流が供給されるように構成していた。このような構成によれば、遅延時間は電源電圧ＶDDの変動を受けないようになる。
【０００９】
しかしながら、スタンバイ時の消費電流、およびアクセススピードの面から全ての回路に安定化電源１１７からの電圧を供給することは困難である。従って、半導体集積回路上には、電源電圧ＶDDの変動の影響を受ける回路と電源電圧ＶDDの変動の影響を受けない回路とが混在することとなり、全体として電源電圧ＶDDの変動の影響をなくすることは困難である。
【００１０】
また、近年では、ＤＲＡＭの高速化のために、回路間の動作タイミングを一致させるための時間的余裕(回路動作マージン)が少なくなっており、かかる場合には、電源電圧ＶDDの変動による回路スピードの変動を細かく調整し、しかも、アクセススピードのために最適化されている全体の回路構成に影響を与えないようにしながら、回路動作マージンの減少をできるだけ抑えることが重要である。
【００１１】
上述の理由により、電源電圧ＶDDが上昇した場合に遅延時間が短くなる回路(例えば、上述の遅延回路１１０)と、それとは逆に、電源電圧ＶDDが上昇した場合に遅延時間が長くなる遅延回路とが必要となるため、少ない素子数でそれを達成する技術の開発が待たれていた。
【００１２】
【発明が解決しようとする課題】
本発明は上記開発要求に応じて創作されたもので、その目的は、電源電圧の上昇により、遅延時間が長くなる遅延回路を提供することにある。また、その遅延回路を用いた半導体記憶デバイスを提供することにある。
【００１３】
【課題を解決するための手段】
前記課題を解決するために、請求項１記載の発明は、第１のノードと第１の電源用端子との間に接続された容量素子と、前記第１のノードと第２の電源用端子との間に接続され、入力信号に応答して導通することにより前記容量素子の充電又は放電を行なう第１のＭＯＳトランジスタと、前記第１のノードの電圧値に応じた出力信号を供給する第１の回路とを有し、前記第１のＭＯＳトランジスタの基板領域には第１の電圧が供給され、前記第２の電源用端子には前記第１の電圧を安定化した電圧が供給される。
【００１４】
この請求項１記載の遅延回路では、請求項２記載の発明のように、前記第１のＭＯＳトランジスタを介して前記容量素子に供給される電流が電流制限素子で制限されるように構成することができる。
【００１５】
また、請求項３記載の発明のように、前記第１のＭＯＳトランジスタにｐチャネルＭＯＳトランジスタ用い、該ｐチャネルＭＯＳトランジスタが遮断状態に置かれるときに導通状態に置かれるｎチャネルＭＯＳトランジスタを設け、前記容量素子が、前記ｐチャネルＭＯＳトランジスタを介して充電され、前記ｎチャネルＭＯＳトランジスタを介して放電されるように構成することができる。
【００１６】
また、この請求項３記載の遅延回路では、請求項４記載の発明のように、前記ｐチャネルＭＯＳトランジスタの基板領域(バックゲート)に印加する電圧を外部電源電圧とし、前記ｐチャネルＭＯＳトランジスタのソース端子に印加する電圧を外部電源電圧よりも電圧値の低い安定化電圧とすることができる。
【００１７】
以上説明した請求項１乃至請求項４のいずれか１項記載の遅延回路は、請求項５記載の発明のように、半導体記憶デバイスに設けることができる。
【００１８】
本発明の遅延回路は、上述のような構成であり、導通状態となったＭＯＳトランジスタを介して、容量素子が安定化電源に接続され、抵抗素子等の電流制限素子を介して充放電電流が流れるので、容量素子の電圧値が変化する。容量素子(第１のノード)の電圧値に応じて、後段の回路の出力信号が変化する。
【００１９】
本発明の遅延回路では、ＭＯＳトランジスタの基板領域(バックゲート)に、ソース端子の電圧とは異なる電源電圧が印加されているため、基板バイアス効果の影響を受け、ＭＯＳトランジスタのコンダクタンスが電源電圧の大きさによって変化する。電源電圧の変動により、ソース端子と基板領域との間の電圧差が大きくなった場合には、コンダクタンスは低下するが、ＭＯＳトランジスタのソース端子には安定化電圧が印加されるので、コンダクタンスが低下すると、容量素子に流れる充放電電流は減少するため、遅延時間は長くなる。
逆に、ソース端子と基板領域との間の電圧差が小さくなると、コンダクタンスは上昇し、容量素子に流れる充放電電流は増加するため、遅延時間は短くなる。
【００２０】
このようなＭＯＳトランジスタとしては、電源電圧が負の場合はｎチャネルＭＯＳトランジスタを用い、正である場合にはｐチャネルＭＯＳトランジスタを用いることができる。ｐチャネルＭＯＳトランジスタを用いる場合、ソース端子を安定化電源側に接続し、ドレイン端子を容量素子側に接続しておくと、容量素子が充電される際に遅延された出力信号を得ることができる。
【００２１】
【発明の実施の形態】
本発明の一実施形態を図面を用いて説明する。
図１を参照し、符号１０は本発明の一例の遅延回路であり、ＤＲＡＭ内のタイミング調整回路の一部として設けられている。そのＤＲＡＭには、外部電源から供給される電源電圧ＶDD(第１の電圧)とグラウンド電圧ＶSSとが印加されており、その電源電圧ＶDDを電力源として、内部のメモリセルに対し、データの入出力ができるように構成されている。
【００２２】
遅延回路１０は、ｐチャネルＭＯＳＦＥＴ１１(第１のＭＯＳトランジスタ)、ｎチャネルＭＯＳＦＥＴ１２、抵抗素子１３、キャパシタ１４(容量素子)、安定化電源１７、インバータ１９(第１のノードの電圧値に応じた出力信号を供給する第１の回路)を有しており、安定化電源１７は、電源電圧ＶDDを安定化し、定電圧の安定化電圧ＶDLを供給できるように構成されている(定電圧化はグラウンド電圧ＶSSが基準)。ここで、電源電圧ＶDDは約３．３Ｖであり、安定化電圧ＶDLは約２．２Ｖである。
【００２３】
ｐチャネルＭＯＳＦＥＴ１１のソース端子は、安定化電源１７に接続され、安定化電圧ＶDL(第１の電圧を安定化した電圧)が印加されるように構成されており、ドレイン端子は、抵抗素子１３を介して、キャパシタ１４の高電圧側の端子、及びｎチャネルＭＯＳＦＥＴ１２のドレイン端子(第１のノード：符号Ａで示す。)に接続されている。キャパシタ１４の低電圧側の端子とｎチャネルＭＯＳＦＥＴ１２のソース端子とは、グラウンド電圧ＶSSが印加される内部配線(第１の電源用端子)に接続されている。
【００２４】
このｐチャネルＭＯＳＦＥＴ１１のゲート端子とｎチャネルＭＯＳＦＥＴ１２のゲート端子には、入力信号ＶINが共通して印加されるように構成されており、キャパシタ１４の高電圧側の端子はインバータ１９の入力端子に接続されている。
【００２５】
インバータ１９内には、ｐチャネルＭＯＳＦＥＴ１５とｎチャネルＭＯＳＦＥＴ１６とが設けられており、ドレイン端子同士を互いに接続された状態で、ｐチャネルＭＯＳＦＥＴ１５のソース端子は安定化電圧ＶDL側に、ｎチャネルＭＯＳＦＥＴ１６のソース端子はグラウンド電圧ＶSS側に接続されている。キャパシタ１４の高電圧側の端子は、ｐチャネルＭＯＳＦＥＴ１５のゲート端子とｎチャネルＭＯＳＦＥＴ１６のゲート端子に共通に接続されている。ｐチャネルＭＯＳＦＥＴ１５とｎチャネルＭＯＳＦＥＴ１６の互いに接続されたドレイン端子から、出力信号ＶOUTが取り出され、図示しない後段の回路に入力されている。
【００２６】
この遅延回路１０の動作を説明する。初期状態で、入力信号ＶINがハイ状態にあり、ｐチャネルＭＯＳＦＥＴ１１がＯＦＦ(遮断状態)、ｎチャネルＭＯＳＦＥＴ１２がＯＮ(導通状態)のとき、キャパシタ１４には電荷は蓄積されていないものとする。
【００２７】
この場合、抵抗素子１３とｎチャネルＭＯＳＦＥＴ１２とキャパシタ１４との接続中点(符号Ａの第１のノード)はロー状態であり、インバータ１９から出力される出力信号ＶOUTはハイ状態である。
【００２８】
入力信号ＶINがハイ状態からロー状態に切り替わると、ｎチャネルＭＯＳＦＥＴ１１２がＯＦＦ、ｐチャネルＭＯＳＦＥＴ１１がＯＮする。ｐチャネルＭＯＳＦＥＴ１１のＯＮにより、キャパシタ１４の高電圧側の端子は、ｐチャネルＭＯＳＦＥＴ１１及び抵抗素子１３を介して安定化電源１７に接続され、ｐチャネルＭＯＳＦＥＴ１１及び抵抗素子１３によって電流制限された状態でキャパシタ１４に対して充電電流が流れる。
【００２９】
ｐチャネルＭＯＳＦＥＴ１１のソース端子に印加されている安定化電圧ＶDLは、電源電圧ＶDDの変動の影響を受けず、定電圧であるので、ｐチャネルＭＯＳＦＥＴ１１のコンダクタンスが一定であれば、キャパシタ１４の電圧値は、ｐチャネルＭＯＳＦＥＴ１１のＯＮ抵抗値、抵抗素子１３の抵抗値及びキャパシタ１４の静電容量に応じた速度で上昇する。
【００３０】
インバータ１９の出力は所定のスレッショルド電圧を超えたときにハイ状態からロー状態に切り替わるように構成されており、キャパシタ１４の電圧がグラウンド電圧ＶSSからそのスレッショルド電圧を超えるまでの時間が遅延回路１０の遅延時間となる。入力信号ＶINは、遅延回路１０内をその遅延時間だけ遅れて伝達され、出力信号ＶOUTとして出力される。
【００３１】
この場合、インバータ１９内のｐチャネルＭＯＳＦＥＴ１５では、基板領域(バックゲート)とソース端子とは短絡され、安定化電圧ＶDLが共通して印加されており、電源電圧ＶDDが変動してもインバータ１９のスレッショルド電圧には変動がないように構成されている。
【００３２】
他方、キャパシタ１４に電流を供給するｐチャネルＭＯＳＦＥＴ１１では、ソース端子には安定化電圧ＶDLが印加され、基板領域（バックゲート）には電源電圧ＶDDが印加されている。図２に、ｐチャネルＭＯＳＦＥＴ１１と、ｎチャネルＭＯＳＦＥＴ１２の拡散構造の概略図を示す。このＤＲＡＭにはＮウェル４１を有するｐ型シリコンサブストレート３１が用いられており、そのＮウェル４１内にはｐ型領域３２が拡散形成されている。これらｐ型領域３２と表面に形成されたゲート酸化膜５１とゲート電極５２とで、ｐ型領域３２をソース端子とドレイン端子とするｐチャネルＭＯＳＦＥＴ１１が構成されている。
【００３３】
他方、ｐ型シリコンサブストレート３１内にはｎ型領域４２が拡散形成され、これらｎ型領域４２と表面のゲート酸化膜５１とゲート電極５２とで、ｎ型領域４２をソース端子とドレイン端子とするｎチャネルＭＯＳＦＥＴ１２が構成されている。
【００３４】
従って、ｐチャネルＭＯＳＦＥＴ１１の基板領域はＮウェル４１であり、ｎチャネルＭＯＳＦＥＴ１２の基板領域はｐ型シリコンサブストレート３１自体である。
【００３５】
そのＮウェル４１には電源電圧ＶDDが印加されており、従って、ｐチャネルＭＯＳＦＥＴ１１では、基板領域に電源電圧ＶDDが印加されている。ｐ型シリコンサブストレート３１には、グラウンド電圧ＶSSが印加され、ｐチャネルＭＯＳＦＥＴ１１の基板領域とｐ型シリコン基板３１とは逆バイアス状態にされている。
【００３６】
安定化電圧ＶDLは電源電圧ＶDDから作られるので、
ＶDL ＜ ＶDD
の大小関係がある。図３に示すように、ｐチャネルＭＯＳＦＥＴのソース端子の電圧を基準とし、ゲート端子の電圧をＶGS、バックゲート電圧(基板領域の電圧)をＶBS、ドレイン端子の電圧をＶDSとし、また、ソース端子からドレイン端子に向かって流れる電流をＩDSとした場合、バックゲート電圧ＶBSと電源電圧ＶDD、及び安定化電圧ＶDLの間には、次式、
ＶBS ＝ ＶDL−ＶDD ＜ ０
の関係がある。
【００３７】
ＭＯＳＦＥＴの通常の結線は、ソース端子と基板領域とを短絡しているので、バックゲート電圧ＶBSはゼロ(ＶBS＝０)である。ｐチャネルＭＯＳＦＥＴのゲート電圧ＶGSとドレイン電流ＩDSとの関係を、バックゲート電圧ＶBSがゼロである場合と、ゼロでない場合(ＶBS＜０)について、図４のグラフに示す。同じ大きさのゲート電圧ＶGSを印加した場合には、バックゲート電圧ＶGSが負電圧方向で大きい方がドレイン電流ＩDSは小さくなる。
【００３８】
ｐチャネルＭＯＳＦＥＴのドレイン電圧ＶDSとドレイン電流ＩDSとの関係を、バックゲート電圧ＶBSがゼロの場合と負電圧の場合について、図５(ａ)、同図(ｂ)のグラフにそれぞれ示す。
【００３９】
ゲート電圧ＶGSをＶG1〜ＶG4とした場合の各特性(ＶG4＜ＶG3＜ＶG2＜ＶG1＜０)から分かるように、同じ大きさのゲート電圧ＶGSを印加した場合には、バックゲート電圧ＶBSが負電圧方向で大きい方がドレイン電流ＩDSは小さくなっている。
【００４０】
ゲート電圧ＶGS及びドレイン電圧ＶDSを一定にした場合の、バックゲート電圧ＶBSとドレイン電流ＩDSの関係を図６のグラフに示す。各曲線とも、ＶGS＝ＶDSにした。バックゲート電圧ＶBSを負電圧方向に大きくなるほどドレイン電流ＩDSの電流量は小さくなっている。
【００４１】
このように、基板領域の電位をソース端子の電位よりも高くし、バックゲート電圧を印加した方が、ｐチャネルＭＯＳＦＥＴ１１のコンダクタンスは低下する。そして、そのコンダクタンスの値は、図６から分かるように、基板領域とソース端子の電位差に大じて変動する。具体的には、電源電圧ＶDDが上昇した場合にはバックゲート電圧ＶBSは負電圧方向に大きくなるため、ｐチャネルＭＯＳＦＥＴ１１のコンダクタンスは小さくなり、キャパシタ１４に対する充電電流が減少する結果、遅延時間が長くなる。反対に、電源電圧ＶDDが低下した場合はバックゲート電圧ＶBSは絶対値で小さくなるため、コンダクタンスは大きくなり、遅延時間が短くなる。このように、電源電圧ＶDDの変動によって、遅延時間が自動的に伸縮される。
【００４２】
なお、上述の実施例では、正の電源電圧ＶDDを用いる場合の遅延回路１０について説明したが、負電源を用いる場合には、その負電源の電圧をｎチャネルＭＯＳＦＥＴの基板領域に印加する遅延回路を構成してもよい。
【００４３】
【発明の効果】
電源電圧上昇により遅延時間が長くなり、電源電圧低下により遅延時間が短くなるので、タイミング調整回路の設計が容易になる。
電源電圧変動によって遅延時間が自動的に伸縮されるので、タイミング調整回路を簡略化することができる。
【図面の簡単な説明】
【図１】本発明の遅延回路の一例
【図２】ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴの拡散構造の概略図
【図３】ｐチャネルＭＯＳＦＥＴのＶGS、ＶDS、ＶBSを説明するための図
【図４】ＶBSによるＶGS−ＩDS特性の相違を説明するためのグラフ
【図５】(ａ)ＶBS＝０の場合のＶDS−ＩDS特性を示すグラフ
(ｂ)ＶBS＜０の場合のＶDS−ＩDS特性を示すグラフ
【図６】ＶGS及びＶDSを一定にした場合のＶBS−ＩDS特性を示すグラフ
【図７】(ａ)電源電圧上昇により遅延時間が短くなる従来技術の遅延回路
(ｂ)遅延時間が電源電圧変動の影響を受けない従来技術の遅延回路
【符号の説明】
１０……遅延回路 １１……第１のＭＯＳトランジスタ(ｐチャネルＭＯＳトランジスタ) １２……相補的に導通するｎチャネルＭＯＳトランジスタ
１３……電流制限素子(抵抗素子) １４……容量素子 １７……安定化電源
１９……第１の回路(インバータ) ４１……基板領域
Ａ……第１のノード ＶDD……第１の電圧(電源電圧) ＶDL……第１の電圧を安定化した電圧 ＶIN……入力信号 ＶOUT……出力信号 ＶSS……第１の電源用端子
【発明の属する技術分野】
本発明は、半導体記憶デバイスの回路技術にかかり、特に、ＭＯＳＦＥＴを使用した遅延回路に関する。
【０００２】
【従来の技術】
近年では、電子計算機や計測機器に加え、家電製品や電子カメラ等、一般の電気製品にも半導体記憶デバイスが使用されており、そのため、半導体記憶デバイスに対し、高集積化による大容量化と低価格化の要求が増々強くなっている。
【０００３】
半導体記憶デバイスのうちでも特に使用量が多いものは、任意のアドレスの記憶内容にアクセスできるＤＲＡＭ(ダイナミックランダムアクセスメモリ)である。ＤＲＡＭの内部には、内部回路の動作を制御するためのＡＴＤ(アドレス・トランジション・ディテクション：Address Transition Detection）回路が設けられており、そのＡＴＤ回路内には、入力信号を所定時間遅延させ、後段の回路に出力する遅延回路が設けられている。
【０００４】
図７(ａ)の符号１１０で示したものは、上述の遅延回路の従来技術のものであり、ｐチャネルＭＯＳＦＥＴ１１１とｎチャネルＭＯＳＦＥＴ１１２のゲート端子には、入力信号ＶINが共通して入力されており、入力信号ＶINがハイ状態からロー状態に切り替わると、ｐチャネルＭＯＳＦＥＴ１１１がＯＮ、ｎチャネルＭＯＳＦＥＴ１１２がＯＦＦし、ｐチャネルＭＯＳＦＥＴ１１１及び抵抗素子１１３を介して電源電圧ＶDDからキャパシタ１１４に電流が供給され、キャパシタ１１４が充電されることで電圧が上昇するように構成されている。
【０００５】
他方、入力信号ＶINがロー状態からハイ状態に切り替わると、ｐチャネルＭＯＳＦＥＴ１１１がＯＦＦ、ｎチャネルＭＯＳＦＥＴ１１２がＯＮし、充電されたキャパシタ１１４は、ｎチャネルＭＯＳＦＥＴ１１２を介して放電され、キャパシタ１１４の電圧が低下するように構成されている。
【０００６】
キャパシタ１１４の電圧が上昇する場合、電源電圧ＶDDが定電圧であれば、電圧の上昇速度は、キャパシタ１１４の静電容量、ｐチャネルＭＯＳＦＥＴ１１１のＯＮ抵抗値、抵抗素子１１３の抵抗値等の素子特性によって定まるため、入力信号ＶINは、一定の遅延時間だけ遅れて後段のインバータ１１９に出力され、このインバータ１１９で反転され、出力信号ＶOUTとして出力される。
【０００７】
しかしながら、遅延回路１１０に供給される電源電圧ＶDDの電圧値は、ＤＲＡＭ内の周辺回路の動作状態や、他の半導体デバイスの動作状態によって変動してしまう。そのような電源電圧ＶDDの変動があった場合には、キャパシタ１１４への充電電流の大きさが変動するため、遅延時間が短くなったり長くなったりしてしまう。例えば、電源電圧ＶDDが上昇した場合には、ｐチャネルＭＯＳＦＥＴ１１１のコンダクタンスが大きくなり、キャパシタ１１４への充電電流が増加する結果、遅延時間は短くなってしまう。
【０００８】
そこで従来技術でも対策が採られており、図７(ｂ)の符号１２０に示した遅延回路のように、ＤＲＡＭ内に安定化電源１１７を設け、電源電圧ＶDDの変動の影響を受けない安定化電圧ＶDLを発生させ、その安定化電圧ＶDLをｐチャネルＭＯＳＦＥＴ１１１のソース端子に印加し、キャパシタ１１４には安定化電源１１７から充電電流が供給されるように構成していた。このような構成によれば、遅延時間は電源電圧ＶDDの変動を受けないようになる。
【０００９】
しかしながら、スタンバイ時の消費電流、およびアクセススピードの面から全ての回路に安定化電源１１７からの電圧を供給することは困難である。従って、半導体集積回路上には、電源電圧ＶDDの変動の影響を受ける回路と電源電圧ＶDDの変動の影響を受けない回路とが混在することとなり、全体として電源電圧ＶDDの変動の影響をなくすることは困難である。
【００１０】
また、近年では、ＤＲＡＭの高速化のために、回路間の動作タイミングを一致させるための時間的余裕(回路動作マージン)が少なくなっており、かかる場合には、電源電圧ＶDDの変動による回路スピードの変動を細かく調整し、しかも、アクセススピードのために最適化されている全体の回路構成に影響を与えないようにしながら、回路動作マージンの減少をできるだけ抑えることが重要である。
【００１１】
上述の理由により、電源電圧ＶDDが上昇した場合に遅延時間が短くなる回路(例えば、上述の遅延回路１１０)と、それとは逆に、電源電圧ＶDDが上昇した場合に遅延時間が長くなる遅延回路とが必要となるため、少ない素子数でそれを達成する技術の開発が待たれていた。
【００１２】
【発明が解決しようとする課題】
本発明は上記開発要求に応じて創作されたもので、その目的は、電源電圧の上昇により、遅延時間が長くなる遅延回路を提供することにある。また、その遅延回路を用いた半導体記憶デバイスを提供することにある。
【００１３】
【課題を解決するための手段】
前記課題を解決するために、請求項１記載の発明は、第１のノードと第１の電源用端子との間に接続された容量素子と、前記第１のノードと第２の電源用端子との間に接続され、入力信号に応答して導通することにより前記容量素子の充電又は放電を行なう第１のＭＯＳトランジスタと、前記第１のノードの電圧値に応じた出力信号を供給する第１の回路とを有し、前記第１のＭＯＳトランジスタの基板領域には第１の電圧が供給され、前記第２の電源用端子には前記第１の電圧を安定化した電圧が供給される。
【００１４】
この請求項１記載の遅延回路では、請求項２記載の発明のように、前記第１のＭＯＳトランジスタを介して前記容量素子に供給される電流が電流制限素子で制限されるように構成することができる。
【００１５】
また、請求項３記載の発明のように、前記第１のＭＯＳトランジスタにｐチャネルＭＯＳトランジスタ用い、該ｐチャネルＭＯＳトランジスタが遮断状態に置かれるときに導通状態に置かれるｎチャネルＭＯＳトランジスタを設け、前記容量素子が、前記ｐチャネルＭＯＳトランジスタを介して充電され、前記ｎチャネルＭＯＳトランジスタを介して放電されるように構成することができる。
【００１６】
また、この請求項３記載の遅延回路では、請求項４記載の発明のように、前記ｐチャネルＭＯＳトランジスタの基板領域(バックゲート)に印加する電圧を外部電源電圧とし、前記ｐチャネルＭＯＳトランジスタのソース端子に印加する電圧を外部電源電圧よりも電圧値の低い安定化電圧とすることができる。
【００１７】
以上説明した請求項１乃至請求項４のいずれか１項記載の遅延回路は、請求項５記載の発明のように、半導体記憶デバイスに設けることができる。
【００１８】
本発明の遅延回路は、上述のような構成であり、導通状態となったＭＯＳトランジスタを介して、容量素子が安定化電源に接続され、抵抗素子等の電流制限素子を介して充放電電流が流れるので、容量素子の電圧値が変化する。容量素子(第１のノード)の電圧値に応じて、後段の回路の出力信号が変化する。
【００１９】
本発明の遅延回路では、ＭＯＳトランジスタの基板領域(バックゲート)に、ソース端子の電圧とは異なる電源電圧が印加されているため、基板バイアス効果の影響を受け、ＭＯＳトランジスタのコンダクタンスが電源電圧の大きさによって変化する。電源電圧の変動により、ソース端子と基板領域との間の電圧差が大きくなった場合には、コンダクタンスは低下するが、ＭＯＳトランジスタのソース端子には安定化電圧が印加されるので、コンダクタンスが低下すると、容量素子に流れる充放電電流は減少するため、遅延時間は長くなる。
逆に、ソース端子と基板領域との間の電圧差が小さくなると、コンダクタンスは上昇し、容量素子に流れる充放電電流は増加するため、遅延時間は短くなる。
【００２０】
このようなＭＯＳトランジスタとしては、電源電圧が負の場合はｎチャネルＭＯＳトランジスタを用い、正である場合にはｐチャネルＭＯＳトランジスタを用いることができる。ｐチャネルＭＯＳトランジスタを用いる場合、ソース端子を安定化電源側に接続し、ドレイン端子を容量素子側に接続しておくと、容量素子が充電される際に遅延された出力信号を得ることができる。
【００２１】
【発明の実施の形態】
本発明の一実施形態を図面を用いて説明する。
図１を参照し、符号１０は本発明の一例の遅延回路であり、ＤＲＡＭ内のタイミング調整回路の一部として設けられている。そのＤＲＡＭには、外部電源から供給される電源電圧ＶDD(第１の電圧)とグラウンド電圧ＶSSとが印加されており、その電源電圧ＶDDを電力源として、内部のメモリセルに対し、データの入出力ができるように構成されている。
【００２２】
遅延回路１０は、ｐチャネルＭＯＳＦＥＴ１１(第１のＭＯＳトランジスタ)、ｎチャネルＭＯＳＦＥＴ１２、抵抗素子１３、キャパシタ１４(容量素子)、安定化電源１７、インバータ１９(第１のノードの電圧値に応じた出力信号を供給する第１の回路)を有しており、安定化電源１７は、電源電圧ＶDDを安定化し、定電圧の安定化電圧ＶDLを供給できるように構成されている(定電圧化はグラウンド電圧ＶSSが基準)。ここで、電源電圧ＶDDは約３．３Ｖであり、安定化電圧ＶDLは約２．２Ｖである。
【００２３】
ｐチャネルＭＯＳＦＥＴ１１のソース端子は、安定化電源１７に接続され、安定化電圧ＶDL(第１の電圧を安定化した電圧)が印加されるように構成されており、ドレイン端子は、抵抗素子１３を介して、キャパシタ１４の高電圧側の端子、及びｎチャネルＭＯＳＦＥＴ１２のドレイン端子(第１のノード：符号Ａで示す。)に接続されている。キャパシタ１４の低電圧側の端子とｎチャネルＭＯＳＦＥＴ１２のソース端子とは、グラウンド電圧ＶSSが印加される内部配線(第１の電源用端子)に接続されている。
【００２４】
このｐチャネルＭＯＳＦＥＴ１１のゲート端子とｎチャネルＭＯＳＦＥＴ１２のゲート端子には、入力信号ＶINが共通して印加されるように構成されており、キャパシタ１４の高電圧側の端子はインバータ１９の入力端子に接続されている。
【００２５】
インバータ１９内には、ｐチャネルＭＯＳＦＥＴ１５とｎチャネルＭＯＳＦＥＴ１６とが設けられており、ドレイン端子同士を互いに接続された状態で、ｐチャネルＭＯＳＦＥＴ１５のソース端子は安定化電圧ＶDL側に、ｎチャネルＭＯＳＦＥＴ１６のソース端子はグラウンド電圧ＶSS側に接続されている。キャパシタ１４の高電圧側の端子は、ｐチャネルＭＯＳＦＥＴ１５のゲート端子とｎチャネルＭＯＳＦＥＴ１６のゲート端子に共通に接続されている。ｐチャネルＭＯＳＦＥＴ１５とｎチャネルＭＯＳＦＥＴ１６の互いに接続されたドレイン端子から、出力信号ＶOUTが取り出され、図示しない後段の回路に入力されている。
【００２６】
この遅延回路１０の動作を説明する。初期状態で、入力信号ＶINがハイ状態にあり、ｐチャネルＭＯＳＦＥＴ１１がＯＦＦ(遮断状態)、ｎチャネルＭＯＳＦＥＴ１２がＯＮ(導通状態)のとき、キャパシタ１４には電荷は蓄積されていないものとする。
【００２７】
この場合、抵抗素子１３とｎチャネルＭＯＳＦＥＴ１２とキャパシタ１４との接続中点(符号Ａの第１のノード)はロー状態であり、インバータ１９から出力される出力信号ＶOUTはハイ状態である。
【００２８】
入力信号ＶINがハイ状態からロー状態に切り替わると、ｎチャネルＭＯＳＦＥＴ１１２がＯＦＦ、ｐチャネルＭＯＳＦＥＴ１１がＯＮする。ｐチャネルＭＯＳＦＥＴ１１のＯＮにより、キャパシタ１４の高電圧側の端子は、ｐチャネルＭＯＳＦＥＴ１１及び抵抗素子１３を介して安定化電源１７に接続され、ｐチャネルＭＯＳＦＥＴ１１及び抵抗素子１３によって電流制限された状態でキャパシタ１４に対して充電電流が流れる。
【００２９】
ｐチャネルＭＯＳＦＥＴ１１のソース端子に印加されている安定化電圧ＶDLは、電源電圧ＶDDの変動の影響を受けず、定電圧であるので、ｐチャネルＭＯＳＦＥＴ１１のコンダクタンスが一定であれば、キャパシタ１４の電圧値は、ｐチャネルＭＯＳＦＥＴ１１のＯＮ抵抗値、抵抗素子１３の抵抗値及びキャパシタ１４の静電容量に応じた速度で上昇する。
【００３０】
インバータ１９の出力は所定のスレッショルド電圧を超えたときにハイ状態からロー状態に切り替わるように構成されており、キャパシタ１４の電圧がグラウンド電圧ＶSSからそのスレッショルド電圧を超えるまでの時間が遅延回路１０の遅延時間となる。入力信号ＶINは、遅延回路１０内をその遅延時間だけ遅れて伝達され、出力信号ＶOUTとして出力される。
【００３１】
この場合、インバータ１９内のｐチャネルＭＯＳＦＥＴ１５では、基板領域(バックゲート)とソース端子とは短絡され、安定化電圧ＶDLが共通して印加されており、電源電圧ＶDDが変動してもインバータ１９のスレッショルド電圧には変動がないように構成されている。
【００３２】
他方、キャパシタ１４に電流を供給するｐチャネルＭＯＳＦＥＴ１１では、ソース端子には安定化電圧ＶDLが印加され、基板領域（バックゲート）には電源電圧ＶDDが印加されている。図２に、ｐチャネルＭＯＳＦＥＴ１１と、ｎチャネルＭＯＳＦＥＴ１２の拡散構造の概略図を示す。このＤＲＡＭにはＮウェル４１を有するｐ型シリコンサブストレート３１が用いられており、そのＮウェル４１内にはｐ型領域３２が拡散形成されている。これらｐ型領域３２と表面に形成されたゲート酸化膜５１とゲート電極５２とで、ｐ型領域３２をソース端子とドレイン端子とするｐチャネルＭＯＳＦＥＴ１１が構成されている。
【００３３】
他方、ｐ型シリコンサブストレート３１内にはｎ型領域４２が拡散形成され、これらｎ型領域４２と表面のゲート酸化膜５１とゲート電極５２とで、ｎ型領域４２をソース端子とドレイン端子とするｎチャネルＭＯＳＦＥＴ１２が構成されている。
【００３４】
従って、ｐチャネルＭＯＳＦＥＴ１１の基板領域はＮウェル４１であり、ｎチャネルＭＯＳＦＥＴ１２の基板領域はｐ型シリコンサブストレート３１自体である。
【００３５】
そのＮウェル４１には電源電圧ＶDDが印加されており、従って、ｐチャネルＭＯＳＦＥＴ１１では、基板領域に電源電圧ＶDDが印加されている。ｐ型シリコンサブストレート３１には、グラウンド電圧ＶSSが印加され、ｐチャネルＭＯＳＦＥＴ１１の基板領域とｐ型シリコン基板３１とは逆バイアス状態にされている。
【００３６】
安定化電圧ＶDLは電源電圧ＶDDから作られるので、
ＶDL ＜ ＶDD
の大小関係がある。図３に示すように、ｐチャネルＭＯＳＦＥＴのソース端子の電圧を基準とし、ゲート端子の電圧をＶGS、バックゲート電圧(基板領域の電圧)をＶBS、ドレイン端子の電圧をＶDSとし、また、ソース端子からドレイン端子に向かって流れる電流をＩDSとした場合、バックゲート電圧ＶBSと電源電圧ＶDD、及び安定化電圧ＶDLの間には、次式、
ＶBS ＝ ＶDL−ＶDD ＜ ０
の関係がある。
【００３７】
ＭＯＳＦＥＴの通常の結線は、ソース端子と基板領域とを短絡しているので、バックゲート電圧ＶBSはゼロ(ＶBS＝０)である。ｐチャネルＭＯＳＦＥＴのゲート電圧ＶGSとドレイン電流ＩDSとの関係を、バックゲート電圧ＶBSがゼロである場合と、ゼロでない場合(ＶBS＜０)について、図４のグラフに示す。同じ大きさのゲート電圧ＶGSを印加した場合には、バックゲート電圧ＶGSが負電圧方向で大きい方がドレイン電流ＩDSは小さくなる。
【００３８】
ｐチャネルＭＯＳＦＥＴのドレイン電圧ＶDSとドレイン電流ＩDSとの関係を、バックゲート電圧ＶBSがゼロの場合と負電圧の場合について、図５(ａ)、同図(ｂ)のグラフにそれぞれ示す。
【００３９】
ゲート電圧ＶGSをＶG1〜ＶG4とした場合の各特性(ＶG4＜ＶG3＜ＶG2＜ＶG1＜０)から分かるように、同じ大きさのゲート電圧ＶGSを印加した場合には、バックゲート電圧ＶBSが負電圧方向で大きい方がドレイン電流ＩDSは小さくなっている。
【００４０】
ゲート電圧ＶGS及びドレイン電圧ＶDSを一定にした場合の、バックゲート電圧ＶBSとドレイン電流ＩDSの関係を図６のグラフに示す。各曲線とも、ＶGS＝ＶDSにした。バックゲート電圧ＶBSを負電圧方向に大きくなるほどドレイン電流ＩDSの電流量は小さくなっている。
【００４１】
このように、基板領域の電位をソース端子の電位よりも高くし、バックゲート電圧を印加した方が、ｐチャネルＭＯＳＦＥＴ１１のコンダクタンスは低下する。そして、そのコンダクタンスの値は、図６から分かるように、基板領域とソース端子の電位差に大じて変動する。具体的には、電源電圧ＶDDが上昇した場合にはバックゲート電圧ＶBSは負電圧方向に大きくなるため、ｐチャネルＭＯＳＦＥＴ１１のコンダクタンスは小さくなり、キャパシタ１４に対する充電電流が減少する結果、遅延時間が長くなる。反対に、電源電圧ＶDDが低下した場合はバックゲート電圧ＶBSは絶対値で小さくなるため、コンダクタンスは大きくなり、遅延時間が短くなる。このように、電源電圧ＶDDの変動によって、遅延時間が自動的に伸縮される。
【００４２】
なお、上述の実施例では、正の電源電圧ＶDDを用いる場合の遅延回路１０について説明したが、負電源を用いる場合には、その負電源の電圧をｎチャネルＭＯＳＦＥＴの基板領域に印加する遅延回路を構成してもよい。
【００４３】
【発明の効果】
電源電圧上昇により遅延時間が長くなり、電源電圧低下により遅延時間が短くなるので、タイミング調整回路の設計が容易になる。
電源電圧変動によって遅延時間が自動的に伸縮されるので、タイミング調整回路を簡略化することができる。
【図面の簡単な説明】
【図１】本発明の遅延回路の一例
【図２】ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴの拡散構造の概略図
【図３】ｐチャネルＭＯＳＦＥＴのＶGS、ＶDS、ＶBSを説明するための図
【図４】ＶBSによるＶGS−ＩDS特性の相違を説明するためのグラフ
【図５】(ａ)ＶBS＝０の場合のＶDS−ＩDS特性を示すグラフ
(ｂ)ＶBS＜０の場合のＶDS−ＩDS特性を示すグラフ
【図６】ＶGS及びＶDSを一定にした場合のＶBS−ＩDS特性を示すグラフ
【図７】(ａ)電源電圧上昇により遅延時間が短くなる従来技術の遅延回路
(ｂ)遅延時間が電源電圧変動の影響を受けない従来技術の遅延回路
【符号の説明】
１０……遅延回路 １１……第１のＭＯＳトランジスタ(ｐチャネルＭＯＳトランジスタ) １２……相補的に導通するｎチャネルＭＯＳトランジスタ
１３……電流制限素子(抵抗素子) １４……容量素子 １７……安定化電源
１９……第１の回路(インバータ) ４１……基板領域
Ａ……第１のノード ＶDD……第１の電圧(電源電圧) ＶDL……第１の電圧を安定化した電圧 ＶIN……入力信号 ＶOUT……出力信号 ＶSS……第１の電源用端子
Claims (5)
- 第１のノードと第１の電源用端子との間に接続された容量素子と、
前記第１のノードと第２の電源用端子との間に接続され、入力信号に応答して導通することにより前記容量素子の充電又は放電を行なう第１のＭＯＳトランジスタと、
前記第１のノードの電圧値に応じた出力信号を供給する第１の回路とを有し、
前記第１のＭＯＳトランジスタの基板領域には第１の電圧が供給され、前記第２の電源用端子には前記第１の電圧を安定化した電圧が供給される遅延回路。 - 前記第１のノードと前記第１のＭＯＳトランジスタとの間又は前記第２の電源用端子と前記第１のＭＯＳトランジスタとの間に電流制限素子が接続されている請求項１に記載の遅延回路。
- 前記第１のＭＯＳトランジスタはｐチャネルＭＯＳトランジスタであり、前記第１のノードと前記第１の電源用端子との間に前記ｐチャネルＭＯＳトランジスタと相補的に導通するｎチャネルＭＯＳトランジスタが接続されている請求項１又は２に記載の遅延回路。
- 前記第１の電圧は外部から供給される電源電圧であり、前記安定化電圧は内部回路にて前記電源電圧を安定化した前記電源電圧よりも低い電圧である請求項３に記載の遅延回路。
- 前記請求項１、２、３又は４に記載の遅延回路を備える半導体記憶デバイス。
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