JPH10154651A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 第２レジスト層の下端から第１レジスト層を
貫くクラックの発生を極力防止して、レジスト層の膜厚
を厚くすることを可能にする。 【解決手段】 本発明の半導体装置の製造方法は、半導
体の下地構造２３上に３つのレジスト層２４、２５、２
６を形成した後、これらレジスト層のうちの電極形成用
開口部２７に対応する領域を露光する場合に、この露光
領域内の露光強度分布を、電極形成用開口部の端部の露
光強度が小さい露光強度分布とした。これにより、現像
したときにレジスト層２５、２６に形成される電極形成
用開口部２７の形状は、該電極形成用開口部２７の端部
の隅部２７ａが丸みを帯びた形状となる。この構成の場
合、下側のレジスト層２４のうちのクラックが発生し易
い部分の感光を極力防止できると共に、現像時またはそ
の後の工程において発生する応力の集中を緩和できるか
ら、レジストクラックが発生し難くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置として
例えばＴ型ゲートを有する電界効果トランジスタを製造
するような場合に好適する半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】ミリ波等の周波数帯域で動作させる電界
効果トランジスタ（以下、ＦＥＴと称す）である例えば
ＨＥＭＴやＭＥＳＦＥＴ等には、ゲートとしていわゆる
Ｔ型ゲートが用いられている。このＴ型ゲートを用いる
と、ゲート抵抗、ソース抵抗を低減できると共に、ゲー
ト−ソース間容量を低減できるため、ＦＥＴの遮断周波
数を向上させることができる。このようなＴ型ゲートを
形成する方法は、従来より多数発明されているが、その
一例として、感度の異なるレジストを複数層形成し、こ
れら複数のレジスト層を用いてＴ型ゲートを形成する方
法がある。例えば３層のレジストを用いてＴ型ゲートを
形成する方法の一つに、特開平５−２６５２２３号公報
に記載された方法がある。

【０００３】３層レジスト法の適用形態の一つに以下の
方法がある。図９（ａ）に示すように、半導体基板１上
に、まず感度が低いレジストにより第１レジスト層２を
形成する。そして、この第１レジスト層２上に、第１レ
ジスト層２よりも感度の高いレジストで第２レジスト層
３を形成する。更に、この第２レジスト層３上に、第２
レジスト層３よりも感度の低いレジストで第３レジスト
層４を形成する。この後、第３レジスト層４及び第２レ
ジスト層３の広い範囲を電子線で一括描画（図９（ａ）
にて矢印で示す）してから、一括現像することにより、
Ｔ型ゲートの頭部を形成するための開口部５を第２レジ
スト層３及び第３レジスト層４に形成する（図９（ｂ）
参照）。

【０００４】次に、第１レジスト層２のうちの上記開口
部５によって露出した部分の中央部を電子線で描画（図
９（ｂ）にて矢印で示す）してから、現像することによ
り、Ｔ型ゲートの足部を形成するための開口部６を形成
する（図９（ｃ）参照）。続いて、ゲート用の金属を蒸
着した後、レジスト層２、３、４及びレジスト層４上に
蒸着された金属層をリフトオフすることにより、Ｔ型ゲ
ートを形成するように構成されている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来構成では、図１０に示すように、第２レジスト層３の
現像時、または、その後の工程時に、開口部５の底部に
おいて第２レジスト層３の下端部から第１レジスト層２
を貫くようなクラック７が発生するという問題点が生じ
た。このクラック７が発生する原因として、以下のこと
が考えられる。まず、第２レジスト層３及び第３レジス
ト層４を電子線で描画するときに、第１レジスト層２が
ある程度電子線に被曝することにより、第２レジスト層
３及び第３レジスト層４を現像するときに第１レジスト
層２が現像液に溶解し易くなることである。

【０００６】また、レジスト層２、３、４を形成する際
のベーキング工程において、半導体基板１とレジスト層
２、３、４との熱膨張係数の差により、レジスト層の内
部に応力が発生する。そして、第２レジスト層３及び第
３レジスト層４の現像時に、開口部５の形状によってク
ラック７が発生する部分に上記応力が集中することであ
る。そして、これら２つの要因が加わることによって、
上記クラック７が発生してしまうと考えられるのであ
る。

【０００７】ここで、応力が上述したように集中する様
子を図１１に示す。この図１１は、Ｒａｓｎａ社製のス
トレスシミュレータ「Ｍｅｃｈａｎｉｃａ」を用いて、
レジスト層の総膜厚が１μｍのときに、前記３層レジス
ト形成時に１００℃のベークを加えた後に、Ｔ型ゲート
の頭部を形成するための開口部５を形成する場合に発生
する応力分布を計算した結果を図示したものである。こ
の図１１によれば、開口部５の底部における端部、即
ち、第２レジスト層３の下端部に近い部分に、最大応力
点（この点の応力の強さは５．４×１０^８ｄｙｎ／ｃｍ
^２）が存在していることがわかり、この点からクラック
７が発生すると推定することができる。

【０００８】そして、上記クラック７は、レジスト層の
膜厚が増加するほど、発生し易くなるという特性があ
る。このため、クラック７を発生させないようにするた
めに、レジスト層の総膜厚を制限しなければならなかっ
た。

【０００９】これに対して、ＦＥＴの雑音を低減させる
ためには、寄生容量とゲート抵抗を小さくする必要があ
る。寄生容量の低減のためには、ゲート高さを高くする
必要がある。ゲート抵抗を低減するためには、ゲート断
面積を大きくする必要がある。ところが、上述したよう
に、レジスト総膜厚が制限されると、Ｔ型ゲートの高さ
が制限されると共に、ゲート頭部の断面積が小さく制限
されてしまう。

【００１０】この場合、ゲート高さの上限により寄生容
量の下限が決まり、ゲート頭部の断面積の上限により抵
抗の下限が決まるという特性がある。この結果、レジス
トのクラック７の発生を防止する構造とするために、Ｆ
ＥＴの雑音を低減させることが困難になっていた。

【００１１】そこで、本発明の目的は、第２レジスト層
の下端から第１レジスト層を貫くクラックの発生を極力
防止して、レジスト層の膜厚を厚く設定することができ
る半導体装置の製造方法を提供するにある。

【００１２】

【課題を解決するための手段】請求項１の発明によれ
ば、複数のレジスト層のうちの電極形成用開口部に対応
する領域を露光する場合に、この露光領域内において露
光強度を変えるように構成した。これにより、上側のレ
ジスト層の露光時に下側のレジスト層のうちのクラック
が発生し易い部分が感光してしまうことを極力防止でき
る露光強度分布にすることが可能となると共に、露光後
現像したときにレジスト層に形成される電極形成用開口
部の形状を前述した応力集中を緩和できる形状にするこ
とが可能となる。この結果、下側のレジスト層のうちの
電極形成用開口部の底部端部においてクラックが発生し
難くなる。このため、レジスト層の膜厚を厚くすること
が可能となり、ひいては、半導体装置である例えばＦＥ
Ｔの雑音を低減させることができる。

【００１３】請求項２の発明によれば、露光領域内の露
光強度分布の１つの態様を、電極形成用開口部の中心か
ら端部に向かうに従って露光強度が小さくなる露光強度
分布とした。これにより、露光後現像したときにレジス
ト層に形成される電極形成用開口部の形状は、中心から
端部に向かうに従って漸次厚くなるようなレジスト層が
残るような形状となるため、該電極形成用開口部の端部
の隅部は緩やかな丸みを帯びた形状となる。この構成に
よれば、上側のレジスト層の露光時に下側のレジスト層
のうちのクラックが発生し易い部分が感光してしまうこ
とを極力防止できると共に、露光後現像したときにレジ
スト層に形成される電極形成用開口部の形状が応力集中
を緩和できる。

【００１４】請求項３の発明によれば、露光領域内の露
光強度分布の他の態様を、電極形成用開口部の端部の露
光強度が小さい露光強度分布とした。これにより、露光
後現像したときにレジスト層に形成される電極形成用開
口部の形状は、該電極形成用開口部の端部の隅部が丸み
を帯びた形状となる。従って、この構成によっても、上
側のレジスト層の露光時に下側のレジスト層のうちのク
ラックが発生し易い部分が感光してしまうことを極力防
止できると共に、露光後現像したときにレジスト層に形
成される電極形成用開口部の形状が応力集中を緩和でき
る。

【００１５】請求項４の発明によれば、荷電粒子例えば
電子を照射する方法により露光を実行する構成としたの
で、電極形成用開口部のうち下部の開口部の左右方向の
長さ、即ち、電極下部の左右方向の長さ（Ｔ型ゲートの
ゲート長）をより一層短く形成することが可能となる。
これにより、半導体装置である例えばＦＥＴの雑音をよ
り一層低減させることができる。

【００１６】

【発明の実施の形態】以下、本発明の第１の実施例につ
いて図１ないし図７を参照しながら説明する。この第１
の実施例は、半導体装置として例えば高電子移動度トラ
ンジスタ（以下、ＨＥＭＴと称す）を製造する製造方法
である。まず、ＨＥＭＴの下地構造（即ち、ゲートを形
成する前までの構造）を製造する方法を、図２及び図３
に従って説明する。

【００１７】この場合、図２（ａ）に示すように、最初
に半導体基板として例えば板厚が４５０μｍの半絶縁性
ＩｎＰ基板１１の上に、分子線エピタキシー法（以下、
ＭＢＥ法と称す）を用いて次の７層の半導体膜１２〜１
８を形成する。具体的には、半絶縁性ＩｎＰ基板１１の
上に形成する第１の半導体膜１２は、バッファー層とな
るノンドープのＩｎ_０．５２Ａｌ_０．４８Ａｓであり、
このバッファー層１２は膜厚が１００ｎｍとなるように
成長形成されている。

【００１８】上記バッファー層１２の上に形成する第２
の半導体膜１３は、第１チャネル層となるノンドープの
Ｉｎ_０．８Ｇａ_０．２Ａｓであり、この第１チャネル層
１３は膜厚が１６ｎｍとなるように成長形成されてい
る。上記第１チャネル層１３の上に形成する第３の半導
体膜１４は、第２チャネル層となるノンドープのＩｎ_{０
．５３}Ｇａ_０．４７Ａｓであり、この第２チャネル層１
４は膜厚が４ｎｍとなるように成長形成されている。上
記第２チャネル層１４の上に形成する第４の半導体膜１
５は、スペーサ層となるノンドープのＩｎ_０．５２Ａｌ
_０．４８Ａｓであり、このスペーサ層１５は膜厚が５ｎ
ｍとなるように成長形成されている。

【００１９】そして、上記スペーサ層１５の上に形成す
る第５の半導体膜１６は、ドープ層となるｎ型のＩｎ
_０．５２Ａｌ_０．４８Ａｓであり、このドープ層１６は
膜厚が１０ｎｍとなるように成長形成されている。上記
ドープ層１６の上に形成する第６の半導体膜１７は、ゲ
ートコンタクト層となるノンドープのＩｎ_０．５２Ａｌ
_０．４８Ａｓであり、このゲートコンタクト層１７は膜
厚が１００ｎｍとなるように成長形成されている。上記
ゲートコンタクト層１７の上に形成する第７の半導体膜
１８は、キャップ層となるｎ型のＩｎ_０．５３Ｇａ
_０．４７Ａｓであり、このキャップ層１８は膜厚が１０
０ｎｍとなるように成長形成されている。

【００２０】次に、上述したように７層の半導体膜をエ
ピタキシャル成長させたエピタキシャル成長基板に、フ
ォトリゾグラフィック工程を用いてキャップ層１８をエ
ッチングすることにより、図２（ｂ）に示すように、メ
サ構造１９を形成する。続いて、このメサ構造１９の上
に、フォトリゾグラフィック工程を用いてＡｕ−Ｇｅ６
０ｎｍ、Ｎｉ２０ｎｍ、Ａｕ１５０ｎｍよりなる３層の
膜を下から順に積層したオーミック電極２０をリフトオ
フ形成することにより、図２（ｂ）に示す構造を形成す
る。

【００２１】そして、この構造の上にフォトリゾグラフ
ィック工程を用いてＡｕ４００ｎｍよりなる中間配線２
１を形成することにより、図３（ｃ）に示す構造を形成
する。更に、この構造の上に電子線描画工程を用いてリ
セス構造２２を形成することにより、図３（ｄ）に示す
構造を形成する。ここまで形成した図３（ｄ）の構造
が、ＨＥＭＴの下地構造である。そして、この下地構造
（のリセス構造２２）の上にＴ型ゲートを形成する。こ
のＴ型ゲートを形成する工程について、以下、図１、図
４及び図５を参照して説明する。尚、図４（ａ）〜図５
（ｄ）においては、上記図３（ｄ）の下地構造をそのま
ま図示することを止めて、簡略に表現した基板状の下地
構造２３と図示するようにしている。

【００２２】まず、図４（ａ）に示すように、上記下地
構造２３の上に第１レジスト層２４を形成する。具体的
には、下地構造２３の上にクリーンオーブンを用いて２
００℃（Ｎ_２雰囲気中）で２０分間の脱水ベークを施し
た後、室温まで冷却する。そして、この脱水ベークを行
った後、低感度のレジストとして例えば東京応化製ＯＥ
ＢＲ１０００を３５００ｒｐｍで（即ち、多数の素子分
の下地構造２３が設けられたウエハを３５００ｒｐｍで
回転させながら）塗布してから、プレートヒータを用い
て１７０℃で３分間のプリベークを施すことにより、膜
厚が３６０ｎｍの第１レジスト層２４を形成する。

【００２３】続いて、上記第１レジスト層２４を形成し
た構造を室温まで冷却した後、第１レジスト層２４の上
に第２レジスト層２５を形成する。具体的には、まず、
第１レジスト層２４よりも高感度のレジストとして例え
ば東レ製ＥＢＲ−９を３０００ｒｐｍで塗布した後、プ
レートヒータを用いて１７０℃で３分間のプリベークを
施すことにより、膜厚が３６０ｎｍの第２レジスト層２
５を形成する。

【００２４】この後、室温まで冷却した後、第２レジス
ト層２５の上に第３レジスト層２６を形成する。具体的
には、第２レジスト層２５よりも低感度のレジストとし
て例えば東京応化製ＯＥＢＲ１０００を６０００ｒｐｍ
で塗布してから、プレートヒータを用いて１７０℃で３
分間のプリベークを施すことにより、膜厚が２７０ｎｍ
の第３レジスト層２６を形成する。これにより、図４
（ａ）に示す構造が得られる。この構成の場合、第１レ
ジスト層２４、第２レジスト層２５、第３レジスト層２
６が本発明の複数のレジスト層を構成している。

【００２５】次に、上述したように形成された３層レジ
スト構造に、図４（ｃ）に示すような電極形成用開口部
２７を形成する。この電極形成用開口部２７は、Ｔ型ゲ
ートの頭部を形成するための開口部である。具体的に
は、まず図４（ｂ）に示すように、日本電子製の電子線
描画装置ＪＢＸ５ＤIIを用いて、中心（ここでいう中心
とは本工程で形成するＴ型ゲートの中心を指す）から１
００ｎｍの位置に左右対称に０．３ｎＣ／ｃｍのドーズ
量で１００ｐＡにて線パタン描画（左右１本ずつの電子
線描画）を行う。そして、電子線描画装置ＪＢＸ５ＤII
を用いて、中心から３００ｎｍの位置に左右対称に０．
２５ｎＣ／ｃｍのドーズ量で１００ｐＡにて線パタン描
画（左右１本ずつの電子線描画）を行う。この場合、上
記２回の電子線による線パタン描画は、露光強度を変え
た露光動作に相当している。

【００２６】続いて、電子線描画装置ＪＢＸ５ＤIIを用
いて、給電のためのパッドとなる部分を４０μＣ／ｃｍ
^２のドーズ量で１０ｎＡにて面パタン描画を行う。この
後、例えばＭＩＢＫとＩＰＡを４対１の割合（ＭＩＢ
Ｋ：ＩＰＡ＝４：１）で混合した現像液にて現像するこ
とにより、第２レジスト層２５及び第３レジスト層２６
に電極形成用開口部２７を形成する。これにより、図４
（ｃ）に示す構造が得られる。尚、上記電極形成用開口
部２７の左右の内壁部上部（第３レジスト層２６に対応
する部分）は、内方へオーバハング形状に突出してお
り、これにより、後述するリフトオフ処理が高品質で実
行されるようになっている。

【００２７】次に、第１レジスト層２４における上記電
極形成用開口部２７の内底面として露出している部分の
中心部分に、図４（ｄ）に示すような電極形成用開口部
２８を形成する。この電極形成用開口部２８は、Ｔ型ゲ
ートの足部を形成するための開口部である。具体的に
は、日本電子製の電子線描画装置ＪＢＸ５ＤIIを用い
て、第１レジスト層２４における上記電極形成用開口部
２７の内底面として露出している部分の中心を２．５ｎ
Ｃ／ｃｍのドーズ量で２０ｐＡにて線パタン描画を行
う。この後、例えばＭＩＢＫとＩＰＡを１対３の割合
（ＭＩＢＫ：ＩＰＡ＝１：３）で混合した現像液にて現
像する。これにより、図４（ｄ）に示す構造が得られ
る。尚、上記電極形成用開口部２８の図４（ｄ）中左右
方向の長さ寸法がＴ型ゲートのゲート長となる。

【００２８】そして、最後にリセスエッチングを行った
後、ゲートとなる金属として例えば３種類の金属Ｔｉ／
Ｐｔ／Ａｕを下から順に真空蒸着して積層し、３層の金
属膜からなる金属層２９を形成する。これにより、図５
（ｅ）に示す構造が得られる。この後、上記構造を例え
ばＩＰＡに浸漬してリフトオフを行い、レジスト層２
４、２５、２６及びレジスト層２６上に蒸着されている
金属層２９を除去する。これによって、図５（ｆ）に示
すように、下地構造２３上にＴ型ゲート３０が形成され
る。

【００２９】このような構成の本実施例によれば、図４
（ａ）に示す下地構造２３（半導体）上に第１レジスト
層２４、第２のレジスト層２５、第３のレジスト層２６
を形成した後、第２レジスト層２５及び第３のレジスト
層２６にＴ型ゲート３１を形成するための電極形成用開
口部２７を形成する場合において、上記レジスト層２
５、２６のうちの電極形成用開口部２７に対応する領域
を露光するとき、この露光領域内において露光強度を変
えるように構成した。具体的には、上記露光領域内の露
光強度分布を、電極形成用開口部２７の左右の端部に対
応する部分の露光強度がそれ以外の部分よりも小さくな
るような露光強度分布とした。

【００３０】これにより、上記露光後現像したときにレ
ジスト層２５、２６に形成される電極形成用開口部２７
の形状は、該電極形成用開口部２７の左右の端部の下部
に位置する隅部２７ａが丸みを帯びた形状となる（図４
（ｃ）参照）。このような形状となる理由は、上述した
露光強度分布とすると、図１（ａ）に示すような電子線
描画のドーズ量の分布となることから、レジスト層２５
における電極形成用開口部２７の左右の端部の下部に対
応する部分の感光量が少なくなる。このため、このよう
なレジスト層２５、２６を現像すると、電極形成用開口
部２７の左右の端部の下部におけるレジスト層２５の膜
減り速度が遅くなり、図１（ｂ）に示すような形状の電
極形成用開口部２７が形成されるのである。

【００３１】そして、上記構成によれば、上側のレジス
ト層であるレジスト層２５、２６の露光時に、下側のレ
ジスト層である第１レジスト層２４のうちのクラックが
発生し易い部分、具体的には、電極形成用開口部２７の
内底部の端部が感光してしまうことを極力防止できるよ
うになる。というのは、電極形成用開口部２７の内底部
の隅部２７ａが丸みを帯びた形状であることは、第２レ
ジスト層２５が若干残っていることを示しており、この
ように第２レジスト層２５が残っているということは、
第１レジスト層２４における電極形成用開口部２７の内
底部の端部に相当する部分に対する感光量が低減してい
ることを示しているからである。

【００３２】更に、上記構成では、電極形成用開口部２
７の内底部の隅部２７ａが丸みを帯びた形状であるの
で、現像時またはその後の工程において、下地構造２３
と複数のレジスト層２４、２５、２６との熱膨張係数の
差により発生する応力の集中を緩和することができる。

【００３３】これにより、上記実施例の場合、第１レジ
スト層２４のうちの電極形成用開口部２７の内底部端部
において、クラック（レジストクラック）が発生し難く
なる。この結果、レジスト層２５、２６の膜厚を従来構
成に比べて厚くすることが可能となるから、Ｔ型ゲート
３０の頭部の高さ寸法を高く構成することができる。従
って、Ｔ型ゲート３０の頭部の断面積を大きくすること
ができるから、ＨＥＭＴの雑音を低減することが可能と
なる。また、レジストクラックが発生し難くなるから、
Ｔ型ゲート３０（即ち、ＨＥＭＴ）を製造するときの、
歩留まりを向上させることができる。

【００３４】ここで、第１レジスト層２４におけるＴ型
ゲート３０の頭部に対応する電極形成用開口部２７の内
底部端部への応力集中を緩和できたことを、シミュレー
ションによって確認してみた。用いたシミュレータはＲ
ａｓｎａ社製「Ｍｅｃｈａｎｉｃａ」である。そして、
このシミュレータにより、図６に示すように、Ｔ型ゲー
ト３０の頭部の端部の立上がり角度ａを９０度、５４
度、３５度、１９度と変化させたときの、それぞれ最大
応力点（図６において「小丸」で示す部分）における応
力の大きさを計算した。これら計算結果は、下記の表１
で示すようになった。

【００３５】

【表１】 この表１から、第１の実施例の場合（この場合、電極形
成用開口部２７の内底部の隅部２７ａが丸みを帯びた形
状であるので上記角度ａは３５度または１９度程度或い
はそれよりも小さい角度となる）、従来構成（上記角度
ａが９０度である）に比べて、最大応力の大きさがかな
り小さくなったこと、即ち、応力集中をかなり緩和（低
減）できたことがわかる。そして、上記表１のデータを
折れ線グラフにして示したものが、図７に示すグラフで
ある。

【００３６】また、上記実施例では、レジスト層２４、
２５、２６を露光する際に、荷電粒子として例えば電子
を照射する方法を用いた。このため、レジスト層２４、
２５、２６に電極形成用開口部２７、２８を形成する場
合に、特には、レジスト層２４に電極形成用開口部２８
を形成する場合に、その左右方向の長さ、即ち、Ｔ型ゲ
ート３０のゲート長をより一層短く形成することが可能
となる。これにより、ＨＥＭＴの雑音をより一層低減さ
せることが可能となる。

【００３７】尚、上記実施例では、レジスト層２５、２
６を露光する際に、露光領域内の露光強度分布を、電極
形成用開口部２７の左右の端部の露光強度がそれ以外の
部分よりも小さくなるような露光強度分布としたが、こ
れに代えて、電極形成用開口部２７の中心から端部へ向
かうに従って露光強度が徐々に小さくなるような露光強
度分布としても良く、このように構成した場合も、同様
な作用効果を得ることができる。また、この構成の場
合、露光強度を徐々に小さくするに当たっては、滑らか
に小さくしても良いし、段階的に小さくするようにして
も良い。

【００３８】更に、上記実施例では、レジスト層２４、
２５、２６を露光する際に、荷電粒子として電子を照射
する方法を用いたが、これに代えて、イオンを照射する
方法を用いても良い。更に、紫外線等の光を照射する方
法を用いてレジスト層を露光するように構成しても良い
（尚、光を照射する方法については後述する）。

【００３９】次に、上記第１の実施例において、第１レ
ジスト層２５、２６を露光する場合（図４（ｂ）参
照）、日本電子製電子線描画装置ＪＢＸ５ＤIIを用いて
線パタン描画を行う方法を用いる構成としたが、これに
代えて、次に説明する第２の実施例のような方法、具体
的には、面パタン描画を行う方法を用いる構成としても
良い。

【００４０】この第２の実施例においては、図４（ｂ）
に示すように、まず、日本電子製電子線描画装置ＪＢＸ
５ＤIIを用いて、中心から３００ｎｍの位置まで左右対
称に２０μＣ／ｃｍ^２のドーズ量で１０ｎＡにて面パタ
ン描画を行う。続いて、日本電子製電子線描画装置ＪＢ
Ｘ５ＤIIを用いて、中心から３００ｎｍの位置から４０
０ｎｍの位置まで左右対称に１８μＣ／ｃｍ^２のドーズ
量で１０ｎＡにて面パタン描画を行う。この場合、上記
２回の電子線による面パタン描画は、露光強度を変えた
露光動作に相当している。

【００４１】続いて、電子線描画装置ＪＢＸ５ＤIIを用
いて、給電のためのパッドとなる部分を４０μＣ／ｃｍ
^２のドーズ量で１０ｎＡにて面パタン描画を行う。この
後、例えばＭＩＢＫとＩＰＡを４対１の割合（ＭＩＢ
Ｋ：ＩＰＡ＝４：１）で混合した現像液にて現像するこ
とにより、図４（ｃ）に示す構造を得るように構成され
ている。

【００４２】そして、上述した以外の第２の実施例の構
成は、第１の実施例の構成と同じ構成となっている。従
って、第２の実施例においても、第１の実施例と同じ作
用効果を得ることができる。

【００４３】図８は本発明の第３の実施例を示すもので
あり、第１の実施例と異なるところを説明する。尚、図
８において、第１の実施例と同一部分には同一符号を付
している。上記第３の実施例は、２層のフォトレジスト
層を形成すると共に、紫外線等の光で露光する方法を用
いた製造方法であり、以下、図８に従って具体的に説明
する。

【００４４】まず、図８（ａ）に示すように、下地構造
２３の上に第１フォトレジスト層３６及び第２フォトレ
ジスト層３７を順に形成する。この構成の場合、第２フ
ォトレジスト層３７の感度を第１フォトレジスト層３６
の感度よりも高くする。

【００４５】続いて、第２フォトレジスト層３７に、図
８（ｃ）に示すような形状の電極形成用開口部３８を形
成する。具体的には、図８（ａ）に示すように、電極形
成用開口部３８（Ｔ型ゲートの頭部に対応する開口部）
より１回り小さい開口部３９ａを有するマスク３９を使
用して、第２フォトレジスト層３７を露光する（１回目
の露光）。次に、図８（ｂ）に示すように、電極形成用
開口部３８（ゲート頭部）とほぼ同じ大きさの開口部４
０ａを有するマスク４０を使用して、第２フォトレジス
ト層３７を露光する（２回目の露光）。ここで、場合に
よっては、使用するレジストに応じて、リフトオフを高
精度に行うためのリップ形状形成処理（電極形成用開口
部の開口縁部に内方へ若干突出するリップを形成する処
理）を施す。このリップ形状形成処理としては、使用す
るレジストが例えばｉ線レジストの場合には、露光前に
アルカリ浸漬処理を施す。また、使用するレジストが普
通のフォトレジストならば、現像前にモノクロベンゼン
処理を行う。

【００４６】上記した２回の露光操作により、第２フォ
トレジスト層３７のうちの電極形成用開口部３８の端部
に対応する部分の露光強度が小さくなると共に、それ以
外の部分の露光強度が大きくなる。従って、この後、現
像を行うと、第２フォトレジスト層３７に図８（ｃ）に
示すような形状の電極形成用開口部３８が形成される。
この電極形成用開口部３８の内底部の隅部３８ａは、丸
みを帯びた滑らかな形状となる。

【００４７】このため、上側の第２フォトレジスト層３
７の露光時に、下側の第１フォトレジスト層３６のうち
のクラックが発生し易い部分、具体的には、電極形成用
開口部３８の内底部の端部が感光してしまうことを極力
防止できる。また、現像時またはその後の工程におい
て、下地構造２３と複数のフォトレジスト層３６、３７
との熱膨張係数の差により発生する応力集中を緩和する
ことができる。これにより、第１フォトレジスト層３６
にレジストクラックが発生することを極力防止できるか
ら、フォトレジスト層３７の膜厚を厚くすることが可能
になる。

【００４８】また、上述したように第２フォトレジスト
層３７に電極形成用開口部３８を形成した後は、第１フ
ォトレジスト層３６における上記電極形成用開口部３８
の内底面として露出している部分の中心部分に、Ｔ型ゲ
ートの足部を形成するための電極形成用開口部を形成す
る。この場合、上記電極形成用開口部とほぼ同じ大きさ
の開口部を有するマスクを使用して、第１フォトレジス
ト層３６を露光した後、現像することにより上記電極形
成用開口部を形成する。そして、最後にリセスエッチン
グを行った後、ゲートとなる金属を真空蒸着することに
より、金属層を形成する。この後、上記構造についてリ
フトオフを行い、フォトレジスト層３６、３７及びフォ
トレジスト層３７上に蒸着されている金属層を除去す
る。これによって、下地構造２３上にＴ型ゲートが形成
される。尚、図８（ｃ）の後の工程については図示する
ことを省略した。

【００４９】尚、上述した以外の第３の実施例の構成
は、第１の実施例の構成と同じ構成となっている。従っ
て、第３の実施例においても、第１の実施例と同じ作用
効果を得ることができる。

【００５０】また、上記各実施例では、ＩｎＰ基板１１
上にＨＥＭＴを作成するように構成したが、これに代え
て、ＧａＡｓ基板上にＨＥＭＴ等の素子を作成するよう
に構成しても良い。また、上記各実施例においては、Ｈ
ＥＭＴのＴ型ゲートを形成する場合における複数層のレ
ジスト層に電極形成用開口部を形成する場合に適用した
が、これに限られるものではなく、他の半導体装置を製
造する場合における複数層のレジスト層に電極形成用開
口部を形成する場合に適用することができる。更に、上
記各実施例においては、２層または３層のレジスト構造
に電極形成用開口部を形成する場合に適用したが、４層
以上のレジスト構造に電極形成用開口部を形成する場合
に適用しても良い。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すもので、電子線描
画のドーズ量と電極用開口部の形状との関係を示す縦断
面図

【図２】下地構造の製造工程を示す縦断面図（その１）

【図３】下地構造の製造工程を示す縦断面図（その２）

【図４】Ｔ型ゲートの製造工程を示す縦断面図（その
１）

【図５】Ｔ型ゲートの製造工程を示す縦断面図（その
２）

【図６】電極用開口部の内底部の端部の立上がり角度ａ
を示す縦断面図

【図７】端部の立上がり角度ａを変えたときに、最大応
力点に作用する応力の大きさを計算した結果を折れ線グ
ラフにして示す図

【図８】本発明の第３の実施例を示すもので、Ｔ型ゲー
トの製造工程を示す縦断面図

【図９】従来構成を示すもので、Ｔ型ゲートの製造工程
を示す縦断面図

【図１０】レジスト層にクラックが発生する様子を示す
縦断面図

【図１１】レジスト層における応力の分布を計算した結
果を示す図

【符号の説明】

１１は半絶縁性ＩｎＰ基板（半導体基板）、２３は下地
構造、２４は第１レジスト層、２５は第２レジスト層、
２６は第３レジスト層、２７は電極形成用開口部、２８
は電極形成用開口部、２９は金属層、３０はＴ型ゲー
ト、３６は第１フォトレジスト層、３７は第２フォトレ
ジスト層、３８は電極形成用開口部、３９、４０はマス
クを示す。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体上に複数のレジスト層を形成した
   後、これら複数のレジスト層を露光及び現像することに
   より、電極を形成するための電極形成用開口部を前記複
   数のレジスト層に形成するレジストパターン形成工程を
   備えた半導体装置の製造方法において、 前記複数のレジスト層のうちの前記電極形成用開口部に
   対応する領域を露光する場合に、この露光領域内におい
   て露光強度を変えることを特徴とする半導体装置の製造
   方法。
2. 【請求項２】 前記露光領域内の露光強度分布は、前記
   電極形成用開口部の中心から端部に向かうに従って露光
   強度が小さくなる露光強度分布であることを特徴とする
   請求項１記載の半導体装置の製造方法。
3. 【請求項３】 前記露光領域内の露光強度分布は、前記
   電極形成用開口部の端部の露光強度が小さい露光強度分
   布であることを特徴とする請求項１記載の半導体装置の
   製造方法。
4. 【請求項４】 前記露光は、荷電粒子を照射する方法に
   より行われることを特徴とする請求項１ないし３のいず
   れかに記載の半導体装置の製造方法。