JPH10144780A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10144780A JPH10144780A JP29865696A JP29865696A JPH10144780A JP H10144780 A JPH10144780 A JP H10144780A JP 29865696 A JP29865696 A JP 29865696A JP 29865696 A JP29865696 A JP 29865696A JP H10144780 A JPH10144780 A JP H10144780A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- trench
- oxide film
- semiconductor device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 幅が狭くて深い素子分離領域をより安定に形
成し、製造歩留をより向上させることが可能な、高集積
化した半導体装置の製造方法を提供する。 【解決手段】 水素雰囲気中での熱処理により、半導体
基板２１表面に無欠陥層５１を形成し、その後半導体基
板２１表面にＣＶＤ酸化膜５２を形成し、半導体基板２
１表面にトレンチ２４を形成し、熱酸化によりトレンチ
２４部に熱酸化膜５３を形成し、異方性エッチングによ
るエッチバックを行い、トレンチ２４底部の酸化膜は除
去した後、トレンチ２４部にエピタキシャル層５４を形
成する。
成し、製造歩留をより向上させることが可能な、高集積
化した半導体装置の製造方法を提供する。 【解決手段】 水素雰囲気中での熱処理により、半導体
基板２１表面に無欠陥層５１を形成し、その後半導体基
板２１表面にＣＶＤ酸化膜５２を形成し、半導体基板２
１表面にトレンチ２４を形成し、熱酸化によりトレンチ
２４部に熱酸化膜５３を形成し、異方性エッチングによ
るエッチバックを行い、トレンチ２４底部の酸化膜は除
去した後、トレンチ２４部にエピタキシャル層５４を形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくは、素子分離領域の形成方法に
特徴を有する半導体装置の製造方法に関する。
法に関し、さらに詳しくは、素子分離領域の形成方法に
特徴を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体基板に形成された半導体装置の各
構成素子を電気的に分離する、素子間分離技術として、
ＰＮ接合分離と誘電体分離とがある。後者の誘電体分離
で、一般に広く使用されている素子間分離技術には、Ｌ
ＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ）法による素子間分離技術と、溝埋め込み
分離（トレンチアイソレーション）技術とがある。ＬＯ
ＣＯＳ法による素子間分離にはバーズビークや、半導体
基板表面のストレスの問題があり、ＬＯＣＯＳ法による
素子間分離の改良型が種々創案されている。しかし、高
集積化された半導体装置に使用する、幅の狭い素子分離
領域への適応が難しい。一方、トレンチアイソレーショ
ン法はバーズビークが無く、しかも設計通りの寸法で素
子領域が形成できるため、高集積化された半導体装置に
おける素子間分離法として使用されるようになってき
た。しかし、このトレンチアイソレーション法による素
子分離領域の形成法も、更に高集積化が進んだ半導体装
置や、トレンチ幅に比して、深い素子分離領域を必要と
する半導体装置においては、素子分離領域に形成する絶
縁膜にボイドが発生し、耐圧や信頼性上の問題が生じる
虞がある。
構成素子を電気的に分離する、素子間分離技術として、
ＰＮ接合分離と誘電体分離とがある。後者の誘電体分離
で、一般に広く使用されている素子間分離技術には、Ｌ
ＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ）法による素子間分離技術と、溝埋め込み
分離（トレンチアイソレーション）技術とがある。ＬＯ
ＣＯＳ法による素子間分離にはバーズビークや、半導体
基板表面のストレスの問題があり、ＬＯＣＯＳ法による
素子間分離の改良型が種々創案されている。しかし、高
集積化された半導体装置に使用する、幅の狭い素子分離
領域への適応が難しい。一方、トレンチアイソレーショ
ン法はバーズビークが無く、しかも設計通りの寸法で素
子領域が形成できるため、高集積化された半導体装置に
おける素子間分離法として使用されるようになってき
た。しかし、このトレンチアイソレーション法による素
子分離領域の形成法も、更に高集積化が進んだ半導体装
置や、トレンチ幅に比して、深い素子分離領域を必要と
する半導体装置においては、素子分離領域に形成する絶
縁膜にボイドが発生し、耐圧や信頼性上の問題が生じる
虞がある。
【０００３】この素子分離領域の絶縁膜のボイド発生
を、図６を参照して説明する。まず、図６（ａ）に示す
ように、半導体基板１１表面の素子分離領域１にトレン
チ１２を形成する。その後、図６（ｂ）に示すように、
ＣＶＤ法等によりＣＶＤ酸化膜１３を、トレンチ１２部
をＣＶＤ酸化膜１３で充填する程度の膜厚となるまで堆
積する。この時、素子分離領域１の深さと幅との比が大
きいと、トレンチ１２表面より深い部分に、ＣＶＤ酸化
膜１３が充填されない部分、所謂ボイドができる虞があ
る。次に、図６（ｃ）に示すように、ＣＶＤ酸化膜１３
をエッチバックして、素子分離領域１のみにＣＶＤ酸化
膜１３を残す。この様にして、素子分離領域１を形成す
るが、素子分離領域１のＣＶＤ酸化膜１３にボイド１４
が発生している状態で、半導体装置を作製すると耐圧や
信頼性上の問題が生じる虞がある。
を、図６を参照して説明する。まず、図６（ａ）に示す
ように、半導体基板１１表面の素子分離領域１にトレン
チ１２を形成する。その後、図６（ｂ）に示すように、
ＣＶＤ法等によりＣＶＤ酸化膜１３を、トレンチ１２部
をＣＶＤ酸化膜１３で充填する程度の膜厚となるまで堆
積する。この時、素子分離領域１の深さと幅との比が大
きいと、トレンチ１２表面より深い部分に、ＣＶＤ酸化
膜１３が充填されない部分、所謂ボイドができる虞があ
る。次に、図６（ｃ）に示すように、ＣＶＤ酸化膜１３
をエッチバックして、素子分離領域１のみにＣＶＤ酸化
膜１３を残す。この様にして、素子分離領域１を形成す
るが、素子分離領域１のＣＶＤ酸化膜１３にボイド１４
が発生している状態で、半導体装置を作製すると耐圧や
信頼性上の問題が生じる虞がある。
【０００４】このトレンチアイソレーション法によるボ
イド１４の発生問題を解決する方法の一つとして、特公
平３−４８６５７号公報に開示されている、トレンチ側
壁への絶縁膜形成と、トレンチ底部からのエピタキシャ
ル成長とにより素子分離領域を形成する方法が提案され
ている。この素子分離領域の形成法の要旨を、図７を参
照して述べる。まず、図７（ａ）に示すように、相補型
ＭＯＳ（ＣＭＯＳ）の半導体装置の作製をするため、Ｎ
型の半導体基板２１にＰ型領域２２を形成し、その後半
導体基板２１表面にＳｉＯ2 膜２３を形成する。次に、
上記半導体基板２１をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）等により異方性エッチングして、
後述するＮ型領域の素子領域２９とする部分にトレンチ
２４を形成する。
イド１４の発生問題を解決する方法の一つとして、特公
平３−４８６５７号公報に開示されている、トレンチ側
壁への絶縁膜形成と、トレンチ底部からのエピタキシャ
ル成長とにより素子分離領域を形成する方法が提案され
ている。この素子分離領域の形成法の要旨を、図７を参
照して述べる。まず、図７（ａ）に示すように、相補型
ＭＯＳ（ＣＭＯＳ）の半導体装置の作製をするため、Ｎ
型の半導体基板２１にＰ型領域２２を形成し、その後半
導体基板２１表面にＳｉＯ2 膜２３を形成する。次に、
上記半導体基板２１をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）等により異方性エッチングして、
後述するＮ型領域の素子領域２９とする部分にトレンチ
２４を形成する。
【０００５】次に、図７（ｂ）に示すように、プラズマ
ＣＶＤ法によりＳｉ3 Ｎ4 膜２５を堆積する。その後加
熱リン酸によりエッチングすると、トレンチ２４側壁に
堆積したＳｉ3 Ｎ4 膜２５と、平坦面であるＳｉＯ2 膜
２３上やトレンチ２４底部上のＳｉ3 Ｎ4 膜２５との加
熱リン酸のエッチング速度の差により、トレンチ２４側
壁に堆積したＳｉ3 Ｎ4 膜２５が最初にエッチングされ
て無くなり、この時点でエッチングを終了することで、
ＳｉＯ2 膜２３上やトレンチ２４底部上のＳｉＮ膜のみ
を残存させる。更にその後、半導体基板２１を熱酸化し
て、トレンチ２４側壁にＳｉＯ2 膜２６を形成する。
ＣＶＤ法によりＳｉ3 Ｎ4 膜２５を堆積する。その後加
熱リン酸によりエッチングすると、トレンチ２４側壁に
堆積したＳｉ3 Ｎ4 膜２５と、平坦面であるＳｉＯ2 膜
２３上やトレンチ２４底部上のＳｉ3 Ｎ4 膜２５との加
熱リン酸のエッチング速度の差により、トレンチ２４側
壁に堆積したＳｉ3 Ｎ4 膜２５が最初にエッチングされ
て無くなり、この時点でエッチングを終了することで、
ＳｉＯ2 膜２３上やトレンチ２４底部上のＳｉＮ膜のみ
を残存させる。更にその後、半導体基板２１を熱酸化し
て、トレンチ２４側壁にＳｉＯ2 膜２６を形成する。
【０００６】次に、図７（ｃ）に示すように、加熱リン
酸によりＳｉ3 Ｎ4 膜２５を除去し、その後エピタキシ
ャル成長法にて、トレンチ２４底部よりエピタキシャル
成長させたＮ型のエピタキシャル層２７を形成する。そ
の後、ＳｉＯ2 膜２３上に形成された多結晶膜やＳｉＯ
2 膜２３を除去して、Ｐ型領域２２を持つ素子領域２８
間にＮ型のエピタキシャル層２７による素子領域２９と
素子分離領域３０が形成される。
酸によりＳｉ3 Ｎ4 膜２５を除去し、その後エピタキシ
ャル成長法にて、トレンチ２４底部よりエピタキシャル
成長させたＮ型のエピタキシャル層２７を形成する。そ
の後、ＳｉＯ2 膜２３上に形成された多結晶膜やＳｉＯ
2 膜２３を除去して、Ｐ型領域２２を持つ素子領域２８
間にＮ型のエピタキシャル層２７による素子領域２９と
素子分離領域３０が形成される。
【０００７】上述のトレンチ側壁への絶縁膜形成と、ト
レンチ底部からのエピタキシャル成長とにより素子分離
領域を形成する素子分離領域の形成法を採ると、幅の狭
い素子分離領域２９が、上述したトレンチアイソレーシ
ョン法のようなボイド１４を発生させること無く、形成
できる。従って、この素子分離領域の形成方法は、高集
積化した半導体装置の製造方法として有効な方法であ
る。
レンチ底部からのエピタキシャル成長とにより素子分離
領域を形成する素子分離領域の形成法を採ると、幅の狭
い素子分離領域２９が、上述したトレンチアイソレーシ
ョン法のようなボイド１４を発生させること無く、形成
できる。従って、この素子分離領域の形成方法は、高集
積化した半導体装置の製造方法として有効な方法であ
る。
【０００８】しかしながら、トレンチ２４底部からエピ
タキシャル成長させて形成するエピタキシャル層２７の
結晶性が良好とならない虞があると考えられる。この
為、このエピタキシャル層２７に形成する半導体装置の
構成素子に特性不良を発生させる虞があると考えられ
る。また、Ｓｉ3 Ｎ4 膜２５を加熱リン酸でエッチング
する際、エッチング速度差でトレンチ２４側壁のみのＳ
ｉ3 Ｎ4 膜２５を除去することは、制御がかなり難しい
と考えられる。
タキシャル成長させて形成するエピタキシャル層２７の
結晶性が良好とならない虞があると考えられる。この
為、このエピタキシャル層２７に形成する半導体装置の
構成素子に特性不良を発生させる虞があると考えられ
る。また、Ｓｉ3 Ｎ4 膜２５を加熱リン酸でエッチング
する際、エッチング速度差でトレンチ２４側壁のみのＳ
ｉ3 Ｎ4 膜２５を除去することは、制御がかなり難しい
と考えられる。
【０００９】
【発明が解決しようとする課題】本発明の課題は、幅が
狭くて深い素子分離領域をより安定に形成し、製造歩留
をより向上させることが可能な、高集積化した半導体装
置の製造方法を提供することを目的とする。
狭くて深い素子分離領域をより安定に形成し、製造歩留
をより向上させることが可能な、高集積化した半導体装
置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、高集積化した半導体装置の製造方法におい
て、水素雰囲気中での熱処理により、半導体基板表面に
無欠陥層を形成した後の半導体基板表面に絶縁膜を形成
する工程と、半導体基板表面に凹部を形成する工程と、
熱酸化により、凹部に酸化膜を形成する工程と、異方性
エッチングによるエッチバックで、凹部の底部の酸化膜
は除去する工程と、エピタキシャル結晶成長法により、
凹部の底部よりエピタキシャル結晶成長をさせ、凹部に
エピタキシャル層を形成する工程とを有することを特徴
とするものである。
造方法は、高集積化した半導体装置の製造方法におい
て、水素雰囲気中での熱処理により、半導体基板表面に
無欠陥層を形成した後の半導体基板表面に絶縁膜を形成
する工程と、半導体基板表面に凹部を形成する工程と、
熱酸化により、凹部に酸化膜を形成する工程と、異方性
エッチングによるエッチバックで、凹部の底部の酸化膜
は除去する工程と、エピタキシャル結晶成長法により、
凹部の底部よりエピタキシャル結晶成長をさせ、凹部に
エピタキシャル層を形成する工程とを有することを特徴
とするものである。
【００１１】本発明によれば、水素雰囲気中での熱処理
により、半導体基板表面に無欠陥層を形成した後の半導
体基板表面に絶縁膜を形成し、その後半導体基板表面に
凹部、即ちトレンチを形成し、熱酸化膜によりトレンチ
の表面に熱酸化膜を形成し、異方性エッチングによるエ
ッチバックを行い、トレンチ底部の酸化膜は除去した
後、トレンチ部にエピタキシャル層を形成することで、
幅が狭くて深い素子分離領域をより安定に形成すること
ができる。また、トレンチ部のエピタキシャル層は、無
欠陥層よりエピタキシャル結晶成長させて形成するため
に結晶性が向上し、半導体装置の結晶性に起因する特性
不良を回避できるので、半導体装置の製造歩留が向上す
る。
により、半導体基板表面に無欠陥層を形成した後の半導
体基板表面に絶縁膜を形成し、その後半導体基板表面に
凹部、即ちトレンチを形成し、熱酸化膜によりトレンチ
の表面に熱酸化膜を形成し、異方性エッチングによるエ
ッチバックを行い、トレンチ底部の酸化膜は除去した
後、トレンチ部にエピタキシャル層を形成することで、
幅が狭くて深い素子分離領域をより安定に形成すること
ができる。また、トレンチ部のエピタキシャル層は、無
欠陥層よりエピタキシャル結晶成長させて形成するため
に結晶性が向上し、半導体装置の結晶性に起因する特性
不良を回避できるので、半導体装置の製造歩留が向上す
る。
【００１２】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図７中の構成部分と同様の構成部分には、同一の参照符
号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図７中の構成部分と同様の構成部分には、同一の参照符
号を付すものとする。
【００１３】実施例１ 本実施例は、同じ構造のメモリセルを２次元的に配列し
たメモリ部を持つＣＭＯＳ型ＳＲＡＭのような半導体装
置の製造方法に本発明を適用した例であり、これを図１
〜図４を参照して説明する。まず、図１（ａ）に示すよ
うに、例えば半導体基板酸素濃度が１．４Ｅ１８／ｃｍ
3 、抵抗率が１Ωｃｍで、Ｎ型の半導体基板２１を水素
ガス雰囲気中で、約１２００°Ｃ、１時間の熱処理を行
い、半導体基板２１表面に、後述する素子分離領域３０
の深さより厚い無欠陥層５１、所謂ＤＺ（Ｄｅｎｕｄｅ
ｄ Ｚｏｎｅ）層を形成する。
たメモリ部を持つＣＭＯＳ型ＳＲＡＭのような半導体装
置の製造方法に本発明を適用した例であり、これを図１
〜図４を参照して説明する。まず、図１（ａ）に示すよ
うに、例えば半導体基板酸素濃度が１．４Ｅ１８／ｃｍ
3 、抵抗率が１Ωｃｍで、Ｎ型の半導体基板２１を水素
ガス雰囲気中で、約１２００°Ｃ、１時間の熱処理を行
い、半導体基板２１表面に、後述する素子分離領域３０
の深さより厚い無欠陥層５１、所謂ＤＺ（Ｄｅｎｕｄｅ
ｄ Ｚｏｎｅ）層を形成する。
【００１４】次に、図１（ｂ）に示すように、半導体基
板２１表面に不純物、例えばＢイオンをイオン注入し、
その後熱処理を行い、ＮＭＯＳトランジスタ等を形成す
る領域とする、Ｐ型領域２２を形成する。その後、半導
体基板２１表面に絶縁膜、例えばＣＶＤ法によるＣＶＤ
酸化膜５２を膜厚約３００ｎｍ程度堆積する。次に、フ
ォトリソグラフィ技術によるフォトレジストのパターニ
ングと、このパターニングされたフォトレジストをマス
クとして、ＣＶＤ酸化膜５２および半導体基板２１をＲ
ＩＥ法等の異方性エッチングにより、半導体基板２１表
面に凹部、所謂トレンチ２４を形成する。この時のトレ
ンチ２４の深さは、後述する素子分離領域３０が素子間
を電気的に分離するに充分な深さ、例えば１μｍ程度と
する。このトレンチ２４の深さは、無欠陥層５１の厚み
内となっている。なお、上記のトレンチ２４形成後の、
ＣＭＯＳ型ＳＲＡＭのメモリ部形成領域における半導体
基板２１表面は、図３に示すような構造、即ちトレンチ
２４が市松状に配置された構造となっている。
板２１表面に不純物、例えばＢイオンをイオン注入し、
その後熱処理を行い、ＮＭＯＳトランジスタ等を形成す
る領域とする、Ｐ型領域２２を形成する。その後、半導
体基板２１表面に絶縁膜、例えばＣＶＤ法によるＣＶＤ
酸化膜５２を膜厚約３００ｎｍ程度堆積する。次に、フ
ォトリソグラフィ技術によるフォトレジストのパターニ
ングと、このパターニングされたフォトレジストをマス
クとして、ＣＶＤ酸化膜５２および半導体基板２１をＲ
ＩＥ法等の異方性エッチングにより、半導体基板２１表
面に凹部、所謂トレンチ２４を形成する。この時のトレ
ンチ２４の深さは、後述する素子分離領域３０が素子間
を電気的に分離するに充分な深さ、例えば１μｍ程度と
する。このトレンチ２４の深さは、無欠陥層５１の厚み
内となっている。なお、上記のトレンチ２４形成後の、
ＣＭＯＳ型ＳＲＡＭのメモリ部形成領域における半導体
基板２１表面は、図３に示すような構造、即ちトレンチ
２４が市松状に配置された構造となっている。
【００１５】次に、図１（ｃ）に示すように、熱酸化法
により、トレンチ２４部に熱酸化膜５３を膜厚約１００
ｎｍ程度形成する。
により、トレンチ２４部に熱酸化膜５３を膜厚約１００
ｎｍ程度形成する。
【００１６】次に、図２（ｄ）に示すように、異方性エ
ッチング特性の良いＲＩＥ法等によりエッチバックを行
い、トレンチ２４底部の熱酸化膜５３をエッチングし、
トレンチ２４側壁の熱酸化膜５３は残存させる。
ッチング特性の良いＲＩＥ法等によりエッチバックを行
い、トレンチ２４底部の熱酸化膜５３をエッチングし、
トレンチ２４側壁の熱酸化膜５３は残存させる。
【００１７】次に、図２（ｅ）に示すように、上記の半
導体基板２１をエピタキシャル装置に入れ、例えば選択
エピタキシャル結晶成長法により、エピタキシャル結晶
成長を行い、トレンチ２４部にＰＭＯＳトランジスタ等
の形成領域となるＮ型のエピタキシャル層５４を形成す
る。このエピタキシャル層５４の厚みは、トレンチ２４
部を埋める程度とする。なお、このＮ型のエピタキシャ
ル層５４の形成条件は、例えば下記のようなものであ
る。 〔Ｎ型のエピタキシャル層５４の形成条件〕 ＳｉＨ2 Ｃｌ2 ガス流量 ： ２００ ｓｃｃｍ ＰＨ3 ガス流量 ： １００ ｓｃｃｍ ＨＣｌガス流量 ： ３００ ｓｃｃｍ 圧力 ： １３ ｋＰａ 温度 ： ８５０ °Ｃ なおここで、上記ＰＨ3 ガス流量は、Ｎ2 ベースの１％
ＰＨ3 ガスでの流量である。なお、上記エピタキシャル
層５４は、無欠陥層５１よりエピタキシャル結晶成長を
させるために、結晶性の良いエピタキシャル層５４とな
る。
導体基板２１をエピタキシャル装置に入れ、例えば選択
エピタキシャル結晶成長法により、エピタキシャル結晶
成長を行い、トレンチ２４部にＰＭＯＳトランジスタ等
の形成領域となるＮ型のエピタキシャル層５４を形成す
る。このエピタキシャル層５４の厚みは、トレンチ２４
部を埋める程度とする。なお、このＮ型のエピタキシャ
ル層５４の形成条件は、例えば下記のようなものであ
る。 〔Ｎ型のエピタキシャル層５４の形成条件〕 ＳｉＨ2 Ｃｌ2 ガス流量 ： ２００ ｓｃｃｍ ＰＨ3 ガス流量 ： １００ ｓｃｃｍ ＨＣｌガス流量 ： ３００ ｓｃｃｍ 圧力 ： １３ ｋＰａ 温度 ： ８５０ °Ｃ なおここで、上記ＰＨ3 ガス流量は、Ｎ2 ベースの１％
ＰＨ3 ガスでの流量である。なお、上記エピタキシャル
層５４は、無欠陥層５１よりエピタキシャル結晶成長を
させるために、結晶性の良いエピタキシャル層５４とな
る。
【００１８】次に、エピタキシャル層５４と凹部側壁の
熱酸化膜とを密着させるための熱酸化をする熱酸化処理
を行う。その後、Ｐ型領域２２上のＣＶＤ酸化膜５２や
エピタキシャル層５４上に形成された酸化膜等を除去す
ることで、図２（ｆ）に示すように、Ｐ型領域２２を持
つ素子領域２８間にＮ型のエピタキシャル層５４による
素子領域２９と素子分離領域３０が形成される。なお、
上記の素子分離領域３０を形成した後の、ＣＭＯＳ型Ｓ
ＲＡＭのメモリ部形成領域における半導体基板２１表面
は、図４に示すような構造、即ち素子分離領域３０が格
子状に形成され、Ｐ型領域２２を持つ素子領域２８とＮ
型のエピタキシャル層５４を持つ素子領域２９が市松状
に配置された構造となる。
熱酸化膜とを密着させるための熱酸化をする熱酸化処理
を行う。その後、Ｐ型領域２２上のＣＶＤ酸化膜５２や
エピタキシャル層５４上に形成された酸化膜等を除去す
ることで、図２（ｆ）に示すように、Ｐ型領域２２を持
つ素子領域２８間にＮ型のエピタキシャル層５４による
素子領域２９と素子分離領域３０が形成される。なお、
上記の素子分離領域３０を形成した後の、ＣＭＯＳ型Ｓ
ＲＡＭのメモリ部形成領域における半導体基板２１表面
は、図４に示すような構造、即ち素子分離領域３０が格
子状に形成され、Ｐ型領域２２を持つ素子領域２８とＮ
型のエピタキシャル層５４を持つ素子領域２９が市松状
に配置された構造となる。
【００１９】上述した素子分離領域３０を形成した後
は、図面は省略するが、常法に準ずる製造方法により、
例えばＰ型領域２２を持つ素子領域２８にＮＭＯＳトラ
ンジスタを、Ｎ型のエピタキシャル層５４を持つ素子領
域２９にはＰＭＯＳトランジスタを形成して、ＣＭＯＳ
型ＳＲＡＭの半導体装置を作製する。
は、図面は省略するが、常法に準ずる製造方法により、
例えばＰ型領域２２を持つ素子領域２８にＮＭＯＳトラ
ンジスタを、Ｎ型のエピタキシャル層５４を持つ素子領
域２９にはＰＭＯＳトランジスタを形成して、ＣＭＯＳ
型ＳＲＡＭの半導体装置を作製する。
【００２０】上述した半導体装置の製造方法を採れば、
幅が狭くて深い素子分離領域３０をより安定して形成で
きるので、耐圧や信頼性上の問題のない、高集積化した
半導体装置の作製が可能となる。また、エピタキシャル
層５４は、無欠陥層５１よりエピタキシャル成長させる
ために、結晶性が良く、従ってエピタキシャル層５４の
素子領域２９に形成される、例えばＰＭＯＳトランジス
タの結晶性に起因した特性不良発生が回避され、半導体
装置の製造歩留が向上する。
幅が狭くて深い素子分離領域３０をより安定して形成で
きるので、耐圧や信頼性上の問題のない、高集積化した
半導体装置の作製が可能となる。また、エピタキシャル
層５４は、無欠陥層５１よりエピタキシャル成長させる
ために、結晶性が良く、従ってエピタキシャル層５４の
素子領域２９に形成される、例えばＰＭＯＳトランジス
タの結晶性に起因した特性不良発生が回避され、半導体
装置の製造歩留が向上する。
【００２１】実施例２ 本実施例は、ＮＭＯＳ型半導体装置の製造方法に本発明
を適用した例であり、これを図５を参照して説明する。
まず、図５（ａ）に示すように、実施例１と同様にし
て、Ｎ型の半導体基板２１表面に無欠陥層５１を形成し
た後、ＣＶＤ法により膜厚約３００ｎｍのＣＶＤ酸化膜
５２を形成する。次に、フォトリソグラフィ技術による
フォトレジストのパターニングと、このパターニングさ
れたフォトレジストをマスクとして、ＣＶＤ酸化膜５２
および半導体基板２１をＲＩＥ等の異方性エッチングに
より、半導体基板２１表面に凹部、所謂トレンチ２４を
形成する。この時のトレンチ２４の深さは、後述する素
子分離領域３０が素子間を電気的に分離するに充分な深
さ、例えば１μｍ程度とする。このトレンチ２４の深さ
は、無欠陥層５１の厚み内となっている。
を適用した例であり、これを図５を参照して説明する。
まず、図５（ａ）に示すように、実施例１と同様にし
て、Ｎ型の半導体基板２１表面に無欠陥層５１を形成し
た後、ＣＶＤ法により膜厚約３００ｎｍのＣＶＤ酸化膜
５２を形成する。次に、フォトリソグラフィ技術による
フォトレジストのパターニングと、このパターニングさ
れたフォトレジストをマスクとして、ＣＶＤ酸化膜５２
および半導体基板２１をＲＩＥ等の異方性エッチングに
より、半導体基板２１表面に凹部、所謂トレンチ２４を
形成する。この時のトレンチ２４の深さは、後述する素
子分離領域３０が素子間を電気的に分離するに充分な深
さ、例えば１μｍ程度とする。このトレンチ２４の深さ
は、無欠陥層５１の厚み内となっている。
【００２２】次に、図５（ｂ）に示すように、実施例１
と同様にして、トレンチ２４の側壁に素子分離領域３０
となる熱酸化膜５３を形成し、その後選択エピタキシャ
ル結晶成長法で、トレンチ２４の底部よりエピタキシャ
ル結晶成長を行って、Ｎ型のエピタキシャル層５４を形
成し、トレンチ２４部をエピタキシャル層５４で埋め
る。この時のエピタキシャル層５４の形成条件は、例え
ば実施例１と同様なものとする。次に、熱酸化膜５３と
エピタキシャル層５４の間隙が存在する場合を考慮した
熱酸化処理した後、素子領域２８の半導体基板２１表面
のＣＶＤ酸化膜５２や、素子領域２９のエピタキシャル
層５４上に形成された酸化膜を除去する。
と同様にして、トレンチ２４の側壁に素子分離領域３０
となる熱酸化膜５３を形成し、その後選択エピタキシャ
ル結晶成長法で、トレンチ２４の底部よりエピタキシャ
ル結晶成長を行って、Ｎ型のエピタキシャル層５４を形
成し、トレンチ２４部をエピタキシャル層５４で埋め
る。この時のエピタキシャル層５４の形成条件は、例え
ば実施例１と同様なものとする。次に、熱酸化膜５３と
エピタキシャル層５４の間隙が存在する場合を考慮した
熱酸化処理した後、素子領域２８の半導体基板２１表面
のＣＶＤ酸化膜５２や、素子領域２９のエピタキシャル
層５４上に形成された酸化膜を除去する。
【００２３】次に、図５（ｃ）に示すように、半導体基
板２１表面に不純物、例えばＢイオンをイオン注入し、
その後熱処理を行い、ＮＭＯＳトランジスタ等を形成す
る領域とする、Ｐ型領域５５を形成する。その後は、図
面は省略するが、常法に準ずる製造方法により、素子領
域２８、２９のＰ型領域５５部にＮＭＯＳトランジスタ
等を形成して、ＮＭＯＳ型半導体装置を作製する。
板２１表面に不純物、例えばＢイオンをイオン注入し、
その後熱処理を行い、ＮＭＯＳトランジスタ等を形成す
る領域とする、Ｐ型領域５５を形成する。その後は、図
面は省略するが、常法に準ずる製造方法により、素子領
域２８、２９のＰ型領域５５部にＮＭＯＳトランジスタ
等を形成して、ＮＭＯＳ型半導体装置を作製する。
【００２４】なお、上記実施例の半導体装置の製造方法
においては、Ｎ型の半導体基板２１を用いて素子分離領
域３０とＰ型領域５５部を形成して、ＮＭＯＳ型半導体
装置を作製したが、Ｐ型の半導体基板２１を用いて素子
分離領域３０とＮ型領域部を形成して、ＰＭＯＳ型半導
体装置を作製してもよい。
においては、Ｎ型の半導体基板２１を用いて素子分離領
域３０とＰ型領域５５部を形成して、ＮＭＯＳ型半導体
装置を作製したが、Ｐ型の半導体基板２１を用いて素子
分離領域３０とＮ型領域部を形成して、ＰＭＯＳ型半導
体装置を作製してもよい。
【００２５】上述した半導体装置の製造方法を採れば、
幅が狭くて深い素子分離領域３０をより安定して形成で
きるので、耐圧や信頼性上の問題のない、高集積化した
半導体装置の作製が可能となる。また、エピタキシャル
層５４は、無欠陥層５１よりエピタキシャル成長させる
ために、結晶性が良く、従ってエピタキシャル層５４の
素子領域２８に形成される、例えばＰＭＯＳトランジス
タの結晶性に起因した特性不良発生を回避でき、半導体
装置の製造歩留が向上する。
幅が狭くて深い素子分離領域３０をより安定して形成で
きるので、耐圧や信頼性上の問題のない、高集積化した
半導体装置の作製が可能となる。また、エピタキシャル
層５４は、無欠陥層５１よりエピタキシャル成長させる
ために、結晶性が良く、従ってエピタキシャル層５４の
素子領域２８に形成される、例えばＰＭＯＳトランジス
タの結晶性に起因した特性不良発生を回避でき、半導体
装置の製造歩留が向上する。
【００２６】以上、本発明を２例の実施例により説明し
たが、本発明はこれら実施例に何ら限定されるものでは
ない。例えば実施例１では、ＣＭＯＳ型ＳＲＡＭの半導
体装置の製造方法における素子分離領域形成に関して説
明したが、ＮＭＯＳトランジスタとＰＭＯＳトランジス
タを含む、ＳＲＡＭ以外の半導体装置の製造方法におけ
る素子分離領域形成にも、本発明を適応できることは明
白である。また、本発明の実施例では、選択エピタキシ
ャル結晶成長法により、トレンチ部にエピタキシャル層
を形成させたが、通常のエピタキシャル結晶成長法によ
り形成される酸化膜上の多結晶の除去工程等をエピタキ
シャル結晶成長後に行えば、通常のエピタキシャル結晶
成長法を用いて、トレンチ部にエピタキシャル層を形成
してもよい。その他、本発明の技術的思想の範囲内で、
プロセス条件は適宜変更が可能である。
たが、本発明はこれら実施例に何ら限定されるものでは
ない。例えば実施例１では、ＣＭＯＳ型ＳＲＡＭの半導
体装置の製造方法における素子分離領域形成に関して説
明したが、ＮＭＯＳトランジスタとＰＭＯＳトランジス
タを含む、ＳＲＡＭ以外の半導体装置の製造方法におけ
る素子分離領域形成にも、本発明を適応できることは明
白である。また、本発明の実施例では、選択エピタキシ
ャル結晶成長法により、トレンチ部にエピタキシャル層
を形成させたが、通常のエピタキシャル結晶成長法によ
り形成される酸化膜上の多結晶の除去工程等をエピタキ
シャル結晶成長後に行えば、通常のエピタキシャル結晶
成長法を用いて、トレンチ部にエピタキシャル層を形成
してもよい。その他、本発明の技術的思想の範囲内で、
プロセス条件は適宜変更が可能である。
【００２７】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置の製造方法は、幅が狭くて深い素子分離領
域をより安定して形成できるので、耐圧や信頼性上の問
題のない、高集積化した半導体装置の作製が可能とな
る。また、トレンチ部のエピタキシャル層は、無欠陥層
よりエピタキシャル成長させるために、結晶性が良く、
従ってエピタキシャル層の結晶性に起因した特性不良発
生を回避でき、半導体装置の製造歩留が向上する。
の半導体装置の製造方法は、幅が狭くて深い素子分離領
域をより安定して形成できるので、耐圧や信頼性上の問
題のない、高集積化した半導体装置の作製が可能とな
る。また、トレンチ部のエピタキシャル層は、無欠陥層
よりエピタキシャル成長させるために、結晶性が良く、
従ってエピタキシャル層の結晶性に起因した特性不良発
生を回避でき、半導体装置の製造歩留が向上する。
【図１】本発明を適用した実施例１の工程の前半を工程
順に説明する、半導体装置の概略断面図で、（ａ）は半
導体基板表面に無欠陥層を形成した状態、（ｂ）はトレ
ンチを形成した状態、（ｃ）はトレンチの側壁と底部に
熱酸化膜を形成した状態である。
順に説明する、半導体装置の概略断面図で、（ａ）は半
導体基板表面に無欠陥層を形成した状態、（ｂ）はトレ
ンチを形成した状態、（ｃ）はトレンチの側壁と底部に
熱酸化膜を形成した状態である。
【図２】本発明を適用した実施例１の工程の後半を工程
順に説明する、半導体装置の概略断面図で、（ｄ）は異
方性エッチングにより、トレンチ底部の熱酸化膜を除去
した状態、（ｅ）はトレンチ底部より選択エピタキシャ
ル結晶成長を行って、トレンチ部にエピタキシャル層を
形成した状態、（ｆ）は素子領域の半導体基板表面のＣ
ＶＤ酸化膜等を除去した状態である。
順に説明する、半導体装置の概略断面図で、（ｄ）は異
方性エッチングにより、トレンチ底部の熱酸化膜を除去
した状態、（ｅ）はトレンチ底部より選択エピタキシャ
ル結晶成長を行って、トレンチ部にエピタキシャル層を
形成した状態、（ｆ）は素子領域の半導体基板表面のＣ
ＶＤ酸化膜等を除去した状態である。
【図３】トレンチを形成した後の図１（ｂ）の状態にお
ける、半導体基板の概略平面図である。
ける、半導体基板の概略平面図である。
【図４】素子分離領域を形成した後の図２（ｆ）の状態
における、半導体基板の概略平面図である。
における、半導体基板の概略平面図である。
【図５】本発明を適用した実施例２の工程を工程順に説
明する、半導体装置の概略断面図で、（ａ）は半導体基
板表面に無欠陥層を形成し、トレンチを形成した状態、
（ｂ）は素子分離領域の熱酸化膜を形成し、トレンチ部
にエピタキシャル層を形成した状態、（ｃ）は半導体基
板表面にＰ型領域を形成した状態である。
明する、半導体装置の概略断面図で、（ａ）は半導体基
板表面に無欠陥層を形成し、トレンチを形成した状態、
（ｂ）は素子分離領域の熱酸化膜を形成し、トレンチ部
にエピタキシャル層を形成した状態、（ｃ）は半導体基
板表面にＰ型領域を形成した状態である。
【図６】従来例のトレンチアイソレーション法による素
子分離領域形成時ボイド発生のある素子分離領域形成工
程を工程順に説明する、半導体装置の概略断面図で、
（ａ）は半導体基板表面にトレンチを形成した状態、
（ｂ）はＣＶＤ酸化膜を堆積した状態、（ｃ）はＣＶＤ
酸化膜をエッチバックして素子分離領域を形成した状態
である。
子分離領域形成時ボイド発生のある素子分離領域形成工
程を工程順に説明する、半導体装置の概略断面図で、
（ａ）は半導体基板表面にトレンチを形成した状態、
（ｂ）はＣＶＤ酸化膜を堆積した状態、（ｃ）はＣＶＤ
酸化膜をエッチバックして素子分離領域を形成した状態
である。
【図７】従来例の素子分離領域の形成法で、トレンチ側
壁への絶縁膜形成と、トレンチ底部からのエピタキシャ
ル成長とにより素子分離領域を形成する素子分離領域の
形成法を工程順に説明する、半導体装置の概略断面図
で、（ａ）は半導体基板表面にトレンチを形成した状
態、（ｂ）はプラズマＣＶＤ法によりＳｉ3 Ｎ4 膜を堆
積し、トレンチ側壁部のＳｉ3 Ｎ4 膜のみを除去し、そ
の後トレンチ側壁部にＳｉＯ2 膜を形成した状態、
（ｃ）はＳｉ3 Ｎ4 膜を除去し、トレンチ部にエピタキ
シャル層を形成し、素子領域の半導体基板表面のＳｉＯ
2 膜を除去した状態である。
壁への絶縁膜形成と、トレンチ底部からのエピタキシャ
ル成長とにより素子分離領域を形成する素子分離領域の
形成法を工程順に説明する、半導体装置の概略断面図
で、（ａ）は半導体基板表面にトレンチを形成した状
態、（ｂ）はプラズマＣＶＤ法によりＳｉ3 Ｎ4 膜を堆
積し、トレンチ側壁部のＳｉ3 Ｎ4 膜のみを除去し、そ
の後トレンチ側壁部にＳｉＯ2 膜を形成した状態、
（ｃ）はＳｉ3 Ｎ4 膜を除去し、トレンチ部にエピタキ
シャル層を形成し、素子領域の半導体基板表面のＳｉＯ
2 膜を除去した状態である。
１，３０…素子分離領域、１１，２１…半導体基板、１
２，２４…トレンチ、１３，５２…ＣＶＤ酸化膜、１４
…ボイド、２２，５５…Ｐ型領域、２３，２６…ＳｉＯ
2 膜、２５…Ｓｉ3 Ｎ4 膜、２７，５４…エピタキシャ
ル層、２８，２９…素子領域、５１…無欠陥層、５３…
熱酸化膜
２，２４…トレンチ、１３，５２…ＣＶＤ酸化膜、１４
…ボイド、２２，５５…Ｐ型領域、２３，２６…ＳｉＯ
2 膜、２５…Ｓｉ3 Ｎ4 膜、２７，５４…エピタキシャ
ル層、２８，２９…素子領域、５１…無欠陥層、５３…
熱酸化膜
Claims (7)
- 【請求項１】 高集積化した半導体装置の製造方法にお
いて、 半導体基板表面に絶縁膜を形成する工程と、 前記半導体基板表面に凹部を形成する工程と、 熱酸化により、前記凹部に酸化膜を形成する工程と、 異方性エッチングによるエッチバックで、前記凹部の底
部の前記酸化膜は除去する工程と、 エピタキシャル結晶成長法により、前記凹部の底部より
エピタキシャル結晶成長をさせ、前記凹部にエピタキシ
ャル層を形成する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記半導体基板は、水素雰囲気中で熱処
理し、前記凹部の深さより厚い無欠陥層を前記半導体基
板表面に形成した前記半導体基板であることを特徴とす
る、請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記半導体基板表面には、前記半導体基
板の導電型と異なる導電型領域が形成されていることを
特徴とする、請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記エピタキシャル層の導電型は、前記
半導体基板の導電型と同じであることを特徴とする、請
求項３に記載の半導体装置の製造方法。 - 【請求項５】 前記凹部は、市松状に形成することを特
徴とする、請求項１に記載の半導体装置の製造方法。 - 【請求項６】 前記エピタキシャル結晶成長法は、選択
エピタキシャル結晶成長法であることを特徴とする、請
求項１に記載の半導体装置の製造方法。 - 【請求項７】 前記エピタキシャル層形成後に、前記エ
ピタキシャル層と前記凹部側壁の前記酸化膜間とを密着
させるための熱酸化をすることを特徴とする、請求項１
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29865696A JPH10144780A (ja) | 1996-11-11 | 1996-11-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29865696A JPH10144780A (ja) | 1996-11-11 | 1996-11-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10144780A true JPH10144780A (ja) | 1998-05-29 |
Family
ID=17862567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29865696A Pending JPH10144780A (ja) | 1996-11-11 | 1996-11-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10144780A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403316B1 (ko) * | 2001-06-22 | 2003-10-30 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리절연막 형성방법 |
| US6780774B2 (en) | 2001-09-28 | 2004-08-24 | Hynix Semiconductor Inc. | Method of semiconductor device isolation |
| JP2005150731A (ja) * | 2003-11-14 | 2005-06-09 | Internatl Business Mach Corp <Ibm> | Ｃｍｏｓウェル構造およびその形成方法 |
-
1996
- 1996-11-11 JP JP29865696A patent/JPH10144780A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403316B1 (ko) * | 2001-06-22 | 2003-10-30 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리절연막 형성방법 |
| US6780774B2 (en) | 2001-09-28 | 2004-08-24 | Hynix Semiconductor Inc. | Method of semiconductor device isolation |
| JP2005150731A (ja) * | 2003-11-14 | 2005-06-09 | Internatl Business Mach Corp <Ibm> | Ｃｍｏｓウェル構造およびその形成方法 |
| US7709365B2 (en) | 2003-11-14 | 2010-05-04 | International Business Machines Corporation | CMOS well structure and method of forming the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0582058B2 (ja) | ||
| JP2004311487A (ja) | 半導体装置の製造方法 | |
| JPH088270A (ja) | 半導体装置およびその製造方法 | |
| KR100273615B1 (ko) | 반도체장치및그제조방법 | |
| JPH09283440A (ja) | 選択エピタキシャル膜の形成方法 | |
| JP4420030B2 (ja) | 半導体装置の製造方法 | |
| US6503799B2 (en) | Method of manufacturing semiconductor device | |
| JP3500820B2 (ja) | 半導体装置の製造方法 | |
| JPH02102556A (ja) | 集積回路構造のサブストレートの中に分離領域を形成するための方法 | |
| JP3953563B2 (ja) | 絶縁物上シリコン技術のための分離酸化物形成方法 | |
| JP2989051B2 (ja) | 炭化シリコンバイポーラ半導体装置およびその製造方法 | |
| KR100611076B1 (ko) | 스택형 반도체 장치 및 그 제조 방법 | |
| JPH10144780A (ja) | 半導体装置の製造方法 | |
| KR100272144B1 (ko) | 반도체장치의 제조방법 | |
| JP3575408B2 (ja) | トレンチ素子分離領域を有する半導体装置の製造方法 | |
| JPH07183370A (ja) | 半導体装置の製造方法 | |
| JP2002270509A (ja) | 単結晶基板の製作方法およびその基板を含む集積回路 | |
| JP2003179066A (ja) | 半導体装置とその製造方法 | |
| JP5520435B2 (ja) | 半導体素子の製造方法 | |
| JP2500427B2 (ja) | バイポ―ラ型半導体装置の製造方法 | |
| JP2630204B2 (ja) | 半導体装置の製造方法 | |
| JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
| KR20070066166A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| JP2006237208A (ja) | 半導体装置およびその製造方法 | |
| JP2774407B2 (ja) | 半導体装置の製造方法 |