JPH10111520A - Liquid crystal display panel and electronic device using the same - Google Patents
Liquid crystal display panel and electronic device using the sameInfo
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Abstract
(57)【要約】 （修正有）
【課題】 クロストークの発生を低減しながら、遮光層
の持つ電荷によってスイッチング動作に悪影響を及ぼす
ことのない液晶表示パネル及びそれを用いた電子機器を
提供する。
【解決手段】 一方の基板１０上に、複数の走査信号線
となる第２ポリシリコン層４４と、複数のデータ信号線
となる金属配線層４８と、それらの交差によって形成さ
れる各画素位置にて液晶と直列に接続されるＴＦＴ３０
と、を有する。ＴＦＴは、ソース、ドレインとなる第１
ポリシリコン層４０と、ゲート酸化膜４２を介して配置
されたゲートとしての第２ポリシリコン層４４を有す
る。一方の基板と各々のＴＦＴとの間に、遮光層２０
と、該遮光層及ＴＦＴ間を絶縁する絶縁層２２とを有す
る。遮光層には、ＴＦＴのゲートに供給されるオフ電位
が常時印加されている。この遮光層は、液晶に並列に接
続される保持容量Ｃ１の容量線として兼用される。
(57) [Summary] (Problem corrected) [PROBLEMS] To provide a liquid crystal display panel which reduces the occurrence of crosstalk and does not adversely affect a switching operation due to electric charges of a light shielding layer, and an electronic device using the same. . SOLUTION: On one substrate 10, a second polysilicon layer 44 serving as a plurality of scanning signal lines, a metal wiring layer 48 serving as a plurality of data signal lines, and a pixel position formed by their intersection are formed. TFT30 connected in series with the liquid crystal
And The TFT has a first
It has a polysilicon layer 40 and a second polysilicon layer 44 as a gate disposed via a gate oxide film 42. A light-shielding layer 20 is provided between one substrate and each TFT.
And an insulating layer 22 for insulating the light shielding layer and the TFT. An off potential supplied to the gate of the TFT is constantly applied to the light shielding layer. This light-shielding layer is also used as a capacitance line of the storage capacitor C1 connected in parallel to the liquid crystal.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）などをスイッチング素子として有するアクテ
ィブマトリクス型液晶表示パネル及びそれを用いたプロ
ジェクタ等の電子機器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix type liquid crystal display panel having a thin film transistor (TFT) or the like as a switching element and electronic equipment such as a projector using the same.
【０００２】[0002]
【背景技術】ＴＦＴをスイッチング素子とした用いたア
クティブマトリクス型液晶表示パネルは、例えばプロジ
ェクタのライドバルブとして利用されている。プロジェ
クタの光源光は、この液晶表示パネルを透過する際に、
そのパネルを構成する基板にて、あるいはその後段の光
学系にて反射され、それがＴＦＴに向かって入射するこ
とがある。ＴＦＴを構成するポリシリコン層は、可視光
に対して２０〜３０％の透過率があり、ＴＦＴ内にフォ
トキャリアを生成し、リーク電流が流れる。このリーク
電流により、ＴＦＴがオンし、非選択期間であった画素
にも信号電位が供給されるクロストークが生ずる。2. Description of the Related Art An active matrix type liquid crystal display panel using a TFT as a switching element is used, for example, as a light valve of a projector. When the light source light of the projector passes through this liquid crystal display panel,
The light may be reflected by a substrate constituting the panel or by an optical system at a subsequent stage, and may enter the TFT. The polysilicon layer constituting the TFT has a transmittance of 20 to 30% for visible light, generates photocarriers in the TFT, and causes a leakage current to flow. This leak current causes the TFT to turn on, causing crosstalk in which the signal potential is supplied to the pixel which was in the non-selection period.
【０００３】これを防止するために、ＴＦＴの下層に遮
光層を設ける技術が、特公平３−５２６１１号、特開平
８−１７１１０１号、特開平３−１２５１２３号などに
開示されている。In order to prevent this, a technique of providing a light-shielding layer below a TFT is disclosed in Japanese Patent Publication No. 3-52611, Japanese Patent Application Laid-Open Nos. 8-171101, 3-125123, and the like.
【０００４】[0004]
【発明が解決しようとする課題】この遮光層は金属又は
金属化合物にて形成されるため、ＴＦＴと絶縁する必要
があり、遮光層とＴＦＴとの間に絶縁層が設けられる。
ここで、例えばトップゲート型ＴＦＴでは、ソース、ド
レインとなるポリシリコン層と遮光層とが絶縁層を介し
て対向し、コンデンサを形成する。このとき、遮光層は
フローティング電位であり、ポリシリコン層の電荷の影
響を受けて、遮光層の電荷が変動する。逆に、ＴＦＴも
遮光層の電荷の影響を受けることになり、この遮光層が
本来のゲートとは別のゲートとして機能するおそれがあ
る。すなわち、遮光層の持つ電荷に起因してＴＦＴにリ
ーク電流が流れたり、あるいは、ＴＦＴのゲートに高い
電圧を印加しなければ、ＴＦＴがオンしなくなる。この
ことは、ＴＦＴと遮光層とを絶縁する絶縁層の膜厚が薄
い程顕著であり、これを防止するには、遮光層の持つ電
荷がＴＦＴに影響しないほどのかなり厚い絶縁層を形成
しなければならない。このような現象は、スイッチング
素子として、バック ツー バック ダイオードを用い
た時も同様である。Since the light-shielding layer is formed of a metal or a metal compound, it must be insulated from the TFT, and an insulating layer is provided between the light-shielding layer and the TFT.
Here, for example, in a top gate type TFT, a polysilicon layer serving as a source and a drain and a light shielding layer face each other with an insulating layer interposed therebetween, thereby forming a capacitor. At this time, the light shielding layer is at a floating potential, and the charge of the light shielding layer fluctuates under the influence of the charge of the polysilicon layer. Conversely, the TFT is also affected by the charge of the light-shielding layer, and this light-shielding layer may function as a gate different from the original gate. That is, the TFT does not turn on unless a leak current flows through the TFT due to the charge of the light-shielding layer or a high voltage is not applied to the gate of the TFT. This is more conspicuous as the thickness of the insulating layer that insulates the TFT from the light-shielding layer is reduced. To prevent this, a considerably thick insulating layer is formed so that the charge of the light-shielding layer does not affect the TFT. There must be. Such a phenomenon is the same when a back-to-back diode is used as a switching element.
【０００５】そこで、本発明の目的は、スイッチング素
子への光の入射を遮光層により防止してクロストークの
発生を低減しながら、遮光層の持つ電荷によってスイッ
チング素子のスイッチング動作に悪影響を及ぼすことの
ない液晶表示パネル及びそれを用いた電子機器を提供す
ることにある。SUMMARY OF THE INVENTION It is an object of the present invention to reduce the occurrence of crosstalk by preventing light from entering a switching element by a light-shielding layer, and to adversely affect the switching operation of the switching element by the charge of the light-shielding layer. It is an object of the present invention to provide a liquid crystal display panel having no display and an electronic device using the same.
【０００６】本発明の他の目的は、遮光層を保持容量の
容量線として兼用し、かつ、絶縁層を薄くすることでそ
の保持容量を増大できる液晶表示パネル及びそれを用い
た電子機器を提供することにある。Another object of the present invention is to provide a liquid crystal display panel in which a light-shielding layer is also used as a capacitance line of a storage capacitor, and the storage capacitance can be increased by making the insulating layer thinner, and an electronic apparatus using the same. Is to do.
【０００７】[0007]
【課題を解決するための手段】請求項１の発明は、一対
の基板の間に液晶が封入され、かつ、一方の基板上に、
複数の走査信号線と、複数のデータ信号線と、それらの
交差によって形成される各画素位置にて前記液晶と直列
に接続されるスイッチング素子と、を有する液晶表示パ
ネルにおいて、前記一方の基板と各々の前記スイッチン
グ素子との間に、遮光層と、該遮光層及び前記スイッチ
ング素子間を絶縁する絶縁層とを設け、かつ、前記遮光
層を、一定のＤＣ電位に設定したことを特徴とする。According to the first aspect of the present invention, a liquid crystal is sealed between a pair of substrates, and one of the substrates has
A liquid crystal display panel having a plurality of scanning signal lines, a plurality of data signal lines, and a switching element connected in series with the liquid crystal at each pixel position formed by their intersection, A light-shielding layer and an insulating layer that insulates the light-shielding layer and the switching element are provided between each of the switching elements, and the light-shielding layer is set to a constant DC potential. .
【０００８】請求項１の発明によれば、遮光層は所定の
電位に設定されているので、絶縁層の厚さを薄くして
も、遮光層の持つ電荷の影響は、スイッチング素子に対
して一定となり、スイッチング素子のスイッチング動作
に悪影響を及ぼすことを防止できる。According to the first aspect of the present invention, since the light-shielding layer is set to a predetermined potential, even if the thickness of the insulating layer is reduced, the influence of the electric charge of the light-shielding layer does not affect the switching element. It becomes constant and can prevent the switching operation of the switching element from being adversely affected.
【０００９】請求項２の発明は、請求項１において、前
記遮光層は、前記スイッチング素子をオフさせる電位に
設定されていることを特徴とする。A second aspect of the present invention is characterized in that, in the first aspect, the light shielding layer is set to a potential for turning off the switching element.
【００１０】こうすると、スイッチング素子は、本来の
オン信号のみによってオンされ、例えばスイッチング素
子がＴＦＴであれば、そのゲートへのオン電位のみによ
ってスイッチング素子をオンさせることができる。In this case, the switching element is turned on only by the original ON signal. For example, if the switching element is a TFT, the switching element can be turned on only by the ON potential to the gate.
【００１１】請求項３の発明は、請求項２において、前
記スイッチング素子は薄膜トランジスタ（ＴＦＴ）であ
り、前記遮光層は、前記薄膜トランジスタのゲートに印
加されるオフ電位と実質的に等しい電位に設定されてい
ることを特徴とする。According to a third aspect of the present invention, in the second aspect, the switching element is a thin film transistor (TFT), and the light shielding layer is set to a potential substantially equal to an off potential applied to a gate of the thin film transistor. It is characterized by having.
【００１２】こうすると、遮光層が第２のゲートとして
機能することがあっても、この第２のゲート電位は常に
オフ電位であることから、本来のゲートへのオン電位に
よってのみＴＦＴをオンさせることができる。In this case, even if the light-shielding layer functions as the second gate, the TFT is turned on only by the original ON potential of the gate because the second gate potential is always the OFF potential. be able to.
【００１３】請求項４の発明は、請求項１乃至３のいず
れかにおいて、前記一方の基板には、液晶ドライバ用薄
膜トランジスタが形成され、前記遮光層は、前記液晶駆
動用薄膜トランジスタと対向する領域にも配置されてい
ることを特徴とする。According to a fourth aspect of the present invention, in any one of the first to third aspects, a thin film transistor for a liquid crystal driver is formed on the one substrate, and the light shielding layer is formed in a region opposed to the thin film transistor for driving the liquid crystal. Are also arranged.
【００１４】こうすると、液晶ドライバ用薄膜トランジ
スタの誤動作をも防止できる。This can prevent the malfunction of the thin film transistor for the liquid crystal driver.
【００１５】請求項５の発明は、一対の基板の間に液晶
が封入され、かつ、一方の基板上に、複数の走査信号線
と、複数のデータ信号線と、それらの交差によって形成
される各画素位置にて前記液晶と直列に接続されるスイ
ッチング素子と、を有する液晶表示パネルにおいて、前
記一方の基板と各々の前記スイッチング素子との間に、
遮光層と、該遮光層及び前記スイッチング素子間を絶縁
する絶縁層とを設け、かつ、前記遮光層は、前記走査信
号線の方向に連続して前記走査信号線の数だけ複数設け
られ、各々の前記遮光層に、対応する前記走査信号線の
信号を供給したことを特徴とする。According to a fifth aspect of the present invention, liquid crystal is sealed between a pair of substrates, and is formed on one of the substrates by a plurality of scanning signal lines, a plurality of data signal lines, and their intersections. A switching element connected in series with the liquid crystal at each pixel position, wherein the liquid crystal display panel comprises:
A light-blocking layer and an insulating layer that insulates the light-blocking layer and the switching element are provided, and the light-blocking layer is provided in a plurality in the number of the scanning signal lines continuously in the direction of the scanning signal lines. The signal of the corresponding scanning signal line is supplied to the light shielding layer.
【００１６】請求項５の発明によれば、遮光層は走査信
号線と対応して設けられ、走査信号線に供給される走査
信号が、対応する遮光層にも供給されている。従って、
走査信号線及び遮光層は共に同時にオン電位又はオフ電
位の同相の電位になり、遮光層の影響を無視できる。According to the fifth aspect of the present invention, the light shielding layer is provided corresponding to the scanning signal line, and the scanning signal supplied to the scanning signal line is also supplied to the corresponding light shielding layer. Therefore,
Both the scanning signal line and the light shielding layer have the same potential of the ON potential or the OFF potential at the same time, and the influence of the light shielding layer can be ignored.
【００１７】請求項６の発明は、請求項１乃至５のいず
れかにおいて、前記絶縁層の膜厚を、Ｏ．０５〜１．５
μｍとしたことを特徴とする。According to a sixth aspect of the present invention, in any one of the first to fifth aspects, the thickness of the insulating layer is O. 05-1.5
μm.
【００１８】上述の通り、遮光層の電荷がスイッチング
素子のスイッチング動作に悪影響を及ぼさないため、絶
縁層は、スイッチング素子と遮光層と電気的に絶縁でき
る程度の上述の厚さで足り、絶縁層の厚さを従来よりも
薄くしてもよい。As described above, since the charge of the light-shielding layer does not adversely affect the switching operation of the switching element, the insulating layer needs to have such a thickness as to be electrically insulated from the switching element and the light-shielding layer. May be made thinner than before.
【００１９】請求項７の発明は、請求項１乃至６のいず
れかにおいて、前記遮光層は、前記液晶に並列に接続さ
れる保持容量の容量線として兼用されることを特徴とす
る。According to a seventh aspect of the present invention, in any one of the first to sixth aspects, the light-shielding layer is also used as a capacitance line of a storage capacitor connected in parallel to the liquid crystal.
【００２０】上述の通り、絶縁層を薄くできるので、遮
光層を用いて構成される保持容量の容量を大きく確保で
き、非選択期間での画素電圧の保持特性を改善できる。As described above, since the insulating layer can be made thin, a large capacity of the storage capacitor formed by using the light shielding layer can be secured, and the pixel voltage holding characteristics in the non-selection period can be improved.
【００２１】請求項８の発明は、請求項１乃至７のいず
れかにおいて、前記遮光層は、前記一方の基板に形成さ
れた前記データ信号線と直交する方向に配列され、前記
データ信号線と前記遮光層とでブラックマトリクスを構
成することを特徴とする。According to an eighth aspect of the present invention, in any one of the first to seventh aspects, the light-shielding layer is arranged in a direction orthogonal to the data signal lines formed on the one substrate, and is connected to the data signal lines. A black matrix is constituted by the light shielding layer.
【００２２】こうすると、一方の基板側のみにブラック
マトリクスを配置できるので、組立時に他方の基板との
厳密な位置合わせが不要となる。また、ブラックマトリ
クスラインの線幅のマージンも少なくでき、液晶表示パ
ネルの開口率が増大される。In this case, since the black matrix can be arranged only on one of the substrates, it is not necessary to perform strict alignment with the other substrate during assembly. Further, the margin of the line width of the black matrix line can be reduced, and the aperture ratio of the liquid crystal display panel is increased.
【００２３】請求項９の発明は、請求項１乃至８のいず
れかにおいて、前記一方の基板は石英基板であり、前記
遮光層は、シリサイド系金属であることを特徴とする。According to a ninth aspect of the present invention, in any one of the first to eighth aspects, the one substrate is a quartz substrate, and the light shielding layer is a silicide-based metal.
【００２４】シリサイド系金属は、一方の基板にスイッ
チング素子を形成する際の最高プロセス温度より十分に
高い融点を持ち、しかも、石英基板との熱膨張係率も他
の金属又は金属化合物と比較して近づけられるため、亀
裂、割れの発生を低減できる。The silicide-based metal has a melting point sufficiently higher than the maximum process temperature for forming a switching element on one substrate, and has a higher coefficient of thermal expansion with a quartz substrate than other metals or metal compounds. As a result, the occurrence of cracks and cracks can be reduced.
【００２５】請求項１０の発明に係る電子機器は、請求
項１乃至９のいずれかに記載の液晶表示パネルを有する
ことを特徴とする。According to a tenth aspect of the present invention, there is provided an electronic apparatus including the liquid crystal display panel according to any one of the first to ninth aspects.
【００２６】請求項１０の発明によれば、クロストーク
が低減され、しかも走査信号線の信号電位に依存させて
スイッチング素子にて正確なスイッチング動作を正確に
実行でき、電子機器の表示画面の画質が向上する。According to the tenth aspect of the invention, crosstalk is reduced, and accurate switching operation can be accurately performed by the switching element depending on the signal potential of the scanning signal line. Is improved.
【００２７】[0027]
【発明の実施の形態】以下、本発明の実施の態様につい
て、図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２８】図１は、アクティブマトリクス型液晶表示
パネルの断面を示している。図１において、この液晶表
示パネルは、透明基板な２枚の基板１０，１２間に、液
晶１４を封入して構成されている。一方の基板１０は石
英等の絶縁基板であり、この石英基板１０には後述する
とおり、各画素の液晶１４に直列に接続されたスイッチ
ング素子としてのトップゲート型薄膜トランジスタ（Ｔ
ＦＴ）３０がアレイ状に形成される。この石英基板１０
には、液晶ドライブ回路を構成するＴＦＴも形成されて
いる。他方の基板１２は例えばガラス基板にて形成され
ている。このガラス基板１２が石英基板１０と対向する
面１２ａには、該対向面１２ａを覆ってＩＴＯ（インジ
ウム・ティン・オキサイド）から成る透明電極１６が形
成され、共通電極として機能する。なお、対向基板１２
には、ブラックマトリクスのためのクロム層などは形成
されてなく、このブラックマトリクスは、後述の通り、
石英基板１０側のみに配置されている。FIG. 1 shows a cross section of an active matrix type liquid crystal display panel. In FIG. 1, this liquid crystal display panel is configured by sealing a liquid crystal 14 between two transparent substrates 10 and 12. One substrate 10 is an insulating substrate made of quartz or the like. As will be described later, the quartz substrate 10 has a top-gate thin film transistor (T) as a switching element connected in series to the liquid crystal 14 of each pixel.
FT) 30 are formed in an array. This quartz substrate 10
Is also formed with a TFT constituting a liquid crystal drive circuit. The other substrate 12 is formed of, for example, a glass substrate. A transparent electrode 16 made of ITO (Indium Tin Oxide) is formed on a surface 12a of the glass substrate 12 facing the quartz substrate 10 so as to cover the facing surface 12a, and functions as a common electrode. The counter substrate 12
Does not have a chrome layer or the like for a black matrix, and this black matrix is, as described later,
It is arranged only on the quartz substrate 10 side.
【００２９】次に、石英基板１０に形成される各層につ
いて、図１及び図２を参照して説明する。図２は、石英
基板１０上の各画素領域に形成される各層の透視図であ
り、デュアルゲート型のＴＦＴ構造が示されている。こ
の石英基板１０上には、主として、上述のＴＦＴ３０
と、ＴＦＴ３０と石英基板１０との間に形成された遮光
層２０と、この遮光層２０とＴＦＴ３０とを絶縁する絶
縁層２２とを有する。Next, each layer formed on the quartz substrate 10 will be described with reference to FIGS. FIG. 2 is a perspective view of each layer formed in each pixel region on the quartz substrate 10, showing a dual-gate type TFT structure. On the quartz substrate 10, mainly the above-described TFT 30
And a light-shielding layer 20 formed between the TFT 30 and the quartz substrate 10, and an insulating layer 22 for insulating the light-shielding layer 20 from the TFT 30.
【００３０】ＴＦＴ３０は、図１及び図２に示すよう
に、トランジスタのソース、ドレインとなる第１ポリシ
リコン層４０と、トランジスタのゲートとなる第２ポリ
シリコン層４４を有する。両ポリシリコン層４０，４４
の間に、第１ポリシリコン層４０を覆って形成されたＳ
ｉＯ2から成るゲート酸化膜４２が設けられている。第
２ポリシリコン層４４は、図２及び図３（Ｄ）のとお
り、液晶表示パネルの第１の方向（図の横方向）と平行
に複数本設けられ、液晶表示パネルの複数の走査信号線
として用いられる。As shown in FIGS. 1 and 2, the TFT 30 has a first polysilicon layer 40 serving as a source and a drain of a transistor, and a second polysilicon layer 44 serving as a gate of the transistor. Both polysilicon layers 40, 44
Between the first polysilicon layer 40 and the S
A gate oxide film 42 of iO 2 is provided. As shown in FIGS. 2 and 3D, a plurality of second polysilicon layers 44 are provided in parallel with a first direction (horizontal direction in the drawing) of the liquid crystal display panel, and a plurality of scanning signal lines Used as
【００３１】また、ゲート酸化膜４２及び第２ポリシリ
コン層４４を覆って第１層間絶縁層４６が設けられてい
る。その上に、トランジスタのソース線として機能する
例えばアルミニウム（Ａｌ）にて形成された金属配線層
４８が設けられている。この金属配線層４８は、第１層
間絶縁層４６に形成された第１コンタクトホール４７を
介して、第１ポリシリコン層４０と接続されている。な
お、この金属配線層４８は、図２及び図４（Ｂ）のとお
り、液晶表示パネルの前記第１の方向と直交する第２の
方向（図の縦方向）と平行に複数本設けられ、液晶表示
パネルの複数のデータ信号線として用いられる。Further, a first interlayer insulating layer 46 is provided to cover the gate oxide film 42 and the second polysilicon layer 44. A metal wiring layer 48 formed of, for example, aluminum (Al) that functions as a source line of the transistor is provided thereon. The metal wiring layer 48 is connected to the first polysilicon layer 40 via a first contact hole 47 formed in the first interlayer insulating layer 46. As shown in FIGS. 2 and 4B, a plurality of metal wiring layers 48 are provided in parallel with a second direction (vertical direction in the drawing) orthogonal to the first direction of the liquid crystal display panel. It is used as a plurality of data signal lines of a liquid crystal display panel.
【００３２】この金属配線層４８及び第１層間絶縁層４
６を覆って第２層間絶縁層５０が設けられ、その上に例
えばＩＴＯから成る透明電極５２が各画素領域と対向す
る位置に形成されている。この透明電極５２は、第１，
第２層間絶縁層４６，５０に形成された第２コンタクト
ホール５１を介して、第１ポリシリコン層４０に接続さ
れ、画素電極として機能する。The metal wiring layer 48 and the first interlayer insulating layer 4
6, a second interlayer insulating layer 50 is provided, on which a transparent electrode 52 made of, for example, ITO is formed at a position facing each pixel region. This transparent electrode 52 has a first
It is connected to the first polysilicon layer 40 via the second contact hole 51 formed in the second interlayer insulating layers 46 and 50, and functions as a pixel electrode.
【００３３】この液晶表示パネルでは、ある行の走査信
号線に対応する第２ポリシリコン層４４に、ＴＦＴ３０
の閾値以上のオン電圧を選択期間内に印加すると、その
行に存在する全てのＴＦＴがオンする。その際、各列の
データ信号線に対応する複数の金属配線層４８を介し
て、各画素毎にデータ信号が供給され、オンされた各Ｔ
ＦＴ３０を介して各透明電極５２に信号電位が印加され
る。こうすると、対向基板１２の透明電極１６の共通電
位と、石英基板１０側の各画素毎の透明電極５２の信号
電位との差電圧が、液晶１４に印加されることになる。
非選択期間では、ＴＦＴ３０がオフされるので、選択期
間に液晶１４にチャージされた電圧により、次の選択期
間まで表示状態が維持される。なお、この非選択期間で
の電圧の保持特性を改善するために、後述する保持容量
が、液晶１４と並列に接続されている。この動作を、各
行毎に繰り返し実施することで、液晶表示パネルに所望
の画像を表示することができる。In this liquid crystal display panel, the TFT 30 is provided on the second polysilicon layer 44 corresponding to the scanning signal line of a certain row.
Is applied within the selection period, all the TFTs in that row are turned on. At this time, a data signal is supplied to each pixel via a plurality of metal wiring layers 48 corresponding to the data signal lines of each column, and each of the turned-on T
A signal potential is applied to each transparent electrode 52 via the FT 30. In this case, a difference voltage between the common potential of the transparent electrode 16 of the counter substrate 12 and the signal potential of the transparent electrode 52 of each pixel on the quartz substrate 10 is applied to the liquid crystal 14.
In the non-selection period, the TFT 30 is turned off, and the display state is maintained until the next selection period by the voltage charged in the liquid crystal 14 in the selection period. Note that a storage capacitor described later is connected in parallel with the liquid crystal 14 in order to improve the voltage holding characteristic in the non-selection period. By repeating this operation for each row, a desired image can be displayed on the liquid crystal display panel.
【００３４】次に、石英基板１０上に形成される各層に
ついて、図３（Ａ）〜（Ｄ）及び図４（Ａ）〜（Ｃ）に
示す製造工程を参照しながら説明する。Next, each layer formed on the quartz substrate 10 will be described with reference to the manufacturing steps shown in FIGS. 3 (A) to 3 (D) and 4 (A) to 4 (C).
【００３５】＜アニール工程＞製造段階での石英基板１
０は、８インチウエハ形状である。まず、この石英基板
１０を、石英基板１０の最高プロセス温度（今回はゲー
ト酸化膜４２のための熱酸化工程での１０００℃）以上
の温度、例えば１０００℃にて、不活性ガス例えばＮ2
ガス雰囲気でアニール処理した。この前処理により、後
に実施される最高プロセス温度での熱処理時に石英基板
１０に生ずる歪みを予め除去している。<Annealing Process> Quartz Substrate 1 in Manufacturing Stage
0 is an 8-inch wafer shape. First, the quartz substrate 10, the maximum process temperature (this time 1000 ° C. in a thermal oxidation process for the gate oxide film 42) above the temperature at for example 1000 ° C., an inert gas, e.g., N 2 of the quartz substrate 10
Annealing was performed in a gas atmosphere. By this pre-treatment, distortion generated in the quartz substrate 10 during a heat treatment at the highest process temperature performed later is removed in advance.
【００３６】＜遮光層２０の形成工程＞この遮光層２０
は、石英基板１０の表面などでの反射光が、ＴＦＴ３０
に入射すること防止するものである。この遮光層２０に
より、ＴＦＴ３０内にフォトキャリアが形成されること
を防止でき、リーク電流に起因したクロストークが防止
される。<Step of Forming Light Shielding Layer 20>
Indicates that light reflected on the surface of the quartz substrate
To prevent the light from entering. The light-shielding layer 20 can prevent photocarriers from being formed in the TFT 30, and prevent crosstalk due to leak current.
【００３７】このために、この遮光層２０は、図１に示
すように、第１ポリシリコン層４０の幅より広い幅に亘
って形成され、かつ、充分な遮光特性を有する材質にて
形成される。この遮光層２０の求められる遮光特性とし
て、ＯＤ値が３以上、換言すれば、透過率が１／１００
０以下である。For this purpose, as shown in FIG. 1, the light-shielding layer 20 is formed over a width wider than the width of the first polysilicon layer 40 and is formed of a material having a sufficient light-shielding characteristic. You. As the light-shielding characteristics required of the light-shielding layer 20, the OD value is 3 or more, in other words, the transmittance is 1/100.
0 or less.
【００３８】この遮光層２０の特性として、上記の遮光
特性の他、この液晶表示パネルの最高プロセス温度に対
する耐熱性を有することが必要となる。本実施例では、
後述するとおり、ゲート酸化膜４２の熱酸化工程が最高
プロセス温度であり、例えば１０００℃である。そこ
で、この遮光層２０は、最高プロセス温度である１００
０℃以上の融点を有する材質として、金属又は金属化合
物を用いている。この種の好適な材質として、タングス
テンシリサイド（ＷＳｉ）、モリブデンシリサイド（Ｍ
ｏＳｉ）などのシリサイド系金属を挙げることができ
る。この種のシリサイド系金属は、石英基板１０との相
性が良く、熱膨張係数を石英基板１０と近くできる点で
も好ましい。これにより、石英基板１０等に亀裂、割れ
が生ずることを防止できる。As the characteristics of the light-shielding layer 20, in addition to the light-shielding characteristics described above, it is necessary that the liquid-crystal display panel has heat resistance to the highest process temperature. In this embodiment,
As will be described later, the thermal oxidation step of the gate oxide film 42 is the highest process temperature, for example, 1000 ° C. Therefore, the light-shielding layer 20 has a maximum process temperature of 100.
A metal or a metal compound is used as a material having a melting point of 0 ° C. or higher. Suitable materials of this type include tungsten silicide (WSi), molybdenum silicide (M
oSi) and the like. This type of silicide-based metal is preferable because it has good compatibility with the quartz substrate 10 and can have a thermal expansion coefficient close to that of the quartz substrate 10. This can prevent the quartz substrate 10 and the like from being cracked or broken.
【００３９】また、この遮光層２０は、図３（Ａ）に示
すように、ＴＦＴ３０と対向する領域Ａと、横方向（走
査信号線と平行な方向）に伸びる領域Ｂとで形成され
る。このように配置することで、この遮光層２０と、こ
れと交差する遮光性を有する金属配線層４８とにより、
各画素を囲むブラックマトリクスを、石英基板１０側の
みに構成することができる。これにより、対向基板に設
けた遮光層例えばクロム層によりブラックマトリクスを
構成する場合とは異なり、石英基板１０と対向基板１２
との厳密な位置合わせは不要となる。また、従来では、
２つの基板の位置ずれを考慮してブラックマトリクスの
形成層の線幅にマージンを比較的大きく確保する必要が
あったが、本実施例ではその必要はなくなる。従って、
液晶表示パネルの開口率が増大し、明るい表示画面を確
保できる。As shown in FIG. 3A, the light-shielding layer 20 is formed of a region A facing the TFT 30 and a region B extending in the horizontal direction (the direction parallel to the scanning signal line). With this arrangement, the light-shielding layer 20 and the metal wiring layer 48 having a light-shielding property intersecting with the light-shielding layer 20 allow
The black matrix surrounding each pixel can be formed only on the quartz substrate 10 side. Thus, unlike the case where a black matrix is formed by a light shielding layer, for example, a chromium layer provided on the opposite substrate, the quartz substrate 10 and the opposite substrate 12
Strict alignment with is not required. Conventionally,
Although it was necessary to ensure a relatively large margin in the line width of the black matrix forming layer in consideration of the displacement between the two substrates, this is no longer necessary in the present embodiment. Therefore,
The aperture ratio of the liquid crystal display panel increases, and a bright display screen can be secured.
【００４０】この遮光膜２０はスパッタ法又はＣＶＤ
（化学的気相成長）により形成し、図３（Ａ）に示す領
域Ａ，Ｂのみ残存されるように、フォトリソグラフィ工
程、エッチング工程が実施される。なお、図３（Ａ）の
ようにブラックマトリクスとして遮光層２０を使用する
場合には、遮光層２０が黒色となるのに充分な厚さを有
することが必要である。このため、シリサイド系金属の
場合には、０．１μｍ以上の膜厚とすればよい。The light shielding film 20 is formed by sputtering or CVD.
(Chemical vapor deposition), and a photolithography process and an etching process are performed so that only the regions A and B shown in FIG. When the light-shielding layer 20 is used as a black matrix as shown in FIG. 3A, the light-shielding layer 20 needs to have a sufficient thickness to be black. Therefore, in the case of a silicide-based metal, the thickness may be 0.1 μm or more.
【００４１】＜絶縁層２２の形成工程＞この絶縁層２２
は、遮光層２０を第１ポリシリコン層４０から絶縁する
ためのものである。この絶縁層２２は例えばＳｉＯ2に
て形成され、例えばＣＶＤにより形成される。<Step of Forming Insulating Layer 22>
Is for insulating the light shielding layer 20 from the first polysilicon layer 40. This insulating layer 22 is formed of, for example, SiO 2 , for example, by CVD.
【００４２】＜遮光層２０の電位設定と絶縁層２２の膜
厚について＞遮光層２０は、他の配線と接続されない場
合には、フローティング電位となる。この場合には、絶
縁層２２の膜厚が薄いと、上述の通り、遮光層２０の持
つ電荷が、ＴＦＴ３０のスイッチングに悪影響を及ぼ
す。これを防止するには、絶縁層２２の膜厚を厚く形成
しなければならない。<Regarding the Setting of the Potential of the Light-Shielding Layer 20 and the Thickness of the Insulating Layer 22> The light-shielding layer 20 has a floating potential when it is not connected to another wiring. In this case, if the thickness of the insulating layer 22 is small, the charge of the light-shielding layer 20 adversely affects the switching of the TFT 30 as described above. To prevent this, the thickness of the insulating layer 22 must be increased.
【００４３】本実施例では、絶縁層２２の膜厚に頼らず
に、ゲート電位のみに依存した正規のスイッチング動作
をＴＦＴ３０にて実現するために、遮光層２０に一定の
ＤＣ電位を印加している。In this embodiment, a constant DC potential is applied to the light shielding layer 20 in order to realize a normal switching operation in the TFT 30 depending only on the gate potential without depending on the thickness of the insulating layer 22. I have.
【００４４】本実施例では、ＴＦＴ３０のゲートに印加
されるオフ電位を、遮光層２０に常時印加している。画
素毎に設けられたＴＦＴ３０はＮ型ＴＦＴであり、遮光
層にはゲートへのオフ電位として例えば−１Ｖが常時印
加される。こうすると、絶縁層２２を介して遮光層２０
が持つ電荷がＴＦＴ３０に影響があったとしても、この
遮光層２０の持つ電荷によって誤ってＴＦＴ３０がオン
することはない。このようにするには、遮光層２０に印
加する電位を、ＴＦＴ３０の閾値未満の電位とすればよ
い。Ｎチャンネル型ＴＦＴであれば、グランド電位又は
負電位でよい。In this embodiment, the off potential applied to the gate of the TFT 30 is constantly applied to the light shielding layer 20. The TFT 30 provided for each pixel is an N-type TFT, and, for example, -1 V is always applied to the light shielding layer as an off potential to the gate. In this case, the light shielding layer 20 is interposed via the insulating layer 22.
Even if the electric charge of the TFT 30 affects the TFT 30, the electric charge of the light shielding layer 20 does not cause the TFT 30 to be turned on by mistake. To do so, the potential applied to the light shielding layer 20 may be set to a potential lower than the threshold value of the TFT 30. The ground potential or the negative potential may be used for an N-channel TFT.
【００４５】液晶ドライブ回路を形成するＴＦＴと対向
して設けられる遮光層にも、オフ電位が印加される。こ
の際、液晶ドライブ回路に用いるトランジスタにＮ型及
びＰ型ＴＦＴが双方用いられる場合には、それらと対向
する遮光層には、Ｐ，Ｎ型ＴＦＴ毎に異なるオフ電位が
印加される。An off-potential is also applied to the light-shielding layer provided opposite to the TFT forming the liquid crystal drive circuit. In this case, when both N-type and P-type TFTs are used as the transistors used in the liquid crystal drive circuit, different off-potentials are applied to the light-shielding layers facing the N-type and P-type TFTs.
【００４６】このようにすると、遮光層２０が持つ電荷
によってＴＦＴ３０のスイッチング動作は影響を受けな
いため、絶縁膜２２の膜厚は、単に遮光層２０と第１ポ
リシリコン層４０とを電気的に絶縁できるものであれば
よい。この場合の遮光層２０の膜厚は、０．０５μｍ以
上あれば良く、遮光層２０がフローティング電位である
場合に要求される絶縁層２２の膜厚（０．８μｍ以上）
よりも薄くてもよい。この絶縁層２２の膜厚は、０．０
５〜１．５μｍの中から選ぶことができる。In this case, since the switching operation of the TFT 30 is not affected by the electric charge of the light shielding layer 20, the thickness of the insulating film 22 is simply determined by electrically connecting the light shielding layer 20 and the first polysilicon layer 40. Any material that can be insulated can be used. The thickness of the light-shielding layer 20 in this case may be 0.05 μm or more, and the thickness of the insulating layer 22 (0.8 μm or more) required when the light-shielding layer 20 has a floating potential.
It may be thinner. The thickness of the insulating layer 22 is 0.0
It can be selected from 5 to 1.5 μm.
【００４７】図３（Ａ）の場合、遮光層２２は、走査信
号線である第２ポリシリコン層４４と対応して、少なく
とも走査信号線の本数分だけそれぞれ分離して設けられ
ている。この場合には、各々の遮光層２２に、対応する
走査信号線への走査信号を供給しても良い。こうする
と、走査信号線である第２ポリシリコン層４４と遮光層
２０とは、ＴＦＴ３０をオンさせたい時には共にオン電
位となり、オフさせたい時には共にオフ電位となり、Ｔ
ＦＴ３０のスイチッチングに誤動作が生ずることはなく
なる。In the case of FIG. 3A, the light-shielding layers 22 are provided separately from each other by at least the number of the scanning signal lines, corresponding to the second polysilicon layer 44 as the scanning signal lines. In this case, a scanning signal to a corresponding scanning signal line may be supplied to each light shielding layer 22. In this case, the second polysilicon layer 44 and the light shielding layer 20, which are the scanning signal lines, both have the ON potential when the TFT 30 is to be turned on, and have the OFF potential when the TFT 30 is to be turned off.
A malfunction does not occur in the switching of the FT 30.
【００４８】＜遮光層２０を保持容量の容量線として用
いる場合について＞図３（Ａ）に示す領域Ａ，Ｂに加え
て、図５に示す領域Ｃにも遮光層２０を形成することが
できる。この領域Ｃは、図３（Ｂ）に示す第１ポリシリ
コン層４０が同図の縦方向に伸びる領域と対向する領域
である。こうすると、遮光層２０と第１ポリシリコン層
４０とで保持容量Ｃ１を構成することができる。<When the light shielding layer 20 is used as a capacitance line of a storage capacitor> In addition to the regions A and B shown in FIG. 3A, the light shielding layer 20 can be formed also in a region C shown in FIG. . This region C is a region facing the region where the first polysilicon layer 40 shown in FIG. 3B extends in the vertical direction in FIG. In this case, the light-shielding layer 20 and the first polysilicon layer 40 can form the storage capacitor C1.
【００４９】また、第１，第２ポリシリコン層４０，４
４も保持容量Ｃ２を構成している。この各保持容量Ｃ
１，Ｃ２、液晶１４及びＴＦＴ３０の電気的な接続関係
は図６の通り、液晶１４、保持容量Ｃ１，Ｃ２はそれぞ
れ並列に接続される。従って、この場合のトータル保持
容量はＣ１＋Ｃ２となり、保持容量を増大させることが
できる。The first and second polysilicon layers 40, 4
4 also constitutes the storage capacitor C2. Each of the storage capacities C
6, the liquid crystal 14 and the storage capacitors C1 and C2 are connected in parallel, respectively, as shown in FIG. Therefore, the total storage capacity in this case is C1 + C2, and the storage capacity can be increased.
【００５０】ここで、この保持容量Ｃ１は、絶縁層２２
の厚さに依存し、上述の絶縁層２２の好適な範囲である
０．０５〜１．５μｍの中から選択することで、所望の
容量に設定できる。この保持容量Ｃ１は、絶縁層２２を
薄くする程大きくなる。したがって、保持容量Ｃ１を大
きく確保したい場合には、上述した通り、遮光層２０を
一定のＤＣ電位に設定して、絶縁層２２を薄くすること
が好ましい。Here, the storage capacitance C1 is different from that of the insulating layer 22.
The capacitance can be set to a desired value by selecting from the preferable range of the insulating layer 22 described above, which is 0.05 to 1.5 μm. The storage capacitance C1 increases as the thickness of the insulating layer 22 decreases. Therefore, when it is desired to secure a large storage capacitance C1, as described above, it is preferable to set the light shielding layer 20 to a constant DC potential and make the insulating layer 22 thin.
【００５１】このトータル保持容量Ｃ１＋Ｃ２は、石英
基板１０上に形成される画素の密度に応じて下記の幅で
設定すると良い。画素密度が６４０〜４８０ドットのＶ
ＧＡ（Video Graphics Array）の場合には、２０ｆＦ〜
２００ｆＦであり、画素密度が８００〜６００ドットの
ＳＶＧＡ（Super Video Graphics Array）の場合にも、
２０ｆＦ〜２００ｆＦである。The total storage capacitance C1 + C2 may be set in the following width according to the density of the pixels formed on the quartz substrate 10. V with a pixel density of 640-480 dots
In the case of GA (Video Graphics Array), 20fF ~
In the case of SVGA (Super Video Graphics Array) having a pixel density of 200 fF and a pixel density of 800 to 600 dots,
20 fF to 200 fF.
【００５２】＜第１ポリシリコン層４０の形成工程＞絶
縁層２２の形成後、石英基板１０を約５００℃に加熱し
ながら、モノシラン（ＳｉＨ4）ガスを５００ｃｃ／ｍ
ｉｎの流量で供給し、圧力３０Ｐａにて、石英基板１０
上にアモルファスシリコン（ａ−Ｓｉ）のデポジション
膜を形成した。この処理を約２時間実施することで、
０．０５５μｍの膜厚のａ−Ｓｉ膜を形成した。<Step of Forming First Polysilicon Layer 40> After the formation of the insulating layer 22, the quartz substrate 10 is heated to about 500 ° C. while supplying monosilane (SiH 4 ) gas at 500 cc / m 2.
at a pressure of 30 Pa and a quartz substrate 10
An amorphous silicon (a-Si) deposition film was formed thereon. By performing this process for about 2 hours,
An a-Si film having a thickness of 0.055 μm was formed.
【００５３】この後、Ｎ2雰囲気にて、６４０℃にて約
６時間アニール処理し、固相成長によりポリシリコン膜
を形成した。ポリシリコン層をＣＶＤにて形成する方法
もあるが、これだとグレインの大きさが細かくなってし
まう。本実施例では、ａ−Ｓｉから鈍晶でグレインを固
相成長させてポリシリコンとしているので、グレインサ
イズが大きく、形成されたポリシリコン層が単結晶の特
性に近くなり、半導体としての特性を向上させている。Thereafter, annealing was performed at 640 ° C. for about 6 hours in an N 2 atmosphere, and a polysilicon film was formed by solid phase growth. There is also a method of forming a polysilicon layer by CVD, but this results in a fine grain. In this embodiment, since the solid phase growth of grain is performed from a-Si in the form of obtuse crystals to form polysilicon, the grain size is large, the formed polysilicon layer is close to the characteristics of a single crystal, and the characteristics as a semiconductor are reduced. Have improved.
【００５４】この後、フォトリソグラフィ工程、エッチ
ング工程等の実施により、図３（Ｂ）に示すパターンを
有する第１ポリシリコン層４０が形成される。Thereafter, a first polysilicon layer 40 having a pattern shown in FIG. 3B is formed by performing a photolithography step, an etching step, and the like.
【００５５】この第１ポリシリコン層４０の膜厚は、こ
の後の熱酸化工程により目減りするが、その最終膜厚
は、０．０２〜０．１５μｍとすると良い。この下限を
下回ると、第１ポリシリコン層４０の抵抗が大きくなり
過ぎ、オン電流を確保できなくなる恐れがある。なお、
このオン電流は、ＭＯＳ界面側の所定厚さ領域にて流れ
るため、それ以上の厚さとなるとリーク電流が増大する
ので、上記範囲の上限を越えないことが好ましい。The film thickness of the first polysilicon layer 40 is reduced by a subsequent thermal oxidation step, but the final film thickness is preferably 0.02 to 0.15 μm. Below this lower limit, the resistance of the first polysilicon layer 40 becomes too large, and there is a possibility that the ON current cannot be secured. In addition,
Since this on-current flows in a predetermined thickness region on the MOS interface side, if the thickness is larger than that, the leak current increases. Therefore, it is preferable that the on-current does not exceed the upper limit of the above range.
【００５６】＜ゲート酸化膜４２の形成工程＞ （１）熱酸化膜の形成 まず、第１ポリシリコン層４０を１０００℃、ドライ酸
素１００％の雰囲気で、３０分熱酸化した。このとき、
０．０５５μｍの第１ポリシリコン層４０は０．０４μ
ｍとなり、０．０３μｍの熱酸化膜（ＳｉＯ2）４２ａ
がその第１ポリシリコン層４０上に形成された。<Step of Forming Gate Oxide Film 42> (1) Formation of Thermal Oxide Film First, the first polysilicon layer 40 was thermally oxidized in an atmosphere of 1000 ° C. and 100% dry oxygen for 30 minutes. At this time,
The first polysilicon layer 40 of 0.055 μm has a thickness of 0.04 μm.
m and a thermal oxide film (SiO 2 ) 42a of 0.03 μm
Was formed on the first polysilicon layer 40.
【００５７】図７は熱酸化時間と熱酸化膜厚との関係を
示し、図８は熱酸化膜厚と８インチ石英基板１０に生ず
る反りとの関係を示している。熱酸化温度は、図８に示
すように、８インチ石英基板１０の反りを１００μｍ以
下となる１０５０℃を上限とする。図８から明らかなよ
うに、熱酸化温度が１０５０℃を越えた１１００、１１
５０℃では、石英基板１０の反りを１００μｍ以下に押
さえることはできない。FIG. 7 shows the relationship between the thermal oxidation time and the thermal oxide film thickness, and FIG. 8 shows the relationship between the thermal oxide film thickness and the warpage generated on the 8-inch quartz substrate 10. As shown in FIG. 8, the upper limit of the thermal oxidation temperature is 1050 ° C. at which the warp of the 8-inch quartz substrate 10 becomes 100 μm or less. As is clear from FIG. 8, 1100, 11 when the thermal oxidation temperature exceeded 1050 ° C.
At 50 ° C., the warpage of the quartz substrate 10 cannot be suppressed to 100 μm or less.
【００５８】また、１０５０℃以下で熱酸化しても、そ
の熱酸化時間が長いと、換言すれば熱酸化膜４２ａの膜
厚が厚くなると、石英基板１０の反りを１００μｍ以下
に押さえることはできない。図８によると、熱酸化温度
が１０５０℃以下では、熱酸化膜厚がほぼ０．１μｍ以
下で、石英基板１０の反りを１００μｍ以下に押さえる
ことができる。しかし、以下に説明する他の要因から、
熱酸化膜厚はさらに薄いことが好ましい。Even if the thermal oxidation is performed at 1050 ° C. or less, if the thermal oxidation time is long, in other words, if the thermal oxide film 42a is thick, the warpage of the quartz substrate 10 cannot be suppressed to 100 μm or less. . According to FIG. 8, when the thermal oxidation temperature is 1050 ° C. or less, the thickness of the thermal oxide film is approximately 0.1 μm or less, and the warpage of the quartz substrate 10 can be suppressed to 100 μm or less. However, due to other factors described below,
It is preferable that the thermal oxide film thickness is further thinner.
【００５９】図９（Ａ）〜（Ｆ）は、熱酸化後のＭＯＳ
界面の電子顕微鏡写真を模式的に図示したものであり、
熱酸化温度毎のＭＯＳ界面の荒れ（凹凸）を示してい
る。同図からわかるように、ＭＯＳ界面の荒れは熱酸化
温度が高いほど少ない。この意味で、熱酸化温度は高い
ほどよいが、石英基板１０の反りを考慮すると、１０５
０℃以下とする必要がある。FIGS. 9A to 9F show MOS transistors after thermal oxidation.
It is a diagram schematically showing an electron micrograph of the interface,
It shows the roughness (irregularities) of the MOS interface for each thermal oxidation temperature. As can be seen from the figure, the roughness of the MOS interface decreases as the thermal oxidation temperature increases. In this sense, the higher the thermal oxidation temperature, the better, but considering the warpage of the quartz substrate 10,
The temperature must be 0 ° C. or lower.
【００６０】本発明者等によれば、上述のＭＯＳ界面の
荒れは、熱酸化時間が長い程、換言すれば、熱酸化膜厚
が厚いほど顕著となることが判明した。そして、このＭ
ＯＳ界面の荒れは、その上の熱酸化膜４２ａに膜密度が
粗となる部分を生じさせ、ここに集中的に電流が流れ
て、熱酸化膜４２ａの絶縁耐圧が低下してしまう。According to the present inventors, it has been found that the above-described roughening of the MOS interface becomes more prominent as the thermal oxidation time is longer, in other words, as the thermal oxide film thickness is larger. And this M
Roughness of the OS interface causes a portion of the thermal oxide film 42a on which the film density becomes coarse, current flows intensively there, and the withstand voltage of the thermal oxide film 42a decreases.
【００６１】これらのことを考慮すると、熱酸化膜４２
ａの膜厚は、好ましくは０．０１５〜０．０５μｍ、さ
らに好ましくは０．０２〜０．０３５μｍである。熱酸
化膜４２ａの膜厚の下限は、それより薄いと界面自体の
形成が困難となる点から決められている。その上限は、
上述の基板の反りと温度との関係を鑑みて絶縁耐圧を確
保する観点から決められている。Considering these facts, the thermal oxide film 42
The thickness of “a” is preferably 0.015 to 0.05 μm, and more preferably 0.02 to 0.035 μm. The lower limit of the thickness of the thermal oxide film 42a is determined because if it is smaller than that, it becomes difficult to form the interface itself. The upper limit is
It is determined from the viewpoint of ensuring the dielectric strength in view of the relationship between the warpage of the substrate and the temperature described above.
【００６２】（２）ＣＶＤ酸化膜の形成 上述の熱酸化膜４２ａの形成により、比較的荒れの少な
いＭＯＳ界面を形成できるが、これだけだと充分な絶縁
耐圧を確保できない。そこで、本実施例では、ＭＯＳ界
面の荒れを反映して凹凸のある熱酸化膜４２ａを、ステ
ップカバレージ能力の高いＣＶＤにより形成されたＳｉ
Ｏ2膜４２ｂにて覆っている。このＣＶＤ酸化膜４２ｂ
は、図１に示す通り、石英基板１０の全面に形成され
る。これにより、パターニングのためのフォトリソグラ
フィ工程、エッチング工程などが不要となる。さらに加
えて、図１に示す熱酸化膜４２ａ以外の位置にもＣＶＤ
酸化膜４２ｂを形成することで、石英基板１０の最上層
である第２層間絶縁膜５０及び透明電極５２の表面に生
ずる段差を少なくできる。このため、液晶配向のための
ラビング処理が容易となり、基板１０，１２間のセルギ
ャップを所望の寸法精度内に押さえることが容易とな
る。(2) Formation of CVD Oxide Film By forming the above-described thermal oxide film 42a, a MOS interface with relatively little roughness can be formed, but it is not possible to secure a sufficient withstand voltage with this alone. Therefore, in the present embodiment, the thermal oxide film 42a having the irregularities reflecting the roughness of the MOS interface is formed on the Si film formed by CVD having high step coverage.
It is covered with the O 2 film 42b. This CVD oxide film 42b
Is formed on the entire surface of the quartz substrate 10 as shown in FIG. This eliminates the need for a photolithography step and an etching step for patterning. In addition, the CVD process is performed at a position other than the thermal oxide film 42a shown in FIG.
By forming the oxide film 42b, a step formed on the surface of the second interlayer insulating film 50 and the transparent electrode 52, which are the uppermost layers of the quartz substrate 10, can be reduced. For this reason, the rubbing process for the liquid crystal alignment is facilitated, and the cell gap between the substrates 10 and 12 is easily suppressed to a desired dimensional accuracy.
【００６３】このＣＶＤ酸化膜４２ｂは、シリコンを含
むガス例えばモノシラン（ＳｉＨ4）と、酸素を含むガ
ス例えば過酸化チッ素（Ｎ2Ｏ）とを、例えば流量比で
１：５０の酸素過剰の雰囲気で、ＨＴＯ法によりＳｉＯ
2膜を気相成長させた。過剰シリコン雰囲気では、ＣＶ
Ｄ酸化膜４２ｂが電荷をもつため好ましくない。このと
きの圧力は８０Ｐａとした。また、成膜温度は、熱酸化
温度と同じ１０５０℃を上限とし、好ましくは６００〜
１０００℃である。上限は、石英基板１０の反りを１０
０μｍ以下とするためであり、下限はＣＶＤ膜４２ｂの
膜質を確保する観点から決められる。この成膜温度は、
より好ましくは７００〜９００℃、さらに好ましくは、
図１０に示すように、ステップカバレージを０．７以上
確保するために、７５０〜８５０℃とする。圧力は、好
ましくは３００ｐａ以下であり、図１１に示す通り、ス
テップカバレージを０．７以上確保するには、２００Ｐ
ａ以下とする。圧力の下限については特に制限はない
が、図１１に示すように、圧力４０Ｐａにて高いステッ
プカバレージが得られることが確認できた。また、シリ
コンを含むガス例えばモノシラン（ＳｉＨ4）に対し
て、酸素を含むガス例えば過酸化チッ素（Ｎ2Ｏ）の流
量比（Ｎ2Ｏ／ＳｉＨ4）は、図１２に示す通り、石英基
板１０面内の均一性を１０％以下とする観点から２５〜
７５とし、面内均一性を５％以下にするには、４０〜６
０に設定すると良い。The CVD oxide film 42b is formed by mixing a gas containing silicon, for example, monosilane (SiH 4 ), and a gas containing oxygen, for example, nitrogen peroxide (N 2 O), for example, with a flow ratio of 1:50 in excess of oxygen. Atmosphere, SiO by HTO method
Two films were grown by vapor phase. In an excess silicon atmosphere, CV
It is not preferable because the D oxide film 42b has a charge. The pressure at this time was 80 Pa. The upper limit of the film formation temperature is 1050 ° C., which is the same as the thermal oxidation temperature, and preferably 600 to
1000 ° C. The upper limit is that the warpage of the quartz substrate 10 is 10
The lower limit is determined from the viewpoint of ensuring the quality of the CVD film 42b. This film formation temperature is
More preferably 700-900 ° C, still more preferably,
As shown in FIG. 10, the temperature is set to 750 to 850 ° C. in order to secure a step coverage of 0.7 or more. The pressure is preferably 300 pa or less, and as shown in FIG.
a. Although the lower limit of the pressure is not particularly limited, it was confirmed that a high step coverage was obtained at a pressure of 40 Pa as shown in FIG. As shown in FIG. 12, the flow ratio (N 2 O / SiH 4 ) of a gas containing oxygen, for example, nitrogen peroxide (N 2 O) to a gas containing silicon, for example, monosilane (SiH 4 ), is quartz. From the viewpoint of reducing the in-plane uniformity of the substrate 10 to 10% or less, 25 to
75, and in order to make the in-plane uniformity 5% or less, 40 to 6
It is good to set to 0.
【００６４】ＣＶＤ酸化膜４２ｂの膜厚は、０．０２μ
ｍ以上とすると良い。この数値は、ゲート耐圧を確保す
る観点から求められ、膜厚が厚いほどステップカバレー
ジは向上する。ＣＶＤ酸化膜４２ｂの厚さは、このＣＶ
Ｄ酸化膜４２ｂと熱酸化膜４２ａとから成るゲート酸化
膜４２のトータル膜厚を考慮して決定することができ
る。このゲート酸化膜４２の膜厚は、第１，２ポリシリ
コン層４０，４４にて形成される保持容量Ｃ２の大きさ
にも影響する。ゲート酸化膜４２の膜厚を薄くする程、
保持容量Ｃ２を大きくできる。この保持容量Ｃ２を確保
する観点から、ゲート酸化膜４２の膜厚は、０．０５〜
０．１２μｍとするとよい。The thickness of the CVD oxide film 42b is 0.02 μm.
m or more. This value is determined from the viewpoint of ensuring the gate breakdown voltage, and the step coverage improves as the film thickness increases. The thickness of the CVD oxide film 42b is
It can be determined in consideration of the total thickness of the gate oxide film 42 composed of the D oxide film 42b and the thermal oxide film 42a. The thickness of the gate oxide film 42 also affects the size of the storage capacitor C2 formed by the first and second polysilicon layers 40 and 44. As the thickness of the gate oxide film 42 is reduced,
The storage capacitance C2 can be increased. From the viewpoint of securing the storage capacitor C2, the thickness of the gate oxide film 42 is set to 0.05 to
The thickness is preferably 0.12 μm.
【００６５】従って、このトータル膜厚を得るために
は、上述の熱酸化膜４２ａの厚さが０．０１５〜０．０
５μｍであることを考慮すると、ＣＶＤ酸化膜４２ｂの
膜厚は０．０３〜０．１μｍの範囲で十分である。熱酸
化膜４２ａの膜厚を上述の通り、０．０２〜０．０３５
μｍとした場合には、ＣＶＤ酸化膜４２ｂの膜厚は、
０．０５〜０．０９μｍの範囲で十分である。Therefore, in order to obtain this total film thickness, the thickness of the above-mentioned thermal oxide film 42a must be 0.015 to 0.0
Considering that the thickness is 5 μm, the thickness of the CVD oxide film 42b in the range of 0.03 to 0.1 μm is sufficient. As described above, the thickness of the thermal oxide film 42a is set to 0.02 to 0.035.
μm, the thickness of the CVD oxide film 42b is
A range of 0.05 to 0.09 μm is sufficient.
【００６６】このＣＶＤ酸化膜４２ｂは、その後アニー
リングされる。不活性ガス例えばＮ2雰囲気で、６００
〜１０００℃の範囲例えば９５０℃で３０分アニーリン
グを実施した。これにより、ＣＶＤ酸化膜４２ｂ中の欠
陥を再配列させ、固定チャージを逃がすことができる。
上記の温度範囲は、固定チャージを逃がすために必要と
なる。This CVD oxide film 42b is thereafter annealed. In an inert gas such as N 2 atmosphere, 600
Annealing was performed at a temperature in the range of １０００1000 ° C., for example, 950 ° C. for 30 minutes. Thereby, the defects in the CVD oxide film 42b can be rearranged, and the fixed charge can be released.
The above temperature range is necessary to release the fixed charge.
【００６７】＜第１ポリシリコン層４０へのキャパシタ
ンスの形成工程＞図３（Ｃ）の領域Ｄをマスクして、そ
れ以外の第１ポリシリコン層４０の容量を作るべき領域
に、不純物例えばリンをドーズ量例えば３×１０14／ｃ
ｍ3でドープして、その部分の第１ポリシリコン層４０
を低抵抗化させた。このドーズ量としては、１．０×１
０14〜２．０×１０15／ｃｍ3とすることが好ましい。
下限は、第１ポリシリコン層４０にキャパシタンスを形
成するために必要な導電性を確保する観点から求めら
れ、より好ましくは３．０×１０14／ｃｍ3以上あれば
十分に低抵抗化される。上限は、ゲート酸化膜４２の劣
化を押さえる観点から求められている。<Step of Forming Capacitance in First Polysilicon Layer 40> The region D in FIG. 3C is masked, and impurities such as phosphorus At a dose amount of, for example, 3 × 10 14 / c
doping with m 3 , and the first polysilicon layer 40
Was reduced in resistance. The dose amount is 1.0 × 1
It is preferable to be in the range of 0 14 to 2.0 × 10 15 / cm 3 .
The lower limit is determined from the viewpoint of securing the conductivity required for forming a capacitance in the first polysilicon layer 40, and more preferably, 3.0 × 10 14 / cm 3 or more, whereby the resistance is sufficiently reduced. . The upper limit is determined from the viewpoint of suppressing the deterioration of the gate oxide film 42.
【００６８】＜第２ポリシリコン層４４の形成工程＞次
に、第２ポリシリコン層を全面に形成し、低抵抗化のた
めに不純物例えばリンをドープする。その後、フォトリ
ソグラフィ工程及びエッチング工程の実施により、図３
（Ｄ）に示すようにパターニングされた第２ポリシリコ
ン層４４によりゲート電極が形成される。ゲート電極４
４は、本実施例ではポリシリコン層４０に対して２度交
差しており、デュアルゲート構造となっている。デュア
ルゲート構造とすることで、オフ時のリーク電流を低減
することができる。なお、デュアルゲートとせずに、ポ
リシリコン層４０に対して１度交差するシングルゲート
としてもよい。<Step of Forming Second Polysilicon Layer 44> Next, a second polysilicon layer is formed on the entire surface, and an impurity such as phosphorus is doped to reduce the resistance. Thereafter, by performing a photolithography process and an etching process, FIG.
As shown in (D), a gate electrode is formed by the patterned second polysilicon layer 44. Gate electrode 4
4 crosses the polysilicon layer 40 twice in this embodiment, and has a dual gate structure. With the dual gate structure, leakage current at the time of off can be reduced. Note that a single gate that intersects the polysilicon layer 40 once may be used instead of the dual gate.
【００６９】＜トランジスタ形成のための不純物の打ち
込み工程＞まず、Ｎ型トランジスタを形成するために、
ゲートとなる第２ポリシリコン層４４をマスクとして、
図３（Ｄ）の領域Ｄのソース、ドレイン領域に不純物リ
ンを、２×１０13／ｃｍ3のドーズ量にてライトドープ
する。さらに、ゲート幅より広いマスクをゲート上に形
成して、図３（Ｄ）のソース領域に、不純物ボロンを、
２×１０15／ｃｍ3のドーズ量にて２回目の打ち込みを
実施してハイドープする。これにより、マスクされた領
域が、ライトドープトドレインとなる。この２回目の打
ち込み時のドーズ量は、好ましくは１．０×１０12〜
１．０×１０14／ｃｍ3とすると良い。下限を下回る
と、抵抗が大きくなりオン電流が減少する。上限を越え
ると、リーク電流が流れ易くなる。本実施例において
は、ソース・ドレイン領域に低濃度領域と高濃度領域と
を有するＬＤＤ構造としているが、ＬＤＤ構造に限定さ
れるものではなく、ゲート電極に対してソース・ドレイ
ン領域が離れているオフセット構造であっても良い。あ
るいは、ゲート電極をマスクとしてソース・ドレイン領
域を形成するセルフアライン構造であっても良い。ＬＤ
Ｄ構造あるいはオフセット構造とすることで、オフ時の
リーク電流を低減することができる。従って、上述のデ
ュアルゲート構造と併用することで、オフ時のリーク電
流はさらに低減される。<Implantation Step of Impurities for Forming Transistor> First, in order to form an N-type transistor,
Using the second polysilicon layer 44 serving as a gate as a mask,
The source and drain regions in the region D in FIG. 3D are lightly doped with impurity phosphorus at a dose of 2 × 10 13 / cm 3 . Further, a mask wider than the gate width is formed on the gate, and impurity boron is added to the source region of FIG.
A second implantation is performed at a dose of 2 × 10 15 / cm 3 to perform high doping. Thus, the masked region becomes a lightly doped drain. The dose at the time of the second driving is preferably 1.0 × 10 12 to
It is good to set it to 1.0 × 10 14 / cm 3 . Below the lower limit, the resistance increases and the on-current decreases. Exceeding the upper limit makes it easier for leakage current to flow. In this embodiment, the LDD structure has a low-concentration region and a high-concentration region in the source / drain region. However, the present invention is not limited to the LDD structure, and the source / drain region is separated from the gate electrode. An offset structure may be used. Alternatively, a self-aligned structure in which source / drain regions are formed using the gate electrode as a mask may be used. LD
With the D structure or the offset structure, a leakage current at the time of off can be reduced. Therefore, when used in combination with the above-described dual gate structure, the leakage current at the time of off is further reduced.
【００７０】同様にして、石英基板１０上には、液晶ド
ライバ回路として用いられるＮ型トランジスタも形成さ
れる。液晶ドライバのＰ型トランジスタに関しても同様
に形成され、即ち、ゲート電極をマスクとしてボロンを
１．０×１０13／ｃｍ3のドーズ量にてライトドープす
る。その後、ゲート電極よりも広いマスクをゲート電極
飢えに形成して、リンを１．０×１０15／ｃｍ3のドー
ズ量にて打ち込んで、ＬＤＤ構造が形成される。Similarly, an N-type transistor used as a liquid crystal driver circuit is formed on the quartz substrate 10. The P-type transistor of the liquid crystal driver is formed in the same manner, that is, boron is lightly doped at a dose of 1.0 × 10 13 / cm 3 using the gate electrode as a mask. Thereafter, a mask wider than the gate electrode is formed in the gate electrode, and phosphorus is implanted at a dose of 1.0 × 10 15 / cm 3 to form an LDD structure.
【００７１】＜第１層間絶縁層４６の形成工程＞次に、
第１層間絶縁層４６を形成する。これは、ＴＥＯＳ（テ
トラ・エチル・オソル・シリケート）を１４０ｃｃ／ｍ
ｉｎ、基板温度６８０℃、圧力５０Ｐａの条件下で、Ｃ
ＶＤにより０．０８μｍの膜厚で形成した。この後、９
５０℃にて２０分アニールし、第１層間絶縁層４６内の
不純物を活性化して、その膜質を向上させた。この後、
例えばアルゴンと水素から成るフォーミングガスを用
い、５００℃にて１時間加熱した。これにより、第１ポ
リシリコン層４０に水素を含有させ、シリコン未結合部
分を結合させて、ギャップ内準位を減らし、ＴＦＴ３０
の特性の向上を図った。<Step of Forming First Interlayer Insulating Layer 46>
A first interlayer insulating layer 46 is formed. This is equivalent to 140cc / m of TEOS (Tetra Ethyl Osol Silicate)
in, at a substrate temperature of 680 ° C. and a pressure of 50 Pa, C
It was formed to a thickness of 0.08 μm by VD. After this, 9
Annealing was performed at 50 ° C. for 20 minutes to activate impurities in the first interlayer insulating layer 46 to improve the film quality. After this,
For example, heating was performed at 500 ° C. for 1 hour using a forming gas composed of argon and hydrogen. As a result, hydrogen is contained in the first polysilicon layer 40, silicon unbonded portions are bonded, the level in the gap is reduced, and the TFT 30
The characteristics of were improved.
【００７２】さらに、フォトリソグラフィ工程、エッチ
ング工程の実施により、図４（Ａ）に示す位置に、第１
コンタクトホール４７を形成した。エッチング工程とし
て、ドライエッチングの実施の後にウェットエッチング
を行い、第１ポリシリコン層４０を露出させるためのラ
イトエッチングを実施した。Further, by performing the photolithography step and the etching step, the first position is set at the position shown in FIG.
A contact hole 47 was formed. As an etching step, wet etching was performed after performing dry etching, and light etching for exposing the first polysilicon layer 40 was performed.
【００７３】＜金属配線層４８の形成工程＞アルミニウ
ム（Ａｌ）をスパッタして、その後パターニングを実施
することで、図４（Ｂ）に示すように、金属配線層４８
を形成した。このとき、この金属配線層４８は、第１コ
ンタクトホール４７を介して、第１ポリシリコン層４０
と接続される。この金属配線層４８はＡｌに限らず、Ｃ
ｒ等の導電性を有する材質であればよい。<Step of Forming Metal Wiring Layer 48> Aluminum (Al) is sputtered and then patterned to form a metal wiring layer 48 as shown in FIG.
Was formed. At this time, the metal wiring layer 48 is connected to the first polysilicon layer 40 through the first contact hole 47.
Connected to This metal wiring layer 48 is not limited to Al,
Any material having conductivity such as r may be used.
【００７４】＜第２層間絶縁層５０の形成工程＞この第
２層間絶縁層５０として、ボロン及びリンを含むＳｉＯ
2（ＢＰＳＧ）を常圧ＣＶＤ法にて形成した。プロセス
ガスは、ＴＥＯＳ、ＴＥＢ（テトラ・エチル・ボーレー
ト）、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレー
ト）を用いた。その後、図４（Ｃ）に示す位置に、第２
コンタクトホール５１を、第１コンタクトホール４７と
同様の工程の実施により形成した。なお、第２コンタク
トホール５１のアスペクト比が大きく、第１ポリシリコ
ン層４０の厚さの範囲でのエッチングストップ制御が困
難である場合には、第１ポリシリコン層４０の下層に、
例えばポリシリコンシートなどを形成しておくとよい。<Step of Forming Second Interlayer Insulating Layer 50> As the second interlayer insulating layer 50, a SiO 2 containing boron and phosphorus is used.
2 (BPSG) was formed by normal pressure CVD. As the process gas, TEOS, TEB (tetra-ethyl-borate), and TMOP (tetra-methyl-oxy-foslate) were used. Thereafter, the second position is set at the position shown in FIG.
The contact hole 51 was formed by performing the same steps as the first contact hole 47. In the case where the aspect ratio of the second contact hole 51 is large and it is difficult to control the etching stop within the range of the thickness of the first polysilicon layer 40,
For example, a polysilicon sheet may be formed.
【００７５】＜透明電極５２の形成工程＞第２層間絶縁
層５０上に、ＩＴＯ（インジウム・ティン・オキサイ
ド）をスパッタし、その後パターニングして、図２に示
すように、透明電極５２を形成した。<Step of Forming Transparent Electrode 52> On the second interlayer insulating layer 50, ITO (indium tin oxide) was sputtered and then patterned to form the transparent electrode 52 as shown in FIG. .
【００７６】なお、上述の実施例では、スイッチング素
子をＴＦＴとしたが、反射光によりフォトキャリアが生
ずるバック ツー バック ダイオードなどをスイッチ
ング素子とした液晶表示パネルにも同様に適用可能であ
る。Although the switching element is a TFT in the above-described embodiment, the present invention can be similarly applied to a liquid crystal display panel having a switching element such as a back-to-back diode in which photo carriers are generated by reflected light.
【００７７】＜液晶パネルの説明＞図１３は、上記実施
例の液晶パネルのうちのＴＦＴが形成される基板のシス
テム構成例を示す。互いに交差するように配設されたゲ
ート線１０２と信号線１０３との交点に対応してそれぞ
れ配置された各画素１９０は、ＩＴＯ等から成る画素電
極１１４と、ＴＦＴ１９１とから成る。ＴＦＴ１９１
は、信号線１０３上の画素信号に応じた電圧を、画素電
極１１４に印加するものである。同一行（Ｙ方向）のＴ
ＦＴ１９１は、そのゲートが同一のゲート線１０２に接
続され、そのドレインが対応する画素電極１１４に接続
されている。また、同一列（Ｘ方向）のＴＦＴ１９１
は、そのソースが同一の信号線１０３に接続されてい
る。この実施例においては、周辺回路（Ｘ，Ｙシフトレ
ジスタやサンプリング手段）１５０，１６０を構成する
トランジスタが、画素を駆動するＴＦＴと同様にポリシ
リコン層を動作層とするポリシリコンＴＦＴで構成され
ており、周辺回路１５０，１６０を構成するトランジス
タは、画素駆動用ＴＦＴとともに同一のプロセスによ
り、同時に形成される。<Description of Liquid Crystal Panel> FIG. 13 shows an example of a system configuration of a substrate on which TFTs are formed in the liquid crystal panel of the above embodiment. Each pixel 190 arranged corresponding to the intersection of the gate line 102 and the signal line 103 arranged so as to cross each other includes a pixel electrode 114 made of ITO or the like and a TFT 191. TFT 191
Is for applying a voltage corresponding to a pixel signal on the signal line 103 to the pixel electrode 114. T in the same row (Y direction)
The FT 191 has its gate connected to the same gate line 102 and its drain connected to the corresponding pixel electrode 114. Also, the TFTs 191 in the same row (X direction)
Have their sources connected to the same signal line 103. In this embodiment, the transistors constituting the peripheral circuits (X and Y shift registers and sampling means) 150 and 160 are constituted by polysilicon TFTs having a polysilicon layer as an operation layer similarly to TFTs for driving pixels. Thus, the transistors constituting the peripheral circuits 150 and 160 are formed simultaneously with the pixel driving TFT by the same process.
【００７８】この実施例では、表示領域（画素マトリク
ス）１２０の一側（図１３では上側）に上記信号線１０
３を順次選択するシフトレジスタ（以下、Ｘシフトレジ
スタと称する）１５１が配置され、画素マトリクスの他
の一側には、上記ゲート線１０２を順次選択するシフト
レジスタ（以下、Ｙシフトレジスタと称する）１６１が
設けられている。また、Ｙシフトレジスタ１６１の次段
には、必要に応じてバッファ１６３が設けられる。上記
信号線１０３の他端には、サンプリング用スイッチ（Ｔ
ＦＴ）１５２が設けられており、これらのサンプリング
用スイッチ１５２は、外部端子１７４，１７５，１７６
に入力される画像信号ＶＩＤ１〜ＶＩＤ３を伝送するビ
デオライン１５４，１５５，１５６と、信号線１０３と
に接続され、上記Ｘシフトレジスタ１５１から出力され
るサンプリングパルスによって順次オン／オフされるよ
うになっている。Ｘシフトレジスタ１５１は、端子１７
２，１７３を介して外部より入力されるクロックＣＬＸ
１，ＣＬＸ２に基づいて、１水平走査期間中に全ての信
号線１０３を順番に１回ずつ選択するようなサンプリン
グパルスＸ１，Ｘ２，Ｘ３，…Ｘｎを形成してサンプリ
ング用スイッチ１５２の制御端子に供給する。一方、Ｙ
シフトレジスタ１６１は、端子１７７，１７８を介して
外部から入力されるクロックＣＬＹ１，ＣＬＹ２に同期
して動作され、各ゲート線１０２を順次駆動する。In this embodiment, the signal lines 10 are arranged on one side (the upper side in FIG. 13) of the display area (pixel matrix) 120.
A shift register (hereinafter, referred to as an X shift register) 151 for sequentially selecting the gate line 102 is disposed on the other side of the pixel matrix. 161 are provided. A buffer 163 is provided at the next stage of the Y shift register 161 as necessary. The other end of the signal line 103 has a sampling switch (T
FT) 152, and these sampling switches 152 are connected to external terminals 174, 175, 176.
Are connected to the video lines 154, 155, and 156 for transmitting the image signals VID1 to VID3 input to the CPU and the signal line 103, and are sequentially turned on / off by sampling pulses output from the X shift register 151. ing. The X shift register 151 has a terminal 17
Clock CLX externally input through the second and the second 173
, Xn to select all the signal lines 103 one by one in order during one horizontal scanning period on the basis of 1, CLX2, and to the control terminal of the sampling switch 152. Supply. On the other hand, Y
The shift register 161 is operated in synchronization with clocks CLY1 and CLY2 externally input via the terminals 177 and 178, and sequentially drives the gate lines 102.
【００７９】図１４（Ａ），（Ｂ）には、上記液晶パネ
ルを適用した液晶パネル１３０の断面及び平面レイアウ
ト構成が示されている。図に示すように、液晶パネル用
基板１１０の表面側には、共通電極電位が印加される透
明膜電極（ＩＴＯ）から成る対向電極１３３及びカラー
フィルタ層１１３を有する入射側のガラス基板（対向基
板）１３１が、適当な間隔をおいて配置され、周囲をシ
ール材１３６で封止された間隙内にＴＮ（Twisted Nema
tic）型液晶又はＳＨ（Super Homeotropic）型液晶１３
７などが充填されている液晶パネル１３０として構成さ
れている。また、周辺回路１５０，１６０の上方には、
例えば対向基板１３１に設けられるブラックマトクック
ス等により遮光されるように構成される。なお、対向基
板１３１には液晶注入口１３８が設けられる。FIGS. 14A and 14B show a cross section and a planar layout configuration of a liquid crystal panel 130 to which the above liquid crystal panel is applied. As shown in the figure, on the front side of the liquid crystal panel substrate 110, an incident side glass substrate (a counter substrate) having a color filter layer 113 and a counter electrode 133 made of a transparent film electrode (ITO) to which a common electrode potential is applied. ) 131 are disposed at appropriate intervals, and a TN (Twisted Nema) is disposed in a gap surrounded by a sealing material 136.
tic) type liquid crystal or SH (Super Homeotropic) type liquid crystal 13
The liquid crystal panel 130 is filled with 7 or the like. In addition, above the peripheral circuits 150 and 160,
For example, it is configured to be shielded from light by a black matrix provided on the counter substrate 131 or the like. Note that a liquid crystal injection port 138 is provided in the counter substrate 131.
【００８０】＜電子機器の説明＞上述の実施例の液晶表
示パネルを用いて構成される電子機器は、図１５に示す
表示情報出力源１０００、表示情報処理回路１００２、
表示駆動回路１００４、液晶パネルなどの表示パネル１
００６、クロック発生回路１００８及び電源回路１０１
０を含んで構成される。表示情報出力源１０００は、Ｒ
ＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力
する同調回路などを含んで構成され、クロック発生回路
１００８からのクロックに基づいて、ビデオ信号などの
表示情報を出力する。表示情報処理回路１００２は、ク
ロック発生回路１００８からのクロックに基づいて表示
情報を処理して出力する。この表示情報処理回路１００
２は、例えば増幅・極性反転回路、相展開回路、ローテ
ーション回路、ガンマ補正回路あるいはクランプ回路等
を含むことができる。表示駆動回路１００４は、走査側
駆動回路及びデータ側駆動回路を含んで構成され、液晶
パネル１００６を表示駆動する。電源回路１０１０は、
上述の各回路に電力を供給する。<Explanation of Electronic Apparatus> An electronic apparatus using the liquid crystal display panel of the above-described embodiment includes a display information output source 1000, a display information processing circuit 1002 shown in FIG.
Display driving circuit 1004, display panel 1 such as a liquid crystal panel
006, clock generation circuit 1008 and power supply circuit 101
0 is included. The display information output source 1000
It includes a memory such as an OM and a RAM, a tuning circuit for tuning and outputting a television signal, and the like, and outputs display information such as a video signal based on a clock from a clock generation circuit 1008. The display information processing circuit 1002 processes and outputs display information based on the clock from the clock generation circuit 1008. This display information processing circuit 100
2 can include, for example, an amplification / polarity inversion circuit, a phase expansion circuit, a rotation circuit, a gamma correction circuit, a clamp circuit, or the like. The display driving circuit 1004 includes a scanning side driving circuit and a data side driving circuit, and drives the liquid crystal panel 1006 for display. The power supply circuit 1010
Power is supplied to each of the above circuits.
【００８１】このような構成の電子機器として、図１６
に示す液晶プロジェクタ、図１７に示すマルチメディア
対応のパーソナルコンピュータ（ＰＣ）及びエンジニア
リング・ワークステーション（ＥＷＳ）、図１８に示す
ページャ、あるいは携帯電話、ワードプロセッサ、テレ
ビ、ビューファインダ型又はモニタ直視型のビデオテー
プレコーダ、電子手帳、電子卓上計算機、カーナビゲー
ション装置、ＰＯＳ端末、タッチパネルを備えた装置な
どを挙げることができる。FIG. 16 shows an electronic apparatus having such a configuration.
, A personal computer (PC) and an engineering workstation (EWS) for multimedia shown in FIG. 17, a pager shown in FIG. 18, or a mobile phone, a word processor, a television, a viewfinder type video or a monitor direct view type video. Examples include a tape recorder, an electronic organizer, an electronic desk calculator, a car navigation device, a POS terminal, and a device having a touch panel.
【００８２】図１６に示す液晶プロジェクタは、透過型
液晶パネルをライトバルブとして用いた投写型プロジェ
クタであり、例えば３板プリズム方式の光学系を用いて
いる。 図１６において、プロジェクタ１１００では、
白色光源のランプユニット１１０２から射出された投写
光がライトガイド１１０４の内部で、複数のミラー１１
０６および２枚のダイクロイックミラー１１０８によっ
てＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像
を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇお
よび１１１０Ｂに導かれる。そして、それぞれの液晶パ
ネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって
変調された光は、ダイクロイックプリズム１１１２に３
方向から入射される。ダイクロイックプリズム１１１２
では、レッドＲおよびブルーＢの光が９０°曲げられ、
グリーンＧの光が直進するので各色の画像が合成され、
投写レンズ１１１４を通してスクリーンなどにカラー画
像が投写される。The liquid crystal projector shown in FIG. 16 is a projection type projector using a transmission type liquid crystal panel as a light valve, and uses, for example, a three-plate prism type optical system. In FIG. 16, in projector 1100,
The projection light emitted from the lamp unit 1102 of the white light source is provided inside the light guide 1104 by a plurality of mirrors 11.
06 and two dichroic mirrors 1108 divide the light into three primary colors of R, G, and B, and guide the liquid crystal to three liquid crystal panels 1110R, 1110G, and 1110B that display images of the respective colors. The light modulated by the respective liquid crystal panels 1110R, 1110G and 1110B is applied to the dichroic prism 1112 by 3
It is incident from the direction. Dichroic prism 1112
Then, the light of red R and blue B is bent 90 °,
Since the light of green G goes straight, images of each color are synthesized,
A color image is projected through a projection lens 1114 onto a screen or the like.
【００８３】図１７に示すパーソナルコンピュータ１２
００は、キーボード１２０２を備えた本体部１２０４
と、液晶表示画面１２０６とを有する。The personal computer 12 shown in FIG.
00 is a main body 1204 having a keyboard 1202
And a liquid crystal display screen 1206.
【００８４】図１８に示すページャ１３００は、金属製
フレーム１３０２内に、液晶表示パネル１３０４、バッ
クライト１３０６ａを備えたライトガイド１３０６、回
路基板１３０８、第１，第２のシールド板１３１０，１
３１２、２つの弾性導電体１３１４，１３１６、及びフ
ィルムキャリアテープ１３１８を有する。２つの弾性導
電体１３１４，１３１６及びフィルムキャリアテープ１
３１８は、液晶表示パネル１３０４と回路基板１３０８
とを接続するものである。A pager 1300 shown in FIG. 18 includes a liquid crystal display panel 1304, a light guide 1306 having a backlight 1306a, a circuit board 1308, and first and second shield plates 1310 and 110 in a metal frame 1302.
312, two elastic conductors 1314 and 1316, and a film carrier tape 1318. Two elastic conductors 1314 and 1316 and film carrier tape 1
318 is a liquid crystal display panel 1304 and a circuit board 1308
Is to be connected.
【００８５】ここで、液晶表示パネル１３０４は、２枚
の透明基板１３０４ａ，１３０４ｂの間に液晶を封入し
たもので、これにより少なくともドットマトリクス型の
液晶表示パネルが構成される。一方の透明基板に、図１
５に示す駆動回路１００４、あるいはこれに加えて表示
情報処理回路１００２を形成することができる。液晶表
示パネル１３０４に搭載されない回路は外付け回路とさ
れ、図１８の場合には回路基板１３０８に搭載できる。Here, the liquid crystal display panel 1304 has liquid crystal sealed between two transparent substrates 1304a and 1304b, thereby constituting at least a dot matrix type liquid crystal display panel. Fig. 1
5 or a display information processing circuit 1002 in addition to the driving circuit 1004. Circuits not mounted on the liquid crystal display panel 1304 are external circuits, and can be mounted on the circuit board 1308 in the case of FIG.
【００８６】図１８はページャの構成を示すものである
から、液晶表示パネル１３０４以外に回路基板１３０８
が必要となるが、液晶表示パネル１３０４を筺体として
の金属フレーム１３０２に固定したものを、電子機器用
の一部品である液晶表示装置として使用することもでき
る。さらに、バックライト式の場合には、金属製フレー
ム１３０２内に、液晶表示パネル１３０４と、バックラ
イト１３０６ａを備えたライトガイド１３０６とを組み
込んで、液晶表示装置を構成することができる。これら
に代えて、図１９に示すように、液晶表示パネル１３０
４を構成する２枚の透明基板１３０４ａ，１３０４ｂの
一方に、金属の導電膜が形成されたポリイミドテープ１
３２２にＩＣチップ１３２４を実装したＴＣＰ（Ｔａｐ
ｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）１３２０を接続
して、電子機器用の一部品である液晶表示装置として使
用することもできる。FIG. 18 shows the configuration of the pager, and therefore, a circuit board 1308 is provided in addition to the liquid crystal display panel 1304.
However, what fixed the liquid crystal display panel 1304 to the metal frame 1302 as a housing can also be used as a liquid crystal display device which is one component for electronic devices. Further, in the case of a backlight type, a liquid crystal display panel 1304 and a light guide 1306 provided with a backlight 1306a can be incorporated in a metal frame 1302 to constitute a liquid crystal display device. Instead of these, as shown in FIG.
4 is a polyimide tape having a metal conductive film formed on one of two transparent substrates 1304a and 1304b.
TCP (Tap) with IC chip 1324 mounted on
e Carrier Package 1320 can be connected to be used as a liquid crystal display device, which is a component for electronic devices.
【００８７】[0087]
【図１】本発明の液晶表示パネルの一部の断面図であ
る。FIG. 1 is a partial cross-sectional view of a liquid crystal display panel of the present invention.
【図２】図１の液晶表示パネルの石英基板上に形成され
る各層の透視図である。FIG. 2 is a perspective view of each layer formed on a quartz substrate of the liquid crystal display panel of FIG.
【図３】図３（Ａ）〜図３（Ｄ）は、石英基板上に形成
される各層の製造プロセス順の工程図である。FIG. 3A to FIG. 3D are process diagrams in the order of the manufacturing process of each layer formed on a quartz substrate.
【図４】図４（Ａ）〜図４（Ｃ）は、図３（Ｄ）に続い
て石英基板上に形成される各層の製造プロセス順の工程
図である。FIGS. 4A to 4C are process diagrams in the order of the manufacturing process of each layer formed on the quartz substrate following FIG. 3D.
【図５】遮光層を、液晶に並列に接続される保持容量の
容量線として用いる場合の、遮光層の形成パターンを示
す平面図である。FIG. 5 is a plan view illustrating a formation pattern of the light shielding layer when the light shielding layer is used as a capacitance line of a storage capacitor connected in parallel to liquid crystal.
【図６】スイッチング素子と、液晶と、保持容量との電
気的接続関係を示す回路図である。FIG. 6 is a circuit diagram showing an electrical connection relationship between a switching element, a liquid crystal, and a storage capacitor.
【図７】熱酸化時間と熱酸化膜厚との関係を示す特性図
である。FIG. 7 is a characteristic diagram showing a relationship between a thermal oxidation time and a thermal oxide film thickness.
【図８】熱酸化膜厚と８インチ石英基板に生ずる反りと
の関係を示す特性図である。FIG. 8 is a characteristic diagram showing a relationship between a thermally oxidized film thickness and a warp generated on an 8-inch quartz substrate.
【図９】図９（Ａ）〜図９（Ｆ）は、ＭＯＳ界面の荒れ
の状態を示す電子顕微鏡写真を、熱酸化膜温度毎に模式
的に示す特性図である。FIGS. 9A to 9F are characteristic diagrams schematically showing electron micrographs showing a rough state of a MOS interface at each thermal oxide film temperature.
【図１０】ゲート酸化膜を構成するＣＶＤ酸化膜のステ
ップカバレージの温度依存特性を示す特性図である。FIG. 10 is a characteristic diagram showing a temperature dependence of a step coverage of a CVD oxide film constituting a gate oxide film.
【図１１】ゲート酸化膜を構成するＣＶＤ酸化膜のステ
ップカバレージの圧力依存特性を示す特性図である。FIG. 11 is a characteristic diagram showing a pressure-dependent characteristic of a step coverage of a CVD oxide film forming a gate oxide film.
【図１２】ゲート酸化膜を構成するＣＶＤ酸化膜の基板
面内均一性の流量比依存特性を示す特性図である。FIG. 12 is a characteristic diagram showing the flow rate ratio dependence of the in-plane uniformity of a CVD oxide film forming a gate oxide film.
【図１３】図１に示す石英基板側に形成されるＴＦＴ及
び駆動回路を示す概略説明図である。FIG. 13 is a schematic explanatory view showing a TFT and a driving circuit formed on the quartz substrate side shown in FIG.
【図１４】（Ａ）は図１に示す液晶パネル全体の断面
図、（Ｂ）はその平面レイアウトを示す図である。14A is a cross-sectional view of the entire liquid crystal panel shown in FIG. 1, and FIG. 14B is a diagram showing a planar layout thereof.
【図１５】本発明の電子機器のブロック図である。FIG. 15 is a block diagram of an electronic device of the invention.
【図１６】本発明が適用されるプロジェクタの概略説明
図である。FIG. 16 is a schematic explanatory view of a projector to which the present invention is applied.
【図１７】本発明が適用されるパーソナルコンピュータ
の外観図である。FIG. 17 is an external view of a personal computer to which the present invention is applied.
【図１８】本発明が適用されるページャの分解斜視図で
ある。FIG. 18 is an exploded perspective view of a pager to which the present invention is applied.
【図１９】外付け回路を備えた液晶表示パネルの一例を
示す概略説明図である。FIG. 19 is a schematic explanatory view showing an example of a liquid crystal display panel provided with an external circuit.
１０ 石英基板 １２ ガラス基板 １４ 液晶 １６ 共通電極（ＩＴＯ） ２０ 遮光層 ２２ 絶縁層 ３０ 薄膜トランジスタ ４０ 第１ポリシリコン層（ソース、ドレイン） ４２ ゲート酸化膜 ４２ａ 熱酸化膜 ４２ｂ ＣＶＤ酸化膜 ４４ 第２ポリシリコン層（ゲート、走査信号線） ４６ 第１層間絶縁層 ４７ 第１コンタクトホール ４８ 金属配線層（データ信号線） ５０ 第２層間絶縁層 ５１ 第２コンタクトホール ５２ 画素電極（ＩＴＯ） Reference Signs List 10 quartz substrate 12 glass substrate 14 liquid crystal 16 common electrode (ITO) 20 light shielding layer 22 insulating layer 30 thin film transistor 40 first polysilicon layer (source, drain) 42 gate oxide film 42a thermal oxide film 42b CVD oxide film 44 second polysilicon Layer (gate, scanning signal line) 46 First interlayer insulating layer 47 First contact hole 48 Metal wiring layer (data signal line) 50 Second interlayer insulating layer 51 Second contact hole 52 Pixel electrode (ITO)
Claims (10)
つ、一方の基板上に、複数の走査信号線と、複数のデー
タ信号線と、それらの交差によって形成される各画素位
置にて前記液晶と直列に接続されるスイッチング素子
と、を有する液晶表示パネルにおいて、 前記一方の基板と各々の前記スイッチング素子との間
に、遮光層と、該遮光層及び前記スイッチング素子間を
絶縁する絶縁層とを設け、かつ、前記遮光層を、一定の
ＤＣ電位に設定したことを特徴とする液晶表示パネル。1. A liquid crystal is sealed between a pair of substrates, and a plurality of scanning signal lines, a plurality of data signal lines, and pixel positions formed by intersections of the plurality of scanning signal lines and the plurality of data signal lines are formed on one of the substrates. In a liquid crystal display panel having a switching element connected in series with the liquid crystal, between the one substrate and each of the switching elements, a light-shielding layer, and insulation for insulating the light-shielding layer and the switching element from each other A liquid crystal display panel, wherein the light-shielding layer is set to a constant DC potential.
に設定されていることを特徴とする液晶表示パネル。2. The liquid crystal display panel according to claim 1, wherein the light shielding layer is set to a potential at which the switching element is turned off.
れるオフ電位と実質的に等しい電位に設定されているこ
とを特徴とする液晶表示パネル。3. The liquid crystal according to claim 2, wherein the switching element is a thin film transistor, and the light shielding layer is set to a potential substantially equal to an off potential applied to a gate of the thin film transistor. Display panel.
が形成され、前記遮光層は、前記液晶ドライバ用薄膜ト
ランジスタと対向する領域にも配置されていることを特
徴とする液晶表示パネル。4. The liquid crystal driver thin film transistor according to claim 1, wherein the one substrate has a liquid crystal driver thin film transistor formed thereon, and the light shielding layer is also arranged in a region facing the liquid crystal driver thin film transistor. A liquid crystal display panel characterized by the above-mentioned.
つ、一方の基板上に、複数の走査信号線と、複数のデー
タ信号線と、それらの交差によって形成される各画素位
置にて前記液晶と直列に接続されるスイッチング素子
と、を有する液晶表示パネルにおいて、 前記一方の基板と各々の前記スイッチング素子との間
に、遮光層と、該遮光層及び前記スイッチング素子間を
絶縁する絶縁層とを設け、かつ、前記遮光層は、前記走
査信号線の方向に連続して前記走査信号線の数だけ少な
くとも設けられ、各々の前記遮光層に、対応する前記走
査信号線の信号を供給したことを特徴とする液晶表示パ
ネル。5. A liquid crystal is sealed between a pair of substrates, and a plurality of scanning signal lines, a plurality of data signal lines, and each pixel position formed by an intersection thereof on one substrate. In a liquid crystal display panel having a switching element connected in series with the liquid crystal, between the one substrate and each of the switching elements, a light-shielding layer, and insulation for insulating the light-shielding layer and the switching element from each other And the light shielding layer is provided at least as many as the number of the scanning signal lines continuously in the direction of the scanning signal line, and supplies a signal of the corresponding scanning signal line to each of the light shielding layers. A liquid crystal display panel characterized by the following.
を特徴とする液晶表示パネル。6. The semiconductor device according to claim 1, wherein the insulating layer has a thickness of O.D. A liquid crystal display panel having a thickness of from 0.5 to 1.5 μm.
容量線として兼用されることを特徴とする液晶表示パネ
ル。7. The liquid crystal display panel according to claim 1, wherein the light shielding layer is also used as a capacitance line of a storage capacitor connected in parallel to the liquid crystal.
データ信号線と直交する方向に配列され、前記データ信
号線と前記遮光層とでブラックマトリクスを構成するこ
とを特徴とする液晶表示パネル。8. The light-shielding layer according to claim 1, wherein the light-shielding layer is arranged in a direction orthogonal to the plurality of data signal lines formed on the one substrate, and the data signal line and the light-shielding layer are arranged. And a liquid crystal display panel comprising a black matrix.
る液晶表示パネル。9. The liquid crystal display panel according to claim 1, wherein the one substrate is a quartz substrate, and the light shielding layer is a silicide-based metal.
晶表示パネルを有することを特徴とする電子機器。10. An electronic apparatus comprising the liquid crystal display panel according to claim 1.
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|---|---|---|---|---|
| JP2005086004A (en) * | 2003-09-09 | 2005-03-31 | Seiko Epson Corp | Substrate, manufacturing method thereof, and electro-optical device |
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| US8933455B2 (en) | 1999-08-31 | 2015-01-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device comprising pixel |
| JP2015007779A (en) * | 1999-01-28 | 2015-01-15 | 株式会社半導体エネルギー研究所 | Display device and electronic apparatus |
| JP2015502029A (en) * | 2011-11-11 | 2015-01-19 | 京東方科技集團股▲ふん▼有限公司 | THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE |
| US20190033668A1 (en) * | 2006-05-16 | 2019-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and semiconductor device |
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Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8643015B2 (en) | 1998-12-28 | 2014-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
| JP2017033003A (en) * | 1999-01-28 | 2017-02-09 | 株式会社半導体エネルギー研究所 | Display device and electronic apparatus |
| JP2016106244A (en) * | 1999-01-28 | 2016-06-16 | 株式会社半導体エネルギー研究所 | Display device and electronic apparatus |
| JP2015007779A (en) * | 1999-01-28 | 2015-01-15 | 株式会社半導体エネルギー研究所 | Display device and electronic apparatus |
| US9466622B2 (en) | 1999-08-31 | 2016-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device comprising a thin film transistor and a storage capacitor |
| US8933455B2 (en) | 1999-08-31 | 2015-01-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device comprising pixel |
| US9250490B2 (en) | 1999-08-31 | 2016-02-02 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device including light shielding film |
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| US7064364B2 (en) | 2003-02-12 | 2006-06-20 | Nec Corporation | Thin film transistor and method for manufacturing the same |
| JP2005086004A (en) * | 2003-09-09 | 2005-03-31 | Seiko Epson Corp | Substrate, manufacturing method thereof, and electro-optical device |
| US7633571B2 (en) | 2004-01-09 | 2009-12-15 | Nec Corporation | Thin-film transistor with semiconductor layer and off-leak current characteristics |
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| US11106096B2 (en) * | 2006-05-16 | 2021-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and semiconductor device |
| US20190033668A1 (en) * | 2006-05-16 | 2019-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and semiconductor device |
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| JP2015502029A (en) * | 2011-11-11 | 2015-01-19 | 京東方科技集團股▲ふん▼有限公司 | THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE |
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