JPH0955082A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0955082A JPH0955082A JP7202301A JP20230195A JPH0955082A JP H0955082 A JPH0955082 A JP H0955082A JP 7202301 A JP7202301 A JP 7202301A JP 20230195 A JP20230195 A JP 20230195A JP H0955082 A JPH0955082 A JP H0955082A
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Abstract
(57)【要約】
【課題】 構成が簡単でかつリフレッシュサイクル時間
が短い半導体記憶装置を提供する。 【解決手段】 行デコーダ１３は、リフレッシュ指示信
号／ＣＢＲおよびアドレスカウンタ１２から出力された
行アドレス信号Ａ０〜Ａｉ−１に応答して行数ｍ２n よ
りも少ない数の行アドレス０〜（ｍ−ａ）２n −１を生
成する。行アドレス０〜ａ２n −１に対してはそれぞれ
２行のデータのリフレッシュを行ない、行アドレスａ２
n 〜（ｍ−ａ）２n −１に対してはそれぞれ１行のデー
タのリフレッシュを行なう。したがって、行数が２の累
乗以外の数ｍ２n の場合でも、不要な行アドレス信号が
発生することがない。
が短い半導体記憶装置を提供する。 【解決手段】 行デコーダ１３は、リフレッシュ指示信
号／ＣＢＲおよびアドレスカウンタ１２から出力された
行アドレス信号Ａ０〜Ａｉ−１に応答して行数ｍ２n よ
りも少ない数の行アドレス０〜（ｍ−ａ）２n −１を生
成する。行アドレス０〜ａ２n −１に対してはそれぞれ
２行のデータのリフレッシュを行ない、行アドレスａ２
n 〜（ｍ−ａ）２n −１に対してはそれぞれ１行のデー
タのリフレッシュを行なう。したがって、行数が２の累
乗以外の数ｍ２n の場合でも、不要な行アドレス信号が
発生することがない。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、データのリフレッシュが必要な半導体記憶
装置に関する。
関し、特に、データのリフレッシュが必要な半導体記憶
装置に関する。
【０００２】
【従来の技術】一般に、ダイナミックランダムアクセス
メモリ（以下、ＤＲＡＭと称す）においては、電源電圧
が与えられている状態でも時間の経過に伴ってメモリセ
ルに蓄積された電荷すなわちデータが失われていくため
定期的にデータのリフレッシュを行なう必要がある。デ
ータのリフレッシュはＤＲＡＭの通常の読出または書込
によってもなされるが、データが消失する時間内に全行
アドレスがアクセスされることは稀であるため、読出／
書込のサイクルの間隙にリフレッシュのためのサイクル
を設け、全行アドレスへのアクセスを実現し、リフレッ
シュを行なうのが一般的である。リフレッシュサイクル
時にＤＲＡＭに行アドレスを与える方法には、通常の読
出／書込と同様に外部から行アドレス信号を与える外部
アドレスリフレッシュ方式と、ある特定のタイミングに
より外部からの行アドレス信号の入力を遮断し内蔵のア
ドレスカウンタを動作させ発生された行アドレス信号を
使用してリフレッシュを行なう内部カウンタリフレッシ
ュ方式の２通りがある。
メモリ（以下、ＤＲＡＭと称す）においては、電源電圧
が与えられている状態でも時間の経過に伴ってメモリセ
ルに蓄積された電荷すなわちデータが失われていくため
定期的にデータのリフレッシュを行なう必要がある。デ
ータのリフレッシュはＤＲＡＭの通常の読出または書込
によってもなされるが、データが消失する時間内に全行
アドレスがアクセスされることは稀であるため、読出／
書込のサイクルの間隙にリフレッシュのためのサイクル
を設け、全行アドレスへのアクセスを実現し、リフレッ
シュを行なうのが一般的である。リフレッシュサイクル
時にＤＲＡＭに行アドレスを与える方法には、通常の読
出／書込と同様に外部から行アドレス信号を与える外部
アドレスリフレッシュ方式と、ある特定のタイミングに
より外部からの行アドレス信号の入力を遮断し内蔵のア
ドレスカウンタを動作させ発生された行アドレス信号を
使用してリフレッシュを行なう内部カウンタリフレッシ
ュ方式の２通りがある。
【０００３】図４は、内部カウンタリフレッシュ方式が
採用された従来のＤＲＡＭのリフレッシュ動作時の行指
定に関連する部分の構成を示すブロック図である。この
ＤＲＡＭは２の累乗の数ｎの行を有する。アドレスカウ
ンタ３１は、ｌｏｇ2 ｎ個のバイナリカウンタ３２を含
み、リフレッシュ指示信号／ＣＢＲをカウントして行ア
ドレス信号Ａ０〜Ａ（ｌｏｇ2 ｎ−１）を出力する。行
デコーダ３３は、アドレスカウンタ３１から出力された
行アドレスＡ０〜Ａ（ｌｏｇ2 ｎ−１）をデコードし
て、ｎ個の行アドレス０〜ｎ−１のうちのいずれか１つ
の行アドレスを指定する。
採用された従来のＤＲＡＭのリフレッシュ動作時の行指
定に関連する部分の構成を示すブロック図である。この
ＤＲＡＭは２の累乗の数ｎの行を有する。アドレスカウ
ンタ３１は、ｌｏｇ2 ｎ個のバイナリカウンタ３２を含
み、リフレッシュ指示信号／ＣＢＲをカウントして行ア
ドレス信号Ａ０〜Ａ（ｌｏｇ2 ｎ−１）を出力する。行
デコーダ３３は、アドレスカウンタ３１から出力された
行アドレスＡ０〜Ａ（ｌｏｇ2 ｎ−１）をデコードし
て、ｎ個の行アドレス０〜ｎ−１のうちのいずれか１つ
の行アドレスを指定する。
【０００４】したがって、このＤＲＡＭでは、表１に示
すように、リフレッシュ指示信号／ＣＢＲがアドレスカ
ウンタ３１に入力されるごとに１つの行アドレスが指定
され、指定された行アドレスに対応する１つの行のデー
タのリフレッシュが行なわれる。
すように、リフレッシュ指示信号／ＣＢＲがアドレスカ
ウンタ３１に入力されるごとに１つの行アドレスが指定
され、指定された行アドレスに対応する１つの行のデー
タのリフレッシュが行なわれる。
【０００５】
【表１】
【０００６】次に、内部カウンタリフレッシュ方式が採
用された従来の他のＤＲＡＭについて説明する。このＤ
ＲＡＭは２の累乗の数２ｎの行を有する。アドレスカウ
ンタの構成およびリフレッシュ動作時の行デコーダの動
作は図４のＤＲＡＭと同じである。このＤＲＡＭでは、
２ｎ個の行に対しｎ個の行アドレス０〜ｎ−１しか生成
されないため、外部アドレス信号によるアクセス時の最
上位のアドレス信号が縮退された状態となる。
用された従来の他のＤＲＡＭについて説明する。このＤ
ＲＡＭは２の累乗の数２ｎの行を有する。アドレスカウ
ンタの構成およびリフレッシュ動作時の行デコーダの動
作は図４のＤＲＡＭと同じである。このＤＲＡＭでは、
２ｎ個の行に対しｎ個の行アドレス０〜ｎ−１しか生成
されないため、外部アドレス信号によるアクセス時の最
上位のアドレス信号が縮退された状態となる。
【０００７】したがって、このＤＲＡＭでは、表２に示
すように、リフレッシュ指示信号／ＣＢＲがアドレスカ
ウンタに入力されるごとに１つの行アドレスが生成さ
れ、各行アドレスに対応する２つの行のデータのリフレ
ッシュが行なわれる。
すように、リフレッシュ指示信号／ＣＢＲがアドレスカ
ウンタに入力されるごとに１つの行アドレスが生成さ
れ、各行アドレスに対応する２つの行のデータのリフレ
ッシュが行なわれる。
【０００８】
【表２】
【０００９】
【発明が解決しようとする課題】しかし、従来の内部カ
ウンタリフレッシュ方式のＤＲＡＭには以下のような問
題があった。すなわち、２の累乗以外の数ｍ２n の行を
有するＤＲＡＭでは、図５に示すように、アドレスカウ
ンタ４１はｈ個のバイナリカウンタ４２で構成される。
ただし、ｍは３以上の２の累乗でない自然数、ｎは自然
数、ｈはｍ２n ＜２h を満たす２以上の自然数である。
ウンタリフレッシュ方式のＤＲＡＭには以下のような問
題があった。すなわち、２の累乗以外の数ｍ２n の行を
有するＤＲＡＭでは、図５に示すように、アドレスカウ
ンタ４１はｈ個のバイナリカウンタ４２で構成される。
ただし、ｍは３以上の２の累乗でない自然数、ｎは自然
数、ｈはｍ２n ＜２h を満たす２以上の自然数である。
【００１０】この場合、アドレスカウンタ４１から出力
されるすべての行アドレス信号Ａ０〜Ａｈ−１に対応す
る行があるわけではないので、不要な行アドレス信号Ａ
０〜Ａｈ−１を検知し、それを有効な行アドレス信号に
変換して行デコーダ４３に与えるためのコンパレータ４
４が必要となる。コンパレータ４４を設けない場合は、
不要な行アドレス信号が生成されたサイクルではリフレ
ッシュが行なわれなくなり、すべての行のリフレッシュ
を行なうのに必要なリフレッシュサイクル時間が長くな
る。
されるすべての行アドレス信号Ａ０〜Ａｈ−１に対応す
る行があるわけではないので、不要な行アドレス信号Ａ
０〜Ａｈ−１を検知し、それを有効な行アドレス信号に
変換して行デコーダ４３に与えるためのコンパレータ４
４が必要となる。コンパレータ４４を設けない場合は、
不要な行アドレス信号が生成されたサイクルではリフレ
ッシュが行なわれなくなり、すべての行のリフレッシュ
を行なうのに必要なリフレッシュサイクル時間が長くな
る。
【００１１】それゆえに、この発明の主たる目的は、構
成が簡単でかつリフレッシュサイクル時間が短い半導体
記憶装置を提供することである。
成が簡単でかつリフレッシュサイクル時間が短い半導体
記憶装置を提供することである。
【００１２】
【課題を解決するための手段】この発明の半導体記憶装
置は、メモリアレイ、アドレス発生手段およびリフレッ
シュ実行手段を備える。メモリアレイは、行列状に配列
された複数のメモリセルを含む。アドレス発生手段は、
リフレッシュ指示信号に応答して、メモリアレイの行数
よりも少ない数の行アドレス信号を出力する。各行アド
レス信号には、行アドレス信号によって異なる数の行が
予め割当られている。リフレッシュ実行手段は、各行ア
ドレス信号に従ってデータのリフレッシュを行なう。
置は、メモリアレイ、アドレス発生手段およびリフレッ
シュ実行手段を備える。メモリアレイは、行列状に配列
された複数のメモリセルを含む。アドレス発生手段は、
リフレッシュ指示信号に応答して、メモリアレイの行数
よりも少ない数の行アドレス信号を出力する。各行アド
レス信号には、行アドレス信号によって異なる数の行が
予め割当られている。リフレッシュ実行手段は、各行ア
ドレス信号に従ってデータのリフレッシュを行なう。
【００１３】したがって、この発明に従えば、不要な行
アドレス信号が発生することがないので、不要な行アド
レス信号を検知するためのコンパレータは不要であり、
リフレッシュが実行されないサイクルが生じることがな
い。よって、行数が２の累乗以外の数の場合でも、構成
が複雑になったりリフレッシュサイクル時間が長くなる
ことがない。
アドレス信号が発生することがないので、不要な行アド
レス信号を検知するためのコンパレータは不要であり、
リフレッシュが実行されないサイクルが生じることがな
い。よって、行数が２の累乗以外の数の場合でも、構成
が複雑になったりリフレッシュサイクル時間が長くなる
ことがない。
【００１４】また、好ましくは、各行アドレス信号には
ＮまたはＮ＋１個の行が割当られる。これにより、各行
アドレス信号に割当られる行数が平均化される。
ＮまたはＮ＋１個の行が割当られる。これにより、各行
アドレス信号に割当られる行数が平均化される。
【００１５】
［実施の形態１］図１は、この発明の実施の形態１によ
るＤＲＡＭの構成を示すブロック図である。図１を参照
して、このＤＲＡＭは、制御信号入力端子１〜３，５、
アドレス信号入力端子群４、データ信号入出力端子群
６、接地端子７および電源端子８を備える。また、この
ＤＲＡＭは、クロック発生回路９、行および列アドレス
バッファ１０、アドレス切換回路１１、アドレスカウン
タ１２、行デコーダ１３、列デコーダ１４、メモリマッ
ト１５、入力バッファ１８および出力バッファ１９を備
え、メモリマット１５はメモリアレイ１６およびセンス
リフレッシュアンプ＋入出力制御回路１７を含む。
るＤＲＡＭの構成を示すブロック図である。図１を参照
して、このＤＲＡＭは、制御信号入力端子１〜３，５、
アドレス信号入力端子群４、データ信号入出力端子群
６、接地端子７および電源端子８を備える。また、この
ＤＲＡＭは、クロック発生回路９、行および列アドレス
バッファ１０、アドレス切換回路１１、アドレスカウン
タ１２、行デコーダ１３、列デコーダ１４、メモリマッ
ト１５、入力バッファ１８および出力バッファ１９を備
え、メモリマット１５はメモリアレイ１６およびセンス
リフレッシュアンプ＋入出力制御回路１７を含む。
【００１６】クロック発生回路９は、制御信号入力端子
１，２を介して外部から与えられる信号ｅｘｔ．／ＲＡ
Ｓ，ｅｘｔ．／ＣＡＳに基づいて所定の動作モードを選
択し、ＤＲＡＭ全体を制御する。
１，２を介して外部から与えられる信号ｅｘｔ．／ＲＡ
Ｓ，ｅｘｔ．／ＣＡＳに基づいて所定の動作モードを選
択し、ＤＲＡＭ全体を制御する。
【００１７】行および列アドレスバッファ１０は、読出
および書込動作時に、アドレス信号入力端子群４を介し
て外部から与えられるアドレス信号Ａ０〜Ａｉ（ただ
し、ｉは自然数である）を行デコーダ１３および列デコ
ーダ１４に選択的に与える。アドレスカウンタ１２は、
クロック発生回路９から出力されるリフレッシュ指示信
号／ＣＢＲをカウントし、リフレッシュ動作時にリフレ
ッシュ用の行アドレス信号を行デコーダ１３に与える。
アドレス切換回路１１は、リフレッシュ指示信号／ＣＢ
Ｒによって制御され、読出および書込動作時は行および
列アドレスバッファ１０と行デコーダ１３とを結合し、
リフレッシュ動作時はアドレスカウンタ１２と行デコー
ダ１３とを結合する。
および書込動作時に、アドレス信号入力端子群４を介し
て外部から与えられるアドレス信号Ａ０〜Ａｉ（ただ
し、ｉは自然数である）を行デコーダ１３および列デコ
ーダ１４に選択的に与える。アドレスカウンタ１２は、
クロック発生回路９から出力されるリフレッシュ指示信
号／ＣＢＲをカウントし、リフレッシュ動作時にリフレ
ッシュ用の行アドレス信号を行デコーダ１３に与える。
アドレス切換回路１１は、リフレッシュ指示信号／ＣＢ
Ｒによって制御され、読出および書込動作時は行および
列アドレスバッファ１０と行デコーダ１３とを結合し、
リフレッシュ動作時はアドレスカウンタ１２と行デコー
ダ１３とを結合する。
【００１８】メモリアレイ１６は、それぞれが１ビット
のデータを記憶する複数のメモリセルを含む。各メモリ
セルは行アドレスおよび列アドレスによって決定される
所定のアドレスに配置される。メモリアレイ１６は、２
の累乗以外の数ｍ２n の行を有する。ただし、ｍは３以
上の２の累乗でない自然数、ｎは自然数である。
のデータを記憶する複数のメモリセルを含む。各メモリ
セルは行アドレスおよび列アドレスによって決定される
所定のアドレスに配置される。メモリアレイ１６は、２
の累乗以外の数ｍ２n の行を有する。ただし、ｍは３以
上の２の累乗でない自然数、ｎは自然数である。
【００１９】行デコーダ１３は、読出および書込動作時
は行および列アドレスバッファ１０から出力されたアド
レス信号に応答して、メモリアレイ１６の行アドレスを
指定する。また、行デコーダ１３は、リフレッシュ動作
時はリフレッシュ指示信号／ＣＢＲおよびアドレスカウ
ンタ１２から出力されたアドレス信号に応答して、メモ
リアレイ１６の行アドレスを指定する。列デコーダ１４
は、行および列アドレスバッファ１０から与えられたア
ドレス信号に応答して、メモリアレイ１６の列アドレス
を指定する。
は行および列アドレスバッファ１０から出力されたアド
レス信号に応答して、メモリアレイ１６の行アドレスを
指定する。また、行デコーダ１３は、リフレッシュ動作
時はリフレッシュ指示信号／ＣＢＲおよびアドレスカウ
ンタ１２から出力されたアドレス信号に応答して、メモ
リアレイ１６の行アドレスを指定する。列デコーダ１４
は、行および列アドレスバッファ１０から与えられたア
ドレス信号に応答して、メモリアレイ１６の列アドレス
を指定する。
【００２０】センスリフレッシュアンプ＋入出力制御回
路１７は、読出および書込動作時に、行デコーダ１３お
よび列デコーダ１４によって指定されたアドレスのメモ
リセルをグローバル信号入出力線対ＧＩＯの一端に接続
する。また、センスリフレッシュアンプ＋入出力制御回
路１７は、リフレッシュ動作時に、行デコーダ１３によ
って指定された行アドレスのメモリセルのデータをリフ
レッシュする。
路１７は、読出および書込動作時に、行デコーダ１３お
よび列デコーダ１４によって指定されたアドレスのメモ
リセルをグローバル信号入出力線対ＧＩＯの一端に接続
する。また、センスリフレッシュアンプ＋入出力制御回
路１７は、リフレッシュ動作時に、行デコーダ１３によ
って指定された行アドレスのメモリセルのデータをリフ
レッシュする。
【００２１】グローバル信号入出力線対ＧＩＯの他端
は、入力バッファ１８および出力バッファ１９に接続さ
れる。入力バッファ１８は、書込動作時に、制御信号入
力端子５を介して外部から与えられる信号ｅｘｔ．／Ｗ
に応答して、データ信号入出力端子群６から入力された
データをグローバル信号入出力線対ＧＩＯを介して選択
されたメモリセルに与える。出力バッファ１９は、読出
動作時に、制御信号入力端子５から入力される信号ｅｘ
ｔ．／ＯＥに応答し、選択されたメモリセルからの読出
データをデータ入出力端子群６に出力する。
は、入力バッファ１８および出力バッファ１９に接続さ
れる。入力バッファ１８は、書込動作時に、制御信号入
力端子５を介して外部から与えられる信号ｅｘｔ．／Ｗ
に応答して、データ信号入出力端子群６から入力された
データをグローバル信号入出力線対ＧＩＯを介して選択
されたメモリセルに与える。出力バッファ１９は、読出
動作時に、制御信号入力端子５から入力される信号ｅｘ
ｔ．／ＯＥに応答し、選択されたメモリセルからの読出
データをデータ入出力端子群６に出力する。
【００２２】図２は、図１に示したＤＲＡＭのリフレッ
シュ動作時の行指定に関連する部分の構成を示すブロッ
ク図である。アドレスカウンタ１２は、ｉ個のバイナリ
カウンタ２０を含み、リフレッシュ指示信号／ＣＢＲを
カウントして行アドレス信号Ａ０〜Ａｉ−１を出力す
る。行デコーダ１３は、リフレッシュ指示信号／ＣＢＲ
およびアドレスカウンタ１２から出力される行アドレス
信号Ａ０〜Ａｉ−１に応答して（ｍ−ａ）２n 通りの行
アドレス０〜（ｍ−ａ）２n −１を生成する。ただし、
ａは２ａ＜ｍを満たす自然数、ｉは（ｍ−ａ）２n ≦２
i を満たす最小の自然数である。
シュ動作時の行指定に関連する部分の構成を示すブロッ
ク図である。アドレスカウンタ１２は、ｉ個のバイナリ
カウンタ２０を含み、リフレッシュ指示信号／ＣＢＲを
カウントして行アドレス信号Ａ０〜Ａｉ−１を出力す
る。行デコーダ１３は、リフレッシュ指示信号／ＣＢＲ
およびアドレスカウンタ１２から出力される行アドレス
信号Ａ０〜Ａｉ−１に応答して（ｍ−ａ）２n 通りの行
アドレス０〜（ｍ−ａ）２n −１を生成する。ただし、
ａは２ａ＜ｍを満たす自然数、ｉは（ｍ−ａ）２n ≦２
i を満たす最小の自然数である。
【００２３】このＤＲＡＭでは、ｍ２n 個の行に対して
（ｍ−ａ）２n 個の行アドレス０〜（ｍ−ａ）２n −１
しか生成されないため、外部アドレス信号Ａ０〜Ａｉに
よるアクセス時の最上位のアドレス信号Ａｉが縮退され
た状態となる。
（ｍ−ａ）２n 個の行アドレス０〜（ｍ−ａ）２n −１
しか生成されないため、外部アドレス信号Ａ０〜Ａｉに
よるアクセス時の最上位のアドレス信号Ａｉが縮退され
た状態となる。
【００２４】したがって、このＤＲＡＭでは、表３に示
すように、リフレッシュ指示信号／ＣＢＲがアドレスカ
ウンタ１２に入力されるごとに１つの行アドレスが生成
され、生成された行アドレス０〜ａ２n −１に対しては
それぞれ２つの行アドレス０，（ｍ−ａ）２n ；…；ａ
２n −１，ｍ２n −１のデータのリフレッシュが行なわ
れ、生成された行アドレスａ２n 〜（ｍ−ａ）２n −１
に対してはそれぞれ１つの行アドレスａ２n 〜（ｍ−
ａ）２n −１のデータのリフレッシュが行なわれる。
すように、リフレッシュ指示信号／ＣＢＲがアドレスカ
ウンタ１２に入力されるごとに１つの行アドレスが生成
され、生成された行アドレス０〜ａ２n −１に対しては
それぞれ２つの行アドレス０，（ｍ−ａ）２n ；…；ａ
２n −１，ｍ２n −１のデータのリフレッシュが行なわ
れ、生成された行アドレスａ２n 〜（ｍ−ａ）２n −１
に対してはそれぞれ１つの行アドレスａ２n 〜（ｍ−
ａ）２n −１のデータのリフレッシュが行なわれる。
【００２５】
【表３】
【００２６】次に、図１および図２で示したＤＲＡＭの
動作について簡単に説明する。書込動作時は、外部アド
レス信号Ａ０〜Ａｉが行デコーダ１３および列デコーダ
１４に選択的に与えられる。行デコーダ１３および列デ
コーダ１４は外部アドレス信号Ａ０〜Ａｉに従ってメモ
リアレイ１６のうちのいずれかのアドレスのメモリセル
を指定する。指定されたメモリセルはセンスリフレッシ
ュアンプ＋入出力制御回路１７によってグローバル信号
入出力線対ＧＩＯの一端に接続される。入力バッファ１
８は、制御信号ｅｘｔ．／Ｗに応答して、データ信号入
出力端子群６から与えられたデータＤＱ１〜ＤＱｒ（た
だし、ｒは自然数である）をグローバル信号入出力線対
ＧＩＯおよびセンスリフレッシュアンプ＋入出力制御回
路１７を介して指定されたメモリセルに書込む。
動作について簡単に説明する。書込動作時は、外部アド
レス信号Ａ０〜Ａｉが行デコーダ１３および列デコーダ
１４に選択的に与えられる。行デコーダ１３および列デ
コーダ１４は外部アドレス信号Ａ０〜Ａｉに従ってメモ
リアレイ１６のうちのいずれかのアドレスのメモリセル
を指定する。指定されたメモリセルはセンスリフレッシ
ュアンプ＋入出力制御回路１７によってグローバル信号
入出力線対ＧＩＯの一端に接続される。入力バッファ１
８は、制御信号ｅｘｔ．／Ｗに応答して、データ信号入
出力端子群６から与えられたデータＤＱ１〜ＤＱｒ（た
だし、ｒは自然数である）をグローバル信号入出力線対
ＧＩＯおよびセンスリフレッシュアンプ＋入出力制御回
路１７を介して指定されたメモリセルに書込む。
【００２７】読出動作時は、書込動作時と同様、行デコ
ーダ１３および列デコーダ１４によってメモリアレイ１
６のうちのいずれかのアドレスのメモリセルが指定され
る。センスリフレッシュアンプ＋入出力制御回路１７
は、指定されたメモリセルのデータを増幅しグローバル
信号入出力線対ＧＩＯを介して出力バッファ１９に与え
る。出力バッファ１９は、制御信号ｅｘｔ．／ＯＥに応
答して、センスリフレッシュアンプ＋入出力制御回路１
７から与えられたデータをデータ信号入出力端子群６に
出力する。
ーダ１３および列デコーダ１４によってメモリアレイ１
６のうちのいずれかのアドレスのメモリセルが指定され
る。センスリフレッシュアンプ＋入出力制御回路１７
は、指定されたメモリセルのデータを増幅しグローバル
信号入出力線対ＧＩＯを介して出力バッファ１９に与え
る。出力バッファ１９は、制御信号ｅｘｔ．／ＯＥに応
答して、センスリフレッシュアンプ＋入出力制御回路１
７から与えられたデータをデータ信号入出力端子群６に
出力する。
【００２８】リフレッシュ動作時は、アドレスカウンタ
１２で生成された行アドレス信号Ａ０〜Ａｉ−１が行デ
コーダ１３に与えられる。センスリフレッシュアンプ＋
入出力制御回路１７は、行デコーダ１３によって指定さ
れた２つまたは１つの行（ＮまたはＮ＋１個の行）のデ
ータのリフレッシュを行なう。
１２で生成された行アドレス信号Ａ０〜Ａｉ−１が行デ
コーダ１３に与えられる。センスリフレッシュアンプ＋
入出力制御回路１７は、行デコーダ１３によって指定さ
れた２つまたは１つの行（ＮまたはＮ＋１個の行）のデ
ータのリフレッシュを行なう。
【００２９】この実施の形態においては、外部アドレス
信号Ａ０〜Ａｉの内の最上位が縮退された行アドレス信
号Ａ０〜Ａｉ−１をアドレスカウンタ１２によって生成
し、各行アドレス信号Ａ０〜Ａｉ−１によって指定され
る２つまたは１つの行のデータのリフレッシュを行なう
ので、リフレッシュ動作時の行指定の簡単化、バイナリ
カウンタの数の削減、およびリフレッシュサイクル時間
の短縮化を図ることができる。
信号Ａ０〜Ａｉの内の最上位が縮退された行アドレス信
号Ａ０〜Ａｉ−１をアドレスカウンタ１２によって生成
し、各行アドレス信号Ａ０〜Ａｉ−１によって指定され
る２つまたは１つの行のデータのリフレッシュを行なう
ので、リフレッシュ動作時の行指定の簡単化、バイナリ
カウンタの数の削減、およびリフレッシュサイクル時間
の短縮化を図ることができる。
【００３０】［実施の形態２］図３は、この発明の実施
の形態２によるＤＲＡＭのリフレッシュ動作時の行指定
に関連する部分の構成を示すブロック図である。
の形態２によるＤＲＡＭのリフレッシュ動作時の行指定
に関連する部分の構成を示すブロック図である。
【００３１】このＤＲＡＭは、２の累乗以外の数ｐ２n
の行を有する。アドレスカウンタ２１は、ｊ個のバイナ
リカウンタ２２を含み、リフレッシュ指示信号／ＣＢＲ
をカウントして行アドレス信号Ａ０〜Ａｊ−１を出力す
る。行デコーダ２３は、リフレッシュ指示信号／ＣＢＲ
およびアドレスカウンタ２１から出力される行アドレス
信号Ａ０〜Ａｊ−１に応答して（ｐ−ｂ）２n 通りの行
アドレス０〜（ｐ−ｂ）２n −１を生成する。ただし、
ｎは自然数、ｐは５以上で２の累乗でない自然数、ｂは
ｐ／２＜ｂ＜２ｐ／３を満たす自然数、ｊは（ｐ−ｂ）
２n ≦２j を満たす最小の自然数である。
の行を有する。アドレスカウンタ２１は、ｊ個のバイナ
リカウンタ２２を含み、リフレッシュ指示信号／ＣＢＲ
をカウントして行アドレス信号Ａ０〜Ａｊ−１を出力す
る。行デコーダ２３は、リフレッシュ指示信号／ＣＢＲ
およびアドレスカウンタ２１から出力される行アドレス
信号Ａ０〜Ａｊ−１に応答して（ｐ−ｂ）２n 通りの行
アドレス０〜（ｐ−ｂ）２n −１を生成する。ただし、
ｎは自然数、ｐは５以上で２の累乗でない自然数、ｂは
ｐ／２＜ｂ＜２ｐ／３を満たす自然数、ｊは（ｐ−ｂ）
２n ≦２j を満たす最小の自然数である。
【００３２】このＤＲＡＭでは、ｐ２n 個の行に対して
（ｐ−ｂ）２n −１個の行アドレス０〜（ｐ−ｂ）２n
−１しか生成されないため、外部アドレス信号によるア
クセス時の最上位の２桁のアドレス信号が縮退された状
態になる。
（ｐ−ｂ）２n −１個の行アドレス０〜（ｐ−ｂ）２n
−１しか生成されないため、外部アドレス信号によるア
クセス時の最上位の２桁のアドレス信号が縮退された状
態になる。
【００３３】したがって、このＤＲＡＭでは、表４に示
すように、リフレッシュ指示信号／ＣＢＲがアドレスカ
ウンタ２１に入力されるごとに１つの行アドレスが生成
され、生成された行アドレス０〜（２ｂ−ｐ）２n −１
に対してはそれぞれ３つの行アドレス０，（ｐ−ｂ）２
n ，２（ｐ−ｂ）２n ；…；（２ｂ−ｐ）２n −１，ｂ
２n −１，ｐ２n −１のデータのリフレッシュが行なわ
れ、生成された行アドレス（２ｂ−ｐ）２n 〜（ｐ−
ｂ）２n −１に対してはそれぞれ２つの行アドレス（２
ｂ−ｐ）２n ，ｂ２n ；…；（ｐ−ｂ）２n −１，２
（ｐ−ｂ）２n −１のデータのリフレッシュが行なわれ
る。他の構成および動作は実施の形態１のＤＲＡＭと同
様であるので説明は省略される。
すように、リフレッシュ指示信号／ＣＢＲがアドレスカ
ウンタ２１に入力されるごとに１つの行アドレスが生成
され、生成された行アドレス０〜（２ｂ−ｐ）２n −１
に対してはそれぞれ３つの行アドレス０，（ｐ−ｂ）２
n ，２（ｐ−ｂ）２n ；…；（２ｂ−ｐ）２n −１，ｂ
２n −１，ｐ２n −１のデータのリフレッシュが行なわ
れ、生成された行アドレス（２ｂ−ｐ）２n 〜（ｐ−
ｂ）２n −１に対してはそれぞれ２つの行アドレス（２
ｂ−ｐ）２n ，ｂ２n ；…；（ｐ−ｂ）２n −１，２
（ｐ−ｂ）２n −１のデータのリフレッシュが行なわれ
る。他の構成および動作は実施の形態１のＤＲＡＭと同
様であるので説明は省略される。
【００３４】
【表４】
【００３５】この実施の形態においては、外部アドレス
信号のうちの最上位の２桁が縮退された行アドレス信号
Ａ０〜Ａｊ−１をアドレスカウンタ２１によって生成
し、各行アドレス信号Ａ０〜Ａｊ−１によって指定され
る３つまたは２つの行のデータのリフレッシュを行なう
ので、リフレッシュ動作時の行指定の簡単化、バイナリ
カウンタの数の削減、およびリフレッシュサイクル時間
の短縮化を図ることができる。
信号のうちの最上位の２桁が縮退された行アドレス信号
Ａ０〜Ａｊ−１をアドレスカウンタ２１によって生成
し、各行アドレス信号Ａ０〜Ａｊ−１によって指定され
る３つまたは２つの行のデータのリフレッシュを行なう
ので、リフレッシュ動作時の行指定の簡単化、バイナリ
カウンタの数の削減、およびリフレッシュサイクル時間
の短縮化を図ることができる。
【図１】 この発明の実施の形態１によるＤＲＡＭの構
成を示すブロック図である。
成を示すブロック図である。
【図２】 図１に示したＤＲＡＭのリフレッシュ動作時
の行指定に関連する部分の構成を示す一部省略したブロ
ック図である。
の行指定に関連する部分の構成を示す一部省略したブロ
ック図である。
【図３】 この発明の実施の形態２によるＤＲＡＭのリ
フレッシュ動作時の行指定に関連する部分の構成を示す
一部省略したブロック図である。
フレッシュ動作時の行指定に関連する部分の構成を示す
一部省略したブロック図である。
【図４】 従来のＤＲＡＭのリフレッシュ動作時の行指
定に関連する部分の構成を示す一部省略したブロック図
である。
定に関連する部分の構成を示す一部省略したブロック図
である。
【図５】 従来の他のＤＲＡＭのリフレッシュ動作時の
行指定に関連する部分の構成を示す一部省略したブロッ
ク図である。
行指定に関連する部分の構成を示す一部省略したブロッ
ク図である。
１〜３，５ 制御信号入力端子、４ アドレス信号入力
端子群、６ データ信号入出力端子群、７ 接地端子、
８ 電源端子、９ クロック発生回路、１０行および列
アドレスバッファ、１１ アドレス切換回路、１２，２
１，３１，４１ アドレスカウンタ、１３，２３，３
３，４３ 行デコーダ、１４ 列デコーダ、１５ メモ
リマット、１６ メモリアレイ、１７ センスリフレッ
シュアンプ＋入出力制御回路、１８ 入力バッファ、１
９ 出力バッファ、２０，２２，３２，４２ バイナリ
カウンタ、４４ コンパレータ。
端子群、６ データ信号入出力端子群、７ 接地端子、
８ 電源端子、９ クロック発生回路、１０行および列
アドレスバッファ、１１ アドレス切換回路、１２，２
１，３１，４１ アドレスカウンタ、１３，２３，３
３，４３ 行デコーダ、１４ 列デコーダ、１５ メモ
リマット、１６ メモリアレイ、１７ センスリフレッ
シュアンプ＋入出力制御回路、１８ 入力バッファ、１
９ 出力バッファ、２０，２２，３２，４２ バイナリ
カウンタ、４４ コンパレータ。
Claims (2)
- 【請求項１】 データのリフレッシュが必要な半導体記
憶装置であって、 行列状に配列された複数のメモリセルを含むメモリアレ
イ、 前記データのリフレッシュを指示するリフレッシュ指示
信号に応答して、前記メモリアレイの行数よりも少ない
数の行アドレス信号を出力するアドレス発生手段、およ
び前記アドレス発生手段から出力された前記行アドレス
信号を受け、各行アドレス信号に予め割当られた行アド
レス信号によって異なる数の行のデータのリフレッシュ
を行なうリフレッシュ実行手段を備える、半導体記憶装
置。 - 【請求項２】 前記各行アドレス信号にはＮまたはＮ＋
１個の行が割当られている、請求項１に記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7202301A JPH0955082A (ja) | 1995-08-08 | 1995-08-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7202301A JPH0955082A (ja) | 1995-08-08 | 1995-08-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955082A true JPH0955082A (ja) | 1997-02-25 |
Family
ID=16455286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7202301A Pending JPH0955082A (ja) | 1995-08-08 | 1995-08-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955082A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7352786B2 (en) | 2001-03-05 | 2008-04-01 | Fuji Xerox Co., Ltd. | Apparatus for driving light emitting element and system for driving light emitting element |
| US7529282B2 (en) | 2001-03-05 | 2009-05-05 | Fuji Xerox Co., Ltd. | Apparatus for driving light emitting element and system for driving light emitting element |
-
1995
- 1995-08-08 JP JP7202301A patent/JPH0955082A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7352786B2 (en) | 2001-03-05 | 2008-04-01 | Fuji Xerox Co., Ltd. | Apparatus for driving light emitting element and system for driving light emitting element |
| US7529282B2 (en) | 2001-03-05 | 2009-05-05 | Fuji Xerox Co., Ltd. | Apparatus for driving light emitting element and system for driving light emitting element |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040831 |