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KR0142795B1 - 디램 리프레쉬 회로 - Google Patents

디램 리프레쉬 회로

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KR0142795B1
KR0142795B1 KR1019940032372A KR19940032372A KR0142795B1 KR 0142795 B1 KR0142795 B1 KR 0142795B1 KR 1019940032372 A KR1019940032372 A KR 1019940032372A KR 19940032372 A KR19940032372 A KR 19940032372A KR 0142795 B1 KR0142795 B1 KR 0142795B1
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문정환
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Abstract

본 발명은 DRAM(Dynamic Random Access Memory) 리프레쉬에 관한 것으로, 특히 DRAM을 사용하는 컨트롤러에 있어서, 메모리 액세스와 리프레쉬 동작을 효율적으로 수행하여 메모리 액세스 특성을 향상시키는데 적당하도록 한 DRAM 리프레쉬 회로에 관한 것이다.
상기와 같은 본 발명의 DRAM 리프레쉬 회로는 CPU의 제어로 정상모드 동작을 선택 제어하는 컨트롤 로직과, 상기 컨트롤 로직의 제어 신호에 의해 메모리 쓰기와 읽기 동작을 액세스하는 읽기 버퍼 회로, 쓰기 버퍼 회로와, 해당 DRAM의 리프레쉬 타이머 값을 저장 출력하는 타이머 레지스터와, DRAM의 용량값을 저장 출력하는 X레지스터와, 리프레쉬 동작시의 해당 리프레쉬 동작 횟수를 저장 출력하는 리프레쉬 카운터 레지스터와, 상기 타이머 레지스터의 출력값과 타이머 클럭을 입력으로하여 리프레쉬 동작 시간을 카운팅하는 타이머 카운터와, 상기 리프레쉬 카운터 레지스터의 출력과 리프레쉬 카운터 클럭을 받아 리프레쉬 동작 횟수를 카운팅하는 리프레쉬 카운터와, 상기 리프레쉬 카운터와 타이머 카운터와 X레지스터의 출력 신호를 비교하여 리프레쉬 인에이블 신호를 출력하는 비교기와 상기 컨트롤 로직과 비교기의 출력 신호를 입력으로 정상동작 모드와 리프레쉬 모드를 결정하는 우선 순위 회로부와, 상기 우선 순위 회로부의 선택에 의해 RAS 및 CAS 그리고 리프레쉬 카운터 클럭을 발생하는 메모리 제어 신호 발생부를 포함하여 이루어진다.

Description

디램(DRAM) 리프레쉬 회로
제1도의 종래의 리프레쉬 회로의 구성을 나타낸 블록도
제2도는 제1도에 따른 동작 타이밍도
제3도는 본 발명의 리프레쉬 회로의 구성을 나타낸 블록도
＊도면의 주요부분에 대한 부호의 설명
30 : 읽기 버퍼 회로 31 : 쓰기 버퍼 회로
32 : 컨트롤 로직 33 : 우선 순위 회로부
34 : 메모리 제어신호 발생부 35 : 리프레쉬 카운터 레지스터
36 : 리프레쉬 카운터 37 : 비교기
38 : 티이머 카운터 39 : 타이머 레지스터
40 : X 레지스터
본 발명은 DRAM(Dynamic Random Access Memory) 리프레쉬(Refresh)에 관한 것으로, 특히 DRAM을 사용하는 컨트롤러에 있어서 메모리 액세스와 리프레쉬 동작을 효율적으로 수행하여 메모리 액세스 특성을 향상시키는데 적당하도록 DRAM 리프레쉬 회로에 관한 것이다.
일반적으로, DRAM은 MOS기술을 이용하여 만들어지며 대용량, 저전력 그리고 보통 정도의 동작 속도를 갖는 메모리 소자이다.
플립플롭에 정보가 저장되어 있는 SRAM과는 달리 DRAM은 작은 MOS용량과 1과 0으로 충전되며, 일정 시간이 지난 후에 기억 내용이 방전되므로 메모리 셀을 주기적으로 재충전하여야 한다.
이것을 DRAM의 리프레쉬 동작이라고 한다.
각각의 메모리 셀은 적어도 2에서 10ns간격으로 리프레쉬 되어야만 한다.
그렇지 않으면 데이터가 소실된다.
이하, 첨부된 도면을 참고하여 종래의 DRAM 리프레쉬 회로에 대하여 설명하면 다음과 같다.
제1도는 종래의 리프레쉬회로의 구성을 나타낸 블록도이고, 제2도는 제1도에 따른 동작 타이밍도이다.
먼저, CPU의 프로그램 제어 신호를 받아 DRAM의 읽기(Read) 동작을 제어하는 메모리 읽기 제어부(1)와, DRAM의 쓰기(Write) 동작을 제어하는 메모리 쓰기 제어부(2)와 DRAM의 리프레쉬 동작을 제어하는 리프레쉬 제어부(3)와 상기의 메모리 읽기 제어부(1)와 메모리 쓰기 제어부(2)의 출력 신호를 논리 연산하여 쓰기, 읽기, 노말 모드 인에블 신호(Normal Mode Enable Signal)를 출력하는 OR게이트(4)와 리프레쉬 제어부(3)의 리프레쉬 인에이블 신호를 입력으로 RAS(Row Address Strobe)신호와 CAS(Colum Address Strobe) 신호를 출력하는 메모리 제어 신호 발생부(5)로 구성된다.
그리고, 제2도는 제1도에 따른 동작 타이밍도이다.
사운드(Sound) IC에서 사용하는 DRAM 리프레쉬 방식이 타이밍도로서 가로축은 동작시간이며, 작은 Slot들이 모여서 1프레임으로 이루어지는 단위로 나누어지게 되며 1프레임에 정해진 Slot만을 선택하여 리프레쉬 모드로 사용하여야 한다.
DRAM에 원하는 데이터를 쓰기(Write) 위해서는 CPU 에서 메모리 쓰기 제어부(2)의 쓰기 신호를 인에이블(Enable)하여 OR게이트(4)를 통하여 메모리 제어 신호 발생부(5)로 입력되어 메모리 제어 신호 발생부(5)에서 정상모드의 RAS, CAS 신호를 발생하여 DRAM에 원하는 데이터를 쓰게 된다. 데이터 쓰기를완료한 후에는 CPU에서 DRAM의 데이타 손실을 막기 위해 리프레쉬 동작을 하게 된다.
그리고 컨트롤러에서 원하는 데이터를 읽기 위해서는 적절한 데이터를 액세스 해야한다. 이때 CPU에서 데이터를 읽기할 때의 시간과 리프레쉬하는 시간을 적절히 할당하여 동작을 해야하는데 제2도에서와 같이, 하나의 프레임에서 처음 Slot부터 마지막 전단의 Slot까지는 DRAM을 정상 모드에서 읽기 위하여 CPU에서 메모리 읽기 제어부(1)를 이용하여 RAS, CAS를 발생하게 만들고 1프레임의 마지막 Slot에서는 CPU가 리프레쉬 제어부(3)를 이용하여 리프레쉬 인에이블 신호를 발생시켜 메모리 제어 신호 발생부(5)에서 CAS Before RAS(CBR) 리프레쉬 신호를 발생시키게 된다.
그러나 상기와 같은 종래의 DRAM 리프레쉬 회로에 있어서의 CPU에서 메모리 액세스와 리프레쉬를 모두 할당하여야 하므로 많은 양의 데이터를 필요로 할 때는 효율적이지 못한 문제점이 있었다.
본 발명은 상기와 같은 종래의 DRAM 리프레쉬 회로의 문제점을 해결하기 위하여 안출한 것으로써, 레지스터(Register)만을 이용하여 자동적으로 DRAM이 리프레쉬 되도록 하여 메모리 액세스 특성을 향상시키는데 적당하다록 한 DRAM 리프레쉬 회로를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 DRAM 리프레쉬 회로는 CPU의 제어로 정상모드 동작을 선택 제어하는 컨트롤 로직과, 상기 컨트롤 로직의 제어 신호에 의해 메모리 쓰기와 읽기 동작을 액세스하는 읽기 버퍼 회로, 쓰기 버퍼 회로와, 해당 DRAM의 리프레쉬 타이머 값을 저장 출력하는 타이머 레지스터와, DRAM의 용량값을 저장 출력하는 X레지스터와, 리프레쉬 동작시의 해당 리프레쉬 동작 횟수를 저장 출력하는 리프레쉬 카운터 레지스터와, 상기 타이머 레지스터의 출력값과 타이머 클럭을 입력으로 하여 리프레쉬 동작 시간을 카운팅하는 타이머 카운터와, 상기 리프레쉬 카운터 레지스터의 출력과 리프레쉬 카운터 클럭을 받아 리프레쉬 동작 횟수를 카운팅하는 리프레쉬 카운터와, 상기 리프레쉬 카운터와 타이머 카운터와 X레지스터의 출력 신호를 비교하여 리프레쉬 인에이블 신호를 출력하는 비교기와 상기 컨트롤 로직과 비교기의 출력 신호를 입력으로 정상동작 모드와 리프레쉬 모드를 결정하는 우선 순위 회로부와, 상기 우선 순위 회로부의 선택에 의해 RAS 및 CAS 그리고 리프레쉬 카운터 클럭을 발생하는 메모리 제어 신호 발생부를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 DRAM 리프레쉬 회로를 설명하면 다음과 같다.
제3도는 본 발명의 리프레쉬 회로의 구성을 나타낸 블록도이다.
CPU의 프로그램 제어 신호를 받아 정상 모드의 쓰기/읽기 동작을 선택 제어하는 컨트롤 로직(32)와, 상기 컨트롤 로직(32)의 제어 신호에 의해 메모리 쓰기 동작을 액세스하는 쓰기 버퍼 회로(31)와, 읽기 동작을 액세스하는 읽기 버퍼회로(30)와, 해당 DRAM의 용량값을 저장 출력하는 X레지스터(40)와 리프레쉬 동작시의 해당 리프레쉬 동작 횟수를 저장 출력하는 리프레쉬 카운터 레지스터(35)와, 상기 타이머 레지스터(39)의 출력값과 타이머 클럭(Timer CLK)을 입력으로하여 리프레쉬 동작 시간을 카운팅하는 타이머 카운터(38)와, 상기 리프레쉬 카운터 레지스터(35)의 출력과 리프레쉬 카운터 블록(Refresh Counter Block)을 받아 리프레쉬 동작 횟수를 카운팅하는 리프레쉬 카운터(36)와, 상기 리프레쉬 카운터(36)와 타이머 카운터(38)와 X레지스터(40)의 출력 신호를 비교하여 리프레쉬 인에이블 신호를 출력하는 비교기(37)와, 상기 컨트롤 로직(32)과 비교기(37)의 출력 신호를 입력으로 정상동작 모드와 리프레쉬 모드를 결정하는 우선 순위 회로부(33)와, 상기 우선 순위 회로부(33)의 선택에 의해 RAS 및 CAS 그리고 리프레쉬 카운터 클럭을 발생하는 메모리 제어 신호 발생부(34)를 포함하여 구성된다. 이때, 비교기(37)는 비교시에 타이머 카운터(38)의 출력값과 X레지스터(40)의 값과의 합을 리프레쉬 카운터(36)의 출력값과 비교한다.
상기와 같이 구성된 본 발명 DRAM 리프레쉬 회로에서 콘트롤 로직(32)에는 비교기(37)의 리프레쉬 인에이블 신호가 입력되고, 리프레쉬 카운터(36)에는 메모리 제어 신호 발생부(34)의 리프레쉬 카운터 클럭이 입력된다.
상기와 같이 구성된 본 발명의 DRAM 리프레쉬 회로는 다음과 같이 동작을 한다.
먼저, CPU에서 컨트롤 로직(32)을 통하여 쓰기 버퍼 회로(31)를 제어하여 정상 동작 모드에서 데이터를 쓰게 된다.
데이터 스기 완료 후에는 원하는 데이터와 읽기와 리프레쉬를 동시에 수행하기 위하여 동작 모드로 들어가기 전에 리프레쉬 카운터 레지스터(35), 타이머 레지스터(39), X레지스터(40)에 해당하는 DRAM의 크기(Size)를 레지스터 테이블(Resister Table)로 만들어 쓰게 된다.
이때, 타이머 레지스터(39)값은 타이머 카운터(38)에 전송되어 타이머 클럭(Time CLX)에 의해 계속해서 카운팅을 하게되며 타이머 카운터(38)의 카운터 값이 타이머 레지스터(39)의 값과 같아지면서 다시 처음부터 타이머 카운터(38)가 카운팅 하게된다.
그리고 비교기(37)는 타이머의 값이 리프레쉬 카운터값과 + X레지스터 값이 될 때 리프레쉬 인에이블 동작을 하게된다. 그러므로 일정 시간이 지나면 타이머 카운터(38)는 계속 동작 되지만 리프레쉬 카운터(36)는 정상 모드의 테이타 읽기 동작으로 되어 비교기(37)의 출력이 인에이블 되게 된다.
이때, 리프레쉬 인에이블 신호는 우선 순위 회로부(33)로 로딩(loading)되어 정상 모드의 데이터 읽기를 디져블(Disable)시키고 리프레쉬 모드로 동작되게 된다.
상기의 리프레쉬 모드 신호를 받아 메모리 제어 신호 발생부(34)에서 RAS, CAS, CBR 신호를 발생하면 이때 같은 시간에 리프레쉬 카운터(36)의 CLK도 동작하여 리프레쉬 카운터(36)가 동작하게 된다.
리프레쉬 모드 동작 중에 CPU에서 DRAM 데이터의 읽기 요청이 없으면 계속해서 메모리 리프레쉬 모드로 동작되며 CPU에서 메모리 데이터 읽기 요청이 생기면 CPU의 제어로 컨트롤 로직(32)의 동작으로 정상 모드로 전환되게 된다.
이 순간에 우선 순위 회로부(33)에서 두 개의 인에이블 신호를 검출후에 정상 동작 모드를 액세스하게되면 메모리 제어 신호 발생부(34)에서 RAS, CAS를 발생하게 되며 이때 리프레쉬 카운터 클럭은 클럭킹 되지 않아 리프레쉬 카운터(36)는 동작되지 않게된다.
상기와 같은 본 발명의 DRAM 리프레쉬 회로는 DRAM의 용량크기(Size)만을 레지스터(33(39)(40)에 기억시키면 DRAM 액세스 동작을 하지 않을때 자동적으로 리프레쉬가 수행되어 많은 양의 데이터를 필요로 할 때 DRAM의 액세스 효율을 증가시키는 효과가 있다.

Claims (5)

  1. 시스템 전체를 제어하는 CPU와 상기 CPU의 제어로 정상모드 동작을 선택 제어하는 컨트롤 로직과, 상기 컨트롤 로직의 제어 신호에 의해 메모리 쓰기와 읽기 동작을 액세스하는 읽기 버퍼 회로, 쓰기 버퍼 회로와, 해당 DRAM의 리프레쉬 타이머 값을 저장 출력하는 타이머 레지스터와, DRAM의 용량값을 저장 출력하는 X레지스터와, 리프레쉬 동작시의 해당 디램의 리프레쉬 동작 횟수를 저장 출력하는 리프레쉬 카운터 레지스터와, 상기 타이머 레지스터의 출력값과 타이머 클럭을 입력으로하여 리프레쉬 동작 시간을 카운팅하는 타이머 카운터와, 상기 리프레쉬 카운터 레지스터의 출력과 리프레쉬 카운터 클럭을 받아 리프레쉬 동작 횟수를 카운팅하는 리프레쉬 카운터와, 상기 리프레쉬 카운터와 타이머 카운터와 X레지스터의 출력 신호를 비교하여 리프레쉬 인에이블 신호를 출력하는 비교기와 상기 컨트롤 로직과 비교기의 출력 신호를 입력으로 정상동작 모드와 리프레쉬 모드를 결정하는 우선 순위 회로부와, 상기 우선 순위 회로부의 선택에 의해 RAS 및 CAS 그리고 리프레쉬 카운터 클럭을 발생하는 메모리 제어 신호 발생부를 포함하여 구성되는 것을 특징으로 하는 DRAM 리프레쉬 회로.
  2. 제1항에 있어서, 리프레쉬 카운터에는 메모리 제어 신호 발생부의 리프레쉬 카운터 클럭이 입력되는 것을 특징으로 하는 DRAM 리프레쉬 회로.
  3. 제1항에 있어서, 컨트롤 로직에는 비교기의 리프레쉬 인에이블 신호가 입력되는 것을 특징으로 하는 DRAM 리프레쉬 회로.
  4. 제1항에 있어서, 비교기는 타이머 출력값이 리프레쉬 카운터 값 + X레지스터 값보다 커지는 순간부터 리프레쉬 인에이블 신호를 출력하는 것을 특징으로 하는 DRAM 리프레쉬 회로.
  5. 제1항에 있어서, 비교기는 타이머 카운터의 출력값을 리프레쉬 카운터의 값과 X레지스터의 합과 비교하는 것을 특징으로 하는 DRAM 리프레쉬 회로.
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