JPH09331046A

JPH09331046A - 半導体記憶装置の製造方法

Info

Publication number: JPH09331046A
Application number: JP8151957A
Authority: JP
Inventors: Ikue Kawashima; 伊久衛川島
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1996-06-13
Filing date: 1996-06-13
Publication date: 1997-12-22

Abstract

(57)【要約】（修正有）【課題】マスク及び写真製版工程を増やさずに、ゲー
トにたいして非対称にソース、ドレインの形成を行うこ
とができる半導体記憶装置の製造方法を提供する。【解決手段】浮遊ゲート３となる材料とインターポリ
絶縁膜４と制御ゲート５となる材料を形成し、各材料と
絶縁膜４とをドレインラインに平行でメモリセル部がス
タックゲート形状になるようにエッチングした後に膜６
を堆積し、この上に膜７を堆積し、これに異方性エッチ
ングを行い、ドレイン及びソース領域の上部に存在する
膜７は除去し、ソース領域に近接する浮遊ゲート３もし
くは制御ゲート５の側面の近傍にのみ膜７を残す。次
に、膜６の異方性エッチングを行いソース領域に近接す
るゲート３又はゲート５側面の近傍にのみに膜７と膜６
を残す。その後ソース、ドレインとなるべき領域に不純
物を注入する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、浮遊ゲート電極
を有し、電気的に書き換え及び消去可能な半導体記憶装
置の製造方法に関する。

【０００２】

【従来の技術】電気的に書き換え及び消去可能な不揮発
性半導体記憶装置（以下、ＥＥＰＲＯＭという。）の中
でフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリと
いう。）が、近年注目されている。

【０００３】従来のＥＥＰＲＯＭは一般に単ビット消去
を基本にしているのに対し、フラッシュメモリはブロッ
ク単位での消去を前提としている。このため、フラッシ
ュメモリは、従来のＥＥＰＲＯＭに比べると比較的使い
にくい装置であるが、１ビットの単素子化やブロック消
去等の採用により、ＤＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）に匹敵或いはそれ以上の集積度が
期待できる次世代のメモリ（ＲＯＭ）として注目されて
おり、その市場の大きさは計り知れない。

【０００４】フラッシュメモリに関して、これまでに種
々の構造、方式が提案されている。この中の１つとし
て、米国特許第５，２８０，４４６号に提案されている
構造、方式がある。図６にこの方式のフラッシュメモリ
を示す。

【０００５】この方式におけるメモリセル構造は図６に
示すように、基板１００またはウェルに形成されたソー
ス１０１、ドレイン１０２間のチャネル領域Ｌが２つの
領域Ｌ１，Ｌ２で構成されており、ソースサイドのチャ
ネル領域Ｌ２上には、ゲート絶縁膜１０２を介して選択
ゲート電極１０７が形成され、ドレインサイドのチャネ
ル領域Ｌ１上にはトンネル酸化膜１０３を介して浮遊ゲ
ート電極１０４が形成されている。

【０００６】そして、浮遊ゲート電極１０４上には、浮
遊ゲート電極１０４上をインターポリ絶縁膜１０５を介
してチャネル幅方向に這うライン状のポリシリコン層か
らなる制御ゲート１０６とその上に絶縁層を介して選択
ゲート電極１０７が形成されている。この浮遊ゲート電
極１０４と制御ゲート電極１０６とが積層する第１の積
層部（以下、この領域をスタックゲートという。）及び
基板上のスタックゲートと隣接する第２の領域（以下、
この領域をスプリットゲート領域という。）を、それぞ
れの絶縁膜を介して選択ゲート電極１０７が配置されて
いる。また、ソース１０１及びドレイン１０２は、制御
ゲート電極１０６に対して平行に配される基板拡散層で
構成され、ソース１０１は制御ゲート電極１０６に対し
てオフセットして配される。そして、前述したようにソ
ース１０１、ドレイン１０２間のチャネル領域Ｌがスプ
リットゲート領域とスタックゲート領域の２つの領域Ｌ
１，Ｌ２で構成されることになる。

【０００７】このような構造をとることにより、スタッ
クゲート（浮遊ゲート電極１０４のある領域）とスプリ
ットゲート領域に挟まれる基板チャネル部分から浮遊ゲ
ート電極１０４へのチャネルホットエレクトロン注入、
いわゆるＳＳＩ（ＳｏｒｃｅＳｉｄｅＩｎｊｅｃｔｉ
ｏｎ）が可能になっており、高い電子注入効率を実現し
ている。

【０００８】また、制御ゲート電極１０６と選択ゲート
電極１０７から素子をマトリクス選択することができる
ため、拡散層（ソース或いはドレイン）を介して隣り合
うメモリ素子同士で、ソース及びドレインの共有が可能
であり面積の低減（集積度向上）も実現している。

【０００９】ところで、上記した基板拡散層は、図７に
示すように、隣り合うメモリセルのソース１０１となる
部分が開口するようにフォトリソグラフィ技術により、
レジスト膜１２０をパターニングし、その後、不純物
（例えば、Ａｓ（砒素）又はＰ（燐））イオンを注入す
ることにより形成される。このとき、ドレイン１０２に
ついては、セルフアラインによる注入となり、ソース１
０１はレジストマスク１２０により位置規制された注入
となる。

【００１０】しかしながら、上記の方法では、図７に示
したように、ソース１０１の形成は、フォトリソグラフ
ィ技術によるレジストマスク１２０のパターニングで行
われるため、このフラッシュメモリにおける選択ゲート
電極１０７のチャネル長の均一性は上記フォトリソグラ
フィ技術におけるアライメント精度に依存することにな
る。

【００１１】上記チャネル長のばらつきはメモリアレイ
全体のリーク電流を増大させる原因となったり、選択ト
ランジスタのしきい値のばらつきによるメモリ特性の劣
化を引き起こすおそれがある。このため、フォトリソグ
ラフィ工程においてある程度のアライメント余裕を持た
せることが必要であり、フラッシュメモリの微細化が図
れないという欠点を有していた。

【００１２】このため、上記したメモリセルにおいて、
更なる面積の低減を図るため、スプリットゲート長の自
己整合化が要求されている。このため、図８に示すよう
に、スタックゲート形成後の基板上にシリコン酸化膜形
成してサイドウォールを形成し、スプリットゲート長の
自己整合化を図る方法がある。

【００１３】この方法は、図８（ａ）ないし（ｄ）に示
すように、浮遊ゲート電極１０４と制御ゲート電極１０
６との積層体を形成した後、基板１００上にシリコン酸
化膜を形成し、エッチバックしてスタックゲートの側壁
部にサイドウォール１２１を形成する。そして、ソース
側のサイドウォール１２１をレジストパターン１２２で
覆いエッチングすることにより、ソース側のサイドウォ
ール１２１のみ残し、スタックゲート及びサイドウォー
ル１２１をマスクとして自己整合的にソース及びドレイ
ンとなるべき領域に不純物を注入してソース１０１及び
ドレイン１０２を形成するものである。

【００１４】

【発明が解決しようとする課題】しかしながら、上記し
たどちらの方法でも、注入用のフォトマスクが１枚必要
になり、工程が増加するという問題がある。特に、レジ
ストを用いて不純物を注入する場合には、正確なアライ
メントが必要になる。また、どちらも段差部分を跨ぐよ
うにレジストパターンを形成する必要がある。これはレ
ジスト形状を不安定にする要因となる。

【００１５】これらの理由から、ゲートとソース、ドレ
インの形成を写真製版工程もしくはマスク枚数を増やさ
ずにセルフアラインで行える方法が重要になる。

【００１６】この発明は、上述した従来の問題点を解決
するためになされたものにして、マスク工程及び写真製
版工程を増加させずに、ゲートとソース、ドレインの形
成を行うことができる半導体記憶装置の製造方法を提供
することをその目的とする。

【００１７】

【課題を解決するための手段】この発明の半導体記憶装
置の製造方法は、ドレインを２つ以上のメモリセルで
共有し、ソース、ドレインに対峙する浮遊ゲート及び制
御ゲートがチャネル方向に対し、非対称に形成されてな
る半導体記憶装置の製造方法において、前記浮遊ゲート
となる材料とインターポリ絶縁膜と制御ゲートとなる材
料を形成し、各材料とインターポリ絶縁膜とをドレイン
ラインに平行でメモリセル部がスタックゲート形状にな
るようにエッチングした後に第１の膜を堆積形成する第
１の工程と、前記第１の膜上に第２の膜を堆積形成する
第２の工程と、前記第２の膜を異方性エッチングを用い
てエッチングを行い、ドレインとなるべき領域上部及び
ソースとなるべき領域の上部に存在する第２の膜は除去
し、ソースとなるべき領域に近接する前記浮遊ゲートも
しくは制御ゲートの側面の近傍にのみ第２の膜を残す第
３の工程と、前記浮遊ゲートもしくは制御ゲート及び第
２の膜に対して選択性を有するエッチングガスを用いて
第１の膜の異方性エッチングを行いソースとなる領域に
近接する前記浮遊ゲートもしくは制御ゲート側面の近傍
にのみに第２の膜及び第１の膜を残す第４の工程と、上
記工程の後ソース、ドレインとなるべき領域に不純物を
注入する第５の工程と、を含むことを特徴とする。

【００１８】前記第４の工程において、ドレインを共有
するゲート間の第１のスペースに対する前記第１の膜の
エッチング速度が第３の工程で残った第２の膜とゲート
の間の第２のスペースに対するエッチング速度よりも早
いことを特徴とする。

【００１９】一般に、メタル、シリコン酸化膜、ポリシ
リコン等の狭いスペースをエッチングする場合、エッチ
ングに寄与する活性種が狭いスペースに入りにくくな
り、エッチング速度が低下するということが知られてい
る。プラズマの種類によっても異なるが、この現象は通
常１μｍ以下のスペースで非常に顕著になる。

【００２０】図５はポリシリコンのエッチングレートの
スペース依存性を広いスペースのエッチングレートを１
とした場合に対して相対値を示している。この図５よ
り、０．２μｍのスペースでは広い場合に比べ、エッチ
ングレートが約６０％に低下してしまう。この現象をマ
イクロローディング効果と呼んでいる。この発明は、エ
ッチングプロセスにおいて、狭いスペース部分のエッチ
ング速度が広いスペースのエッチング速度に比べて低下
するという、いわゆるマイクロローディング効果を積極
的に利用するものである。すなわち、上記第４の工程
で、ドレインを共有する２つのゲート間の第１のスペー
スに対する第１の膜のエッチング速度が第２の膜とゲー
ト間の第２のスペースに対するエッチング速度よりも早
い条件を選んでいる。このため、第２のスペースを第１
のスペースに比べて小さくすることが必須の条件とな
る。

【００２１】フラッシュメモリにおいては、ゲート電極
とソース領域間のオフセットの距離は０．１〜０．５μ
ｍ程度、ドレイン領域の幅は０．５〜２μｍ程度であ
り、上記の条件は十分に満足している。この結果、この
発明はマイクロローディング効果により、マスク及び写
真製版工程を用いずにセルフアライメント可能な非対称
の形状を有するソース、ドレインを形成することができ
る。

【００２２】また、前記第１の膜の膜厚が前記第１のス
ペースの１／２以上よりも厚くするとよい。

【００２３】第１の膜の膜厚を上記のように制御するこ
とで、２つのゲート間のスペースは第１の膜で埋め込ま
れ、第２の膜の異方性エッチング後のドレインとなるべ
き領域の上部の第２の膜はエッチングにより除去するこ
とができる。

【００２４】また、前記第１の膜がシリコン酸化物を主
成分とした材料で形成するとよく、第１の膜の膜厚が５
０ｎｍ以上５００ｎｍ以下にするとよい。

【００２５】前記第２の膜がシリコン窒化物を主成分と
した材料で形成するとよく、第２の膜の膜厚が５０ｎｍ
以上５００ｎｍ以下にするとよい。

【００２６】また、この発明の半導体記憶装置の製造方
法は、ドレインを２つ以上のメモリセルで共有し、ソー
ス、ドレインに対峙する浮遊ゲート及び制御ゲートがチ
ャネル方向に対し、非対称に形成されてなる半導体記憶
装置の製造方法において、前記浮遊ゲートとなる材料と
インターポリ絶縁膜と制御ゲートとなる材料を形成し、
各材料とインターポリ絶縁膜とをドレインラインに平行
でメモリセル部がスタックゲート形状になるようにエッ
チングした後に第１の膜を堆積形成する第１の工程と、
前記第１の膜上に第２の膜を堆積形成する第２の工程
と、前記第２の膜上に第３の膜を堆積形成する第３の工
程と、前記第３の膜を異方性エッチングを用いてエッチ
ングを行い、ドレインとなるべき領域上部及びソースと
なるべき領域の上部に存在する第３の膜は除去し、ソー
スとなるべき領域に近接する前記浮遊ゲートもしくは制
御ゲートの側面の近傍にのみ第３の膜を残す第４の工程
と、前記第１の膜及び第３の膜に対して選択性を有する
エッチングガスを用いて第２の膜の異方性エッチングを
行いソースとなる領域に近接する前記浮遊ゲートもしく
は制御ゲート側面の近傍にのみに第２の膜及び第３の膜
を残す第５の工程と、上記工程の後ソース、ドレインと
なるべき領域に不純物を注入する第６の工程と、を含む
ことを特徴とする。

【００２７】前記第５の工程において、ドレインを共有
するゲート間の第１のスペースに対する前記第２の膜の
エッチング速度が第４の工程で残った第３の膜とポリシ
リコンの間の第２のスペースに対するエッチング速度よ
りも早いことを特徴とする。

【００２８】上記したように、この発明は、エッチング
プロセスにおいて、狭いスペース部分のエッチング速度
が広いスペースのエッチング速度に比べて低下するとい
う、いわゆるマイクロローディング効果を積極的に利用
し、上記第５の工程で、ドレインを共有する２つのゲー
ト間の第１のスペースに対する第２の膜のエッチング速
度が第２の膜とゲート間の第２のスペースに対するエッ
チング速度よりも早い条件を選んでいる。この発明は、
上記したように、ドレインとなるべき領域上の第１のス
ペースはゲートと第３の膜との間の第２のスペースより
大きくなり、マイクロローディング効果により、マスク
及び写真製版工程を用いずにセルフアライメント可能な
非対称の形状を有するソース、ドレインが形成ができ
る。

【００２９】また、前記第２の膜の膜厚が前記第１のス
ペースの１／２以上よりも厚くするとよい。

【００３０】第２の膜の膜厚を上記のように制御するこ
とで、２つのゲート間のスペースは第２の膜で埋め込ま
れ、第３の膜の異方性エッチング後のドレインとなるべ
き領域の上部の第３の膜はエッチングにより除去するこ
とができる。

【００３１】前記第１の膜がシリコン酸化物もしくはシ
リコン窒化物を主成分とした材料で形成するとよく、第
１の膜の膜厚が５０ｎｍ以上５００ｎｍ以下であるよ
い。

【００３２】また、前記第２の膜がシリコン酸化物を主
成分とした材料で形成されるとよく、第２の膜の膜厚が
５０ｎｍ以上５００ｎｍ以下であるよい。

【００３３】また、前記第３の膜がシリコン酸化物もし
くはシリコン窒化物を主成分とした材料で形成されると
よく、第３の膜の膜厚が１００ｎｍ以上５００ｎｍ以下
であるとよい。

【００３４】さらに、前記第６の工程を行う前に第１の
膜を除去するように構成することができる。

【００３５】

【発明の実施の形態】以下、この発明の実施の形態につ
き図面を参照して説明する。

【００３６】図１及び図２に従いこの発明の第１の実施
の形態につき説明する。図１及び図２は、この実施の形
態の半導体記憶装置の製造方法の各工程を示した断面図
である。

【００３７】まず、図１（ａ）に示すように、シリコン
半導体基板１上にウェルおよび素子分離用のフィールド
酸化膜を形成し、ゲート絶縁膜２、浮遊ゲート３となる
ポリシリコン膜、インターポリ絶縁膜（ＯＮＯ積層膜）
４を、それぞれ形成する。そして、ビットライン方向に
浮遊ゲート３をスタックゲート形状に加工するエッチン
グを行い、その後に、制御ゲート５となるポリシリコン
膜を形成する。次に、各膜をワードライン方向に制御ゲ
ート５、インターポリ絶縁膜４、浮遊ゲート２をスタッ
クゲート形状にエッチングする。この実施の形態におい
てはドレインを共有する２つのゲート間のスペースＣが
４００ｎｍになるようにエッチング加工した。

【００３８】次に、図１（ｂ）に示すように、例えば、
シリコンを主成分とした材料からなる第１の膜６をＣＶ
Ｄ法を用いて堆積形成する。この第１の膜６は、ドレイ
ンを共有する２つのゲート間のスペースＣの１／２と等
しいか１／２よりも厚い膜厚に形成される。この実施の
形態においては、第１の膜６として膜厚２００ｎｍのシ
リコン酸化膜をＬＰＣＶＤ法を用いて形成した。第１の
膜６の膜厚を上記のように制御することで、２つのゲー
ト間のスペースは第１の膜６で埋め込まれる。

【００３９】続いて、図１（ｃ）に示すように、例え
ば、シリコン窒化物を主成分とした材料からなる第２の
膜７をＣＶＤ法を用いて堆積形成する。この実施の形態
においては、第２の膜７として膜厚１００ｎｍのシリコ
ン窒化膜をＬＰＣＶＤ法を用いて形成した。

【００４０】そして、図２（ａ）に示すように、第２の
膜７を異方性エッチングを用いてエッチングを行い、ド
レインとなるべき領域の上部及びソースとなるべき領域
の上部に存在する第２の膜７は除去し、ソースとなるべ
き領域に近接する上記浮遊ゲート３もしくは制御ゲート
５側面の近傍のみに第２の膜７を残す。この実施の形態
においては、エッチング装置として、ＲＩＥ装置を用
い、エッチングガスとして、ＳＦ₆とＣＦ₄の流量比２：
１の混合ガスを用い、エッチング圧力は４００ｍＴｏｒ
ｒとした。

【００４１】上述したように、第１の膜６の膜厚を、ド
レインを共有する２つのゲート間のスペースＣの１／２
と等しいか１／２よりも厚くすることで、２つのゲート
間のスペースは第１の膜６で埋め込まれ、第２の膜７の
異方性エッチング後のドレインとなるべき領域の上部の
第２の膜７はエッチングにより除去される。

【００４２】次に、図２（ｂ）に示すように、浮遊ゲー
ト３もしくは制御ゲート５及び第２の膜７に対して選択
性を有するエッチングガスを用いて第１の膜６の異方性
エッチングを行い、ソースとなるべき領域に近接する上
記浮遊ゲート３もしくは制御ゲート５側面の近傍のみに
第１の膜６及び第２の膜７を残す。この実施の形態にお
いては、ＣＨＦ₃とＣ₂Ｆ₆の流量比１０：１の混合ガス
を用いて、シリコン酸化膜の異方性エッチングを行っ
た。ドレイン上のシリコン酸化膜が除去された時点でエ
ッチングを終了すると、ソースとなるべき領域に近接す
る上記浮遊ゲート３もしくは制御ゲート５側面の近傍の
みにシリコン酸化膜からなる第１の膜６及びシリコン窒
化膜からなる第２の膜７が残った。またシリコン酸化膜
は１００ｎｍの厚みで残った。エッチング装置としては
ＲＩＥ装置を用い、エッチング圧力は４００ｍＴｏｒｒ
とした。

【００４３】このエッチング工程で重要なことは、ドレ
インを共有する２つのゲート間のスペースＣに対する第
１の膜６のエッチング速度が第２の膜７とゲート間のス
ペースＤに対するエッチング速度よりも早い条件を選ぶ
ことである。即ち、図５で示したようなマイクロローデ
ィング効果を用い、スペースＤをスペースＣに比べて小
さくすることが必須の条件となる。

【００４４】フラッシュメモリにおいては、ゲート電極
とソース領域間のオフセットの距離は０．１〜０．５μ
ｍ程度、ドレイン領域の幅は０．５〜２μｍ程度であ
り、上記の条件は十分に満足している。

【００４５】続いて、図２（ｃ）に示すように、上記の
工程の後、ソース８、ドレイン９となるべき領域にゲー
ト及び第１の膜６及び第２の膜７をマスクとして、セル
フアラインにより、不純物を注入する。

【００４６】尚、ドレインへの不純物注入の際、注入後
熱拡散により、注入プロファイルを拡散させる、斜め注
入によりゲートの下の部分にもドレイン領域を広げるこ
とも可能である。

【００４７】その後、図示はしないが、ソース８上にゲ
ート酸化膜を形成した後、制御ゲート５上に絶縁膜を介
して選択ゲートが積層形成される。そして、この選択ゲ
ートの一部はソース８上に臨んで形成される。以降、公
知の技術を用いて周辺ゲートトランジスタや配線が形成
される。

【００４８】上記した実施の形態において、第１の膜６
は、図２（ｂ）に示すエッチング工程の際に、シリコン
及びゲート材料と選択比のとれる材料であり、またゲー
ト上にコンフォーマルに成膜できる材料が望ましく、更
に注入後ゲートやシリコン基板に影響を与えることなく
除去できることが必要である。このことから最も適した
材料としてＣＶＤ法で形成するシリコン酸化膜が望まし
い。また、第１の膜６の膜厚としては、ゲート電極とソ
ース領域の間のオフセットの距離及びドレイン領域の幅
を考慮すると、５０ｎｍ以上５００ｎｍ以下が望まし
い。

【００４９】また、第２の膜７としては、図２（ｂ）に
示すエッチング工程の際に、第１の膜６と選択比のとれ
る材料であり、また、ゲート上にコンフォーマルに成膜
できる材料が望ましく、更に注入後ゲートやシリコン基
板に影響を与えることなく除去できることが必要であ
る。このことから最も適した材料としてＣＶＤ法で形成
するシリコン窒化膜が望ましい。また、第２の膜７の膜
厚としては、ゲート電極とソース領域の間のオフセット
の距離及び図２（ｂ）に示すエッチング工程の際の耐エ
ッチング特性を考慮すると、１００ｎｍ以上５００ｎｍ
以下が望ましい。

【００５０】図３及び図４に従いこの発明の第２の実施
の形態につき説明する。図３及び図４は、この実施の形
態の半導体記憶装置の製造方法の各工程を示した断面図
である。この第２の実施の形態は、第１の実施の形態の
プロセスの前にゲート上に第１の膜を設けたものであ
る。

【００５１】まず、図３（ａ）に示すように、シリコン
半導体基板１上にウェルおよび素子分離用のフィールド
酸化膜を形成し、ゲート絶縁膜２、浮遊ゲート３となる
ポリシリコン膜、インターポリ絶縁膜（ＯＮＯ積層膜）
４を、それぞれ形成する。そして、ビットライン方向に
浮遊ゲート３をスタックゲート形状に加工するエッチン
グを行い、その後に、制御ゲート５となるポリシリコン
膜を形成する。次に、各膜をワードライン方向に制御ゲ
ート５、インターポリ絶縁膜４、浮遊ゲート２をスタッ
クゲート形状にエッチングする。この実施の形態におい
てはドレインを共有する２つのゲート間のスペースＣが
４００ｎｍになるようにエッチング加工した。

【００５２】次に、図３（ｂ）に示すように、例えば、
シリコンを主成分とした材料からなる第１の膜１０を形
成し、この第１の膜１０上部にシリコンを主成分とした
材料からなる第２の膜１１をＣＶＤ法を用いて堆積形成
する。この第２の膜１１は、ドレインを共有する２つの
ゲート間のスペースＨの１／２と等しいか１／２よりも
厚い膜厚に形成される。第２の膜１１の膜厚を上記のよ
うに制御することで、２つのゲート間のスペースは第２
の膜１１で埋め込まれる。

【００５３】この実施の形態においては、第１の膜１０
として、膜厚２０ｎｍのシリコン酸化膜を熱酸化により
形成し、第２の膜１１として、膜厚２００ｎｍのポリ
シリコンをＬＰＣＶＤ法により形成した。

【００５４】続いて、図３（ｃ）に示すように、例え
ば、シリコン窒化物を主成分とした材料からなる第３の
膜１２をＣＶＤ法を用いて堆積形成する。この実施の形
態においては、第３の膜１２として、膜厚１００ｎｍ
のシリコン酸化膜をＬＰＣＶＤ法により形成した。

【００５５】そして、図４（ａ）に示すように、第３の
膜１２を異方性エッチングを用いてエッチングを行い、
ドレインとなるべき領域の上部及びソースとなるべき領
域の上部に存在する第３の膜１２は除去し、ソースとな
るべき領域に近接する上記浮遊ゲート３もしくは制御ゲ
ート５側面の近傍のみに第３の膜１２を残す。上述した
ように、第２の膜１１の膜厚を、ドレインを共有する２
つのゲート間のスペースＨの１／２と等しいか１／２よ
りも厚くすることで、２つのゲート間のスペースは第２
の膜１１で埋め込まれ、第３の膜１２の異方性エッチン
グ後のドレインとなるべき領域の上部の第３の膜１２は
エッチングにより除去される。

【００５６】この実施の形態においては、エッチング装
置としては、ＲＩＥ装置を用い、ＣＨＦ₃とＣ₂Ｆ₆の流
量比１０：１の混合ガスを用いた。また、エッチング圧
力は１５０ｍＴｏｒｒとした。

【００５７】次に、図４（ｂ）に示すように、第１の膜
１０及び第３の膜１２に対して選択性を有するエッチン
グガスを用いて第２の膜１１の異方性エッチングを行
い、ソースとなるべき領域に近接する上記浮遊ゲート３
もしくは制御ゲート５側面の近傍のみに第２の膜１１及
び第３の膜１２を残す。このエッチング工程で重要なこ
とは、ドレインを共有する２つのゲート間のスペースＨ
に対する第２の膜１１のエッチング速度が第３の膜１２
とゲート間のスペースＪに対するエッチング速度よりも
早い条件を選ぶことである。即ち、前述した第１の実施
の形態と同じく、図５で示したようなマイクロローディ
ング効果を用い、スペースＪをスペースＨに比べて小さ
くすることが必須の条件となる。

【００５８】この実施の形態においては、Ｃｌ₂とＨＢ
ｒの流量比１：７の混合ガスを用いて、ポリシリコンの
異方性エッチングを行った。ドレイン上のポリシリコン
酸化膜が除去された時点でエッチングを終了すると、ソ
ースとなるべき領域に近接する上記浮遊ゲート３もしく
は制御ゲート５側面の近傍のみにポリシリコンからなる
第２の膜１１及びシリコン酸化膜からなる第３の膜１２
が残った。またポリシリコン膜は１５０ｎｍの厚みで残
った。エッチング装置としてはＲＩＥ装置を用い、エッ
チング圧力は３ｍＴｏｒｒとした。

【００５９】この第２の実施の形態においては、上記エ
ッチングの際、第１の膜１０により、ゲートの側面に入
るダメージが防止できる。また、上記第１の実施例にお
いては、図２（ｂ）に示すエッチング工程の際に、ゲー
トはエッチングされない材料である必要があるが、この
第２の実施の形態においては、図４（ｂ）に示すよう
に、ゲートは第１の膜１０で覆われているため、ゲート
の材質に制限はない。具体的には、ゲートの材料がポリ
シリコンであった場合、第１の実施の形態では、第１の
膜６としてポリシリコンを使うことはできないが、第２
の実施の形態においては、第１の実施の形態の第１の膜
６に相当する第２の膜１１として、ポリシリコン又はア
モルファスシリコンを用いることができる。ポリシリコ
ンはエッチングの際、酸化膜との選択比が非常に大きく
とれることが知られており、従って、この場合の第１の
膜１０の膜厚は数ｎｍ〜数十ｎｍあれば十分である。従
って、第１の膜１０として、熱酸化膜を用いることも可
能であり、第１の膜１０を除去することなしに、ソー
ス、ドレイン注入を行うことも可能である。勿論、必要
に応じてソース、ドレイン注入前に第１の膜１０を除去
しても良い。

【００６０】続いて、図４（ｃ）に示すように、上記の
工程の後、ソース８、ドレイン９となるべき領域にゲー
ト及び第２の膜１１及び第３の膜１２をマスクとして、
セルフアラインにより、この実施の形態においては、ｎ
型の不純物を注入する。

【００６１】尚、ドレインへの不純物注入の際、注入後
熱拡散により、注入プロファイルを拡散させる、斜め注
入によりゲートの下の部分にもドレイン領域を広げるこ
とも可能である。

【００６２】その後、図示はしないが、ソース８上にゲ
ート酸化膜を形成した後、制御ゲート５上に絶縁膜を介
して選択ゲートが積層形成される。そして、この選択ゲ
ートの一部はソース８上に臨んで形成される。以降、公
知の技術を用いて周辺ゲートトランジスタや配線が形成
される。

【００６３】上記した実施の形態において、第１の膜１
０としては、図４（ｂ）に示すエッチング工程の際に、
第２の膜１１と選択比のとれる材料が必要である。この
ことから最も適した材料としてシリコンの熱酸化膜もし
くはシリコンの熱窒化膜或いは、ＣＶＤ法で成膜したシ
リコン酸化膜もしくはシリコン窒化膜が望ましい。ま
た、第１の膜１０の膜厚としては、ドレイン注入時にド
レインの幅が必要以上に狭くならないこと及び第１の膜
１０越しにイオン注入できることが望ましいため５０ｎ
ｍ以下が望ましい。

【００６４】第２の膜６としては、図４（ｂ）に示すエ
ッチング工程の際に、第１の膜１０と第３の膜１２をエ
ッチングしない材料であり、またゲート上にコンフォー
マルに成膜できる材料が望ましく、更に注入後ゲートや
シリコン基板に影響を与えることなく除去できることが
必要である。このことから最も適した材料としてポリシ
リコン膜もしくはアモルファスシリコン膜が望ましい。
また、第２の膜１１の膜厚としては、ゲート電極とソー
ス領域の間のオフセットの距離及びドレイン領域の幅を
考慮すると、５０ｎｍ以上５００ｎｍ以下が望ましい。

【００６５】また、第３の膜１２としては、図４（ｂ）
に示すエッチング工程の際に、第２の膜１１と選択比の
とれる材料であり、また、第２の膜１１上にコンフォー
マルに成膜できる材料が望ましく、更に注入後ゲートや
シリコン基板に影響を与えることなく除去できることが
必要である。このことから最も適した材料としてＣＶＤ
法で形成するシリコン酸化膜もしくはシリコン窒化膜が
望ましい。また、第３の膜１２の膜厚としては、ゲート
電極とソース領域の間のオフセットの距離及び図４
（ｂ）に示すエッチング工程の際の耐エッチング特性を
考慮すると、１００ｎｍ以上５００ｎｍ以下が望まし
い。

【００６６】尚、上述した実施の形態においては、図６
に示したような浮遊ゲートが制御ゲートの下にあるよう
な構造のフラッシュメモリを製造する場合につき説明し
たが、米国特許第５，３０３，１８７号に開示されてい
るような制御ゲートが浮遊ゲートの下になるような構造
についてもゲートに対して非対称なソース、ドレイン構
造を持つものに対してもこの発明を適用することができ
る。

【発明の効果】以上説明したように、この発明によれ
ば、マスク及び写真製版工程を用いずに、非対称のソー
ス、ドレインを形成することができ、マスク工程の低
減、プロセスコストの低減が実現できる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態の半導体記憶装置
の製造方法の各工程を示した断面図である。

【図２】この発明の第１の実施の形態の半導体記憶装置
の製造方法の各工程を示した断面図である。

【図３】この発明の第２の実施の形態の半導体記憶装置
の製造方法の各工程を示した断面図である。

【図４】この発明の第１の実施の形態の半導体記憶装置
の製造方法の各工程を示した断面図である。

【図５】ポリシリコンのエッチングレートのスペース依
存性を広いスペースのエッチングレートを１とした場合
に対する相対値を示す図である。

【図６】ＳＳＩ方式を用いたフラッシュメモリの構造を
示す断面図である。

【図７】図６に示したフラッシュメモリの製造方法の一
例を示す断面図である。

【図８】図６に示したフラッシュメモリの製造方法の一
例を示す断面図である。

【符号の説明】

１シリコン半導体基板２ゲート酸化膜３浮遊ゲート４インターポリ絶縁膜５制御ゲート６第１の膜７第２の膜

Claims

【特許請求の範囲】

【請求項１】ドレインを２つ以上のメモリセルで共有
し、ソース、ドレインに対峙する浮遊ゲート及び制御ゲ
ートがチャネル方向に対し、非対称に形成されてなる半
導体記憶装置の製造方法において、前記浮遊ゲートとなる材料とインターポリ絶縁膜と制御
ゲートとなる材料を形成し、各材料とインターポリ絶縁
膜とをドレインラインに平行でメモリセル部がスタック
ゲート形状になるようにエッチングした後に第１の膜を
堆積形成する第１の工程と、前記第１の膜上に第２の膜を堆積形成する第２の工程
と、前記第２の膜を異方性エッチングを用いてエッチングを
行い、ドレインとなるべき領域上部及びソースとなるべ
き領域の上部に存在する第２の膜は除去し、ソースとな
るべき領域に近接する前記浮遊ゲートもしくは制御ゲー
トの側面の近傍にのみ第２の膜を残す第３の工程と、前記浮遊ゲートもしくは制御ゲート及び第２の膜に対し
て選択性を有するエッチングガスを用いて第１の膜の異
方性エッチングを行いソースとなる領域に近接する前記
浮遊ゲートもしくは制御ゲート側面の近傍にのみに第２
の膜及び第１の膜を残す第４の工程と、上記工程の後ソース、ドレインとなるべき領域に不純物
を注入する第５の工程と、を含むことを特徴とする半導
体記憶装置の製造方法。
【請求項２】前記第４の工程において、ドレインを共
有するゲート間の第１のスペースに対する前記第１の膜
のエッチング速度が第３の工程で残った第２の膜とゲー
ト間の第２のスペースに対するエッチング速度よりも早
いことを特徴とする請求項１に記載の半導体記憶装置の
製造方法。
【請求項３】前記第１の膜の膜厚が前記第１のスペー
スの１／２以上よりも厚いことを特徴とする請求項１ま
たは２に記載の半導体記憶装置の製造方法。
【請求項４】前記第１の膜がシリコン酸化物を主成分
とした材料で形成されることを特徴とする請求項１ない
し３のいずれかに記載の半導体記憶装置の製造方法。
【請求項５】前記第１の膜の膜厚が５０ｎｍ以上５０
０ｎｍ以下であることを特徴とする請求項１ないし４の
いずれかに記載の半導体記憶装置の製造方法。
【請求項６】前記第２の膜がシリコン窒化物を主成分
とした材料で形成されることを特徴とする請求項１ない
し５のいずれかに記載の半導体記憶装置の製造方法。
【請求項７】前記第２の膜の膜厚が５０ｎｍ以上５０
０ｎｍ以下であることを特徴とする請求項１ないし６の
いずれかに記載の半導体記憶装置の製造方法。
【請求項８】ドレインを２つ以上のメモリセルで共有
し、ソース、ドレインに対峙する浮遊ゲート及び制御ゲ
ートがチャネル方向に対し、非対称に形成されてなる半
導体記憶装置の製造方法において、前記浮遊ゲートとなる材料とインターポリ絶縁膜と制御
ゲートとなる材料を形成し、各材料とインターポリ絶縁
膜とをドレインラインに平行でメモリセル部がスタック
ゲート形状になるようにエッチングした後に第１の膜を
堆積形成する第１の工程と、前記第１の膜上に第２の膜を堆積形成する第２の工程
と、前記第２の膜上に第３の膜を堆積形成する第３の工程
と、前記第３の膜を異方性エッチングを用いてエッチングを
行い、ドレインとなるべき領域上部及びソースとなるべ
き領域の上部に存在する第３の膜は除去し、ソースとな
るべき領域に近接する前記浮遊ゲートもしくは制御ゲー
トの側面の近傍にのみ第３の膜を残す第４の工程と、前記第１の膜及び第３の膜に対して選択性を有するエッ
チングガスを用いて第２の膜の異方性エッチングを行い
ソースとなる領域に近接する前記浮遊ゲートもしくは制
御ゲート側面の近傍にのみに第２の膜及び第３の膜を残
す第５の工程と、上記工程の後ソース、ドレインとなるべき領域に不純物
を注入する第６の工程と、を含むことを特徴とする半導
体記憶装置の製造方法。
【請求項９】前記第５の工程において、ドレインを共
有するゲート間の第１のスペースに対する前記第２の膜
のエッチング速度が第４の工程で残った第３の膜とゲー
ト間の第２のスペースに対するエッチング速度よりも早
いことを特徴とする請求項８に記載の半導体記憶装置の
製造方法。
【請求項１０】前記第２の膜の膜厚が前記第１のスペ
ースの１／２以上よりも厚いことを特徴とする請求項８
または９に記載の半導体記憶装置の製造方法。
【請求項１１】前記第１の膜がシリコン酸化物もしく
はシリコン窒化物を主成分とした材料で形成されること
を特徴とする請求項８ないし１０のいずれかに記載の半
導体記憶装置の製造方法。
【請求項１２】前記第２にの膜がシリコン酸化物を主
成分とした材料で形成されることを特徴とする請求項８
ないし１１のいずれかに記載の半導体記憶装置の製造方
法。
【請求項１３】前記第３の膜がシリコン酸化物もしく
はシリコン窒化物を主成分とした材料で形成されること
を特徴とする請求項８ないし１２のいずれかに記載の半
導体記憶装置の製造方法。
【請求項１４】前記第１の膜の膜厚が５０ｎｍ以上５
００ｎｍ以下であることを特徴とする請求項８ないし１
２のいずれかに記載の半導体記憶装置の製造方法。
【請求項１５】前記第２の膜の膜厚が５０ｎｍ以上５
００ｎｍ以下であることを特徴とする請求項８ないし１
４のいずれかに記載の半導体記憶装置の製造方法。
【請求項１６】前記第３の膜の膜厚が１００ｎｍ以上
５００ｎｍ以下であることを特徴とする請求項８ないし
１５のいずれかに記載の半導体記憶装置の製造方法。
【請求項１７】前記第６の工程を行う前に第１の膜を
除去する工程を有することを特徴とする請求項８に記載
の半導体記憶装置の製造方法。