JPH09321132A - 半導体装置のトレンチ素子分離方法 - Google Patents
半導体装置のトレンチ素子分離方法Info
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- JPH09321132A JPH09321132A JP8287944A JP28794496A JPH09321132A JP H09321132 A JPH09321132 A JP H09321132A JP 8287944 A JP8287944 A JP 8287944A JP 28794496 A JP28794496 A JP 28794496A JP H09321132 A JPH09321132 A JP H09321132A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】
【課題】 ハンプ現象及び逆狭幅効果を防止し得る、半
導体装置のトレンチ素子分離方法を提供する。 【解決手段】 半導体基板上10にパッド層、マスク層及
びバッファー層を順番に形成する段階と、活性領域を限
定するバッファー層パターン、マスク層パターン及びパ
ッド層パターンを形成する段階と、バッファー層パター
ンを取り除く段階と、マスク層パターンをマスクとし半
導体基板10を所定の深さで蝕刻してトレンチ領域を形成
する段階と、トレンチ領域の内壁及びマスク層パターン
の表面に酸化膜を形成する段階と、トレンチ領域を埋立
てるための絶縁物質層を蒸着する段階と、絶縁物質層を
アニーリングして高密度化させる段階と、マスク層パタ
ーンが露出されるまで絶縁物質層及び酸化膜をCMP 工程
を用いて平坦化する段階と、マスク層パターン及びパッ
ド層パターンを順番に取り除く段階とを含むことを特徴
とする。
導体装置のトレンチ素子分離方法を提供する。 【解決手段】 半導体基板上10にパッド層、マスク層及
びバッファー層を順番に形成する段階と、活性領域を限
定するバッファー層パターン、マスク層パターン及びパ
ッド層パターンを形成する段階と、バッファー層パター
ンを取り除く段階と、マスク層パターンをマスクとし半
導体基板10を所定の深さで蝕刻してトレンチ領域を形成
する段階と、トレンチ領域の内壁及びマスク層パターン
の表面に酸化膜を形成する段階と、トレンチ領域を埋立
てるための絶縁物質層を蒸着する段階と、絶縁物質層を
アニーリングして高密度化させる段階と、マスク層パタ
ーンが露出されるまで絶縁物質層及び酸化膜をCMP 工程
を用いて平坦化する段階と、マスク層パターン及びパッ
ド層パターンを順番に取り除く段階とを含むことを特徴
とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の素子分
離方法に係り、特にトレンチ領域埋立物質の高密度化工
程を改善した半導体装置のトレンチ素子分離方法に関す
る。
離方法に係り、特にトレンチ領域埋立物質の高密度化工
程を改善した半導体装置のトレンチ素子分離方法に関す
る。
【０００２】
【従来の技術】STI(Shallow Trench Isolation) 方法は
半導体素子の製造に通常的に用いられてきた選択的酸化
による素子分離方法(LOCOS:LOcal Oxidation of Silico
n)を改善するために提案された方法のうちの一つであっ
て、半導体基板の所定領域を蝕刻して浅いトレンチ領域
を形成し、ここに絶縁物質を埋立てて素子分離層を形成
する方法である。素子分離膜の形成工程において、LOCO
S は熱酸化工程を用いるのに対し、STI 方法は熱酸化工
程を用いないので熱酸化工程から招かれる問題点、例え
ば素子分離領域と活性領域の境界部分で発生するバーズ
ビーク現象を防止することができる。
半導体素子の製造に通常的に用いられてきた選択的酸化
による素子分離方法(LOCOS:LOcal Oxidation of Silico
n)を改善するために提案された方法のうちの一つであっ
て、半導体基板の所定領域を蝕刻して浅いトレンチ領域
を形成し、ここに絶縁物質を埋立てて素子分離層を形成
する方法である。素子分離膜の形成工程において、LOCO
S は熱酸化工程を用いるのに対し、STI 方法は熱酸化工
程を用いないので熱酸化工程から招かれる問題点、例え
ば素子分離領域と活性領域の境界部分で発生するバーズ
ビーク現象を防止することができる。
【０００３】従来の技術によりSTI を具現するにおい
て、トレンチ領域を埋立てる絶縁物質の蝕刻率を減少さ
せるための高密度化工程はトレンチ領域のプロファイル
を決定する際に重要な要素として作用する。図１はトレ
ンチ領域を埋立てる絶縁物質に対して高密度化工程を省
いた従来のトレンチ素子分離方法の問題点を説明するた
めの断面図である。
て、トレンチ領域を埋立てる絶縁物質の蝕刻率を減少さ
せるための高密度化工程はトレンチ領域のプロファイル
を決定する際に重要な要素として作用する。図１はトレ
ンチ領域を埋立てる絶縁物質に対して高密度化工程を省
いた従来のトレンチ素子分離方法の問題点を説明するた
めの断面図である。
【０００４】図１において、参照符号100 は半導体の基
板を、200 は前記半導体基板100 の所定領域が蝕刻され
形成されたトレンチ領域に埋込まれた埋没酸化膜を示
す。かつ、参照符号A 及びB はそれぞれ前記埋没酸化膜
200 が湿式蝕刻される前, 後の表面プロファイルを示し
ている。前述したように、トレンチ領域に埋め込まれた
埋没酸化膜200 の高密度化工程を省くと埋没酸化膜の蝕
刻率が高まる。従って、一般にトレンチ領域を形成する
ために半導体基板の所定領域を選択的に蝕刻する時蝕刻
マスクとして用いられるパッド酸化膜とマスク層を後続
工程で湿式蝕刻工程にて取り除く場合、埋没酸化膜200
が過度に蝕刻されてトレンチ領域の側壁上部が露出され
る( 図１の'C')。従って、後続の工程でMOS トランジス
タのゲート絶縁膜及びゲート電極が前記露出されたトレ
ンチ領域の側壁、即ち活性領域の側面を覆うように形成
される場合には、ゲートの電圧によるゲート電界がチャ
ンネル領域の中間部よりエッジ部で更に大きく形成され
る。従って、ゲート電極にスレショルド電圧より低い電
圧が与えられても前記活性領域の側面に寄生チャンネル
が形成され、トランジスタが２回ターンオンされるパン
プ現象が発生し、かつチャンネル領域の幅が減少するこ
とによりトランジスタのスレショルド電圧が下がる逆狭
幅効果が発生する。
板を、200 は前記半導体基板100 の所定領域が蝕刻され
形成されたトレンチ領域に埋込まれた埋没酸化膜を示
す。かつ、参照符号A 及びB はそれぞれ前記埋没酸化膜
200 が湿式蝕刻される前, 後の表面プロファイルを示し
ている。前述したように、トレンチ領域に埋め込まれた
埋没酸化膜200 の高密度化工程を省くと埋没酸化膜の蝕
刻率が高まる。従って、一般にトレンチ領域を形成する
ために半導体基板の所定領域を選択的に蝕刻する時蝕刻
マスクとして用いられるパッド酸化膜とマスク層を後続
工程で湿式蝕刻工程にて取り除く場合、埋没酸化膜200
が過度に蝕刻されてトレンチ領域の側壁上部が露出され
る( 図１の'C')。従って、後続の工程でMOS トランジス
タのゲート絶縁膜及びゲート電極が前記露出されたトレ
ンチ領域の側壁、即ち活性領域の側面を覆うように形成
される場合には、ゲートの電圧によるゲート電界がチャ
ンネル領域の中間部よりエッジ部で更に大きく形成され
る。従って、ゲート電極にスレショルド電圧より低い電
圧が与えられても前記活性領域の側面に寄生チャンネル
が形成され、トランジスタが２回ターンオンされるパン
プ現象が発生し、かつチャンネル領域の幅が減少するこ
とによりトランジスタのスレショルド電圧が下がる逆狭
幅効果が発生する。
【０００５】従って、高集積半導体装置で素子分離のた
めにSTI(Shallow Trench Isolation) 方法を用いる場合
には、トレンチ領域のエッジ部分がどんなプロファイル
を有しているかによりMOS トランジスタの電気的特性が
左右される。トレンチ領域を埋込む埋立物質、即ち埋没
酸化膜の高密度化条件により埋没酸化膜の蝕刻程度が変
化し、これによりトレンチ領域が変わりMOS トランジス
タの電気的特性が敏感に変化する。よって、STI 方法を
用いた素子分離工程で埋没酸化膜を高密度化させるため
の工程条件を最適化する必要がある。
めにSTI(Shallow Trench Isolation) 方法を用いる場合
には、トレンチ領域のエッジ部分がどんなプロファイル
を有しているかによりMOS トランジスタの電気的特性が
左右される。トレンチ領域を埋込む埋立物質、即ち埋没
酸化膜の高密度化条件により埋没酸化膜の蝕刻程度が変
化し、これによりトレンチ領域が変わりMOS トランジス
タの電気的特性が敏感に変化する。よって、STI 方法を
用いた素子分離工程で埋没酸化膜を高密度化させるため
の工程条件を最適化する必要がある。
【０００６】埋没酸化膜の湿式蝕刻率を減少させるため
の方法として、埋没酸化膜を1,000℃でアニーリングす
る方法が提案されたことがある(Asanga H. Perea外, IE
DM Tech, Digest, p679,1995) 。ところが、前記方法に
よっても埋没酸化膜の高密度化工程を省いた場合と同様
にトレンチ領域の側壁上部が露出されることを防止する
ことはできない。
の方法として、埋没酸化膜を1,000℃でアニーリングす
る方法が提案されたことがある(Asanga H. Perea外, IE
DM Tech, Digest, p679,1995) 。ところが、前記方法に
よっても埋没酸化膜の高密度化工程を省いた場合と同様
にトレンチ領域の側壁上部が露出されることを防止する
ことはできない。
【０００７】
【発明が解決しようとする課題】本発明は前述した従来
の問題点を解決するために案出されたものであり、簡単
な工程の改善を通じてハンプ現象及び逆狭幅効果を防止
し得る半導体装置のトレンチ素子分離方法を提供するこ
とを目的とする。
の問題点を解決するために案出されたものであり、簡単
な工程の改善を通じてハンプ現象及び逆狭幅効果を防止
し得る半導体装置のトレンチ素子分離方法を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に本発明は、半導体基板上にパッド層、マスク層及びバ
ッファー層を順番に形成する段階と、前記バッファー
層、マスク層及びパッド層をパタニングして活性領域を
限定するバッファー層パターン、マスク層パターン及び
パッド層パターンを形成する段階と、前記バッファー層
パターンを取り除く段階と、前記マスク層パターンをマ
スクとし前記半導体基板を所定の深さで蝕刻してトレン
チ領域を形成する段階と、前記トレンチ領域の内壁及び
前記マスク層パターンの表面に酸化膜を形成する段階
と、前記トレンチ領域を埋立てるための絶縁物質層を蒸
着する段階と、前記絶縁物質層を1,000 〜1,400 ℃の温
度で30分〜8 時間程度アニーリングして高密度化させる
段階と、前記マスク層パターンが露出されるまで前記絶
縁物質層及び酸化膜をCMP(Chemical Mechanical Polish
ing)工程を用いて平坦化する段階と、前記マスク層パタ
ーン及びパッド層パターンを順番に取り除く段階とを含
むことを特徴とする。
に本発明は、半導体基板上にパッド層、マスク層及びバ
ッファー層を順番に形成する段階と、前記バッファー
層、マスク層及びパッド層をパタニングして活性領域を
限定するバッファー層パターン、マスク層パターン及び
パッド層パターンを形成する段階と、前記バッファー層
パターンを取り除く段階と、前記マスク層パターンをマ
スクとし前記半導体基板を所定の深さで蝕刻してトレン
チ領域を形成する段階と、前記トレンチ領域の内壁及び
前記マスク層パターンの表面に酸化膜を形成する段階
と、前記トレンチ領域を埋立てるための絶縁物質層を蒸
着する段階と、前記絶縁物質層を1,000 〜1,400 ℃の温
度で30分〜8 時間程度アニーリングして高密度化させる
段階と、前記マスク層パターンが露出されるまで前記絶
縁物質層及び酸化膜をCMP(Chemical Mechanical Polish
ing)工程を用いて平坦化する段階と、前記マスク層パタ
ーン及びパッド層パターンを順番に取り除く段階とを含
むことを特徴とする。
【０００９】望ましくは、前記絶縁物質層をCVD(Chemic
al Vapor Deposition)酸化膜で形成する。かつ、前記絶
縁物質層をアニーリングする段階は不活性ガス雰囲気下
で行うことが望ましい。本発明によると、トレンチ領域
埋立物質の高密度化の効率が向上されてハンプ現象及び
逆狭幅効果を防止することができる。
al Vapor Deposition)酸化膜で形成する。かつ、前記絶
縁物質層をアニーリングする段階は不活性ガス雰囲気下
で行うことが望ましい。本発明によると、トレンチ領域
埋立物質の高密度化の効率が向上されてハンプ現象及び
逆狭幅効果を防止することができる。
【００１０】
【発明の実施の形態】以下、本発明の実施例を添付した
図面に基づき更に詳細に説明する。図２ないし図８を参
照して本発明の望ましい実施例による半導体装置のトレ
ンチ素子分離方法を工程の順序通り説明する。図２を参
照すると、半導体基板10、例えばシリコン基板上にパッ
ド層12と、マスク層14と、バッファー層16とを順番に形
成する。前記パッド層12は前記半導体基板10に対してス
トレスバッファー及び保護の役割を果たすように約200
Åの厚さで形成された熱酸化膜からなり、前記マスク層
14は前記半導体基板10で活性領域と素子分離領域を限定
するために前記パッド層12に連続して形成される窒化膜
からなり、前記バッファー層16は後続の蝕刻工程で前記
マスク層14が蝕刻されることを防止するバッファーの役
割を果たすものであってマスク層14に連続して形成され
る酸化膜からなる。
図面に基づき更に詳細に説明する。図２ないし図８を参
照して本発明の望ましい実施例による半導体装置のトレ
ンチ素子分離方法を工程の順序通り説明する。図２を参
照すると、半導体基板10、例えばシリコン基板上にパッ
ド層12と、マスク層14と、バッファー層16とを順番に形
成する。前記パッド層12は前記半導体基板10に対してス
トレスバッファー及び保護の役割を果たすように約200
Åの厚さで形成された熱酸化膜からなり、前記マスク層
14は前記半導体基板10で活性領域と素子分離領域を限定
するために前記パッド層12に連続して形成される窒化膜
からなり、前記バッファー層16は後続の蝕刻工程で前記
マスク層14が蝕刻されることを防止するバッファーの役
割を果たすものであってマスク層14に連続して形成され
る酸化膜からなる。
【００１１】図３を参照すると、フォトレジストパター
ン（図示せず）を用いて素子の活性領域を限定した後、
前記バッファー層16、マスク層14及びパッド層12を順番
に異方性蝕刻しバッファー層パターン（図示せず）、マ
スク層パターン14A 及びパッド層パターン12A を形成す
ることにより半導体基板10の素子分離領域18を露出させ
る。次に、前記フォトレジストパターン及びバッファー
層パターンを取り除く。
ン（図示せず）を用いて素子の活性領域を限定した後、
前記バッファー層16、マスク層14及びパッド層12を順番
に異方性蝕刻しバッファー層パターン（図示せず）、マ
スク層パターン14A 及びパッド層パターン12A を形成す
ることにより半導体基板10の素子分離領域18を露出させ
る。次に、前記フォトレジストパターン及びバッファー
層パターンを取り除く。
【００１２】図４を参照すると、前記マスク層パターン
14A をマスクとし前記半導体基板10を所定の深さで異方
性蝕刻してトレンチ領域20を形成する。図５を参照する
と、前記トレンチ領域20の内壁及び前記マスク層パター
ン14Aの表面に薄い酸化膜22を成長させる。図６を参照
すると、前記薄い酸化膜22の形成された結果物の前面に
前記トレンチ領域20が十分に埋立てられ得る程度の厚さ
で絶縁物質層24を蒸着する。前記絶縁物質層24は段差塗
布性に優れたCVD 酸化膜から形成することが望ましい。
14A をマスクとし前記半導体基板10を所定の深さで異方
性蝕刻してトレンチ領域20を形成する。図５を参照する
と、前記トレンチ領域20の内壁及び前記マスク層パター
ン14Aの表面に薄い酸化膜22を成長させる。図６を参照
すると、前記薄い酸化膜22の形成された結果物の前面に
前記トレンチ領域20が十分に埋立てられ得る程度の厚さ
で絶縁物質層24を蒸着する。前記絶縁物質層24は段差塗
布性に優れたCVD 酸化膜から形成することが望ましい。
【００１３】その後、前記絶縁物質層24を高密度化する
ために前記絶縁物質層24を1,000 〜1,400 ℃の温度で30
分〜8 時間だけアニーリングする。前記絶縁物質層24の
アニーリングは不活性ガス、例えばN2又はArガスの雰囲
気で行われることが望ましい。図７を参照すると、前記
絶縁物質層24及び薄い酸化膜22に対してCMP 工程を適用
し前記マスク層パターン14A が露出されるまで平坦化す
ることにより、埋没酸化膜24A と薄い酸化膜22A を残
す。必要に応じて前記平坦化のためにエッチバック工程
を適用することもできる。
ために前記絶縁物質層24を1,000 〜1,400 ℃の温度で30
分〜8 時間だけアニーリングする。前記絶縁物質層24の
アニーリングは不活性ガス、例えばN2又はArガスの雰囲
気で行われることが望ましい。図７を参照すると、前記
絶縁物質層24及び薄い酸化膜22に対してCMP 工程を適用
し前記マスク層パターン14A が露出されるまで平坦化す
ることにより、埋没酸化膜24A と薄い酸化膜22A を残
す。必要に応じて前記平坦化のためにエッチバック工程
を適用することもできる。
【００１４】図８を参照すると、前記マスク層パターン
14A 及びパッド層パターン12A を湿式蝕刻により順番に
取り除く。前記マスク層パターン14A 及びパッド層パタ
ーン12A を取り除くための湿式蝕刻工程以後にも前記埋
没酸化膜24A が前記湿式蝕刻により損なわれないことが
分かる。図９は本発明による素子分離方法の効果を評価
するための一方法であって、トレンチ領域埋立物質とし
て用いられた絶縁物質を高密度化するために前記絶縁物
質層をH2O 雰囲気下の850 ℃の温度で30分だけアニーリ
ングした場合(S1)と、前記絶縁物質層をN2雰囲気下の1,
000 ℃の温度で１時間だけアニーリングした場合(S2)
と、前記絶縁物質層をN2雰囲気下の1,150 ℃の温度で１
時間だけアニーリングした場合(S3)に、それぞれBOE(Bu
ffered Oxide Etchant) を用いて蝕刻した結果を蝕刻時
間による絶縁物質層（ここでは酸化膜）の厚さ変化とし
て示したグラフである。
14A 及びパッド層パターン12A を湿式蝕刻により順番に
取り除く。前記マスク層パターン14A 及びパッド層パタ
ーン12A を取り除くための湿式蝕刻工程以後にも前記埋
没酸化膜24A が前記湿式蝕刻により損なわれないことが
分かる。図９は本発明による素子分離方法の効果を評価
するための一方法であって、トレンチ領域埋立物質とし
て用いられた絶縁物質を高密度化するために前記絶縁物
質層をH2O 雰囲気下の850 ℃の温度で30分だけアニーリ
ングした場合(S1)と、前記絶縁物質層をN2雰囲気下の1,
000 ℃の温度で１時間だけアニーリングした場合(S2)
と、前記絶縁物質層をN2雰囲気下の1,150 ℃の温度で１
時間だけアニーリングした場合(S3)に、それぞれBOE(Bu
ffered Oxide Etchant) を用いて蝕刻した結果を蝕刻時
間による絶縁物質層（ここでは酸化膜）の厚さ変化とし
て示したグラフである。
【００１５】図９から分かるように、1,150 ℃の温度で
１時間だけアニーリングした場合(S3)（蝕刻率=1400 Å
/min）の蝕刻率は1,000 ℃の温度で１時間だけアニーリ
ングした場合(S2)（蝕刻率=1800 Å/min）より400 Å/m
in程度小さく、かつ、湿式酸化により高密度化した場合
(S1)（蝕刻率=1550 Å/min）よりも約150 Å/min程度小
さい。
１時間だけアニーリングした場合(S3)（蝕刻率=1400 Å
/min）の蝕刻率は1,000 ℃の温度で１時間だけアニーリ
ングした場合(S2)（蝕刻率=1800 Å/min）より400 Å/m
in程度小さく、かつ、湿式酸化により高密度化した場合
(S1)（蝕刻率=1550 Å/min）よりも約150 Å/min程度小
さい。
【００１６】図10はトレンチ領域埋立物質として用いら
れた絶縁物質を高密度化するために前記絶縁物質層をH2
O 雰囲気下の850 ℃の温度で30分だけアニーリングした
場合(P1)と、前記絶縁物質をN2雰囲気下の1,000 ℃の温
度で１時間だけアニーリングした場合(P2)と、前記絶縁
物質をN2雰囲気下の1,150 ℃の温度で１時間だけアニー
リングした場合(P3)に対して、トランジスタのドレイン
電流(Id)対ゲート電圧(Vg)の特性を示したグラフであ
る。
れた絶縁物質を高密度化するために前記絶縁物質層をH2
O 雰囲気下の850 ℃の温度で30分だけアニーリングした
場合(P1)と、前記絶縁物質をN2雰囲気下の1,000 ℃の温
度で１時間だけアニーリングした場合(P2)と、前記絶縁
物質をN2雰囲気下の1,150 ℃の温度で１時間だけアニー
リングした場合(P3)に対して、トランジスタのドレイン
電流(Id)対ゲート電圧(Vg)の特性を示したグラフであ
る。
【００１７】図10から分かるように、絶縁物質をN2雰囲
気下の1,150 ℃の温度で１時間だけアニーリングした場
合(P3)には、N2雰囲気下の1,000 ℃の温度で１時間だけ
アニーリングした場合(P2)とは異なりハンプ現象が発生
しない。H2O 雰囲気下の850℃の温度で30分だけアニー
リングした場合(P1)にはハンプ現象は発生しないが、実
際にトランジスタに適用するとトレンチ領域の側壁に形
成した酸化膜の体積を膨張させて、シリコン基板の側壁
でのストレスが大きくなり欠陥が形成されるのでトラン
ジスタの製造に適用することができない。
気下の1,150 ℃の温度で１時間だけアニーリングした場
合(P3)には、N2雰囲気下の1,000 ℃の温度で１時間だけ
アニーリングした場合(P2)とは異なりハンプ現象が発生
しない。H2O 雰囲気下の850℃の温度で30分だけアニー
リングした場合(P1)にはハンプ現象は発生しないが、実
際にトランジスタに適用するとトレンチ領域の側壁に形
成した酸化膜の体積を膨張させて、シリコン基板の側壁
でのストレスが大きくなり欠陥が形成されるのでトラン
ジスタの製造に適用することができない。
【００１８】
【発明の効果】本発明によると、トレンチ領域埋立物質
の高密度化のためのアニーリング温度を従来技術より高
めることによりトレンチ領域埋立物質の高密度化効率が
向上する。従って、トレンチ領域埋立物質の湿式蝕刻に
対する蝕刻率が減少して半導体装置のハンプ現象及び逆
狭幅効果を防止することができる。
の高密度化のためのアニーリング温度を従来技術より高
めることによりトレンチ領域埋立物質の高密度化効率が
向上する。従って、トレンチ領域埋立物質の湿式蝕刻に
対する蝕刻率が減少して半導体装置のハンプ現象及び逆
狭幅効果を防止することができる。
【００１９】本発明は前記実施例に限定されなく、多く
の変形が本発明の技術的思想内で当分野において通常の
知識を有する者により可能であることは明白である。
の変形が本発明の技術的思想内で当分野において通常の
知識を有する者により可能であることは明白である。
【図１】従来のトレンチ素子分離方法で現れる問題点を
説明するための断面図である。
説明するための断面図である。
【図２】本発明の望ましい実施例による半導体装置のト
レンチ素子分離方法を説明するための断面図である。
レンチ素子分離方法を説明するための断面図である。
【図３】本発明の望ましい実施例による半導体装置のト
レンチ素子分離方法を説明するための断面図である。
レンチ素子分離方法を説明するための断面図である。
【図４】本発明の望ましい実施例による半導体装置のト
レンチ素子分離方法を説明するための断面図である。
レンチ素子分離方法を説明するための断面図である。
【図５】本発明の望ましい実施例による半導体装置のト
レンチ素子分離方法を説明するための断面図である。
レンチ素子分離方法を説明するための断面図である。
【図６】本発明の望ましい実施例による半導体装置のト
レンチ素子分離方法を説明するための断面図である。
レンチ素子分離方法を説明するための断面図である。
【図７】本発明の望ましい実施例による半導体装置のト
レンチ素子分離方法を説明するための断面図である。
レンチ素子分離方法を説明するための断面図である。
【図８】本発明の望ましい実施例による半導体装置のト
レンチ素子分離方法を説明するための断面図である。
レンチ素子分離方法を説明するための断面図である。
【図９】トレンチ領域の埋立物質を幾つかの条件に応じ
て高密度化した場合に対して各蝕刻率を示したグラフで
ある。
て高密度化した場合に対して各蝕刻率を示したグラフで
ある。
【図１０】トレンチ領域の埋立物質を幾つかの条件に応
じて高密度化した場合に対して各トランジスタのId - V
g 特性を示したグラフである。
じて高密度化した場合に対して各トランジスタのId - V
g 特性を示したグラフである。
10 半導体基板 12 パッド層 12A パッド層パターン 14 マスク層 14A マスク層パターン 16 バッファー層 18 素子分離領域 20 トレンチ領域 22 薄い酸化膜 22A 薄い酸化膜 24 絶縁物質層 24A 埋没酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 漢信 大韓民国京畿道儀旺市五全洞849番地冬柏 タウン華城アパート105棟901号
Claims (3)
- 【請求項１】 (a)半導体基板上にパッド層、マスク層及
びバッファー層を順番に形成する段階と、 (b) 前記バッファー層、マスク層及びパッド層をパタニ
ングして活性領域を限定するバッファー層パターン、マ
スク層パターン及びパッド層パターンを形成する段階
と、 (c) 前記バッファー層パターンを取り除く段階と、 (d) 前記マスク層パターンをマスクとし前記半導体基板
を所定の深さで蝕刻してトレンチ領域を形成する段階
と、 (e) 前記トレンチ領域の内壁及び前記マスク層パターン
の表面に酸化膜を形成する段階と、 (f) 前記トレンチ領域を埋立てるための絶縁物質層を蒸
着する段階と、 (g) 前記絶縁物質層を1,000 〜1,400 ℃の温度で30分〜
8 時間だけアニーリングして高密度化させる段階と、 (h) 前記マスク層パターンが露出されるまで前記絶縁物
質層及び酸化膜をCMP工程にて平坦化する段階と、 (i) 前記マスク層パターン及びパッド層パターンを順番
に取り除く段階とを含むことを特徴とする半導体装置の
トレンチ素子分離方法。 - 【請求項２】 前記絶縁物質層はCVD 酸化膜で形成する
ことを特徴とする請求項１に記載の半導体装置のトレン
チ素子分離方法。 - 【請求項３】 前記絶縁物質層をアニーリングする段階
は不活性ガス雰囲気で行うことを特徴とする請求項１に
記載の半導体装置のトレンチ素子分離方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960017207A KR0183860B1 (ko) | 1996-05-21 | 1996-05-21 | 반도체 장치의 트렌치 소자 분리 방법 |
| KR1996P17207 | 1996-05-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321132A true JPH09321132A (ja) | 1997-12-12 |
Family
ID=19459339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8287944A Pending JPH09321132A (ja) | 1996-05-21 | 1996-10-30 | 半導体装置のトレンチ素子分離方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5858858A (ja) |
| JP (1) | JPH09321132A (ja) |
| KR (1) | KR0183860B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468712B1 (ko) * | 1998-06-19 | 2005-04-06 | 삼성전자주식회사 | 열산화 공정을 포함하지 않는 반도체장치의 트렌치 소자분리방법 |
| US7132331B2 (en) | 2003-12-19 | 2006-11-07 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices having self-aligned gate conductive layers and methods of fabricating such devices |
| US7413987B2 (en) | 2002-10-02 | 2008-08-19 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device |
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|---|---|---|---|---|
| US5818438A (en) * | 1995-04-25 | 1998-10-06 | Bellsouth Corporation | System and method for providing television services |
| KR19980015598A (ko) * | 1996-08-23 | 1998-05-25 | 김주용 | 반도체 소자의 소자분리막 형성방법 |
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| US6090683A (en) | 1997-06-16 | 2000-07-18 | Micron Technology, Inc. | Method of etching thermally grown oxide substantially selectively relative to deposited oxide |
| US5976947A (en) * | 1997-08-18 | 1999-11-02 | Micron Technology, Inc. | Method for forming dielectric within a recess |
| US6001706A (en) * | 1997-12-08 | 1999-12-14 | Chartered Semiconductor Manufacturing, Ltd. | Method for making improved shallow trench isolation for semiconductor integrated circuits |
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| JPH11274287A (ja) | 1998-03-24 | 1999-10-08 | Sharp Corp | 素子分離領域の形成方法 |
| JPH11274286A (ja) * | 1998-03-24 | 1999-10-08 | Sharp Corp | 素子分離領域の形成方法 |
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| KR100338771B1 (ko) * | 1999-11-12 | 2002-05-30 | 윤종용 | 수소 어닐링 단계를 포함하는 공정이 간단한 트렌치소자분리방법 |
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| US5492858A (en) * | 1994-04-20 | 1996-02-20 | Digital Equipment Corporation | Shallow trench isolation process for high aspect ratio trenches |
| US5445989A (en) * | 1994-08-23 | 1995-08-29 | United Microelectronics Corp. | Method of forming device isolation regions |
-
1996
- 1996-05-21 KR KR1019960017207A patent/KR0183860B1/ko not_active IP Right Cessation
- 1996-10-11 US US08/729,453 patent/US5858858A/en not_active Expired - Lifetime
- 1996-10-30 JP JP8287944A patent/JPH09321132A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| KR970077488A (ko) | 1997-12-12 |
| US5858858A (en) | 1999-01-12 |
| KR0183860B1 (ko) | 1999-04-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031224 |