JPH09320985A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に半導体装置の高耐熱サリサイド
プロセスに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a high heat resistant salicide process for a semiconductor device.
【０００２】[0002]
【従来の技術】従来、Ｔｉ系サリサイド形成プロセスで
は、素子分離領域、ゲート酸化膜およびポリシリコンゲ
ートを形成した後に、ポリシリコンゲートの側壁にサイ
ドウォール絶縁膜を形成し、拡散層のＳｉおよびポリシ
リコンゲートのＳｉのみが表面に出ている状態におい
て、拡散層のＳｉとポリシリコン電極の表面付近をアモ
ルファス化するためにＡｓ注入を行う。2. Description of the Related Art Conventionally, in a Ti-based salicide formation process, after forming an element isolation region, a gate oxide film and a polysilicon gate, a sidewall insulating film is formed on the side wall of the polysilicon gate to form Si and poly in the diffusion layer. In a state where only Si of the silicon gate is exposed on the surface, As implantation is performed to amorphize Si of the diffusion layer and the vicinity of the surface of the polysilicon electrode.
【０００３】その後、純Ｔｉを３００℃以上の高温でス
パッタ成膜し、ランプアニールで熱処理することによっ
て、拡散層上およびポリシリコンゲート上のみにＴｉシ
リサイド（以下、ＴｉＳｉ2 と記述する）を形成してい
た。そして、サイドウォール絶縁膜上および素子分離領
域のシリコン酸化膜上のシリサイド化されていない部分
をウェットエッチングによって選択的に除去していた。
さらに、ＴｉＳｉ2 を低抵抗にして、かつ安定した結晶
構造のＣ54にするために、再度ランプアニールを行って
半導体装置を形成していた。Thereafter, pure Ti is sputter-deposited at a high temperature of 300 ° C. or higher and heat-treated by lamp annealing to form Ti silicide (hereinafter referred to as TiSi 2 ) only on the diffusion layer and the polysilicon gate. Was. Then, the non-silicided portions on the sidewall insulating film and the silicon oxide film in the element isolation region are selectively removed by wet etching.
Further, in order to reduce the resistance of TiSi 2 to C 54 having a stable crystal structure, lamp annealing was performed again to form a semiconductor device.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来のプロセ
スにおいては、デバイスの微細化に伴って拡散層の接合
が浅くなり、拡散層上のＴｉＳｉ2 を５０ｎｍ以下にし
なければならない。また、横方向の寸法の縮小によって
拡散層幅が狭まるとともにゲート幅も狭まると、ＴｉＳ
ｉ2 はＳｉ上において膜としてよりも凝集する方が表面
エネルギーを小さくすることができるので、拡散層上や
ゲート上で凝集する。これによって、ＴｉＳｉ2 の部分
とＳｉの部分がまだらになって、抵抗値の上昇および抵
抗ばらつきの増加を引き起こす。さらに、薄膜シリサイ
ドは耐熱性が低く温度の上昇によって凝集しやすいの
で、その後のプロセスにおいて７５０℃以上で熱処理を
行うと凝集を起こし、特に細線では抵抗値が大幅に上昇
するとともに抵抗ばらつきが増加する。In the above-mentioned conventional process, the junction of the diffusion layer becomes shallower with the miniaturization of the device, and the TiSi 2 on the diffusion layer must be 50 nm or less. In addition, if the width of the diffusion layer is narrowed and the gate width is narrowed due to the reduction in the lateral dimension, TiS
The surface energy of i 2 can be made smaller on the Si layer than on the Si layer, so that the i 2 aggregates on the diffusion layer and the gate. As a result, the TiSi 2 portion and the Si portion become mottled, causing an increase in resistance value and an increase in resistance variation. Further, since the thin film silicide has low heat resistance and tends to aggregate due to temperature rise, agglomeration occurs when a heat treatment is performed at 750 ° C. or higher in the subsequent process, and particularly in a thin wire, the resistance value greatly increases and the resistance variation increases. .
【０００５】現状のＣＭＯＳプロセスでは、ＴｉＳｉ2
を形成した後に７５０℃以上のプロセスを行うことが必
要な場合があり、また、他のデバイスにシリサイドプロ
セスを適用する場合にも、ＴｉＳｉ2 の耐熱性が７５０
℃未満と低いので、ＴｉＳｉ 2 の適用範囲が大幅に狭め
られている。In the current CMOS process, TiSiTwo
It is necessary to perform a process at 750 ° C or higher after forming
It may be necessary, and the silicide pro
Process, TiSiTwo Has a heat resistance of 750
Since it is as low as less than ℃, TiSi Two The application range of is significantly narrowed
Have been.
【０００６】このような点に鑑み本発明は、耐熱性の高
いＴｉ合金シリサイドを安定して形成することが可能な
半導体装置の製造方法を提供することを目的とする。In view of the above points, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of stably forming a Ti alloy silicide having high heat resistance.
【０００７】[0007]
【課題を解決するための手段】本発明の半導体装置は、
シリコンおよびポリシリコンのうちの少なくとも一方の
表面に、ＴｉＳｉ2 よりも耐熱性の高いＴｉＭｏ、Ｔｉ
Ｃ、ＴｉＴａ、ＴｉＶまたはＴｉＺｒのＴｉ合金シリサ
イドを有する。According to the present invention, there is provided a semiconductor device comprising:
TiMo, Ti, which has a higher heat resistance than TiSi 2 , on at least one surface of silicon and polysilicon
It has a Ti alloy silicide of C, TiTa, TiV or TiZr.
【０００８】このとき、これらのＴｉ合金におけるＴｉ
中の不純物原子濃度を、それぞれ０．１≦Ｍｏ濃度≦１
０、０．１≦Ｃ濃度≦２、０．１≦Ｔａ濃度≦５、０．
１≦Ｖ濃度≦３または０．０５≦Ｚｒ濃度≦１０とする
ことによって、耐熱性の高いＴｉ合金シリサイドを安定
して形成することができる。At this time, Ti in these Ti alloys
The impurity atom concentration in each is 0.1 ≦ Mo concentration ≦ 1
0, 0.1 ≦ C concentration ≦ 2, 0.1 ≦ Ta concentration ≦ 5, 0.
By setting 1 ≦ V concentration ≦ 3 or 0.05 ≦ Zr concentration ≦ 10, a Ti alloy silicide having high heat resistance can be stably formed.
【０００９】また、本発明の半導体装置の製造方法は、
酸化膜、シリコンおよびポリシリコンの表面の全体にＴ
ｉ合金を形成して、シリコン上およびポリシリコン上の
みにシリサイド反応を起こす半導体装置であって、ラン
プアニールによってシリコン上およびポリシリコン上の
Ｔｉ合金にシリサイド反応を起こしてＴｉ合金シリサイ
ドを形成し、その後に酸化膜上のシリサイド化されてい
ない部分をウェットエッチングによって除去する方法を
用いる。このようにして、Ｔｉ合金シリサイド層をシリ
コン上およびポリシリコン上のみに残すことができる。Further, a method for manufacturing a semiconductor device according to the present invention
T on the entire surface of the oxide film, silicon and polysilicon
A semiconductor device in which an i alloy is formed to cause a silicidation reaction only on silicon and polysilicon, and a Ti alloy on silicon and polysilicon is caused to undergo a silicidation reaction by lamp annealing to form a Ti alloy silicide, After that, a method of removing the non-silicided portion on the oxide film by wet etching is used. In this way, the Ti alloy silicide layer can be left only on silicon and on polysilicon.
【００１０】また、Ｔｉ合金を成膜する際には、第１の
ガスおよび第２のガスを導入して化学気相法で成長する
方法がある。Further, when forming a Ti alloy film, there is a method of introducing a first gas and a second gas to grow the Ti alloy by a chemical vapor deposition method.
【００１１】さらに、化学気相法で不純物を成長する際
には、第１のガスを導入して化学気相法でＴｉ薄膜を成
膜した後に、第２のガスを導入して化学気相法でＴｉ合
金を成膜することによって、シリコン上およびポリシリ
コン上の自然酸化膜をＴｉ薄膜によって還元し、Ｔｉ合
金のシリサイド反応を助長する方法がある。Further, when growing the impurities by the chemical vapor deposition method, a first gas is introduced to form a Ti thin film by the chemical vapor deposition method, and then a second gas is introduced to perform the chemical vapor deposition. There is a method of forming a Ti alloy by a method to reduce a natural oxide film on silicon and polysilicon by a Ti thin film to promote a silicide reaction of the Ti alloy.
【００１２】[0012]
【発明の実施の形態】ＴｉＳｉ2 は、シリサイドの中で
は比抵抗がもっとも低い。しかし、上述のようにＴｉＳ
ｉ2 は耐熱性が低い。したがって、なるべく抵抗値を上
昇させることなく耐熱性を向上させるためには、Ｔｉを
ベースとしたＴｉと高融点金属との合金を純Ｔｉの代わ
りに用いれば、抵抗値を抑えて耐熱性も向上させること
ができる。BEST MODE FOR CARRYING OUT THE INVENTION TiSi 2 has the lowest specific resistance among silicides. However, as mentioned above, TiS
i 2 has low heat resistance. Therefore, in order to improve the heat resistance without increasing the resistance value as much as possible, if an alloy of Ti based on Ti and a refractory metal is used instead of pure Ti, the resistance value is suppressed and the heat resistance is also improved. Can be made.
【００１３】Ｔｉに加える高融点金属としてのＭｏ、
Ｃ、Ｔａ、ＶおよびＺｒは、材料の融点が、それぞれ約
２６００℃、３０００℃以上、３０００℃以上、約１９
００℃および約１８５２℃である。これらの温度は、純
Ｔｉの融点（１６６８℃）またはＴｉＳｉ2 の融点（１
５４０℃）に比べて充分高い。Mo as a refractory metal added to Ti,
C, Ta, V and Zr have melting points of materials of about 2600 ° C., 3000 ° C. or higher, 3000 ° C. or higher and about 19 respectively.
00 ° C and about 1852 ° C. These temperatures are the melting points of pure Ti (1668 ° C.) or TiSi 2 (1
540 ° C), which is sufficiently high.
【００１４】Ｔｉを合金化して融点が上昇することによ
って、文献「Ｓｉ［００１］上のエピタキシャルＣｏＳ
ｉ2 の抵抗と構造安定性」（Journal Applied Physics,
Vol.72, p.1864 (1992)）で示されるように、シリサイ
ドの熱による拡散で、ＴｉＳｉ2 が粒界からくびれて凝
集にいたる過程で、ＴｉやＴｉＳｉ2 よりも融点の高い
上述の高融点不純物が粒界におけるＴｉやＳｉの拡散を
抑制するので、耐熱性効果なる作用が出てくる。By alloying Ti to raise the melting point, epitaxial CoS on the document “Si [001] is obtained.
i 2 Resistance and Structural Stability ”(Journal Applied Physics,
Vol.72, p.1864 (1992)), the diffusion of silicide due to heat causes TiSi 2 to condense from the grain boundaries by constriction, leading to higher melting points than Ti and TiSi 2 mentioned above. Since the melting point impurities suppress the diffusion of Ti and Si at the grain boundaries, a heat resistance effect is exerted.
【００１５】これらの高融点不純物の上述した濃度にお
いては、Ｔｉ合金は固溶しているので抵抗値の上昇は激
しくなく、かつＴｉＳｉ2 と不純物のシリサイドとの２
相のシリサイド混合状態となることなく、Ｔｉx Ｘy Ｓ
ｉz （Ｘ＝Ｍｏ，Ｃ，Ｔａ，Ｖ，Ｚｒ）となり、安定し
た反応を示す。At the above-mentioned concentrations of these high-melting-point impurities, since the Ti alloy is in solid solution, the resistance value does not increase remarkably, and TiSi 2 and the silicide of the impurities are mixed.
Ti x X y S without a mixed phase silicide
i z (X = Mo, C, Ta, V, Zr), showing a stable reaction.
【００１６】ＴｉＭｏ、ＴｉＣ、ＴｉＴａ、ＴｉＶまた
はＴｉＺｒのＴｉ合金におけるＴｉ中の不純物原子濃度
を、それぞれ０．１≦Ｍｏ濃度≦１０、０．１≦Ｃ濃度
≦２、０．１≦Ｔａ濃度≦５、０．１≦Ｖ濃度≦３また
は０．０５≦Ｚｒ濃度≦１０とすることによって、耐熱
性の高いＴｉ合金シリサイドを安定して形成することが
できる。その理由は、それぞれの濃度が上述の最小値よ
りも小さければ、Ｔｉの融点とＴｉ合金の融点とに差が
なくなってしまい、耐熱性が低くなるからである。ま
た、それぞれの濃度が上述の最大値よりも大きければ、
シリサイドの抵抗値が高くなるからである。The impurity atom concentrations in Ti in Ti alloys of TiMo, TiC, TiTa, TiV or TiZr are respectively 0.1 ≦ Mo concentration ≦ 10, 0.1 ≦ C concentration ≦ 2, 0.1 ≦ Ta concentration ≦ By setting 5, 0.1 ≦ V concentration ≦ 3 or 0.05 ≦ Zr concentration ≦ 10, a Ti alloy silicide having high heat resistance can be stably formed. The reason is that if the respective concentrations are smaller than the above-mentioned minimum value, there is no difference between the melting point of Ti and the melting point of the Ti alloy, and the heat resistance becomes low. Moreover, if each density is larger than the above-mentioned maximum value,
This is because the resistance value of silicide increases.
【００１７】[0017]
【実施例】本発明の実施例について図面を参照して説明
する。Embodiments of the present invention will be described with reference to the drawings.
【００１８】［第１の実施例］図１は、本発明の第１の
実施例における半導体装置の製造工程を示す断面図であ
り、耐熱性合金としてＴｉＴａを用いる例を示してい
る。[First Embodiment] FIG. 1 is a sectional view showing a manufacturing process of a semiconductor device according to a first embodiment of the present invention, showing an example in which TiTa is used as a heat resistant alloy.
【００１９】図１（ａ）に示すように、Ｓｉ基板１に素
子分離領域２を形成して、ゲート酸化膜４を成膜する。
ゲート酸化膜４上にポリシリコンゲート５を形成した
後、高温酸化膜成長によってポリシリコンゲート５の側
壁にサイドウォール酸化膜４１を形成する。拡散層３を
形成するとともにポリシリコンゲート５にもイオン注入
およびアニールを行い、ｎ型トランジスタまたはｐ型ト
ランジスタを形成する。その後、拡散層３およびポリシ
リコンゲート５がシリコンとして表面に出ている状態
で、拡散層３上およびポリシリコンゲート５上にＡｓを
イオン注入してアモルファス層３１を形成し、シリサイ
ド反応を活性にする。As shown in FIG. 1A, an element isolation region 2 is formed on a Si substrate 1 and a gate oxide film 4 is formed.
After forming the polysilicon gate 5 on the gate oxide film 4, a sidewall oxide film 41 is formed on the sidewall of the polysilicon gate 5 by high temperature oxide film growth. The diffusion layer 3 is formed, and ion implantation and annealing are also performed on the polysilicon gate 5 to form an n-type transistor or a p-type transistor. Then, with the diffusion layer 3 and the polysilicon gate 5 exposed on the surface as silicon, As is ion-implanted on the diffusion layer 3 and the polysilicon gate 5 to form an amorphous layer 31, and activate the silicidation reaction. To do.
【００２０】図１（ｂ）に示すように、基板温度を４５
０℃に設定して、Ｔｉ合金６を３００Åスパッタ成膜す
る。第１の実施例においては、Ｔｉ合金６としてＴｉＴ
ａ0. 5 を用いている。As shown in FIG. 1B, the substrate temperature is set to 45.
The Ti alloy 6 is sputter-deposited at 300 Å by setting it at 0 ° C. In the first embodiment, TiT is used as the Ti alloy 6.
It is used a 0. 5.
【００２１】図１（ｃ）に示すように、ランプアニール
によって窒素雰囲気中で６９０℃、３０秒間アニールを
行って、拡散層３上およびポリシリコンゲート５上のＴ
ｉ合金６ににシリサイド反応を起こして、Ｔｉ合金シリ
サイド６１であるＴｉＴａＳｉ2 を形成する。As shown in FIG. 1 (c), T annealing is performed on the diffusion layer 3 and the polysilicon gate 5 by lamp annealing in a nitrogen atmosphere at 690 ° C. for 30 seconds.
The i-alloy 6 undergoes a silicidation reaction to form TiTaSi 2 which is the Ti alloy silicide 61.
【００２２】次に、サイドウォール酸化膜４１上および
素子分離領域２のシリコン酸化膜上のシリサイド化され
ていないＴｉＴａ合金およびＴｉＴａＮ合金をアンモニ
ア過酸化水素水を用いてウェットエッチングによって除
去し、選択的に拡散層３上およびポリシリコンゲート５
上のみにＴｉ合金シリサイド６１である高耐熱のＴｉＴ
ａＳｉ2 を残す。Next, the unsilicided TiTa alloy and TiTaN alloy on the sidewall oxide film 41 and on the silicon oxide film in the element isolation region 2 are removed by wet etching using ammonia hydrogen peroxide solution, and selectively. On the diffusion layer 3 and the polysilicon gate 5
High heat resistant TiT with Ti alloy silicide 61 only on the top
Leave aSi 2 .
【００２３】その後、８４０℃で１０秒間アニールを行
って、拡散層３上およびポリシリコンゲート５上のＴｉ
合金シリサイド６１を低抵抗で安定したものとする。Then, annealing is performed at 840 ° C. for 10 seconds to form Ti on the diffusion layer 3 and the polysilicon gate 5.
The alloy silicide 61 has low resistance and is stable.
【００２４】使用するＴｉ合金はＴｉＴａに限らず、上
述したＴｉＭｏ、ＴｉＣ、ＴｉＶまたはＴｉＺｒのうち
のどの合金でもよい。また、低抵抗化のための最後のラ
ンプアニールは、不純物濃度量によっては省略すること
ができる場合もある。The Ti alloy used is not limited to TiTa and may be any of the above-mentioned TiMo, TiC, TiV or TiZr alloys. The final lamp annealing for lowering the resistance may be omitted depending on the impurity concentration amount.
【００２５】［第２の実施例］図２は、本発明の第２の
実施例における半導体装置の製造工程を示す断面図であ
り、耐熱性合金としてＴｉＴａを用いる例を示してい
る。[Second Embodiment] FIG. 2 is a sectional view showing a manufacturing process of a semiconductor device according to a second embodiment of the present invention, showing an example in which TiTa is used as a heat resistant alloy.
【００２６】図２（ａ）に示すように、第１の実施例と
同様にして、Ｓｉ基板１上にｎ型トランジスタまたはｐ
型トランジスタを形成し、シリサイド反応を促進するた
めにアモルファス化注入を行ってアモルファス層３１を
形成する。As shown in FIG. 2A, similar to the first embodiment, an n-type transistor or a p-type transistor is formed on the Si substrate 1.
A type transistor is formed, and an amorphization implantation is performed to promote a silicide reaction to form an amorphous layer 31.
【００２７】図２（ｂ）に示すように、図２（ａ）の工
程を終了した後のＳｉ基板１をＣＶＤ装置（不図示）に
セットして、基板温度を６００℃に設定する。As shown in FIG. 2B, the Si substrate 1 after the step of FIG. 2A is set in a CVD apparatus (not shown), and the substrate temperature is set to 600 ° C.
【００２８】ＴｉＣｌ4 ガスとＴａＣｌ4 ガスとを同時
に導入して、ＣＶＤ法でＴｉＴａの合金薄膜（不図示）
を形成する。TiCl 4 gas and TaCl 4 gas are simultaneously introduced, and a TiTa alloy thin film (not shown) is formed by a CVD method.
To form
【００２９】このとき、ＴｉＣｌ4 ガスとＴａＣｌ4 ガ
スとを同時に導入するのではなく、以下の方法で導入す
ることもできる。At this time, the TiCl 4 gas and the TaCl 4 gas may not be simultaneously introduced, but may be introduced by the following method.
【００３０】初めに、ＴｉＣｌ4 ガスをＣＶＤ装置に導
入する。このときのガス圧は５ｍｍＴｏｒｒとする。Ｔ
ｉＣｌ4 ガスのみに約１０秒間晒してＴｉ薄膜（不図
示）を形成する。ＴｉＣｌ4 のみのガス照射によって、
拡散層３上およびポリシリコンゲート５上に形成されて
いる自然酸化膜をＴｉ薄膜によって還元し、Ｔｉ合金６
のシリサイド反応を起こしやすくする。First, TiCl 4 gas is introduced into the CVD apparatus. The gas pressure at this time is 5 mmTorr. T
A Ti thin film (not shown) is formed by exposing it to iCl 4 gas alone for about 10 seconds. By gas irradiation of only TiCl 4 ,
The natural oxide film formed on the diffusion layer 3 and the polysilicon gate 5 is reduced by a Ti thin film to form a Ti alloy 6
Facilitates the silicide reaction of.
【００３１】次に、ＴａＣｌ4 ガスを加えて、全体のガ
ス圧を１０ｍｍＴｏｒｒとし、ＴｉＣｌ4 とＴａＣｌ4
とのガス圧比を１００：１となるように設定する。Ｔａ
Ｃｌ 4 を加えることによって、Ｔｉ合金６であるＴｉＴ
ａを成膜する。このとき、ＴｉＣｌ4 とＴａＣｌ4 との
ガス圧比を調整することによって、Ｔｉ合金６であるＴ
ｉＴａのＴａ量を制御することができる。Next, TaClFour Add gas to
Pressure is 10mmTorr and TiClFour And TaClFour
And the gas pressure ratio between the two are set to 100: 1. Ta
Cl Four By adding TiT which is Ti alloy 6
Form a. At this time, TiClFour And TaClFour With
By adjusting the gas pressure ratio, T that is Ti alloy 6
The Ta amount of iTa can be controlled.
【００３２】このようにして、Ｔｉ合金６であるＴｉＴ
ａを３００Å成長する。In this way, TiT which is Ti alloy 6 is
Grow a by 300Å.
【００３３】図２（ｃ）に示すように、窒素中のランプ
アニールによって、６９０℃で３０秒間アニールを行っ
て、拡散層３上およびポリシリコンゲート５上のみにＴ
ｉ合金シリサイド６１であるＴｉＴａＳｉ2 を形成す
る。このとき、Ｔｉ合金シリサイド６１およびシリサイ
ド化されていないＴｉ合金６３の表面の全体が、Ｔｉ合
金の窒化膜で覆われて２層になっている。As shown in FIG. 2C, a lamp anneal in nitrogen is performed at 690 ° C. for 30 seconds to perform T annealing only on the diffusion layer 3 and the polysilicon gate 5.
TiTaSi 2 which is the i-alloy silicide 61 is formed. At this time, the entire surfaces of the Ti alloy silicide 61 and the non-silicided Ti alloy 63 are covered with a Ti alloy nitride film to form two layers.
【００３４】図２（ｄ）に示すように、サイドウォール
酸化膜４１上および素子分離領域２のシリコン酸化膜上
のシリサイド化されていないＴｉ合金６３をウェットエ
ッチングによって除去し、選択的に拡散層３上およびポ
リシリコンゲート５上のみにＴｉ合金シリサイド６１で
ある高耐熱のＴｉＴａＳｉ2 を残す。As shown in FIG. 2D, the unsilicided Ti alloy 63 on the sidewall oxide film 41 and the silicon oxide film in the element isolation region 2 is removed by wet etching to selectively diffuse the diffusion layer. The highly heat-resistant TiTaSi 2 , which is the Ti alloy silicide 61, is left only on the upper portion 3 and the polysilicon gate 5.
【００３５】その後、８４０℃で１０秒間アニールを行
って、拡散層３上およびポリシリコンゲート５上のＴｉ
合金シリサイド６１を低抵抗で安定したものとする。Then, annealing is performed at 840 ° C. for 10 seconds to form Ti on the diffusion layer 3 and the polysilicon gate 5.
The alloy silicide 61 has low resistance and is stable.
【００３６】ＴａＣｌ4 ガスの代わりに他のＴａ化合物
のガスを用いることもできる。また、Ｖ化合物、Ｃ化合
物、Ｍｏ化合物のガスを用いてガス圧比を制御すれば、
他のＴｉ合金を成膜することができる。Instead of TaCl 4 gas, other Ta compound gas may be used. Further, if the gas pressure ratio is controlled by using the gas of V compound, C compound, and Mo compound,
Other Ti alloys can be deposited.
【００３７】[0037]
【発明の効果】以上説明したように本発明は、耐熱性の
高いＴｉ合金シリサイドを安定して形成することがで
き、抵抗値の上昇を防ぐことができるという効果を有す
る。このように、Ｔｉシリサイドの代わりにＴｉ合金シ
リサイドを形成することによって、従来は制約されてい
た温度条件のマージンを大きく設定することができるの
で、シリサイドのデバイスプロセスへの応用範囲が広が
る上、プロセスマージンを大きく設定して、歩留まりの
向上を行うことができるという効果を有する。As described above, the present invention has an effect that a Ti alloy silicide having high heat resistance can be stably formed and an increase in resistance value can be prevented. By forming the Ti alloy silicide instead of the Ti silicide in this manner, the margin of the temperature condition which has been conventionally restricted can be set large, so that the range of application of the silicide to the device process is widened and the process can be performed. There is an effect that the yield can be improved by setting a large margin.
【００３８】また、Ｔｉ合金シリサイドに用いるＴｉ合
金の種類およびＴｉ合金を成膜する方法も１種類に限ら
れないので、適用範囲が広い。Further, since the type of Ti alloy used for the Ti alloy silicide and the method of forming the Ti alloy are not limited to one type, the applicable range is wide.
【図１】本発明の第１の実施例における半導体装置の製
造工程を示す断面図FIG. 1 is a sectional view showing a manufacturing process of a semiconductor device according to a first embodiment of the invention.
【図２】本発明の第２の実施例における半導体装置の製
造工程を示す断面図FIG. 2 is a sectional view showing a manufacturing process of a semiconductor device according to a second embodiment of the present invention.
１ Ｓｉ基板 ２ 素子分離領域 ３ 拡散層 ３１ アモルファス化層 ４ ゲート酸化膜 ４１ サイドウォール酸化膜 ５ ポリシリコンゲート ６ Ｔｉ合金 ６１ Ｔｉ合金シリサイド ６３ シリサイド化されていないＴｉ合金 1 Si substrate 2 element isolation region 3 diffusion layer 31 amorphization layer 4 gate oxide film 41 sidewall oxide film 5 polysilicon gate 6 Ti alloy 61 Ti alloy silicide 63 non-silicided Ti alloy
Claims (6)
なくとも一方の表面に、Ｔｉシリサイドよりも耐熱性の
高いＴｉ合金シリサイドを有する、半導体装置。1. A semiconductor device having a Ti alloy silicide having higher heat resistance than Ti silicide on the surface of at least one of silicon and polysilicon.
金が、ＴｉＭｏ、ＴｉＣ、ＴｉＴａ、ＴｉＶおよびＴｉ
Ｚｒのうちのいずれか１つであることを特徴とする、請
求項１に記載の半導体装置。2. The Ti alloy used for the Ti alloy silicide is TiMo, TiC, TiTa, TiV and Ti.
The semiconductor device according to claim 1, wherein the semiconductor device is any one of Zr.
の不純物原子濃度が、それぞれ０．１≦Ｍｏ濃度≦１
０、０．１≦Ｃ濃度≦２、０．１≦Ｔａ濃度≦５、０．
１≦Ｖ濃度≦３または０．０５≦Ｚｒ濃度≦１０である
ことを特徴とする、請求項２に記載の半導体装置。3. The impurity atom concentration in Ti in each of the Ti alloys is 0.1 ≦ Mo concentration ≦ 1.
0, 0.1 ≦ C concentration ≦ 2, 0.1 ≦ Ta concentration ≦ 5, 0.
3. The semiconductor device according to claim 2, wherein 1 ≦ V concentration ≦ 3 or 0.05 ≦ Zr concentration ≦ 10.
表面の全体にＴｉ合金を形成して、該シリコン上および
該ポリシリコン上のみにシリサイド反応を起こす半導体
装置において、 ランプアニールによって該シリコン上および該ポリシリ
コン上の該Ｔｉ合金にシリサイド反応を起こしてＴｉ合
金シリサイドを形成する第１の工程と、 該酸化膜上のシリサイド化されていない部分をウェット
エッチングによって除去し、Ｔｉ合金シリサイドを該シ
リコン上および該ポリシリコン上のみに形成する第２の
工程とを有することを特徴とする、半導体装置の製造方
法。4. A semiconductor device in which a Ti alloy is formed on the entire surface of an oxide film, silicon and polysilicon to cause a silicidation reaction only on the silicon and on the polysilicon. The first step of forming a Ti alloy silicide by causing a silicide reaction on the Ti alloy on the polysilicon, and removing the non-silicided portion on the oxide film by wet etching to remove the Ti alloy silicide on the silicon. And a second step of forming only on the polysilicon, a method of manufacturing a semiconductor device.
表面の全体にＴｉ合金を形成して、該シリコン上および
該ポリシリコン上のみにシリサイド反応を起こす半導体
装置において、 第１のガスおよび第２のガスを導入して化学気相法でＴ
ｉ合金を成膜する第１の工程と、 ランプアニールによって該シリコン上および該ポリシリ
コン上の該Ｔｉ合金にシリサイド反応を起こしてＴｉ合
金シリサイドを形成する第２の工程と、 該酸化膜上のシリサイド化されていない部分をウェット
エッチングによって除去し、Ｔｉ合金シリサイドを該シ
リコン上および該ポリシリコン上のみに形成する第３の
工程とを有することを特徴とする、半導体装置の製造方
法。5. A semiconductor device in which a Ti alloy is formed on the entire surface of an oxide film, silicon and polysilicon to cause a silicidation reaction only on the silicon and the polysilicon, the first gas and the second gas. Introduce gas and use chemical vapor deposition method for T
a first step of forming an i alloy film; a second step of forming a Ti alloy silicide by causing a silicide reaction on the Ti alloy on the silicon and on the polysilicon by lamp annealing; and on the oxide film. And a third step of removing the non-silicided portion by wet etching to form a Ti alloy silicide only on the silicon and the polysilicon.
表面の全体にＴｉ合金を形成して、該シリコン上および
該ポリシリコン上のみにシリサイド反応を起こす半導体
装置において、 第１のガスを導入して化学気相法でＴｉ薄膜を成膜する
第１の工程と、 該第１の工程の後に第２のガスを導入して化学気相法で
Ｔｉ合金を成膜する第２の工程と、 ランプアニールによって該シリコン上および該ポリシリ
コン上の該Ｔｉ合金にシリサイド反応を起こしてＴｉ合
金シリサイドを形成する第３の工程と、 該酸化膜上のシリサイド化されていない部分をウェット
エッチングによって除去し、Ｔｉ合金シリサイドを該シ
リコン上および該ポリシリコン上のみに形成する第４の
工程とを有し、 該第１の工程が、該シリコン上および該ポリシリコン上
の自然酸化膜を該Ｔｉ薄膜によって還元し、該Ｔｉ合金
のシリサイド反応を助長することを特徴とする、半導体
装置の製造方法。6. A semiconductor device in which a Ti alloy is formed on the entire surface of an oxide film, silicon and polysilicon and a silicide reaction is caused only on the silicon and the polysilicon, and a first gas is introduced. A first step of forming a Ti thin film by a chemical vapor deposition method, a second step of introducing a second gas after the first step to form a Ti alloy by a chemical vapor deposition method, and a lamp A third step of forming a Ti alloy silicide by performing a silicidation reaction on the Ti alloy on the silicon and on the polysilicon by annealing, and removing the non-silicided portion on the oxide film by wet etching, A fourth step of forming a Ti alloy silicide only on the silicon and on the polysilicon, the first step including the step of forming a Ti alloy silicide on the silicon and the polysilicon. An oxide film is reduced by the Ti thin film, characterized in that it promotes the silicide reaction of the Ti alloy, a method of manufacturing a semiconductor device.
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|---|---|---|---|
| JP08131977A JP3076243B2 (en) | 1996-05-27 | 1996-05-27 | Semiconductor device and method of manufacturing the semiconductor device |
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| Publication Number | Publication Date |
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| JPH09320985A true JPH09320985A (en) | 1997-12-12 |
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| JP (1) | JP3076243B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004300579A (en) * | 2004-05-14 | 2004-10-28 | Tri Chemical Laboratory Inc | Material and method for depositing conductive barrier film, wired film depositing method, and ulsi |
| JP2011089207A (en) * | 2010-12-08 | 2011-05-06 | Tri Chemical Laboratory Inc | Material for depositing electroconductive barrier film, method for depositing electroconductive barrier film and method for depositing wiring film |
| JP2011122244A (en) * | 2010-12-08 | 2011-06-23 | Tri Chemical Laboratory Inc | Conductive barrier film forming material, method for forming conductive barrier film, and method for forming wiring film |
-
1996
- 1996-05-27 JP JP08131977A patent/JP3076243B2/en not_active Expired - Fee Related
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| JP2011122244A (en) * | 2010-12-08 | 2011-06-23 | Tri Chemical Laboratory Inc | Conductive barrier film forming material, method for forming conductive barrier film, and method for forming wiring film |
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