JPH09311816A - メモリインターフェイス - Google Patents
メモリインターフェイスInfo
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- JPH09311816A JPH09311816A JP8130288A JP13028896A JPH09311816A JP H09311816 A JPH09311816 A JP H09311816A JP 8130288 A JP8130288 A JP 8130288A JP 13028896 A JP13028896 A JP 13028896A JP H09311816 A JPH09311816 A JP H09311816A
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- Japan
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- data
- storage means
- reference signal
- memory interface
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Abstract
(57)【要約】
【課題】 メモリ回路の変更があった場合にも設計を変
更することなく対応できるようにして、装置全体の最終
的なコストダウンを図る。 【解決手段】 入力される基準信号の周波数とデータ幅
とが異なる複数種類の記憶手段１０を接続可能に構成す
るとともに、前記接続した記憶手段１０の基準信号の周
波数が高い時にはデータ幅を狭くするとともに、前記記
憶手段の基準信号の周波数が低い時にはデータ幅を広く
するようにすることにより、データレートを変更するこ
となく多種類の記憶手段１０に対応できるようにする。
更することなく対応できるようにして、装置全体の最終
的なコストダウンを図る。 【解決手段】 入力される基準信号の周波数とデータ幅
とが異なる複数種類の記憶手段１０を接続可能に構成す
るとともに、前記接続した記憶手段１０の基準信号の周
波数が高い時にはデータ幅を狭くするとともに、前記記
憶手段の基準信号の周波数が低い時にはデータ幅を広く
するようにすることにより、データレートを変更するこ
となく多種類の記憶手段１０に対応できるようにする。
Description
【０００１】
【発明の属する技術分野】本発明はメモリインターフェ
イスに係わり、特に、各種のデータをメモリに記憶する
とともに、前記記憶した各種のデータを読み出すために
用いられるメモリインターフェイスに用いて好適なもの
である。
イスに係わり、特に、各種のデータをメモリに記憶する
とともに、前記記憶した各種のデータを読み出すために
用いられるメモリインターフェイスに用いて好適なもの
である。
【０００２】
【従来の技術】近年、ＣＰＵ等の高速化にともない、Ｅ
ＤＯ−ＤＲＡＭ（Extended Data Output-DRAM ）やＳＤ
ＲＡＭなど高速なメモリユニットが開発されている。前
記ＥＤＯ−ＤＲＡＭは、 １．データ出力時間の拡張。 ２．サイクル時間の短縮。 といった特徴を持ち、より高速アクセスに向いているＤ
ＲＡＭである。なお、ＥＤＯ−ＤＲＡＭの構造は、従来
のＤＲＡＭとほぼ同様である。
ＤＯ−ＤＲＡＭ（Extended Data Output-DRAM ）やＳＤ
ＲＡＭなど高速なメモリユニットが開発されている。前
記ＥＤＯ−ＤＲＡＭは、 １．データ出力時間の拡張。 ２．サイクル時間の短縮。 といった特徴を持ち、より高速アクセスに向いているＤ
ＲＡＭである。なお、ＥＤＯ−ＤＲＡＭの構造は、従来
のＤＲＡＭとほぼ同様である。
【０００３】一方、ＳＤＲＡＭ（Synchronous-ＤＲＡ
Ｍ）はＪＥＤＥＣ（Joint Electron Device Engineerin
g Council ）によって仕様が標準化されているメモリユ
ニットである。前記ＳＤＲＡＭの特徴として、 １．外部クロックに同期した入出力回路構成。 ２．パイプライン構造の入出力。 ３．２バンク式セルアレイ方式。 ４．アクセスのコマンド化。 などが挙げられる。これらの特徴により、メモリ入出力
の際のデータ転送における高速化が可能である。
Ｍ）はＪＥＤＥＣ（Joint Electron Device Engineerin
g Council ）によって仕様が標準化されているメモリユ
ニットである。前記ＳＤＲＡＭの特徴として、 １．外部クロックに同期した入出力回路構成。 ２．パイプライン構造の入出力。 ３．２バンク式セルアレイ方式。 ４．アクセスのコマンド化。 などが挙げられる。これらの特徴により、メモリ入出力
の際のデータ転送における高速化が可能である。
【０００４】図２に示すように、ＳＤＲＡＭは、２系統
のメモリアレイＭ１、Ｍ２、クロックバッファ８１、モ
ードコントローラ８２、アドレスコントローラ８３、デ
ータレジスタ８４及びバッファメモリ８５とにより構成
されている。
のメモリアレイＭ１、Ｍ２、クロックバッファ８１、モ
ードコントローラ８２、アドレスコントローラ８３、デ
ータレジスタ８４及びバッファメモリ８５とにより構成
されている。
【０００５】前記クロックバッファ８１は、前記メモリ
アレイＭ１、Ｍ２に供給する各リファレンスクロックＣ
Ｌ１、ＣＬ２、ＣＬ３、ＣＬ４を選択的に出力する。モ
ードコントローラ８２は、後述するメモリコントローラ
からの制御信号に基づいて、上記各メモリアレイＭ１、
Ｍ２のリード／ライトを交互に設定する。
アレイＭ１、Ｍ２に供給する各リファレンスクロックＣ
Ｌ１、ＣＬ２、ＣＬ３、ＣＬ４を選択的に出力する。モ
ードコントローラ８２は、後述するメモリコントローラ
からの制御信号に基づいて、上記各メモリアレイＭ１、
Ｍ２のリード／ライトを交互に設定する。
【０００６】アドレスコントローラ８３は、不図示のア
ドレス変換回路から供給されるアドレスデータに基づい
て、上記メモリアレイにおけるアドレスを指定する。デ
ータレジスタ８４は、シリアル−パラレル変換を行う。
バッファメモリ８５は、入出力用のデータを一時的に格
納しておくためのものである。
ドレス変換回路から供給されるアドレスデータに基づい
て、上記メモリアレイにおけるアドレスを指定する。デ
ータレジスタ８４は、シリアル−パラレル変換を行う。
バッファメモリ８５は、入出力用のデータを一時的に格
納しておくためのものである。
【０００７】前記メモリにおけるメモリアレイＭ１、Ｍ
２は、メモリセル（ＤＲＡＭ）８６Ａ、８６Ｂおよびこ
れらメモリセル８６Ａ、８６Ｂとは独立に設けられたセ
ンスアンプ８７Ａ、８７Ｂとから構成されており、これ
らセンスアンプ８７Ａ、８７Ｂに保持した所定量のデー
タをクロックに同期してバースト転送することによっ
て、メモリとメモリ外部との間の転送速度とメモリ内部
のバンクの動作速度とを独立に設定することができ、全
体として高速なリード／ライトを可能とする。
２は、メモリセル（ＤＲＡＭ）８６Ａ、８６Ｂおよびこ
れらメモリセル８６Ａ、８６Ｂとは独立に設けられたセ
ンスアンプ８７Ａ、８７Ｂとから構成されており、これ
らセンスアンプ８７Ａ、８７Ｂに保持した所定量のデー
タをクロックに同期してバースト転送することによっ
て、メモリとメモリ外部との間の転送速度とメモリ内部
のバンクの動作速度とを独立に設定することができ、全
体として高速なリード／ライトを可能とする。
【０００８】従来、ＤＲＡＭの制御を行うメモリインタ
ーフェイスの概略構成は、図３のようになっていた。図
３において、２０１は入力されるアドレス信号をデコー
ドし、そのデコードした結果を後述するアクセスコント
ローラ２０４に出力するアドレスデコーダである。
ーフェイスの概略構成は、図３のようになっていた。図
３において、２０１は入力されるアドレス信号をデコー
ドし、そのデコードした結果を後述するアクセスコント
ローラ２０４に出力するアドレスデコーダである。
【０００９】２０２はクロックなどの基準信号からＤＲ
ＡＭのリフレッシュのタイミング信号を出力するリフレ
ッシュタイマ、２０３は前記リフレッシュタイマ２０２
から出力されるタイミング信号に基づいてアクセスコン
トローラ２０４を制御するリフレッシュコントローラで
ある。
ＡＭのリフレッシュのタイミング信号を出力するリフレ
ッシュタイマ、２０３は前記リフレッシュタイマ２０２
から出力されるタイミング信号に基づいてアクセスコン
トローラ２０４を制御するリフレッシュコントローラで
ある。
【００１０】２０４はＤＲＡＭ２０７にコントロール信
号を出力するためのアクセスコントローラ、２０５は前
記アクセスコントローラ２０４からの選択信号によりロ
ウ・アドレスとカラム・アドレスとを切り替えてＤＲＡ
Ｍ２０７に出力するためのアドレスマルチプレクサであ
る。２０６はＤＲＡＭ２０７と外部機器との間でデータ
をやり取りするためのデータバス、２０７はＤＲＡＭで
ある。
号を出力するためのアクセスコントローラ、２０５は前
記アクセスコントローラ２０４からの選択信号によりロ
ウ・アドレスとカラム・アドレスとを切り替えてＤＲＡ
Ｍ２０７に出力するためのアドレスマルチプレクサであ
る。２０６はＤＲＡＭ２０７と外部機器との間でデータ
をやり取りするためのデータバス、２０７はＤＲＡＭで
ある。
【００１１】次に、図４に示す状態遷移図によって、前
記メモリインターフェイスの動作を説明する。まず、外
部機器（図示せず）からのアクセス要求やリフレッシュ
の要求等がない場合、メモリインターフェイスはＳＩで
示すアイドル状態になっている。
記メモリインターフェイスの動作を説明する。まず、外
部機器（図示せず）からのアクセス要求やリフレッシュ
の要求等がない場合、メモリインターフェイスはＳＩで
示すアイドル状態になっている。
【００１２】そして、外部機器からＤＲＡＭ２０７への
アクセス要求があると、図４に示すアクセス状態ＳＡと
なってメモリインターフェイスはＤＲＡＭ２０７に対し
てアクセスを開始する。また、アクセス状態ＳＡとなる
とアクセスコントローラ２０４は、ロウ・アドレスのセ
ット、カラム・アドレスのセットを行うための信号をＤ
ＲＡＭ２０７に出力するとともに、ロウ・アドレス、カ
ラム・アドレスの順に、アドレスマルチプレクサ２０５
からＤＲＡＭ２０７にアドレス信号を出力させる。
アクセス要求があると、図４に示すアクセス状態ＳＡと
なってメモリインターフェイスはＤＲＡＭ２０７に対し
てアクセスを開始する。また、アクセス状態ＳＡとなる
とアクセスコントローラ２０４は、ロウ・アドレスのセ
ット、カラム・アドレスのセットを行うための信号をＤ
ＲＡＭ２０７に出力するとともに、ロウ・アドレス、カ
ラム・アドレスの順に、アドレスマルチプレクサ２０５
からＤＲＡＭ２０７にアドレス信号を出力させる。
【００１３】リフレッシュタイマ２０２は、ＤＲＡＭ２
０７のリフレッシュ要求を定期的に発生させる。リフレ
ッシュ要求が発生すると、図４に示すリフレッシュ状態
ＳＲになる。そして、リフレッシュ状態ＳＲになるとメ
モリインターフェイスはＤＲＡＭ２０７にリフレッシュ
を行わせる。
０７のリフレッシュ要求を定期的に発生させる。リフレ
ッシュ要求が発生すると、図４に示すリフレッシュ状態
ＳＲになる。そして、リフレッシュ状態ＳＲになるとメ
モリインターフェイスはＤＲＡＭ２０７にリフレッシュ
を行わせる。
【００１４】また、アクセスコントローラ２０４は、図
４におけるアイドル状態ＳＩの時に、メモリアクセスと
リフレッシュとの優先順位を予め設定しておき、アイド
ル状態ＳＩからアクセス状態ＳＡへの遷移、あるいはア
イドル状態ＳＩからリフレッシュ状態ＳＲへの遷移の調
停も合わせて行う。
４におけるアイドル状態ＳＩの時に、メモリアクセスと
リフレッシュとの優先順位を予め設定しておき、アイド
ル状態ＳＩからアクセス状態ＳＡへの遷移、あるいはア
イドル状態ＳＩからリフレッシュ状態ＳＲへの遷移の調
停も合わせて行う。
【００１５】
【発明が解決しようとする課題】しかしながら、前記に
みられるような従来のメモリインターフェイスにおいて
は、対象としているメモリ回路が１種類のものだけであ
って、他のメモリ回路には対応されていない。
みられるような従来のメモリインターフェイスにおいて
は、対象としているメモリ回路が１種類のものだけであ
って、他のメモリ回路には対応されていない。
【００１６】このため、メモリ回路を安価なものにして
装置全体のコストを下げようとすると、メモリインター
フェイスの設計変更を余儀なくされ、最終的なコストが
増加してしまうといった問題点があった。
装置全体のコストを下げようとすると、メモリインター
フェイスの設計変更を余儀なくされ、最終的なコストが
増加してしまうといった問題点があった。
【００１７】本発明はかかる問題点に鑑み、メモリ回路
の変更があった場合にも設計を変更することなく対応で
き、装置全体の最終的なコストダウンをはかることが可
能なメモリインターフェイスを提供することを目的とす
る。
の変更があった場合にも設計を変更することなく対応で
き、装置全体の最終的なコストダウンをはかることが可
能なメモリインターフェイスを提供することを目的とす
る。
【００１８】
【課題を解決するための手段】本発明のメモリインター
フェイスは、入力される基準信号の周波数とデータ幅と
が異なる複数種類の記憶手段が接続可能なメモリインタ
ーフェイスであって、前記記憶手段の基準信号の周波数
が高い時には前記データ幅を狭くするとともに、前記記
憶手段の基準信号の周波数が低い時には前記データ幅を
広くすることを特徴としている。
フェイスは、入力される基準信号の周波数とデータ幅と
が異なる複数種類の記憶手段が接続可能なメモリインタ
ーフェイスであって、前記記憶手段の基準信号の周波数
が高い時には前記データ幅を狭くするとともに、前記記
憶手段の基準信号の周波数が低い時には前記データ幅を
広くすることを特徴としている。
【００１９】また、本発明の他の特徴とするところは、
前記接続されている記憶手段の種類を識別するための記
憶手段識別手段を具備することを特徴としている。
前記接続されている記憶手段の種類を識別するための記
憶手段識別手段を具備することを特徴としている。
【００２０】また、本発明のその他の特徴とするところ
は、前記入力される複数の基準信号のうちの一つを選択
して出力するための基準信号選択手段を具備し、前記基
準信号選択手段は、前記記憶手段識別手段の識別結果に
基づいて前記入力される複数の基準信号のうちの一つを
選択して前記記憶手段に出力することを特徴としてい
る。
は、前記入力される複数の基準信号のうちの一つを選択
して出力するための基準信号選択手段を具備し、前記基
準信号選択手段は、前記記憶手段識別手段の識別結果に
基づいて前記入力される複数の基準信号のうちの一つを
選択して前記記憶手段に出力することを特徴としてい
る。
【００２１】また、本発明のその他の特徴とするところ
は、データ幅が第１のビットｎで基準信号の周波数が第
１の周波数ｆ1 である第１の記憶手段と、データ幅が第
２のビットｍで基準信号の周波数が第２の周波数ｆ2 で
ある第２の記憶手段とを接続可能なメモリインターフェ
イスであって、前記第１のビットｎと第１の周波数ｆ 1
との乗算結果と、前記第２のビットｍと第２の周波数ｆ
2 との乗算結果とが等しいことを特徴としている。
は、データ幅が第１のビットｎで基準信号の周波数が第
１の周波数ｆ1 である第１の記憶手段と、データ幅が第
２のビットｍで基準信号の周波数が第２の周波数ｆ2 で
ある第２の記憶手段とを接続可能なメモリインターフェ
イスであって、前記第１のビットｎと第１の周波数ｆ 1
との乗算結果と、前記第２のビットｍと第２の周波数ｆ
2 との乗算結果とが等しいことを特徴としている。
【００２２】また、本発明のその他の特徴とするところ
は、入力される基準信号の周波数及びデータ幅が異なる
複数種類の記憶手段のうちの何れが接続されているのか
を識別するための記憶手段識別手段を具備することを特
徴としている。
は、入力される基準信号の周波数及びデータ幅が異なる
複数種類の記憶手段のうちの何れが接続されているのか
を識別するための記憶手段識別手段を具備することを特
徴としている。
【００２３】また、本発明のその他の特徴とするところ
は、前記入力される複数の基準信号のうちの一つを選択
して出力するための基準信号選択手段を具備し、前記基
準信号選択手段は、前記記憶手段識別手段の識別結果に
基づいて前記基準信号を選択して前記記憶手段に出力す
ることを特徴としている。
は、前記入力される複数の基準信号のうちの一つを選択
して出力するための基準信号選択手段を具備し、前記基
準信号選択手段は、前記記憶手段識別手段の識別結果に
基づいて前記基準信号を選択して前記記憶手段に出力す
ることを特徴としている。
【００２４】また、本発明のその他の特徴とするところ
は、入力される基準信号の周波数とデータ幅とが異なる
複数種類の記憶手段が接続可能なメモリインターフェイ
スであって、前記データ幅が第１のビットｎでデータレ
ートが第１のデータレートｆＨｚであるデータと、デー
タ幅が第３のビット２ｎでデータレートが第２のデータ
レートｆ／２Ｈｚであるデータとを相互に変換するデー
タ幅変換手段と、前記複数種類の記憶手段のうち、接続
されている記憶手段の種類を識別する記憶手段識別手段
と、前記記憶手段識別手段の識別結果に基づいて前記接
続されている記憶手段を制御する制御手段とを具備する
ことを特徴としている。
は、入力される基準信号の周波数とデータ幅とが異なる
複数種類の記憶手段が接続可能なメモリインターフェイ
スであって、前記データ幅が第１のビットｎでデータレ
ートが第１のデータレートｆＨｚであるデータと、デー
タ幅が第３のビット２ｎでデータレートが第２のデータ
レートｆ／２Ｈｚであるデータとを相互に変換するデー
タ幅変換手段と、前記複数種類の記憶手段のうち、接続
されている記憶手段の種類を識別する記憶手段識別手段
と、前記記憶手段識別手段の識別結果に基づいて前記接
続されている記憶手段を制御する制御手段とを具備する
ことを特徴としている。
【００２５】また、本発明のその他の特徴とするところ
は、前記入力される複数の基準信号のうちの一つを選択
して出力するための基準信号選択手段を具備し、前記基
準信号選択手段は、前記記憶手段識別手段の識別結果に
基づいて前記入力される複数の基準信号のうちの一つを
選択して前記記憶手段に出力することを特徴としてい
る。
は、前記入力される複数の基準信号のうちの一つを選択
して出力するための基準信号選択手段を具備し、前記基
準信号選択手段は、前記記憶手段識別手段の識別結果に
基づいて前記入力される複数の基準信号のうちの一つを
選択して前記記憶手段に出力することを特徴としてい
る。
【００２６】また、本発明のその他の特徴とするところ
は、データ幅が第１のビットｎで基準信号の周波数が第
１のデータレートｆＨｚである第１の記憶手段と、デー
タ幅が第３のビット２ｎで基準信号の周波数が第２のデ
ータレートｆ／２Ｈｚである第２の記憶手段とを接続可
能なメモリインターフェイスであって、前記データ幅が
第１のビットｎで基準信号の周波数が第１のデータレー
トｆＨｚであるデータと、データ幅が第３のビット２ｎ
で基準信号の周波数が第２のデータレートｆ／２Ｈｚで
あるデータとを相互に変換するデータ幅変換手段と、前
記接続されている記憶手段の種類を識別する記憶手段識
別手段と、前記記憶手段識別手段の識別結果に基づいて
前記接続されている記憶手段を制御する制御手段とを具
備することを特徴としている。
は、データ幅が第１のビットｎで基準信号の周波数が第
１のデータレートｆＨｚである第１の記憶手段と、デー
タ幅が第３のビット２ｎで基準信号の周波数が第２のデ
ータレートｆ／２Ｈｚである第２の記憶手段とを接続可
能なメモリインターフェイスであって、前記データ幅が
第１のビットｎで基準信号の周波数が第１のデータレー
トｆＨｚであるデータと、データ幅が第３のビット２ｎ
で基準信号の周波数が第２のデータレートｆ／２Ｈｚで
あるデータとを相互に変換するデータ幅変換手段と、前
記接続されている記憶手段の種類を識別する記憶手段識
別手段と、前記記憶手段識別手段の識別結果に基づいて
前記接続されている記憶手段を制御する制御手段とを具
備することを特徴としている。
【００２７】また、本発明のその他の特徴とするところ
は、前記入力される複数の基準信号のうちの一つを選択
して出力するための基準信号選択手段を具備し、前記基
準信号選択手段は、前記記憶手段識別手段の識別結果に
基づいて前記入力される複数の基準信号のうちの一つを
選択して前記記憶手段に出力することを特徴としてい
る。
は、前記入力される複数の基準信号のうちの一つを選択
して出力するための基準信号選択手段を具備し、前記基
準信号選択手段は、前記記憶手段識別手段の識別結果に
基づいて前記入力される複数の基準信号のうちの一つを
選択して前記記憶手段に出力することを特徴としてい
る。
【００２８】また、本発明のその他の特徴とするところ
は、入力される基準信号の周波数とデータ幅とが異なる
複数種類の記憶手段が接続可能なメモリインターフェイ
スであって、データ幅が第１のビットｎでデータレート
が第１のデータレートｆＨｚであるデータを、データ幅
が第３のビット２ｎでデータレートが第２のデータレー
トｆ／２Ｈｚであるデータに変換する第１のデータ幅変
換手段と、データ幅が第１のビットｎでデータレートが
第１のデータレートｆＨｚであるデータを、データ幅が
第３のビットｎ／２でデータレートが第３のデータレー
ト２ｆＨｚであるデータに変換する第２のデータ幅変換
手段と、前記接続されている記憶手段の種類を識別する
記憶手段識別手段と、前記記憶手段識別手段の識別結果
に基づいて前記記憶手段を制御する制御手段とを具備す
ることを特徴としている。
は、入力される基準信号の周波数とデータ幅とが異なる
複数種類の記憶手段が接続可能なメモリインターフェイ
スであって、データ幅が第１のビットｎでデータレート
が第１のデータレートｆＨｚであるデータを、データ幅
が第３のビット２ｎでデータレートが第２のデータレー
トｆ／２Ｈｚであるデータに変換する第１のデータ幅変
換手段と、データ幅が第１のビットｎでデータレートが
第１のデータレートｆＨｚであるデータを、データ幅が
第３のビットｎ／２でデータレートが第３のデータレー
ト２ｆＨｚであるデータに変換する第２のデータ幅変換
手段と、前記接続されている記憶手段の種類を識別する
記憶手段識別手段と、前記記憶手段識別手段の識別結果
に基づいて前記記憶手段を制御する制御手段とを具備す
ることを特徴としている。
【００２９】また、本発明のその他の特徴とするところ
は、前記入力される複数の基準信号のうちの一つを選択
して出力するための基準信号選択手段を具備し、前記基
準信号選択手段は、前記記憶手段識別手段の識別結果に
基づいて前記記憶手段に基準信号を出力することを特徴
としている。
は、前記入力される複数の基準信号のうちの一つを選択
して出力するための基準信号選択手段を具備し、前記基
準信号選択手段は、前記記憶手段識別手段の識別結果に
基づいて前記記憶手段に基準信号を出力することを特徴
としている。
【００３０】また、本発明のその他の特徴とするところ
は、データ幅が第１のビットｎでデータレートが第１の
データレートｆＨｚである第１の記憶手段と、データ幅
が第３のビット２ｎでデータレートが第２のデータレー
トｆ／２Ｈｚであるデータの第２の記憶手段とを接続可
能なメモリインターフェイスであって、データ幅が第１
のビットｎでデータレートが第１のデータレートｆＨｚ
であるデータを、データ幅が第３のビット２ｎでデータ
レートが第２のデータレートｆ／２Ｈｚであるデータに
変換する第１のデータ幅変換手段と、データ幅が第１の
ビットｎでデータレートが第１のデータレートｆＨｚで
あるデータを、データ幅が第３のビットｎ／２でデータ
レートが第３のデータレート２ｆＨｚであるデータに変
換する第２のデータ幅変換手段と、前記接続されている
記憶手段の種類を識別するための記憶手段識別手段と、
前記記憶手段識別手段の識別結果に基づいて前記記憶手
段を制御する制御手段とを具備することを特徴としてい
る。
は、データ幅が第１のビットｎでデータレートが第１の
データレートｆＨｚである第１の記憶手段と、データ幅
が第３のビット２ｎでデータレートが第２のデータレー
トｆ／２Ｈｚであるデータの第２の記憶手段とを接続可
能なメモリインターフェイスであって、データ幅が第１
のビットｎでデータレートが第１のデータレートｆＨｚ
であるデータを、データ幅が第３のビット２ｎでデータ
レートが第２のデータレートｆ／２Ｈｚであるデータに
変換する第１のデータ幅変換手段と、データ幅が第１の
ビットｎでデータレートが第１のデータレートｆＨｚで
あるデータを、データ幅が第３のビットｎ／２でデータ
レートが第３のデータレート２ｆＨｚであるデータに変
換する第２のデータ幅変換手段と、前記接続されている
記憶手段の種類を識別するための記憶手段識別手段と、
前記記憶手段識別手段の識別結果に基づいて前記記憶手
段を制御する制御手段とを具備することを特徴としてい
る。
【００３１】また、本発明のその他の特徴とするところ
は、前記入力される複数の基準信号のうちの一つを選択
して出力するための基準信号選択手段を具備し、前記基
準信号選択手段は、前記記憶手段識別手段の識別結果に
基づいて前記入力される複数の基準信号のうちの一つを
選択して前記記憶手段に出力することを特徴としてい
る。
は、前記入力される複数の基準信号のうちの一つを選択
して出力するための基準信号選択手段を具備し、前記基
準信号選択手段は、前記記憶手段識別手段の識別結果に
基づいて前記入力される複数の基準信号のうちの一つを
選択して前記記憶手段に出力することを特徴としてい
る。
【００３２】
【作用】本発明は上記技術手段よりなるので、対象とし
ているメモリ回路の種類が変わっても設計変更を行うこ
となく良好に対応することが可能となり、これにより、
コストを増加させることなく種々のメモリ回路に対応す
ることが可能となる。
ているメモリ回路の種類が変わっても設計変更を行うこ
となく良好に対応することが可能となり、これにより、
コストを増加させることなく種々のメモリ回路に対応す
ることが可能となる。
【００３３】
【発明の実施の形態】次に、図１を参照しながら本発明
のメモリインターフェイスの実施の形態を説明する。図
１において、１はアドレスデコーダであり、入力される
アドレス信号をデコードして後述するアクセスコントロ
ーラ４に出力する。
のメモリインターフェイスの実施の形態を説明する。図
１において、１はアドレスデコーダであり、入力される
アドレス信号をデコードして後述するアクセスコントロ
ーラ４に出力する。
【００３４】２はリフレッシュタイマであり、クロック
などの基準信号からメモリのリフレッシュのタイミング
信号を出力する。３はリフレッシュコントローラであ
り、リフレッシュタイマ２から出力されるタイミング信
号に基づいてコマンドコントローラ６の動作を制御す
る。
などの基準信号からメモリのリフレッシュのタイミング
信号を出力する。３はリフレッシュコントローラであ
り、リフレッシュタイマ２から出力されるタイミング信
号に基づいてコマンドコントローラ６の動作を制御す
る。
【００３５】４はアクセスコントローラであり、後述す
るコマンドコントローラにコントロール信号を出力する
ためのものである。５はアドレスマルチプレクサであ
り、アクセスコントローラ４からの選択信号によりロウ
・アドレスとカラム・アドレスとを切り替えて記憶手段
１０に出力するためのものである。
るコマンドコントローラにコントロール信号を出力する
ためのものである。５はアドレスマルチプレクサであ
り、アクセスコントローラ４からの選択信号によりロウ
・アドレスとカラム・アドレスとを切り替えて記憶手段
１０に出力するためのものである。
【００３６】６はコマンドコントローラであり、外部機
器からのコントロール信号により、記憶手段１０として
設けられるＤＲＡＭ、ＥＤＯ−ＤＲＡＭ、ＳＤＲＡＭな
どのメモリの種類を識別するための記憶手段識別手段と
して設けられたものであり、識別結果に応じてこれらの
メモリを動作させる。
器からのコントロール信号により、記憶手段１０として
設けられるＤＲＡＭ、ＥＤＯ−ＤＲＡＭ、ＳＤＲＡＭな
どのメモリの種類を識別するための記憶手段識別手段と
して設けられたものであり、識別結果に応じてこれらの
メモリを動作させる。
【００３７】７はモードコントローラ６であり、外部機
器からの入力によってモード信号をコマンドコントロー
ラや後述するクロックバッファ８に出力する。８はクロ
ックバッファであり、周波数が異なる複数のクロックＣ
Ｌ１、ＣＬ２、ＣＬ３、ＣＬ４の内一つを選択して記憶
手段１０に出力する。
器からの入力によってモード信号をコマンドコントロー
ラや後述するクロックバッファ８に出力する。８はクロ
ックバッファであり、周波数が異なる複数のクロックＣ
Ｌ１、ＣＬ２、ＣＬ３、ＣＬ４の内一つを選択して記憶
手段１０に出力する。
【００３８】９はデータバスであり、メモリと外部機器
との間でデータをやり取りするためものである。１０は
メモリであり、ＤＲＡＭ、ＳＤＲＡＭまたはＥＤＯ−Ｄ
ＲＡＭのいずれかが用いられる。
との間でデータをやり取りするためものである。１０は
メモリであり、ＤＲＡＭ、ＳＤＲＡＭまたはＥＤＯ−Ｄ
ＲＡＭのいずれかが用いられる。
【００３９】次に、図５を用いて、例えばＳＤＲＡＭと
ＥＤＯ−ＤＲＡＭとの共用が可能なメモリインターフェ
イスの動作を説明する。外部機器からのアクセス要求信
号Ｐ１がアドレスデコーダ１を通してアクセスコントロ
ーラ４に入力されると、アイドル状態ＳＩからアクセス
待機状態Ｓ１に遷移する。
ＥＤＯ−ＤＲＡＭとの共用が可能なメモリインターフェ
イスの動作を説明する。外部機器からのアクセス要求信
号Ｐ１がアドレスデコーダ１を通してアクセスコントロ
ーラ４に入力されると、アイドル状態ＳＩからアクセス
待機状態Ｓ１に遷移する。
【００４０】アクセス待機状態Ｓ１においては、モード
コントローラ７には現在接続されているメモリがＳＤＲ
ＡＭであるかまたはＥＤＯ−ＤＲＡＭであるかを識別す
るためのメモリ識別信号Ｐ２が外部機器から入力され
る。
コントローラ７には現在接続されているメモリがＳＤＲ
ＡＭであるかまたはＥＤＯ−ＤＲＡＭであるかを識別す
るためのメモリ識別信号Ｐ２が外部機器から入力され
る。
【００４１】前記モードコントローラ７は、入力された
メモリ識別信号Ｐ２をコマンドコントローラ６およびク
ロックバッファ８に出力する。コマンドコントローラ６
により、メモリの識別がなされると、アクセス待機状態
Ｓ１から第１のメモリ接続状態Ｓ２または第１のメモリ
接続状態Ｓ２′に遷移する。
メモリ識別信号Ｐ２をコマンドコントローラ６およびク
ロックバッファ８に出力する。コマンドコントローラ６
により、メモリの識別がなされると、アクセス待機状態
Ｓ１から第１のメモリ接続状態Ｓ２または第１のメモリ
接続状態Ｓ２′に遷移する。
【００４２】例えば、第１のメモリ接続状態Ｓ２はＳＤ
ＲＡＭが接続されている時に遷移し、第２のメモリ接続
状態Ｓ２′はＥＤＯ−ＤＲＡＭが接続されている時に遷
移するように予め定められている。第１のメモリ接続状
態Ｓ２に遷移すると、コマンドコントローラ６はＳＤＲ
ＡＭにアクセスコマンドを出力する。アクセスコマンド
は、例えば、下記の表１のようになっている。
ＲＡＭが接続されている時に遷移し、第２のメモリ接続
状態Ｓ２′はＥＤＯ−ＤＲＡＭが接続されている時に遷
移するように予め定められている。第１のメモリ接続状
態Ｓ２に遷移すると、コマンドコントローラ６はＳＤＲ
ＡＭにアクセスコマンドを出力する。アクセスコマンド
は、例えば、下記の表１のようになっている。
【００４３】
【表１】
【００４４】まず、コマンドコントローラ６は、バンク
アクティブコマンドを入力する。同時に、アクセスコン
トローラ４は、接続されているＳＤＲＡＭにロウ・アド
レスＰ３をアドレスマルチプレクサ５から入力する。
アクティブコマンドを入力する。同時に、アクセスコン
トローラ４は、接続されているＳＤＲＡＭにロウ・アド
レスＰ３をアドレスマルチプレクサ５から入力する。
【００４５】その後に、コマンドコントローラ６がリー
ド／ライトコマンドを入力する。リード／ライトコマン
ドの入力と同時にアクセスコントローラ４はカラム・ア
ドレスを入力し、アドレスマルチプレクサ５から接続さ
れているＳＤＲＡＭに入力するようになっている。
ド／ライトコマンドを入力する。リード／ライトコマン
ドの入力と同時にアクセスコントローラ４はカラム・ア
ドレスを入力し、アドレスマルチプレクサ５から接続さ
れているＳＤＲＡＭに入力するようになっている。
【００４６】一方、接続されているメモリがＥＤＯ−Ｄ
ＲＡＭの場合には、アクセス待機状態Ｓ１から第２のメ
モリ接続状態Ｓ２′に遷移するようになっている。第２
のメモリ接続状態Ｓ２′に遷移すると、コマンドコント
ローラ６はロウ・アドレスのセットを行うための信号を
記憶手段１０に出力する。同時に、アクセスコントロー
ラ４はアドレスマルチプレクサ５から、記憶手段１０に
ロウ・アドレスを入力させる。
ＲＡＭの場合には、アクセス待機状態Ｓ１から第２のメ
モリ接続状態Ｓ２′に遷移するようになっている。第２
のメモリ接続状態Ｓ２′に遷移すると、コマンドコント
ローラ６はロウ・アドレスのセットを行うための信号を
記憶手段１０に出力する。同時に、アクセスコントロー
ラ４はアドレスマルチプレクサ５から、記憶手段１０に
ロウ・アドレスを入力させる。
【００４７】その後に、コマンドコントローラ６はカラ
ム・アドレスのセットを行う信号を記憶手段１０に出力
する。また、それと同時にアクセスコントローラ４はカ
ラム・アドレスをアドレスマルチプレクサ５から記憶手
段１０に入力させる。
ム・アドレスのセットを行う信号を記憶手段１０に出力
する。また、それと同時にアクセスコントローラ４はカ
ラム・アドレスをアドレスマルチプレクサ５から記憶手
段１０に入力させる。
【００４８】なお、アクセス待機状態Ｓ１から第１およ
び第２のメモリ接続状態Ｓ２、Ｓ２′への遷移は逆の組
合せでも良く、例えば第１のメモリ接続状態Ｓ２はＥＤ
Ｏ−ＤＲＡＭが接続されている時に、第２のメモリ接続
状態Ｓ２′はＳＤＲＡＭが接続されている時に遷移する
ように予め定められていても良い。
び第２のメモリ接続状態Ｓ２、Ｓ２′への遷移は逆の組
合せでも良く、例えば第１のメモリ接続状態Ｓ２はＥＤ
Ｏ−ＤＲＡＭが接続されている時に、第２のメモリ接続
状態Ｓ２′はＳＤＲＡＭが接続されている時に遷移する
ように予め定められていても良い。
【００４９】リフレッシュタイマ２は、記憶手段１０の
リフレッシュ要求を定期的に発生させる。リフレッシュ
要求が発生すると、アイドル状態ＳＩからリフレッシュ
待機状態Ｓ３に遷移する。
リフレッシュ要求を定期的に発生させる。リフレッシュ
要求が発生すると、アイドル状態ＳＩからリフレッシュ
待機状態Ｓ３に遷移する。
【００５０】リフレッシュ待機状態Ｓ３になると、モー
ドコントローラ７には、現在接続されている記憶手段１
０がＳＤＲＡＭであるかまたはＥＤＯ−ＤＲＡＭである
かを識別するメモリ識別信号Ｐ２が外部機器から入力さ
れる。モードコントローラ７は、入力されたメモリ識別
信号Ｐ２をコマンドコントローラ６およびクロックバッ
ファ８に出力する。
ドコントローラ７には、現在接続されている記憶手段１
０がＳＤＲＡＭであるかまたはＥＤＯ−ＤＲＡＭである
かを識別するメモリ識別信号Ｐ２が外部機器から入力さ
れる。モードコントローラ７は、入力されたメモリ識別
信号Ｐ２をコマンドコントローラ６およびクロックバッ
ファ８に出力する。
【００５１】記憶手段１０に接続されているメモリの識
別がなされると、リフレッシュ待機状態Ｓ３から第１の
メモリ接続状態Ｓ４あるいは第２のメモリ接続状態Ｓ
４′に遷移する。第１のメモリ接続状態Ｓ４は、例えば
ＳＤＲＡＭが接続されている時に遷移し、第２のメモリ
接続状態Ｓ４′はＥＤＯ−ＤＲＡＭが接続されている時
に遷移するように予め定められている。
別がなされると、リフレッシュ待機状態Ｓ３から第１の
メモリ接続状態Ｓ４あるいは第２のメモリ接続状態Ｓ
４′に遷移する。第１のメモリ接続状態Ｓ４は、例えば
ＳＤＲＡＭが接続されている時に遷移し、第２のメモリ
接続状態Ｓ４′はＥＤＯ−ＤＲＡＭが接続されている時
に遷移するように予め定められている。
【００５２】第１のメモリ接続状態Ｓ４に遷移すると、
コマンドコントローラ６はＳＤＲＡＭにリフレッシュコ
マンドを入力する。ＳＤＲＡＭの場合、コマンドコント
ローラ６がリフレッシュコマンドを入力すると、ＳＤＲ
ＡＭの内部のリフレッシュカウンタ（図示せず）がリフ
レッシュアドレスを生成してＳＤＲＡＭがリフレッシュ
されるようになっている。
コマンドコントローラ６はＳＤＲＡＭにリフレッシュコ
マンドを入力する。ＳＤＲＡＭの場合、コマンドコント
ローラ６がリフレッシュコマンドを入力すると、ＳＤＲ
ＡＭの内部のリフレッシュカウンタ（図示せず）がリフ
レッシュアドレスを生成してＳＤＲＡＭがリフレッシュ
されるようになっている。
【００５３】また、接続されているメモリがＥＤＯ−Ｄ
ＲＡＭの場合には、リフレッシュ待機状態Ｓ３から第２
のメモリ接続状態Ｓ４′に遷移するようになっている。
第２のメモリ接続状態Ｓ４′に遷移すると、コマンドコ
ントローラ６は、リフレッシュを行うための信号を記憶
手段１０に出力して、記憶手段１０として接続されてい
るＥＤＯ−ＤＲＡＭのリフレッシュを行うようになって
いる。
ＲＡＭの場合には、リフレッシュ待機状態Ｓ３から第２
のメモリ接続状態Ｓ４′に遷移するようになっている。
第２のメモリ接続状態Ｓ４′に遷移すると、コマンドコ
ントローラ６は、リフレッシュを行うための信号を記憶
手段１０に出力して、記憶手段１０として接続されてい
るＥＤＯ−ＤＲＡＭのリフレッシュを行うようになって
いる。
【００５４】次に、図６（Ａ）、図６（Ｂ）を用いて、
記憶手段１０として接続されるＳＤＲＡＭおよびＥＤＯ
−ＤＲＡＭと本実施の形態のメモリインターフェイスと
の接続について説明する。図６において、１０１は本実
施の形態にかかるメモリインターフェイス、１０２はＳ
ＤＲＡＭ、１０３はＥＤＯ−ＤＲＡＭ、１０４はデータ
バスである。
記憶手段１０として接続されるＳＤＲＡＭおよびＥＤＯ
−ＤＲＡＭと本実施の形態のメモリインターフェイスと
の接続について説明する。図６において、１０１は本実
施の形態にかかるメモリインターフェイス、１０２はＳ
ＤＲＡＭ、１０３はＥＤＯ−ＤＲＡＭ、１０４はデータ
バスである。
【００５５】メモリインターフェイス１０１には、周波
数の異なる複数のクロック、メモリ識別信号及びアクセ
ス信号等が入力される。また、メモリインターフェイス
１０１からＳＤＲＡＭ１０２にはアドレス信号、コマン
ド信号、例えば７０ＭＨｚのクロック信号が入力され
る。
数の異なる複数のクロック、メモリ識別信号及びアクセ
ス信号等が入力される。また、メモリインターフェイス
１０１からＳＤＲＡＭ１０２にはアドレス信号、コマン
ド信号、例えば７０ＭＨｚのクロック信号が入力され
る。
【００５６】また、前記メモリインターフェイス１０１
にＥＤＯ−ＤＲＡＭ１０３が接続されている場合には、
メモリインターフェイス１０１からアドレス信号、コマ
ンド信号、および例えば３５ＭＨｚのクロック信号が入
力される。
にＥＤＯ−ＤＲＡＭ１０３が接続されている場合には、
メモリインターフェイス１０１からアドレス信号、コマ
ンド信号、および例えば３５ＭＨｚのクロック信号が入
力される。
【００５７】ＳＤＲＡＭ１０２がメモリインターフェイ
ス１０１に接続されている場合には、ＳＤＲＡＭ１０２
は、例えば８ビットのデータバス１０４のうちのビット
分のデータラインによって外部機器と接続されている。
ス１０１に接続されている場合には、ＳＤＲＡＭ１０２
は、例えば８ビットのデータバス１０４のうちのビット
分のデータラインによって外部機器と接続されている。
【００５８】一方、ＥＤＯ−ＤＲＡＭ１０３がメモリイ
ンターフェイス１０１と接続されている場合には、ＥＤ
Ｏ−ＤＲＡＭ１０３と外部機器とは、例えば１６ビット
のデータバス１０４のすべてのデータラインによって接
続されている。
ンターフェイス１０１と接続されている場合には、ＥＤ
Ｏ−ＤＲＡＭ１０３と外部機器とは、例えば１６ビット
のデータバス１０４のすべてのデータラインによって接
続されている。
【００５９】すなわち、ＥＤＯ−ＤＲＡＭ１０３がメモ
リインターフェイス１０１に接続されている場合には、
ＳＤＲＡＭ１０２がメモリインターフェイス１０１に接
続されている場合に比べて、データの入出力の速度は半
分になっている。
リインターフェイス１０１に接続されている場合には、
ＳＤＲＡＭ１０２がメモリインターフェイス１０１に接
続されている場合に比べて、データの入出力の速度は半
分になっている。
【００６０】また、ＥＤＯ−ＤＲＡＭ１０３がメモリイ
ンターフェイス１０１に接続されている場合には、ＳＤ
ＲＡＭ１０２がメモリインターフェイス１０１に接続さ
れている場合に比べて、１クロックに対するデータ入出
量は２倍になっている。
ンターフェイス１０１に接続されている場合には、ＳＤ
ＲＡＭ１０２がメモリインターフェイス１０１に接続さ
れている場合に比べて、１クロックに対するデータ入出
量は２倍になっている。
【００６１】さらに、ＥＤＯ−ＤＲＡＭ１０３がメモリ
インターフェイス１０１に接続されている場合には、不
図示のシフトレジスタによって８ビットのデータを２
個、１６ビットのデータとして入出力を行わせる。
インターフェイス１０１に接続されている場合には、不
図示のシフトレジスタによって８ビットのデータを２
個、１６ビットのデータとして入出力を行わせる。
【００６２】前記のごとく接続するようにすることによ
って、総合データレートはＳＤＲＡＭ１０２、ＥＤＯ−
ＤＲＡＭ１０３のどちらがメモリインターフェイス１０
１に接続された場合にも同じになる。
って、総合データレートはＳＤＲＡＭ１０２、ＥＤＯ−
ＤＲＡＭ１０３のどちらがメモリインターフェイス１０
１に接続された場合にも同じになる。
【００６３】次に、図７を参照して本発明の別の実施の
形態について説明する。図１と同一添番は、同一の機能
を示す。図７において、１はアドレスデコーダであり、
入力されるアドレス信号をデコードして後述するアクセ
スコントローラ４に出力する。
形態について説明する。図１と同一添番は、同一の機能
を示す。図７において、１はアドレスデコーダであり、
入力されるアドレス信号をデコードして後述するアクセ
スコントローラ４に出力する。
【００６４】２はリフレッシュタイマであり、クロック
などの基準信号からメモリのリフレッシュのタイミング
信号を出力する。３はリフレッシュコントローラであ
り、リフレッシュタイマ３から出力されるタイミング信
号に基づいてコマンドコントローラ６を制御する。
などの基準信号からメモリのリフレッシュのタイミング
信号を出力する。３はリフレッシュコントローラであ
り、リフレッシュタイマ３から出力されるタイミング信
号に基づいてコマンドコントローラ６を制御する。
【００６５】４はアクセスコントローラであり、後述す
るコマンドコントローラ６にコントロール信号を出力す
るためのものである。
るコマンドコントローラ６にコントロール信号を出力す
るためのものである。
【００６６】５はアドレスマルチプレクサであり、アク
セスコントローラ４からの選択信号によりロウ・アドレ
スとカラム・アドレスとを切り替えて記憶手段１０に出
力するためのものである。６はコマンドコントローラで
あり、外部機器からのコントロール信号により記憶手段
１０として接続されているＤＲＡＭ、ＥＤＯ−ＤＲＡ
Ｍ、ＳＤＲＡＭなどの種別に応じてこれらのメモリを動
作させるものである。
セスコントローラ４からの選択信号によりロウ・アドレ
スとカラム・アドレスとを切り替えて記憶手段１０に出
力するためのものである。６はコマンドコントローラで
あり、外部機器からのコントロール信号により記憶手段
１０として接続されているＤＲＡＭ、ＥＤＯ−ＤＲＡ
Ｍ、ＳＤＲＡＭなどの種別に応じてこれらのメモリを動
作させるものである。
【００６７】７はモードコントローラであり、外部機器
から入力されるモード信号を、コマンドコントローラ６
や後述するクロックバッファ８に出力する。８はクロッ
クバッファであり、複数の周波数の異なるクロックを入
力されこの複数のクロックの内の一つを選択してメモリ
に出力する。
から入力されるモード信号を、コマンドコントローラ６
や後述するクロックバッファ８に出力する。８はクロッ
クバッファであり、複数の周波数の異なるクロックを入
力されこの複数のクロックの内の一つを選択してメモリ
に出力する。
【００６８】９はデータバスであり、メモリと外部機器
との間でデータをやり取りするためのものである。１０
は記憶手段を構成するメモリであり、ＤＲＡＭ、ＳＤＲ
ＡＭまたはＥＤＯ−ＤＲＡＭのいずれかが用いられる。
との間でデータをやり取りするためのものである。１０
は記憶手段を構成するメモリであり、ＤＲＡＭ、ＳＤＲ
ＡＭまたはＥＤＯ−ＤＲＡＭのいずれかが用いられる。
【００６９】２０はデータ幅変換回路であり、データバ
ス９とＤＲＡＭ、ＥＤＯ−ＤＲＡＭ、ＳＤＲＡＭなどの
メモリ１０との間で、データ幅およびデータの入出力レ
ートを変換する。前記データ幅変換回路２０は、ＳＤＲ
ＡＭとデータ変換回路２０とは、例えば８ビットのデー
タ幅（第１のビット幅）、７０ＭＨｚのデータレート第
１のデータレート）で接続されている。
ス９とＤＲＡＭ、ＥＤＯ−ＤＲＡＭ、ＳＤＲＡＭなどの
メモリ１０との間で、データ幅およびデータの入出力レ
ートを変換する。前記データ幅変換回路２０は、ＳＤＲ
ＡＭとデータ変換回路２０とは、例えば８ビットのデー
タ幅（第１のビット幅）、７０ＭＨｚのデータレート第
１のデータレート）で接続されている。
【００７０】モードコントローラ７からの識別信号によ
り、ＳＤＲＡＭが接続されていると識別された場合に
は、データ幅変換回路２０はデータ幅及びデータレート
を変換せずに出力する。なお、ＥＤＯ−ＤＲＡＭとデー
タ幅変換回路２０とは、例えば１６ビットのデータ幅
（第２のビット幅）、３５ＭＨｚのデータレート（第２
のデータレート）で接続されている。
り、ＳＤＲＡＭが接続されていると識別された場合に
は、データ幅変換回路２０はデータ幅及びデータレート
を変換せずに出力する。なお、ＥＤＯ−ＤＲＡＭとデー
タ幅変換回路２０とは、例えば１６ビットのデータ幅
（第２のビット幅）、３５ＭＨｚのデータレート（第２
のデータレート）で接続されている。
【００７１】一方、モードコントローラ７からの識別信
号により、メモリ１０としてＥＤＯ−ＤＲＡＭが接続さ
れていると識別された場合には、データ幅変換回路２０
はデータバス９を介して送られる８ビットデータの２個
ずつを１６ビットのデータ１個にしてＥＤＯ−ＤＲＡＭ
へ出力する。その際に、データバス９からのデータレー
トが７０ＭＨｚに対し、ＥＤＯ−ＤＲＡＭへのデータレ
ートは３５ＭＨｚとして出力する。
号により、メモリ１０としてＥＤＯ−ＤＲＡＭが接続さ
れていると識別された場合には、データ幅変換回路２０
はデータバス９を介して送られる８ビットデータの２個
ずつを１６ビットのデータ１個にしてＥＤＯ−ＤＲＡＭ
へ出力する。その際に、データバス９からのデータレー
トが７０ＭＨｚに対し、ＥＤＯ−ＤＲＡＭへのデータレ
ートは３５ＭＨｚとして出力する。
【００７２】また、データ幅変換回路２０はＥＤＯ−Ｄ
ＲＡＭからの１６ビットデータ１個を、８ビットデータ
２個としてデータバス９へ出力する。その際に、ＥＤＯ
−ＤＲＡＭからのデータレートが３５ＭＨｚに対し、デ
ータバス９へのデータレートは７０ＭＨｚとして出力す
るようになっている。
ＲＡＭからの１６ビットデータ１個を、８ビットデータ
２個としてデータバス９へ出力する。その際に、ＥＤＯ
−ＤＲＡＭからのデータレートが３５ＭＨｚに対し、デ
ータバス９へのデータレートは７０ＭＨｚとして出力す
るようになっている。
【００７３】次に、図８（Ａ）及び図８（Ｂ）を参照し
ながらＳＤＲＡＭおよびＥＤＯ−ＤＲＡＭと本実施の形
態のメモリインターフェイスとの接続について説明す
る。図８において、３０１は本実施の形態にかかるメモ
リインターフェイス、３０２はＳＤＲＡＭ、３０３はＥ
ＤＯ−ＤＲＡＭ、３０４はデータバスである。
ながらＳＤＲＡＭおよびＥＤＯ−ＤＲＡＭと本実施の形
態のメモリインターフェイスとの接続について説明す
る。図８において、３０１は本実施の形態にかかるメモ
リインターフェイス、３０２はＳＤＲＡＭ、３０３はＥ
ＤＯ−ＤＲＡＭ、３０４はデータバスである。
【００７４】前記メモリインターフェイス３０１には周
波数の異なる複数のクロックｃｌｋ、メモリ識別信号、
アクセス信号等が入力される。また、メモリインターフ
ェイス３０１からＳＤＲＡＭ３０２にはアドレス信号、
コマンド信号、例えば７０ＭＨｚのクロック信号等が入
力される。
波数の異なる複数のクロックｃｌｋ、メモリ識別信号、
アクセス信号等が入力される。また、メモリインターフ
ェイス３０１からＳＤＲＡＭ３０２にはアドレス信号、
コマンド信号、例えば７０ＭＨｚのクロック信号等が入
力される。
【００７５】前記メモリインターフェイス３０１にＥＤ
Ｏ−ＤＲＡＭ３０３が接続されている場合には、メモリ
インターフェイス３０１からアドレス信号、コマンド信
号、および例えば３５ＭＨｚのクロック信号が入力され
る。
Ｏ−ＤＲＡＭ３０３が接続されている場合には、メモリ
インターフェイス３０１からアドレス信号、コマンド信
号、および例えば３５ＭＨｚのクロック信号が入力され
る。
【００７６】また、ＳＤＲＡＭ３０２がメモリインター
フェイス３０１に接続されている場合にはＳＤＲＡＭ３
０２とメモリインターフェイス３０１とは８ビットのデ
ータ幅で接続され、ＥＤＯ−ＤＲＡＭ３０３がメモリイ
ンターフェイス３０１に接続されている場合には１６ビ
ットのデータ幅でそれぞれ接続される。
フェイス３０１に接続されている場合にはＳＤＲＡＭ３
０２とメモリインターフェイス３０１とは８ビットのデ
ータ幅で接続され、ＥＤＯ−ＤＲＡＭ３０３がメモリイ
ンターフェイス３０１に接続されている場合には１６ビ
ットのデータ幅でそれぞれ接続される。
【００７７】
【発明の効果】本発明は上述したように、本発明のメモ
リインターフェイスによれば、入力される基準信号の周
波数が高い時にはデータ幅を狭くするとともに、前記入
力される基準信号の周波数が低い時には前記データ幅を
広くするようにしたので、基準信号の周波数とデータ幅
とが異なる複数種類の記憶手段を接続することができ
る。これにより、接続対象としているメモリ回路の種類
が変わってもデータレートを変更することなく良好に対
応することができるので、メモリインターフェイスの設
計変更を行うことなく種々のメモリ回路に対応すること
ができるようになり、装置全体の最終的なコストダウン
を図ることができる。
リインターフェイスによれば、入力される基準信号の周
波数が高い時にはデータ幅を狭くするとともに、前記入
力される基準信号の周波数が低い時には前記データ幅を
広くするようにしたので、基準信号の周波数とデータ幅
とが異なる複数種類の記憶手段を接続することができ
る。これにより、接続対象としているメモリ回路の種類
が変わってもデータレートを変更することなく良好に対
応することができるので、メモリインターフェイスの設
計変更を行うことなく種々のメモリ回路に対応すること
ができるようになり、装置全体の最終的なコストダウン
を図ることができる。
【図１】本発明の第１の実施の形態のメモリインターフ
ェイスの構成例を示すブロック図である。
ェイスの構成例を示すブロック図である。
【図２】第１の実施の形態に用いられるＳＤＲＡＭの構
成を示すブロック図である。
成を示すブロック図である。
【図３】従来のメモリインターフェイスの一例を示すブ
ロック図である。
ロック図である。
【図４】従来のメモリインターフェイスの動作を示す状
態遷移図である。
態遷移図である。
【図５】本実施の形態のメモリインターフェイスの動作
を示す状態遷移図である。
を示す状態遷移図である。
【図６】第１の実施の形態のメモリインターフェイスと
メモリとの接続を示すブロック図である。
メモリとの接続を示すブロック図である。
【図７】本発明の第２の実施の形態のメモリインターフ
ェイスの構成を示すブロック図である。
ェイスの構成を示すブロック図である。
【図８】本発明の第２の実施の形態のメモリインターフ
ェイスとメモリとの接続を示すブロック図である。
ェイスとメモリとの接続を示すブロック図である。
１ アドレスデコーダ ２ リフレッシュタイマ ３ リフレッシュコントローラ ４ アクセスコントローラ ５ アドレスマルチプレクサ ６ コマンドコントローラ ７ モードコントローラ ８ クロックバッファ ９ データバス １０ 記憶手段
Claims (14)
- 【請求項１】 入力される基準信号の周波数とデータ幅
とが異なる複数種類の記憶手段が接続可能なメモリイン
ターフェイスであって、 前記記憶手段の基準信号の周波数が高い時には前記デー
タ幅を狭くするとともに、前記記憶手段の基準信号の周
波数が低い時には前記データ幅を広くすることを特徴と
するメモリインターフェイス。 - 【請求項２】 前記接続されている記憶手段の種類を識
別するための記憶手段識別手段を具備することを特徴と
する請求項１に記載のメモリインターフェイス。 - 【請求項３】 前記入力される複数の基準信号のうちの
一つを選択して出力するための基準信号選択手段を具備
し、 前記基準信号選択手段は、前記記憶手段識別手段の識別
結果に基づいて前記入力される複数の基準信号のうちの
一つを選択して前記記憶手段に出力することを特徴とす
る請求項２に記載のメモリインターフェイス。 - 【請求項４】 データ幅が第１のビットｎで基準信号の
周波数が第１の周波数ｆ1 である第１の記憶手段と、デ
ータ幅が第２のビットｍで基準信号の周波数が第２の周
波数ｆ2 である第２の記憶手段とを接続可能なメモリイ
ンターフェイスであって、 前記第１のビットｎと第１の周波数ｆ1 との乗算結果
と、前記第２のビットｍと第２の周波数ｆ2 との乗算結
果とが等しいことを特徴とするメモリインターフェイ
ス。 - 【請求項５】 入力される基準信号の周波数及びデータ
幅が異なる複数種類の記憶手段のうちの何れが接続され
ているのかを識別するための記憶手段識別手段を具備す
ることを特徴とする請求項４に記載のメモリインターフ
ェイス。 - 【請求項６】 前記入力される複数の基準信号のうちの
一つを選択して出力するための基準信号選択手段を具備
し、 前記基準信号選択手段は、前記記憶手段識別手段の識別
結果に基づいて前記基準信号を選択して前記記憶手段に
出力することを特徴とする請求項４に記載のメモリイン
ターフェイス。 - 【請求項７】 入力される基準信号の周波数とデータ幅
とが異なる複数種類の記憶手段が接続可能なメモリイン
ターフェイスであって、 前記データ幅が第１のビットｎでデータレートが第１の
データレートｆＨｚであるデータと、データ幅が第３の
ビット２ｎでデータレートが第２のデータレートｆ／２
Ｈｚであるデータとを相互に変換するデータ幅変換手段
と、 前記複数種類の記憶手段のうち、接続されている記憶手
段の種類を識別する記憶手段識別手段と、 前記記憶手段識別手段の識別結果に基づいて前記接続さ
れている記憶手段を制御する制御手段とを具備すること
を特徴とするメモリインターフェイス。 - 【請求項８】 前記入力される複数の基準信号のうちの
一つを選択して出力するための基準信号選択手段を具備
し、 前記基準信号選択手段は、前記記憶手段識別手段の識別
結果に基づいて前記入力される複数の基準信号のうちの
一つを選択して前記記憶手段に出力することを特徴とす
る請求項７に記載のメモリインターフェイス。 - 【請求項９】 データ幅が第１のビットｎで基準信号の
周波数が第１のデータレートｆＨｚである第１の記憶手
段と、データ幅が第３のビット２ｎで基準信号の周波数
が第２のデータレートｆ／２Ｈｚである第２の記憶手段
とを接続可能なメモリインターフェイスであって、 前記データ幅が第１のビットｎで基準信号の周波数が第
１のデータレートｆＨｚであるデータと、データ幅が第
３のビット２ｎで基準信号の周波数が第２のデータレー
トｆ／２Ｈｚであるデータとを相互に変換するデータ幅
変換手段と、 前記接続されている記憶手段の種類を識別する記憶手段
識別手段と、 前記記憶手段識別手段の識別結果に基づいて前記接続さ
れている記憶手段を制御する制御手段とを具備すること
を特徴とするメモリインターフェイス。 - 【請求項１０】 前記入力される複数の基準信号のうち
の一つを選択して出力するための基準信号選択手段を具
備し、 前記基準信号選択手段は、前記記憶手段識別手段の識別
結果に基づいて前記入力される複数の基準信号のうちの
一つを選択して前記記憶手段に出力することを特徴とす
る請求項９に記載のメモリインターフェイス。 - 【請求項１１】 入力される基準信号の周波数とデータ
幅とが異なる複数種類の記憶手段が接続可能なメモリイ
ンターフェイスであって、 データ幅が第１のビットｎでデータレートが第１のデー
タレートｆＨｚであるデータを、データ幅が第３のビッ
ト２ｎでデータレートが第２のデータレートｆ／２Ｈｚ
であるデータに変換する第１のデータ幅変換手段と、 データ幅が第１のビットｎでデータレートが第１のデー
タレートｆＨｚであるデータを、データ幅が第３のビッ
トｎ／２でデータレートが第３のデータレート２ｆＨｚ
であるデータに変換する第２のデータ幅変換手段と、 前記接続されている記憶手段の種類を識別する記憶手段
識別手段と、 前記記憶手段識別手段の識別結果に基づいて前記記憶手
段を制御する制御手段とを具備することを特徴とするメ
モリインターフェイス。 - 【請求項１２】 前記入力される複数の基準信号のうち
の一つを選択して出力するための基準信号選択手段を具
備し、 前記基準信号選択手段は、前記記憶手段識別手段の識別
結果に基づいて前記記憶手段に基準信号を出力すること
を特徴とする請求項１１に記載のメモリインターフェイ
ス。 - 【請求項１３】 データ幅が第１のビットｎでデータレ
ートが第１のデータレートｆＨｚである第１の記憶手段
と、データ幅が第３のビット２ｎでデータレートが第２
のデータレートｆ／２Ｈｚであるデータの第２の記憶手
段とを接続可能なメモリインターフェイスであって、 データ幅が第１のビットｎでデータレートが第１のデー
タレートｆＨｚであるデータを、データ幅が第３のビッ
ト２ｎでデータレートが第２のデータレートｆ／２Ｈｚ
であるデータに変換する第１のデータ幅変換手段と、 データ幅が第１のビットｎでデータレートが第１のデー
タレートｆＨｚであるデータを、データ幅が第３のビッ
トｎ／２でデータレートが第３のデータレート２ｆＨｚ
であるデータに変換する第２のデータ幅変換手段と、 前記接続されている記憶手段の種類を識別するための記
憶手段識別手段と、 前記記憶手段識別手段の識別結果に基づいて前記記憶手
段を制御する制御手段とを具備することを特徴とするメ
モリインターフェイス。 - 【請求項１４】 前記入力される複数の基準信号のうち
の一つを選択して出力するための基準信号選択手段を具
備し、 前記基準信号選択手段は、前記記憶手段識別手段の識別
結果に基づいて前記入力される複数の基準信号のうちの
一つを選択して前記記憶手段に出力することを特徴とす
る請求項１３に記載のメモリインターフェイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8130288A JPH09311816A (ja) | 1996-05-24 | 1996-05-24 | メモリインターフェイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8130288A JPH09311816A (ja) | 1996-05-24 | 1996-05-24 | メモリインターフェイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09311816A true JPH09311816A (ja) | 1997-12-02 |
Family
ID=15030742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8130288A Pending JPH09311816A (ja) | 1996-05-24 | 1996-05-24 | メモリインターフェイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09311816A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202444A (ja) * | 2005-01-24 | 2006-08-03 | Renesas Technology Corp | 半導体記憶装置及び半導体記憶システム |
| JP2010015685A (ja) * | 2001-03-21 | 2010-01-21 | Micron Technology Inc | 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法 |
-
1996
- 1996-05-24 JP JP8130288A patent/JPH09311816A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010015685A (ja) * | 2001-03-21 | 2010-01-21 | Micron Technology Inc | 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法 |
| JP2012248267A (ja) * | 2001-03-21 | 2012-12-13 | Micron Technology Inc | 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法 |
| JP2006202444A (ja) * | 2005-01-24 | 2006-08-03 | Renesas Technology Corp | 半導体記憶装置及び半導体記憶システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051007 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060516 |