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JPH09306947A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH09306947A
JPH09306947A JP8140713A JP14071396A JPH09306947A JP H09306947 A JPH09306947 A JP H09306947A JP 8140713 A JP8140713 A JP 8140713A JP 14071396 A JP14071396 A JP 14071396A JP H09306947 A JPH09306947 A JP H09306947A
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JP
Japan
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layer
wiring layer
wiring
insulating
insulating film
Prior art date
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Granted
Application number
JP8140713A
Other languages
English (en)
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Inventor
Keiichiro Ho
慶一郎 方
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NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8140713A priority Critical patent/JP2904123B2/ja
Priority to US08/854,883 priority patent/US5977617A/en
Publication of JPH09306947A publication Critical patent/JPH09306947A/ja
Application granted granted Critical
Publication of JP2904123B2 publication Critical patent/JP2904123B2/ja
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Abstract

(57)【要約】 【課題】 フィルムキャリア系半導体装置の製造コスト
が高く、かつ電気的特性が悪かった。 【解決手段】 配線層１２が設けられた絶縁フィルム１
１ａと、配線層２が設けられた絶縁フィルム層１とを接
着層４によって貼り付けてある。配線層１２，２のイン
ナリード１２ａ，２ａは絶縁フィルム層１１ａ，１より
突出している。配線層２は絶縁フィルム層１のスルーホ
ール６の金属層２１を介して配線層１２に接続されてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に、
多層フィルムキャリアを有する半導体パッケージに関す
る。
【０００２】
【従来の技術】半導体チップの高速化、多ピン化、高性
能化に伴い、高性能パッケージの開発が必要不可欠であ
る。半導体チップはパッケージに付随する寄生ハラメー
タの影響を受ける。たとえば、信号線に寄因する寄生容
量は、容量性負荷として作用し、信号の立上り／立下り
速度及びその波形に影響する。また、電源線に寄因する
寄生インダクタクスはトランジスタのスイッチング時等
の過渡的な電源変化によって雑音を発生する。さらに、
信号線、電源線に寄因する寄生抵抗は信号線、電源線の
各電圧を低下させる。従って、これらの寄生パラメータ
をパッケージ構造で低減する必要がある。
【０００３】特に、ＣＭＰＯＳ系ロジック半導体装置に
おいては、同時スイッチング雑音を低減させるために、
寄生インダクタンスの低減が重要である。セラミック系
パッケージにおいては、図１５に示すごとく、基板１５
０１を多層化することにより電源層ＰＷＲ１，ＰＷＲ２
及び接地層ＧＮＤを強化してそのインダクタンスを低減
している。なお、図１５において、１５０２は半導体チ
ップ、１５０３はヒートスラグ、１５０４はボンディン
グワイヤ、１５０５は入出力ピン、ＳＩＧは信号層であ
る。
【０００４】ＱＦＰ（Quad Flat Package)で代表される
リードフレーム系パッケージにおいては、図１６の
（Ａ）に示すごとく、電源層ＰＷ及び接地層ＧＮＤをそ
れぞれ専用の平面導体層とし、電源層ＰＷ及び接地層Ｇ
ＮＤのインダクタンスを単層構造に比べて約１／３に低
減している。また、インピーダンスマッチングを図るた
めに、絶縁層１６０１、１６０２を薄くする。この場
合、各リードフレームをプレス加工した際に発生するプ
レスバリによる電気的短絡を防止するために、絶縁層１
６０１を電源層ＰＷより大きめに、また、絶縁層１６０
２を信号線ＳＩＧより大きめにする（特開平４−１１４
４６１号公報）。
【０００５】図１５、図１６に示すセラミック系パッケ
ージ及びリードフレーム系パッケージにおいては、主に
ワイヤボンディング方式を用いているので、多ピン化に
伴い、パッドピッチが狭くなり、接続が困難となってき
た。また、電気特性の面からも、ボンディングワイヤの
長さ及び太さにより上述の寄生パラメータが無視できな
くなってきた。そこで、半導体チップの高集積化による
多ピン化及び小型、薄型化を満足するフィルムキャリア
系パッケージが開発されてきた。このフィルムキャリア
系パッケージにおいては、絶縁フィルム上にエッチング
して形成された金属箔のインナリードを半導体チップの
パッド上に形成されたバンブにボンディングするＴＡＢ
(Tape Automated Bonding)方式を採用するＱ−ＴＣＰ(Q
uad Tape Carrier Package), Ｔ−ＢＧＡ(Tape Ball Gr
id Array) 等がある。たとえば、Ｑ−ＴＣＰでは、ＱＦ
Ｐと同様に、パッケージ周辺にアウタリードを形成し、
Ｔ−ＴＧＡでは、マトリスク状に半田ボールを形成す
る。
【０００６】図１７は従来のフィルムキャリア系パッケ
ージを示す。図１７においては、２層構造を実現するた
めに、絶縁フィルム１７０１の両面にリードフィルム１
７０２の銅箔に加えて接地層１７０３の銅箔を設ける。
接地層１７０３とインナリード１７０２ａ及びアウタリ
ード１７０２ｂとの接続はスルーホール１７０４，１７
０５によって行う。これにより、たとえば、チップサイ
ズ１００mm角、インナリードピッチ１２０μｍ、アウタ
リードピッチ３００μｍ、パッケージサイズ２４mm角の
場合、自己インダスタンスは３ｎＨとなり、単層構造の
２５ｎＨと比較して約１／８に抑制できる。なお、図１
７において、１７０６は半導体チップ、１７０７はアウ
タリードホール、１７０８はスプロケットホールであ
る。 図１７に示すフィルムキャリア系パッケージにお
いては、２層構造のために、微細なスルーホール１７０
４，１７０５たとえば５０μｍ径のスルーホールが必要
であり、スルーホールの径を小さくすれば、半導体チッ
プ１７０６から接地層１７０３までの距離が短くなり、
この結果、寄生インダクタンスは減少する。
【０００７】しかしながら、図１７に示すフィルムキャ
リア系パッケージにおいては、現在の微細スルーホール
形成は製造コストを上昇せしめ、この結果、絶縁フィル
ム層１７０１の製造コストが上昇する。また、引き回し
配線を行う際に、多ピン化に伴い、ファインピッチ化も
必要となり、やはり、製造コストが上昇する。さらに、
３層以上の構造を得ることが困難であり、従って、接地
層１７０３が設けられても電源層を設けることができな
い。このため、図１８、図１９、図２０に示すフィルム
キャリア系パッケージが提案されている。
【０００８】図１８に示すフィルムキャリア系パッケー
ジにおいては（参照：特開平５−１５２３７５号公
報）、絶縁フィルム層（サスペンダ）１８０１上に電源
層及び接地層を含む多層配線基板１８０２の接合パッド
１８０３を半田１８０４によって接合する。これによ
り、電源層、接地層の寄生インダクタンスを小さくす
る。なお、図１８において、１８０５は半導体チップ、
１８０６は封止樹脂である。図１９に示すフィルムキャ
リア系パッケージにおいては（参照：特開平５−２１８
１４５号公報）、アウタリード及びインナリードを千鳥
配列化するために、アウタリード１９０１を有する絶縁
フィルム層１９０２とインナリード１９０３を有する絶
縁フィルム層１９０４とを張り合わせている。この結
果、電源ピン、接地ピンが分散され、電源層、接地層の
幅を大きくする。これにより、電源層、接地層の寄生イ
ンダクタンスを小さくする。なお、図１９において、１
９０５は接着層、１９０６はスルーホールである。図２
０に示すフィルムキャリア系パッケージにおいては（参
照：特開平５−２２６４１５号公報）、多ピン化に対応
して絶縁フィルム層２００１の両面に交互にリード２０
０２，２００３を取り出している。従って、微細なスル
ーホールを形成する必要がない。なお、図２０におい
て、２００４は半導体チップ、２００５は封止樹脂であ
る。
【０００９】
【発明が解決しようとする課題】しかしながら、図１８
に示すフィルムキャリア系パッケージにおいては、多層
配線基板１８０２の製造工程、接合工程が必要であり、
この結果、製造コストが上昇するという課題がある。ま
た、寄生インダクタンスを小さくするために、多層配線
基板１８０２から半導体チップ１８０５までの距離を短
くする、つまり、接合用パッド１８０３をデバイスホー
ル近傍に配設する必要があり、高度のファインパターン
技術を必要という課題もある。また、図１９に示すフィ
ルムキャリアパッケージにおいては、各層間の接続はス
ルーホール１９０６によって行っているので、微細な穴
加工を必要とする。しかし、実際には、パンチングで穴
加工するので、スルーホール１９０６のサイズは０．２
mm径であり、半導体チップから電源層、接地層までの引
き回し距離が長くなる。従って、多ピンでれば、寄生イ
ンダクタンスの低減はそれ程大きくないという課題があ
る。さらに、図２０に示すフィルムキャリア系パッケー
ジにおいては、リード２００２，２００３を交互に形成
しなければならず、電源層、接地層、信号線がばらばら
に配設されている半導体装置に向かないという課題があ
る。また、２層構造しか形成できず、電気的特性の十分
でないという課題がある。さらに、リード２００３を予
め曲げているので、電気的短絡、位置ずれ、リード変形
等の課題がある。従って、本発明の目的は、低寄生イン
ダクタンスのフィルムキャリア系半導体装置の製造コス
トを低下させ、電気的特性を向上されることにある。
【００１０】
【課題を解決するための手段】上述の課題を解決するた
めに本発明に係る半導体装置は、多層フィルムキャリア
と、この多層フィルムキャリアから突出したインナリー
ドを有する複数の配線層と、インナリードに接続された
電極パッドを有する半導体チップとを具備するものであ
る。
【００１１】
【発明の実施の形態】本発明の係る第１の実施の形態で
ある２層クワッドタイプテープキャリアパッケージを図
１〜図７を参照して説明する。なお、図１の（Ａ）、
（Ｂ）、（Ｃ）、（Ｄ）及び図３の（Ａ）はフィルムキ
ャリアの製造方法を示す平面図、図２の（Ａ）、
（Ｂ）、（Ｃ）、（Ｄ）及び図３の（Ｂ）は図１の
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）及び図３の（Ａ）の断
面図である。また、図４の（Ａ）、（Ｂ）、図５の
（Ａ）、（Ｂ）は図３の（Ａ）、（Ｂ）のフィルムキャ
リアを樹脂封止する工程を示す断面図、図６は図４の
（Ｂ）の部分拡大平面図、図７は図５の（Ｂ）の平面図
である。
【００１２】始めに、図１の（Ａ）及び図２の（Ａ）を
参照すると、絶縁フィルム層（サスペンダ）１の表面に
は配線層（この場合、接地層）２及びソルダレジスト層
３を設け、また、裏面には接着層４を設ける。この場
合、配線層２のインナリード２ａは絶縁フィルム層１よ
り突出している。なお、５はデバイスホールである。こ
こで、配線層２は、ベタ層に限りなく近い形状にし、つ
まり、平面導体にし、寄生インダクタンスを低減し、電
気的特性を向上させる。次に、図１の（Ｂ）及び図２の
（Ｂ）を参照すると、配線層２を下層の接続用パッド１
４（図１の（Ｃ）参照）に接続させるためのスルーホー
ル６を形成する。この場合、スルーホール６は、たとえ
ば、２００〜３００μｍ径であり、絶縁フィルム層１の
１層を安価なドリル、パンティング技術により開孔でき
る。なお、図１６、図１７、図１８におけるスルーホー
ルは約５０μｍ径と微細であり、高価なレーザ加工、ケ
ミカルエッチングにより開孔される。
【００１３】他方、図１の（Ｃ）及び図２の（Ｃ）を参
照すると、絶縁フィルム層１１ａ，１１ｂ上に配線層
（この場合、信号層）１２を接着層１３によって接着す
る。ここで、絶縁フィルム層１１ａはサスペンダとして
作用し、また、絶縁フィルム層１１ａ上には配線層２を
接続させるための接続用パッド１４が設けられている。
絶縁フィルム層１１ｂには電気選別用パッド１５が設け
られている。配線層１２のインナリード１２ａは絶縁フ
ィルム１１ａより突出しており、配線層１２のアウタリ
ード１２ｂは絶縁フィルム１１ｂ上の電気選別用パッド
１５に接続されている。なお、１６はデバイスホール、
１７はアウタリードホールである。
【００１４】図１４の（Ａ）、（Ｂ）における絶縁フィ
ルム層１は、できるだけ薄くたとえば厚さ２５〜５０μ
ｍのポリイミドよりなり、他方、図１の（Ｃ）及び図２
の（Ｃ）における絶縁フィルム層１、１１ａ、１１ｂは
たとえば厚さ約２５μｍのポリイミドよりなる。また、
図１の（Ａ）、（Ｂ）、（Ｃ）、図２の（Ａ）、
（Ｂ）、（Ｃ）において、配線層２、１２は圧延あるい
は電解による厚さ約３５μｍの銅箔よりなるが、インナ
リードボンディング（ＩＬＢ）時のボンディング高さを
低減するために、厚さ約１８μｍの銅箔がより好まし
い。さらに、接着層４，１３はエポキシ系を用いる。ま
た、絶縁フィルム層１１ａ，１１ｂと配線層１２との間
に接着層１３を介在せしめている場合、絶縁フィルム層
１１ａ，１１ｂに、デバイスホール１６及びスプロケッ
トホール（図示せず）をパンチングにより形成した後
に、配線層１２を絶縁フィルム層１１に貼り付ける。し
かし、接着層１３を設けずに絶縁フィルム層と配線層の
２層構造とするもでき、この場合には、ケミカルエッチ
ングでデバイスホール１６、スプロケットホールを形成
する。
【００１５】次に、図１の（Ｄ）及び図２の（Ｄ）を参
照すると、図１の（Ｂ）及び図１の（Ｂ）に示す配線層
２と、図１の（Ｃ）及び図２の（Ｃ）に示す配線層１２
とを高精度の光学系位置合わせ機構を用いて貼りあ合わ
せる。この場合、インナリード２ａとインナリード１２
ａとのずれは後述の電極パッドの挟ピッチ１００μｍ以
下に対応して±１０μｍ内とする。また、接着層４のス
ルーホール６への滲み出しを、スルーホール６の内壁と
共に、ケミカル処理あるいはプラズマアッシュ処理によ
り洗浄する。
【００１６】次に、図３を参照すると、配線層２と接続
用パッド１４との電気的接続を図るために、無電解めっ
き、スパッタリングあるいは真空蒸着により銅等による
金属層２１をスルーホール６内に形成する。これによ
り、多層フィルムキャリアが完成する。
【００１７】図３の多層フィルムキャリアの実装につい
て、図４、図５、図６、図７を参照して説明する。ま
ず、図４の（Ａ）にするように、配線層２、１２のイン
ナリード２ａ、１２ａは絶縁フィルム層１，１１ａより
突出している。また、上述のごとく、配線層２はアウタ
リードのためにスルーホール８内の金属層２１を介して
下層に接続されているが、スルーホール８は微細径とす
る必要がない。
【００１８】次に、図４の（Ｂ）を参照すると、インナ
リードボンディング（ＩＬＢ）を行う。すなわち、半導
体チップ２２の電極パッド２２ａ（図６参照）と配線層
２，１２のインナリード２ａ、１２ａとがバンプ（図示
せず）を介してボンディング高さはインナリード１２ａ
のボンディング高さより高いが、２００μｍ以内であれ
ぱ、シングルポイントボンダにより両者のインナリード
２ａ、１２ａのボンディングが可能である。
【００１９】次に、図５の（Ａ）を参照すると、液状樹
脂層２３によって樹脂封止する。最後に、図５の（Ｂ）
を参照すると、電気選別用パッド１５が付いた絶縁フィ
ルム層１１ｂを切断し、アウタリードボンディング（Ｏ
ＬＢ）を行う。つまり、配線層１２のアウタリード１２
ｂを基板２４に接続して実装を完了する。
【００２０】本発明の係る第２の実施の形態である２層
ボールグリッドアレイ（ＢＧＡ）を図８〜図１０を参照
して説明する。なお、図８の（Ａ）、（Ｂ）、（Ｃ）、
（Ｄ）及び図１０の（Ａ）はフィルムキャリアの製造方
法を示す平面図、図９の（Ａ）、（Ｂ）、（Ｃ）、
（Ｄ）及び図１０の（Ｂ）は図８の（Ａ）、（Ｂ）、
（Ｃ）、（Ｄ）及び図１０の（Ａ）の断面図である。
【００２１】始めに、図８の（Ａ）及び図９の（Ａ）を
参照すると、図１の（Ａ）及び図２の（Ａ）と同様に、
絶縁フィルム層（サスペンダ）１の表面には配線層（こ
の場合、接地層）２及びソルダレジスト層３を設け、ま
た、裏面には接着層４を設ける。この場合、配線層２の
インナリード２ａは絶縁フィルム層１より突出してい
る。なお、５はデバイスホールである。さらに、ＢＧＡ
構造では、アウタリードの代わりに、半田ボールを形成
するためにのアウタパッドが必要である。配線層２のア
ウタパッド３１を形成するためのに、ソルダレジスト層
３に開口３１を形成する。他方、後述の配線層１２のア
ウタパッドのために、配線層２に開口３２を予め形成し
ておく。この場合、アウタパッドピッチが１．２７mm、
アウタパッド径が０．６５mmであれば、開口３２の径は
０．７５mmである。ここでも、配線層２は、ベタ層に限
りなく近い形状にし、つまり、平面導体にし、寄生イン
ダクタンスを低減し、電気的特性を向上させる。
【００２２】次に、図８の（Ｂ）及び図９の（Ｂ）を参
照すると、配線層１２（図８の（Ｃ）参照）のアウタパ
ッドを形成するために、スルーホール３３を形成する。
【００２３】他方、図８の（Ｃ）及び図９の（Ｃ）を参
照すると、絶縁フィルム層１１ａ上に配線層（この場
合、信号層）１２を接着層１３によって接着する。ここ
で、絶縁フィルム層１１ａはサスペンダとして作用し、
また、絶縁フィルム層１１ａ上には配線層１２接続用パ
ッド３４が設けられている。図１の（Ｃ），図２の
（Ｃ）の絶縁フィルム層１１ｂは設けられていない。こ
の場合も、配線層１２のインナリード１２ａは絶縁フィ
ルム１１ａより突出している。
【００２４】次に、図８の（Ｄ）及び図９の（Ｄ）を参
照すると、図８の（Ｂ）及び図９の（Ｂ）に示す配線層
２と、図８の（Ｃ）及び図９の（Ｃ）に示す配線層１２
とを高精度の光学系位置合わせ機構を用いて貼りあ合わ
せる。この場合も、インナリード２ａとインナリード１
２ａとのずれは後述の電極パッドの挟ピッチ１００μｍ
以下に対応して±１０μｍ内とする。また、接着層４の
スルーホール３３への滲み出しを、スルーホール３３の
内壁と共に、ケミカル処理あるいはプラズマアッシュ処
理により洗浄する。
【００２５】次に、図１０を参照すると、配線層１２の
接続用パッド３４との電気的接続を図るために、無電解
めっき、スパッタリングあるいは真空蒸着により銅等に
よる金属層３５をスルーホール３３内に形成する。この
金属層３５は配線層１２のアウタパッドとして作用す
る。これにより、多層フィルムキャリアが完成する。以
後、図１０の多層フィルムキャリアの実装については、
図４、図５、図６、図７に示した場合と同様である。
【００２６】本発明の係る第３の実施の形態である３層
ボールグリッドアレイ（ＢＧＡ）を図１１〜図１４を参
照して説明する。なお、図１１の（Ａ），（Ｂ），
（Ｃ），（Ｄ）、図１３の（Ａ）及び図１４の（Ａ）は
フィルムキャリアの製造方法を示す平面図、図１２の
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、図１３の（Ｂ）及び
図１４の（Ｂ）は図１１の（Ａ）、（Ｂ）、（Ｃ）、
（Ｄ）、図１２の（Ａ）、図１３の（Ｂ）の断面図であ
る。
【００２７】始めに、図８の（Ａ）及び図９の（Ａ）を
参照すると、図１の（Ａ）及び図２の（Ａ）と同様に、
絶縁フィルム層（サスペンダ）１の表面には配線層（こ
の場合、接地層）２及びソルダレジスト層３を設け、ま
た、裏面にも配線層（この場合、電源層）４１を設け
る。この場合、配線層２，４１のインナリード２ａ，４
１ａは絶縁フィルム層１より突出している。なお、５は
デバイスホールである。さらに、配線層２のアウタパッ
ド３１を形成するためのに、ソルダレジスト層３に開口
３１を形成する。また、配線層４１のアウタパッドのた
めに、配線層２に開口４２を予め形成しておき、また、
後述の配線層１２のアウタパッドのために、配線層２に
開口３２を予め形成しておく。ここでも、配線層２，４
１は、ベタ層に限りなく近い形状にし、つまり、平面導
体にし、寄生インダクタンスを低減し、電気的特性を向
上させる。
【００２８】次に、図１１の（Ｂ）及び図１２の（Ｂ）
を参照すると、配線層４１のアウタパッドを形成するた
めに、スルーホール４３を形成し、さらに、アウタパッ
ドとしての金属層４４をスルーホール４３内に形成す
る。
【００２９】次に、図１１の（Ｃ）及び図１２の（Ｃ）
を参照すると、配線層１２（図１１の（Ｄ）参照）のア
ウタパッドを形成するために、スルーホール３３を形成
する。その後、接着層４を付加する。
【００３０】他方、図１１の（Ｄ）及び図１１の（Ｄ）
を参照すると、絶縁フィルム層１１ａ上に配線層（この
場合、信号層）１２を接着層１３によって接着する。こ
こで、絶縁フィルム層１１ａはサスペンダとして作用
し、また、絶縁フィルム層１１ａ上には配線層１２接続
用パッド３４が設けられている。この場合も、配線層１
２のインナリード１２ａは絶縁フィルム１１ａ上り突出
している。
【００３１】次に、図１３を参照すると、図１１の
（Ｃ）及び図１２の（Ｃ）に示す配線層２，４１と、図
１１の（Ｄ）及び図１２の（Ｄ）に示す配線層１２とを
高精度の光学系位置合わせ機構を用いて貼りあ合わせ
る。この場合も、インナリード２ａ，４１ａとインナリ
ード１２ａとのずれは後述の電極パッドの挟ピッチ１０
０μｍ以下に対応して±１０μｍ内とする。また、接着
層４のスルーホール３３への滲み出しを、スルーホール
３３の内壁と共に、ケミカル処理あるいはプラズマアッ
シュ処理により洗浄する。
【００３２】次に、図１４を参照すると、配線層１２の
接続用パッド３４との電気的接続を図るために、無電解
めっき、スパッタリングあるいは真空蒸着により銅等に
よる金属層３５をスルーホール３３内に形成する。この
金属層３５は配線層１２のアウタパッドとして作用す
る。これにより、多層フィルムキャリアが完成する。以
後、図１４の多層フィルムキャリアの実装については、
図４、図５、図６、図７に示した場合と同様である。
【００３３】なお、上述の本発明の実施の形態において
は、片面もしくは両面フィルムキャリアを貼り合わせる
ことにより２層、３層構造を採用しているが、インナリ
ードボンディングの高さがシングルポイントボンダの許
容範囲であれば、２枚の両面フィルムキャリアを貼り合
わせることにより４層以上の構造を採用できる。
【００３４】
【発明の効果】以上説明したように本発明によれば、片
面もしくは両面フィルムキャリアを貼り合わせ、フィル
ムキャリアから突出したインナリードと半導体チップの
電極とを接続したので、製造コストを低減でき、低ノイ
ズ化、高周波数化等の電気的特性を向上できる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第１の実施の形態の
製造方法を示す平面図である。
【図２】図１の断面図である。
【図３】本発明に係る半導体装置の第１の実施の形態の
製造方法を示し、（Ａ）は平面図、（Ｂ）は断面図であ
る。
【図４】本発明に係る半導体装置の第１の実施の形態の
製造方法を示す断面図である。
【図５】本発明に係る半導体装置の第１の実施の形態の
製造方法を示す断面図である。
【図６】図４の（Ｂ）の部分拡大平面図である。
【図７】図５の（Ｂ）の平面図である。
【図８】本発明に係る半導体装置の第２の実施の形態の
製造方法を示す平面図である。
【図９】図８の断面図である。
【図１０】本発明に係る半導体装置の第２の実施の形態
の製造方法を示し、（Ａ）は平面図、（Ｂ）は断面図で
ある。
【図１１】本発明に係る半導体装置の第３の実施の形態
の製造方法を示す平面図である。
【図１２】図１１の断面図である。
【図１３】本発明に係る半導体装置の第３の実施の形態
の製造方法を示し、（Ａ）は平面図、（Ｂ）は断面図で
ある。
【図１４】本発明に係る半導体装置の第３の実施の形態
の製造方法を示し、（Ａ）は平面図、（Ｂ）は断面図で
ある。
【図１５】従来のセラミック系半導体装置（パッケー
ジ）を示す断面図である。
【図１６】従来のリードフレーム系半導体装置（パッケ
ージ）を示す断面図である。
【図１７】従来のフィルムキャリア系半導体装置（パッ
ケージ）を示す断面図である。
【図１８】従来のフィルムキャリア系半導体装置（パッ
ケージ）を示す断面図である。
【図１９】従来のフィルムキャリア系半導体装置（パッ
ケージ）を示す断面図である。
【図２０】従来のフィルムキャリア系半導体装置（パッ
ケージ）を示す断面図である。
【符号の説明】
１…絶縁フィルム層（サスペンダ） ２…配線層（接地層） ２ａ…インナリード ３…ソルダレジスト層 ４…接着層 ５…デバイスホール ６…スルーホール ７…ドレイン電極 １１ａ，１１ｂ…絶縁フィルム層 １２…配線層（信号層） １２ａ…インナリード １２ｂ…アウタリード １３…接着層 １４…接続用パッド １５…電気選別層パッド １６…デバイスホール １７…アウタリードホール ２１…金属層 ２２…半導体チップ ２２ａ…電極パッド ２３…液状樹脂 ３１…アウタリード用開口 ３２…アウタリード用開口 ３３…スルーホール ３４…接続用パッド３４ ３５…金属層 ４１…配線層（電源層） ４２…アウタパッド用開口 ４３…スルーホール ４４…金属層 １５０１…基板 １５０２…半導体チップ １５０３…ヒートスラグ １５０４…ボンディングワイヤ １５０５…入出力ピン ＰＷＲ１，ＰＷＲ２…電源層 ＧＮＤ…接地層 ＳＩＧ…信号線層 １６０１，１６０２…絶縁層 １６０３…半導体チップ １６０４…ボンディングワイヤ １６０５…入出力ピン ＰＷＲ…電源層 ＧＮＤ…接地層 ＳＩＧ…信号線層 １７０１…絶縁層フィルム １７０２…リードフレーム １７０３…接地層 １７０４，１７０５…スルーホール １７０６…半導体チップ １７０７…アウタリードホール １７０８…スプロケットホール １８０１…絶縁フィルム層 １８０２…多層配線基板 １８０３…接合用パッド １８０４…半田 １８０５…半導体チップ １８０６…封止樹脂 １９０１…アウタリード １９０２…絶縁フィルム層 １９０３…インナリード １９０４…絶縁フィルム層 １９０５…接着層 １９０６…スルーホール １９０１…絶縁フィルム層 １９０２，１９０３…リード １９０４…半導体チップ １９０５…封止樹脂
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年５月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】半導体チップの高速化、多ピン化、高性
能化に伴い、高性能パッケージの開発が必要不可欠であ
る。半導体チップはパッケージに付随する寄生パラメー
タの影響を受ける。たとえば、信号線に寄因する寄生容
量は、容量性負荷として作用し、信号の立上り／立下り
速度及びその波形に影響する。また、電源線に寄因する
寄生インダクタクスはトランジスタのスイッチング時等
の過渡的な電源電圧の変化によって雑音を発生する。さ
らに、信号線、電源線に寄因する寄生抵抗は信号線、電
源線の各電圧を低下させる。従って、これらの寄生パラ
メータをパッケージ構造で低減する必要がある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】特に、ＣＭＯＳ系ロジック半導体装置にお
いては、同時スイッチング雑音を低減させるために、寄
生インダクタンスの低減が重要である。セラミック系パ
ッケージにおいては、図１５に示すごとく、基板１５０
１を多層化することにより電源層ＰＷＲ１，ＰＷＲ２及
び接地層ＧＮＤを強化してそのインダクタンスを低減し
ている。なお、図１５において、１５０２は半導体チッ
プ、１５０３はヒートプラグ、１５０４はボンディング
ワイヤ、１５０５は入出力ピン、ＳＩＧは信号層であ
る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】ＱＦＰ（Quad Flat Package)で代表される
リードフレーム系パッケージにおいては、図１６に示す
ごとく、電源層ＰＷＲ及び接地層ＧＮＤをそれぞれ専用
の平面導体層とし、電源層ＰＷＲ及び接地層ＧＮＤのイ
ンダクタンスを単層構造に比べて約１／３に低減してい
る。また、インピーダンスマッチングを図るために、絶
縁層１６０１、１６０２を薄くする。この場合、各リー
ドフレームをプレス加工した際に発生するプレスバリに
よる電気的短絡を防止するために、絶縁層１６０１を電
源層ＰＷＲより大きめに、また、絶縁層１６０２を信号
線ＳＩＧより大きめにする（特開平４−１１４４６１号
公報）。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】図１５、図１６に示すセラミック系パッケ
ージ及びリードフレーム系パッケージにおいては、主に
ワイヤボンディング方式を用いているので、多ピン化に
伴い、パッドピッチが狭くなり、接続が困難となってき
た。また、電気特性の面からも、ボンディングワイヤの
長さ及び太さにより上述の寄生パラメータが無視できな
くなってきた。そこで、半導体チップの高集積化による
多ピン化及び小型、薄型化を満足するフィルムキャリア
系パッケージが開発されてきた。このフィルムキャリア
系パッケージにおいては、絶縁フィルム上にエッチング
して形成された金属箔のインナリードを半導体チップの
パッド上に形成されたバンブにボンディングするＴＡＢ
(Tape Automated Bonding)方式を採用するＱ−ＴＣＰ(Q
uad Tape Carrier Package), Ｔ−ＢＧＡ(Tape Ball Gr
id Array) 等がある。たとえば、Ｑ−ＴＣＰでは、ＱＦ
Ｐと同様に、パッケージ周辺にアウタリードを形成し、
Ｔ−ＢＧＡでは、マトリスク状に半田ボールを形成す
る。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】図１７は従来のフィルムキャリア系パッケ
ージを示す。図１７においては、２層構造を実現するた
めに、絶縁フィルム１７０１の両面にリードフレーム１
７０２の銅箔に加えて接地層１７０３の銅箔を設ける。
接地層１７０３とインナリード１７０２ａ及びアウタリ
ード１７０２ｂとの接続はスルーホール１７０４，１７
０５によって行う。これにより、たとえば、チップサイ
ズ１００mm角、インナリードピッチ１２０μｍ、アウタ
リードピッチ３００μｍ、パッケージサイズ２４mm角の
場合、自己インダスタンスは３ｎＨとなり、単層構造の
２５ｎＨと比較して約１／８に抑制できる。なお、図１
７において、１７０６は半導体チップ、１７０７はアウ
タリードホール、１７０８はスプロケットホールであ
る。 図１７に示すフィルムキャリア系パッケージにお
いては、２層構造のために、微細なスルーホール１７０
４，１７０５たとえば５０μｍ径のスルーホールが必要
であり、スルーホールの径を小さくすれば、半導体チッ
プ１７０６から接地層１７０３までの距離が短くなり、
この結果、寄生インダクタンスは減少する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】始めに、図１の（Ａ）及び図２の（Ａ）を
参照すると、絶縁フィルム層（サスペンダ）１の表面に
は配線層（この場合、接地層）２及びソルダレジスト層
３を設け、また、裏面には接着層４を設ける。この場
合、配線層２のインナリード２ａは絶縁フィルム層１よ
り突出している。なお、５はデバイスホールである。こ
こで、配線層２は、ベタ層に限りなく近い形状にし、つ
まり、平面導体にし、寄生インダクタンスを低減し、電
気的特性を向上させる。次に、図１の（Ｂ）及び図２の
（Ｂ）を参照すると、配線層２を下層の接続用パッド１
４（図１の（Ｃ）参照）に接続させるためのスルーホー
ル６を形成する。この場合、スルーホール６は、たとえ
ば、２００〜３００μｍ径であり、絶縁フィルム層１の
１層を安価なドリル、パンチィング技術により開孔でき
る。なお、図１７、図１８、図１９におけるスルーホー
ルは約５０μｍ径と微細であり、高価なレーザ加工、ケ
ミカルエッチングにより開孔される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】図１の（Ａ）、（Ｂ）及び図２の（Ａ）、
（Ｂ）における絶縁フィルム層１は、できるだけ薄くた
とえば厚さ２５〜５０μｍのポリイミドよりなり、他
方、図１の（Ｃ）及び図２の（Ｃ）における絶縁フィル
ム層１１ａ、１１ｂはたとえば厚さ約２５μｍのポリイ
ミドよりなる。また、図１の（Ａ）、（Ｂ）、（Ｃ）、
図２の（Ａ）、（Ｂ）、（Ｃ）において、配線層２、１
２は圧延あるいは電解による厚さ約３５μｍの銅箔より
なるが、インナリードボンディング（ＩＬＢ）時のボン
ディング高さを低減するために、厚さ約１８μｍの銅箔
がより好ましい。さらに、接着層４，１３はエポキシ系
を用いる。また、絶縁フィルム層１１ａ，１１ｂと配線
層１２との間に接着層１３を介在せしめている場合、絶
縁フィルム層１１ａ，１１ｂに、デバイスホール１６及
びスプロケットホール（図示せず）をパンチングにより
形成した後に、配線層１２を絶縁フィルム層１１ａ、１
１ｂに貼り付ける。しかし、接着層１３を設けずに絶縁
フィルム層と配線層の２層構造とするもでき、この場合
には、ケミカルエッチングでデバイスホール１６、スプ
ロケットホールを形成する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】次に、図４の（Ｂ）を参照すると、インナ
リードボンディング（ＩＬＢ）を行う。すなわち、半導
体チップ２２の電極パッド２２ａ（図６参照）と配線層
２，１２のインナリード２ａ、１２ａとがバンプ（図示
せず）を介してボンディングされる。インナリード２ａ
の高さはインナリード１２ａのボンディング高さより高
いが、２００μｍ以内であれぱ、シングルポイントボン
ダにより両者のインナリード２ａ、１２ａのボンディン
グが可能である。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】次に、図５の（Ａ）を参照すると、液状樹
脂層２３によって樹脂封止する。最後に、図５の（Ｂ）
を参照すると、電気選別用パッド１５が付いた絶縁フィ
ルム層１１ｂを切断し、アウタリードボンディング（Ｏ
ＬＢ）を行う。つまり、配線層１２のアウタリード１２
ｂを基板２４に接続して実装を完了する。なお、図７は
図５の（Ｂ）の平面図である。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】始めに、図８の（Ａ）及び図９の（Ａ）を
参照すると、図１の（Ａ）及び図２の（Ａ）と同様に、
絶縁フィルム層（サスペンダ）１の表面には配線層（こ
の場合、接地層）２及びソルダレジスト層３を設け、ま
た、裏面には接着層４を設ける。この場合、配線層２の
インナリード２ａは絶縁フィルム層１より突出してい
る。なお、５はデバイスホールである。さらに、ＢＧＡ
構造では、アウタリードの代わりに、半田ボールを形成
するためにのアウタパッドが必要である。配線層２のア
ウタパッドを形成するために、ソルダレジスト層３に開
口３１を形成する。他方、後述の配線層１２のアウタパ
ッドのために、配線層２に開口３２を予め形成してお
く。この場合、アウタパッドピッチが１．２７mm、アウ
タパッド径が０．６５mmであれば、開口３２の径は０．
７５mmである。ここでも、配線層２は、ベタ層に限りな
く近い形状にし、つまり、平面導体にし、寄生インダク
タンスを低減し、電気的特性を向上させる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】他方、図１１の（Ｄ）及び図１１の（Ｄ）
を参照すると、絶縁フィルム層１１ａ上に配線層（この
場合、信号層）１２を接着層１３によって接着する。こ
こで、絶縁フィルム層１１ａはサスペンダとして作用
し、また、絶縁フィルム層１１ａ上には配線層１２を接
続させるための接続用パッド３４が設けられている。こ
の場合も、配線層１２のインナリード１２ａは絶縁フィ
ルム１１ａ上り突出している。
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正１９】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正２０】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正２１】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
【手続補正２２】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正内容】
【図１６】
【手続補正２３】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】
【手続補正２４】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正内容】
【図２０】

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 多層フィルムキャリアと、 該多層フィルムキャリアに設けられ、該多層フィルムキ
    ャリアから突出したインナリード（２ａ，１２ａ，４１
    ａ）を有する複数の配線層（２，１２，４１）と、 前記インナリードに接続された電極パッド（２２ａ）を
    有する半導体チップ（２２）とを具備する半導体装置。
  2. 【請求項２】 第１の絶縁フィルム層（１１ａ）と、 該第１の絶縁フィルム層上に設けられ、該第１の絶縁フ
    ィルム層から突出したインナリード（１２ａ）及びアウ
    タリード（１２ｂ）を有する第１の配線層（１２）と、 該第１の配線層上に設けられた第２の絶縁層フィルム層
    （１）と、 該第２の絶縁層フィルム上に設けられ、前記第１、第２
    の絶縁層フィルムより突出したインナリード（２ａ）を
    有する第２の配線層（２）と、 前記第１の配線層のインナリードに接続された電極パッ
    ド（２２ａ）を有する半導体チップ（２２）とを具備
    し、該第２の配線層は前記第２の絶縁フィルム層のスル
    ーホール（６）を介して前記第１の配線層に接続された
    半導体装置。
  3. 【請求項３】 前記第１の配線層が信号層であり、前記
    第２の配線層が接地層である請求項２に記載の半導体装
    置。
  4. 【請求項４】 前記第２の配線層は前記第２の絶縁層フ
    ィルム層の全体に亘って設けられた請求項２に記載の半
    導体装置。
  5. 【請求項５】 第１の絶縁フィルム層（１１ａ）と、 該第１の絶縁フィルム層上に設けられ、該第１の絶縁フ
    ィルム層から突出したインナリード（１２ａ）を有する
    第１の配線層（１２）と、 該第１の配線層上に設けられた第２の絶縁層フィルム層
    （１）と、 該第２の絶縁層フィルム上に設けられ、アウタパッド
    （３１）及び前記第１、第２の絶縁層フィルムより突出
    したインナリード（２ａ）を有する第２の配線層（２）
    と、 前記第２の絶縁フィルム層のスルーホール（３３）を介
    して前記第１の配線層に接続されたアウタパッド（３
    ４）と、 前記第１の配線層のインナリードに接続された電極パッ
    ド（２２ａ）を有する半導体チップ（２２）とを具備す
    る半導体装置。
  6. 【請求項６】 前記第１の配線層が信号層であり、前記
    第２の配線層が接地層である請求項５に記載の半導体装
    置。
  7. 【請求項７】 前記第２の配線層は前記第２の絶縁層フ
    ィルム層の全体に亘って設けられた請求項２に記載の半
    導体装置。
  8. 【請求項８】 第１の絶縁フィルム層（１１ａ）と、 該第１の絶縁フィルム層上に設けられ、該第１の絶縁フ
    ィルム層から突出したインナリード（１２ａ）を有する
    第１の配線層（１２）と、 該第１の配線層上に設けられた第２の絶縁層フィルム層
    （１）と、 該第２の絶縁層フィルム上に接着層（４）を介して設け
    られ、前記第１、第２の絶縁層フィルムより突出したイ
    ンナリード（２ａ）を有する第２の配線層（２）と、 該第２の絶縁フィルム層の裏面上に設けられ、前記第
    １、第２の絶縁フィルム層より突出したインナリード
    （４１ａ）を有する第２の配線層（４１）と、 該第２の絶縁フィルム層の表面上に設けられ、前記第
    １、第２の絶縁フィルム層より突出したインナリード
    （２ａ）を有する第２の配線層（２）と、 前記第２のスルーホール（３３）を介して前記第１の配
    線層に接続された第１のアウタパッド（３４）と、 前記第２の絶縁層フィルムのスルーホール（４３）を介
    して前記第２の配線層に接続された第２のアウタパッド
    （３５）と、 前記第１の配線層のインナリード、前記第２の配線層の
    インナリード及び前記第３の配線層のに接続された電極
    パッド（２２ａ）を有する半導体チップ（２２）とを具
    備する半導体装置。
  9. 【請求項９】 前記第１の配線層が信号層であり、前記
    第２の配線層が電源層であり、前記第３の配線層が接地
    層である請求項８に記載の半導体装置。
  10. 【請求項１０】 前記第３の配線層は前記第２の絶縁層
    フィルム層の全体に亘って設けられた請求項８に記載の
    半導体装置。
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