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JPH09297994A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH09297994A
JPH09297994A JP8113592A JP11359296A JPH09297994A JP H09297994 A JPH09297994 A JP H09297994A JP 8113592 A JP8113592 A JP 8113592A JP 11359296 A JP11359296 A JP 11359296A JP H09297994 A JPH09297994 A JP H09297994A
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Yasunobu Nakase
泰伸 中瀬
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Publication date
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Priority to CN97102207A priority patent/CN1128449C/zh
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Abstract

(57)【要約】 【課題】 回路面積の縮小化を図った２ポート構成の半
導体記憶装置を得る。 【解決手段】 クロスバースイッチＣＢＳ＿ｉ（ｉ＝０
〜５）はポート交換信号ＰＳＥＬがＬレベルのときに第
０ポートＰＯＲＴ＿０用の制御信号を出力部ＣＳ＿ｉ０
から出力するとともに第１ポートＰＯＲＴ＿１用の制御
信号を出力部ＣＳ＿ｉ１から出力し、ポート交換信号Ｐ
ＳＥＬがＨレベルのとき第０ポートＰＯＲＴ＿０用の制
御信号出力部ＣＳ＿ｉ１から出力するとともに第１ポー
トＰＯＲＴ＿１用の制御信号を出力部ＣＳ＿ｉ０から出
力してポート切り替え動作を実行する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、複数のプロセッ
サ間で大容量のデータを受け渡しする場合に適したデュ
アルポート機能を有する半導体記憶装置に関する。
【０００２】
【従来の技術】デュアルポートメモリとは、ポートを２
個持ち、それぞれのポートに対して書き込み、読み出し
あるいは書き込み及び読み出しの両方ができるメモリを
いう。ここでは、一方のポートは読み出し専用、他方の
ポートは書き込み／読み出しの両方が行えるデュアルポ
ートメモリを扱う。
【０００３】図１６はデュアルポートメモリの従来構成
を示す回路図である。第０ポート（ＰＯＲＴ＿０）は読
み出し専用、第１ポート（ＰＯＲＴ＿１）は書き込み／
読み出しポートとする。
【０００４】ＷＯＲＤ＿００〜ＷＯＲＤ＿１１はワード
線、ＷＯＲＤ＿Ｐ０＜０＞及びＷＯＲＤ＿Ｐ０＜１＞は
第０ポートＰＯＲＴ＿０のワードー線選択信号、ＷＯＲ
Ｄ＿Ｐ１＜０＞及びＷＯＲＤ＿Ｐ１＜１＞は第１ポート
ＰＯＲＴ＿１のワード線選択信号である。ＢＩＴ＿Ｐ０
及びＢＩＴＢ＿Ｐ０は第０ポートＰＯＲＴ＿０のビット
線対、ＢＩＴ＿Ｐ１及びＢＩＴＢ＿Ｐ１は第１ポートＰ
ＯＲＴ＿１のビット線対である。ＰＲＣ＿Ｐ０及びＰＲ
Ｃ＿Ｐ１は、それぞれ第０ポートＰＯＲＴ＿０及び第１
ポートＰＯＲＴ＿１のビット線プリチャージ信号であ
る。プリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１
は、それぞれのポート動作の基準となる信号で、クロッ
クと同等の信号である。ＲＳＥＬ＿Ｐ０は第０ポートＰ
ＯＲＴ＿０のビット線選択信号、ＲＳＥＬ＿Ｐ１は第１
ポートＰＯＲＴ＿１の読み出し時ビット線選択信号、Ｗ
ＳＥＬ＿Ｐ１は第１ポートＰＯＲＴ＿１の書き込み時ビ
ット線選択信号である。
【０００５】ＳＡ＿Ｐ０及びＳＡ＿Ｐ１は、それぞれ第
０ポートＰＯＲＴ＿０及び第１ポートＰＯＲＴ＿１のセ
ンスアンプで、出力信号ＤＯＵＴ＿Ｐ０及びＤＯＵＴ＿
Ｐ１に出力する。ＷＢ＿Ｐ１は第１ポートＰＯＲＴ＿１
の書き込みバッファで、入力信号ＤＩＮ＿Ｐ１にしたが
って書き込み時に第１ポートＰＯＲＴ＿１のビット線対
ＢＩＴ＿Ｐ１，ＢＩＴＢ＿Ｐ１を駆動する。
【０００６】ＭＣ０及びＭＣ１はメモリセルで、メモリ
セルＭＣ０及びＭＣ１はそれぞれ２個のインバータＩＮ
Ｖ０及びＩＮＶ１と４個のＮＭＯＳトランジスタＮＭ０
〜ＮＭ３より構成される。メモリセルＭＣｉ（ｉ＝０，
１）において、インバータＩＮＶ０及ＩＮＶ１はループ
接続され、インバータＩＮＶ０の入力部（インバータＩ
ＮＶ１の出力部）がノードＮｉ０として規定され、イン
バータＩＮＶ０の出力部（インバータＩＮＶ１の入力
部）がノードＮｉ１として規定され、ノードＮｉ０がＮ
ＭＯＳトランジスタＮＭ０を介してビット線ＢＩＴ＿Ｐ
０に接続されるとともに、ＮＭＯＳトランジスタＮＭ２
を介してビット線ＢＩＴ＿Ｐ１に接続され、ノードＮｉ
１はＮＭＯＳトランジスタＮＭ１を介してビット線ＢＩ
ＴＢ＿Ｐ０に接続されるとともにＮＭＯＳトランジスタ
ＮＭ３を介してビット線ＢＩＴＢ＿Ｐ１に接続される。
ＮＭＯＳトランジスタＮＭ０及びＮＭ１のゲートはそれ
ぞれワード線ＷＯＲＤ＿ｉ０に接続され、ＮＭＯＳトラ
ンジスタＮＭ２及びＮＭ３のゲートはそれぞれワード線
ＷＯＲＤ＿ｉ１に接続される。
【０００７】ビット線ＢＩＴ＿Ｐ０の一端はＰＭＯＳト
ランジスタＰＭ０を介して電源ＶDDに接続され、他端は
ＰＭＯＳトランジスタＰＭ４を介してセンスアンプＳＡ
＿Ｐ０の一方入力に接続される。ビット線ＢＩＴ＿Ｐ１
の一端はＰＭＯＳトランジスタＰＭ１を介して電源ＶDD
に接続され、他端はＰＭＯＳトランジスタＰＭ５を介し
てセンスアンプＳＡ＿Ｐ０の他方入力に接続される。ビ
ット線ＢＩＴ＿Ｐ１の一端はＰＭＯＳトランジスタＰＭ
２を介して電源ＶDDに接続され、他端はＰＭＯＳトラン
ジスタＰＭ６を介してセンスアンプＳＡ＿Ｐ１の一方入
力に接続されるとともに、ＮＭＯＳトランジスタＮＭ４
を介して書き込みバッファＷＢ＿Ｐ１の出力部に接続さ
れる。ビット線ＢＩＴＢ＿Ｐ１の一端はＰＭＯＳトラン
ジスタＰＭ３を介して電源ＶDDに接続され、他端はＰＭ
ＯＳトランジスタＰＭ７を介してセンスアンプＳＡ＿Ｐ
１の他方入力に接続されるとともに、ＮＭＯＳトランジ
スタＮＭ５を介して書き込みバッファＷＢ＿Ｐ１の反転
出力部に接続される。
【０００８】ＰＭＯＳトランジスタＰＭ０及びＰＭ１の
ゲートにプリチャージ信号ＰＲＣ＿Ｐ０を受け、ＰＭＯ
ＳトランジスタＰＭ２及びＰＭ３のゲートにプリチャー
ジ信号ＰＲＣ＿Ｐ１を受ける。ＰＭＯＳトランジスタＰ
Ｍ４及びＰＭ５のゲートに読み出し時ビット線選択信号
ＲＳＥＬ＿Ｐ０を受け、ＰＭＯＳトランジスタＰＭ６及
びＰＭ７のゲートに読み出し時ビット線選択信号ＲＳＥ
Ｌ＿Ｐ１を受け、ＮＭＯＳトランジスタＮＭ４及びＮＭ
５のゲートに書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ
１を受ける。
【０００９】図１６では説明の都合上、メモリセルが２
個しか示されていないが、実際には各ワード線及びビッ
ト線対に対し、多数のメモリセルが接続される。
【００１０】次に動作を説明する。図１７はデュアルポ
ートメモリの各信号の時経変化を示すタイミングチャー
トである。図１７は、第０ポートＰＯＲＴ＿０はメモリ
セルＭＣ０を選択し、第１ポートＰＯＲＴ＿１はメモリ
セルＭＣ１を選択した例を示している。プリチャージ信
号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１はＬレベルのとき、そ
れぞれのポートのビット線の電位をＨレベルにプリチャ
ージする。ワード線ＷＯＲＤは対応のプリチャージ信号
ＰＲＣがＨレベルのときに選択状態（Ｈレベル）になる
よう設定される。ビット線選択信号も、プリチャージ信
号がＨレベルのときに選択状態になるよう設定される。
読み出し時のビット線選択信号ＲＳＥＬ＿Ｐ０及びＲＳ
ＥＬ＿Ｐ１はＬレベルが選択状態、また書き込み時のビ
ット線選択信号ＷＳＥＬ＿Ｐ１は、Ｈレベルのとき選択
状態である。
【００１１】第０ポートＰＯＲＴ＿０は読み出し専用ポ
ートであるため、プリチャージ信号ＰＲＣ＿Ｐ０がＨレ
ベルのとき、ワード線選択信号ＷＯＲＤ＿Ｐ０＜０＞が
Ｈレベル、ビット線選択信号ＲＳＥＬ＿Ｐ０がＬレベル
になる。このとき、メモリセルＭＣ０が選択され、その
データはビット線対ＢＩＴ＿Ｐ０及びＢＩＴＢ＿Ｐ０に
出力される。メモリセルＭＣ０のノードＮ００がＨレベ
ル、ノードＮ０１がＬレベルという状態でデータが保持
されていたと仮定すると、ビット線ＢＩＴ＿Ｐ０はＨレ
ベルのまま保持され、ビット線ＢＩＴＢ＿Ｐ０の電位は
メモリセルＭＣ０のＮＭＯＳトランジスタＮＭ１及びイ
ンバータＩＮＶ０を介して電流が引き抜かれるため、Ｈ
レベルから次第に低下する。ビット線対ＢＩＴ＿Ｐ０，
ＢＩＴＢ＿Ｐ０はそれぞれＰＭＯＳトランジスタＰＭ４
及びＰＭ５を介して、センスアンプＳＡ＿Ｐ０の一方及
び他方入力に接続される。センスアンプＳＡ＿Ｐ０はビ
ット線対ＢＩＴ＿Ｐ０，ＢＩＴＢ＿Ｐ０間の電位差を検
出して、その結果を出力信号ＤＯＵＴ＿Ｐ０ととして出
力する。
【００１２】第１ポートＰＯＲＴ＿１の読み出しサイク
ル（図１７の“Ｒ”で示されたサイクル）では、ワード
線選択信号ＷＯＲＤ＿Ｐ１＜１＞とビット線選択信号Ｒ
ＳＥＬ＿Ｐ１が選択状態になる。メモリセルＭＣ１が選
択され、そのデータはビット線対ＢＩＴ＿Ｐ１，ＢＩＴ
Ｂ＿Ｐ１に出力される。第０ポートＰＯＲＴ＿０での読
み出し動作と同様に、ＰＭＯＳトランジスタＰＭ６及び
ＰＭ７を介して、ビット線対間の電位差がセンスアンプ
ＳＡ＿Ｐ１で検出され、その結果を出力信号ＤＯＵＴ＿
Ｐ１として出力する。
【００１３】一方、書き込みサイクル（図１７の“Ｗ”
で示されたサイクル）では、ワード線選択信号ＷＯＲＤ
＿Ｐ１＜１＞とビット線選択信号ＷＳＥＬ＿Ｐ１が選択
状態になる。入力信号ＤＩＮ＿Ｐ１で規定されるデータ
にしたがって、ビット線対ＢＩＴ＿Ｐ１，ＢＩＴＢ＿Ｐ
１のうち、一方のビット線がＨレベルに設定され、他方
のビット線がＬレベルに設定される。例えば、入力信号
ＤＩＮ＿Ｐ１に与えられるデータがＬレベルであると
き、ビット線ＢＩＴ＿Ｐ１がＬレベル（接地レベル）、
ビット線ＢＩＴＢ＿Ｐ１がＨレベル（電源ＶDDレベル）
に設定される。これにより、メモリセルＭＣ１のノード
Ｎ１０は強制的にＬレベルに設定され、ノードＮ１１は
強制的にＨレベルに設定される。
【００１４】
【発明が解決しようとする課題】以上のように、図１６
で示したデュアルポートメモリでは、それぞれのポート
に独立にワード線及びビット線対を設けているため、同
一カラム内につながるメモリセルであっても、ポート間
で干渉することなく独立して読み出し／書き込み動作を
行うことができる。ただし、一般に同一メモリセルに対
する書き込みと読み出しの同時動作は禁止される。各メ
モリセルに対して、ワード線２本、ビット線４本を準備
することは、ワード線１本及びビット線２本のシングル
ポートのメモリセルと比較して、大幅に面積が増大する
原因となる。さらに、シングルポートのメモリセルが２
個のＰＭＯＳトランジスタ、４個のＮＭＯＳトランジス
タで構成されるのに対し、図１６に示すように、従来の
デュアルポートメモリではさらにＮＭＯＳトランジスタ
が２個余分に必要になり、これも面積を増大させてしま
う。
【００１５】このように、シングルポートに対して面積
増大が大きいことから、デュアルポートメモリの機能が
必要な場合でも、さまざまな工夫によりその採用を避け
る場合が多い。実際に、システムクロックに対してシン
グルポートメモリ部分のみを２倍の速度で動作させ、１
システムサイクル内で２回アクセスすることで、見かけ
上デュアルポートメモリを実現する例もある。
【００１６】この発明は上記問題点を解決するためにな
されたもので、回路面積の縮小化を図った２ポート構成
の半導体記憶装置を得ることを目的とする。
【００１７】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体記憶装置は、読み出し専用の第１のポート
と、読み出し及び書き込み用の第２のポートと、前記第
１及び第２のポートに対応してそれぞれ設けられる第１
及び第２のビット線と、各々が前記第１及び第２のポー
トに対応してそれぞれ設けられる複数の第１及び第２の
ワード線とを備え、前記複数の第１及び第２のワード線
は互いに１対１に対応し、前記第１及び第２のビット線
間に設けられる複数のメモリセルとを備え、前記複数の
メモリセルはそれぞれ論理的に反転した関係にある信号
が得られる第１及び第２のノードを有し、前記複数の第
１のワード線のうち自身に対応する第１のワード線が活
性状態のとき前記第１のビット線に前記第１のノードが
接続され、前記複数の第２のワード線のうち自身に対応
する第２のワード線が活性状態のとき前記第２のビット
線に前記第２のノードが接続され、前記第１のビット線
に接続され前記第１のビット線の電位に基づき第１の増
幅信号を出力する第１のセンスアンプと、前記第２のビ
ット線に接続され前記第２のビット線の電位に基づき第
２の増幅信号を出力する第２のセンスアンプと、外部よ
り入力信号を受け、前記入力信号に基づき書き込み信号
を出力部より出力するとともに前記書き込み信号を論理
的に反転した反転書き込み信号を反転出力部より出力す
る書き込み信号出力手段と、前記第２のポートの書き込
み動作を第１及び第２の書き込みサイクルを連続して行
うことにより実行し、前記第１の書き込みサイクルは、
前記複数の第１のワード線のうち一の第１のワード線で
ある第１の選択ワード線を活性状態にして前記第１の増
幅信号を前記第１のポートの出力信号とし、前記複数の
第２のワード線のうち一の第２のワード線である第２の
選択ワード線を活性状態にして、前記書き込み信号出力
手段の反転出力部と前記第２のビット線とを電気的に接
続し、前記複数のメモリセルのうち活性状態の第２の選
択ワード線に接続される書き込み対象メモリセルの前記
第２のノードに前記反転書き込み信号を付与し、前記第
２の書き込みサイクルは、前記複数の第２のワード線の
うち前記第１の選択ワード線に対応する第２のワード線
を活性状態にして前記第２の増幅信号を前記第１のポー
トの出力信号とし、前記複数の第１のワード線のうち前
記第２の選択ワード線に対応する第１のワード線を活性
状態にして、前記書き込み信号出力手段の出力部と前記
第１のビット線とを電気的に接続し、前記書き込み対象
メモリセルの前記第１のノードに前記書き込み信号を付
与している。
【００１８】また、請求項２記載の半導体記憶装置のよ
うに、前記第１のセンスアンプは、基準電位を受け、前
記第１のビット線の電位と前記基準電位との電位差を検
出・増幅して前記第１の増幅信号を出力し、前記第２の
センスアンプは、前記基準電位を受け、前記第２のビッ
ト線の電位と前記基準電位との電位差を検出・増幅して
前記第２の増幅信号を出力し、前記第２のポートの読み
出し動作を、前記複数の第１のワード線のうち一の第１
のワード線を活性状態にして前記第１の増幅信号を前記
第１のポートの読み出し信号とし、前記複数の第２のワ
ード線のうち一の第２のワード線を活性状態にして、前
記第２の増幅信号を前記第２のポートの出力信号とする
読み出しサイクルを実行することにより行ってもよい。
【００１９】また、請求項３記載の半導体記憶装置のよ
うに、前記第１の書き込みサイクルの少なくとも一部の
期間は第１の状態、前記第２の書き込みサイクルの少な
くとも一部の期間は第２の状態となるポート交換信号を
生成するポート交換信号生成手段と、複数の第１及び第
２のワード線にそれぞれ１対１に対応して活性化させる
複数の第１及び第２のワード選択信号と前記ポート交換
信号とを受け、前記ポート交換信号が前記第１の状態の
とき前記複数の第１及び第２のワード線選択信号をそれ
ぞれ前記複数の第１及び第２のワード線に与え、前記ポ
ート交換信号が前記第２の状態のとき前記複数の第１及
び第２のワード線選択信号をそれぞれ前記複数の第２及
び第１のワード線に与えるワード線切り替え手段とをさ
らに備えてもよい。
【００２０】また、請求項４記載の半導体記憶装置のよ
うに、第１及び第２の読み出し時ビット線選択信号並び
に前記ポート交換信号を受け、前記ポート交換信号が前
記第１の状態のとき前記第１及び第２の読み出し時ビッ
ト線選択信号それぞれの制御下で前記第１及び第２のビ
ット線と前記第１及び第２のセンスアンプの入力部との
導通／遮断を制御し、前記ポート交換信号が前記第２の
状態のとき前記第１及び第２の読み出し時ビット線選択
信号それぞれの制御下で前記第２及び第１のビット線と
前記第２及び第１のセンスアンプの入力部との導通／遮
断を制御する読み出し時ビット線切り替え手段をさらに
備えてもよい。
【００２１】また、請求項５記載の半導体記憶装置のよ
うに、書き込み時ビット線選択信号及び前記ポート交換
信号を受け、前記ポート交換信号が前記第１の状態のと
き前記書き込み時ビット線選択信号の制御下で前記第２
のビット線と前記書き込み信号出力手段の反転出力部と
の導通／遮断を制御し、前記ポート交換信号が前記第２
の状態のとき前記書き込み時ビット線選択信号の制御下
で前記第１のビット線と前記書き込み信号出力手段の出
力部との導通／遮断を制御する書き込み時ビット線切り
替え手段をさらに備えてもよい。
【００２２】また、請求項６記載の半導体記憶装置のよ
うに、前記第１及び第２の増幅信号並びに前記ポート交
換信号を受け、前記ポート交換信号が前記第１の状態の
とき前記第１及び第２の増幅信号をそれぞれ前記第１及
び第２のポートの出力信号として出力し、前記ポート交
換信号が前記第２の状態のとき前記第１及び第２の増幅
信号をそれぞれ前記第２及び第１のポートの出力信号と
して出力する出力信号切り替え手段をさらに備えてもよ
い。
【００２３】また、請求項７記載の半導体記憶装置のよ
うに、前記第１及び第２のプリチャージ信号並びに前記
ポート交換信号を受け、前記ポート交換信号が前記第１
の状態のとき前記第１及び第２のプリチャージ信号の制
御下で前記第１及び第２のビット線を所定電位にプリチ
ャージし、前記ポート交換信号が前記第２の状態のとき
前記第１及び第２のプリチャージ信号の制御下で前記第
２及び第１のビット線を前記所定電位にプリチャージす
るプリチャージビット線切り替え手段をさらに備えても
よい。
【００２４】また、請求項８記載の半導体記憶装置のよ
うに、ワード線切り替え手段、読み出し時ビット線切り
替え手段、書き込み時ビット線切り替え手段、出力信号
切り替え手段及びプリチャージビット線切り替え手段は
それぞれ前記ポート交換信号を制御入力とした２入力２
出力の同一の回路構成で形成されるように構成してもよ
い。
【００２５】また、請求項９記載の半導体記憶装置のよ
うに、前記第１及び第２のプリチャージ信号はそれぞれ
独立した周期を有する信号であり、前記第１のポートに
おける読み出しサイクルは前記第１のプリチャージ信号
に同期して実行され、前記第２のポートにおける読み出
しサイクル並びに第１及び第２の書き込みサイクルは前
記第２のプリチャージ信号に同期して実行され、前記第
１及び第２のプリチャージ信号はそれぞれその周期の前
半は非活性状態、後半は前記所定電位へのプリチャージ
動作を指示する活性状態となり、前記ポート交換信号生
成手段は、書き込み動作か否かを指示する書き込み許可
信号並びに前記第１及び第２のプリチャージ信号を受
け、前記書き込み許可信号が書き込み動作を指示する
時、前記第１の書き込みサイクルの後半の一部から前記
第２の書き込みサイクルの前半の一部に至る期間を含ん
でポート交換可能期間を設定し、該ポート交換可能期間
おける前記第１あるいは第２のプリチャージ信号の非活
性状態へのエッジ変化検出をトリガとして、前記ポート
交換信号を前記第１の状態から前記第２の状態に変更す
るようにしてもよい。
【００２６】また、請求項１０記載の半導体記憶装置の
ように、前記ポート交換信号生成手段は、前記第１の書
き込みサイクルにおける前記第２のプリチャージ信号の
活性状態へのエッジ変化を開始時とし、前記の第２の書
き込みサイクルにおける前記第２のプリチャージ信号の
非活性状態へのエッジ変化を終了時として、前記ポート
交換可能期間を設定してもよい。
【００２７】また、請求項１１記載の半導体記憶装置の
ように、前記ポート交換信号生成手段は、前記第１の書
き込みサイクルにおける前記第２のプリチャージ信号の
活性状態へのエッジ変化から所定時間経過時を開始時と
し、前記の第２の書き込みサイクルにおける前記第２の
プリチャージ信号の非活性状態へのエッジ変化から前記
所定時間経過時を終了時として、前記ポート交換可能期
間を設定してもよい。
【００２８】また、請求項１２記載の半導体記憶装置の
ように、ワード線切り替え手段、読み出し時ビット線切
り替え手段、出力信号切り替え手段及びプリチャージビ
ット線切り替え手段はそれぞれ前記ポート交換信号を制
御入力とした２入力２出力の同一の回路構成で形成さ
れ、前記書き込み時ビット線切り替え手段は、前記書き
込み信号出力手段の出力部と前記第１のビット線との間
に介挿される第１のトランジスタと、前記書き込み信号
出力手段の反転出力部と前記第２のビット線との間に介
挿される第２のトランジスタと、書き込み時ビット線選
択信号及び前記ポート交換信号を受け、前記ポート交換
可能信号が第２の状態を指示する時のみ前記書き込み時
ビット線選択信号に基づき導通／遮断を指示する第１の
論理信号を前記第１のトランジスタの制御電極に出力す
る第１の論理回路と、書き込み時ビット線選択信号及び
前記ポート交換信号を受け、前記ポート交換可能信号が
第１の状態を指示する時のみ前記書き込み時ビット線選
択信号に基づき導通／遮断を指示する第２の論理信号を
前記第２のトランジスタの制御電極に出力する第２の論
理回路とを備えてもよい。
【００２９】また、請求項１３記載の半導体記憶装置の
ように、前記第１のプリチャージ信号を受け、第１のプ
リチャージ信号の非活性状態の期間を、前記第２のプリ
チャージ信号の周期の１／２以下に波形変形するプリチ
ャージ信号波形変形手段を、さらに備えてもよい。
【００３０】また、請求項１４記載の半導体記憶装置の
ように、前記出力信号切り替え手段は、書き込み許可信
号に関連した書き込み許可関連信号を受け、書き込み時
に前記第２のセンスアンプの出力部を電気的に遮断する
センスアンプ出力遮断手段を含んでもよい。
【００３１】また、請求項１５記載の半導体記憶装置の
ように、前記出力信号切り替え手段は、前記書き込み許
可関連信号及びポート交換信号の制御下で、前記第１及
び第２の増幅信号をそれぞれ受ける第１及び第２のラッ
チ回路をさらに含んでもよい。
【００３２】
【発明の実施の形態】
＜＜実施の形態１＞＞ ＜構成＞図１はこの発明の実施の形態１であるデュアル
ポートメモリの構成を示す回路図である。同図におい
て、第０ポートＰＯＲＴ＿０は読み出し専用ポート、第
１ポートＰＯＲＴ＿１は書き込み／読み出しポートであ
る。ＷＯＲＤ＿００〜ＷＯＲＤ＿１１はワード線、ＷＯ
ＲＤ＿Ｐ０＜０＞及びＷＯＲＤ＿Ｐ０＜１＞は第０ポー
トＰＯＲＴ＿０のワード線選択信号であり、ＷＯＲＤ＿
Ｐ１＜０＞及びＷＯＲＤ＿Ｐ１＜１＞は第１ポートＰＯ
ＲＴ＿１のワード線選択信号である。
【００３３】プリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ
＿Ｐ１はそれぞれ第０ポートＰＯＲＴ＿０及び第１ポー
トＰＯＲＴ＿１のビット線プリチャージ信号である。プ
リチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１はそれぞ
れのポート動作の基準となる信号で、クロックと同等の
信号である。ＲＳＥＬ＿Ｐ０は第０ポートＰＯＲＴ＿０
の読み出し時ビット線選択信号、ＲＳＥＬ＿Ｐ１は第１
ポートＰＯＲＴ＿１の読み出し時ビット線選択信号であ
る。ＷＳＥＬ＿Ｐ１は第１ポートＰＯＲＴ＿１の書き込
み時のビット線選択信号である。
【００３４】実施の形態１のデュアルポートメモリは、
図１６で示した従来例とは異なり、本発明ではビット線
は各ポートにつき１本のみ準備される。ＢＩＴ＿Ｐ０は
第０ポートＰＯＲＴ＿０のためのビット線、ＢＩＴ＿Ｐ
１は第１ポートＰＯＲＴ＿１のためのビット線である。
ＳＡ＿Ｐ０及びＳＡ＿Ｐ１はそれぞれ第０ポートＰＯＲ
Ｔ＿０及び第１ポートＰＯＲＴ＿１のためのセンスアン
プである。第０ポート及び第１ポートの読み出しデータ
はそれぞれ出力信号ＤＯＵＴ＿Ｐ０及びＤＯＵＴ＿Ｐ１
として出力される。ＷＢ＿Ｐ１は第１ポートＰＯＲＴ＿
１の書き込みバッファで、入力信号ＤＩＮ＿Ｐ１にした
がって書き込み時にビット線を駆動する。
【００３５】ＭＣ０及びＭＣ１はメモリセルで、各メモ
リセルは２個のインバータＩＮＶ０及びＩＮＶ１と２個
のＮＭＯＳトランジスタ（ＮＭ０、ＮＭ１）より構成さ
れる。メモリセルＭＣｉ（ｉ＝０，１）において、イン
バータＩＮＶ０及ＩＮＶ１はループ接続され、インバー
タＩＮＶ０の入力部（インバータＩＮＶ１の出力部）が
ノードＮｉ０として規定され、インバータＩＮＶ０の出
力部（インバータＩＮＶ１の入力部）がノードＮｉ１と
して規定され、ノードＮｉ０がＮＭＯＳトランジスタＮ
Ｍ０を介してビット線ＢＩＴ＿Ｐ０に接続され、ノード
Ｎｉ１はＮＭＯＳトランジスタＮＭ１を介してビット線
ＢＩＴ＿Ｐ１に接続される。ＮＭＯＳトランジスタＮＭ
０のゲートはワード線ＷＯＲＤ＿ｉ０に接続され、ＮＭ
ＯＳトランジスタＮＭ１のゲートはワード線ＷＯＲＤ＿
ｉ１に接続される。
【００３６】ビット線ＢＩＴ＿Ｐ０の一端はＰＭＯＳト
ランジスタＰＭ０を介して電源ＶDDに接続され、他端は
ＰＭＯＳトランジスタＰＭ２を介してセンスアンプＳＡ
＿Ｐ０の一方入力に接続されるとともに、ＮＭＯＳトラ
ンジスタＮＭ２を介して書き込みドライバＷＢ＿Ｐ１の
出力部に接続される。一方、ビット線ＢＩＴ＿Ｐ１の一
端はＰＭＯＳトランジスタＰＭ１を介して電源ＶDDに接
続され、他端はＰＭＯＳトランジスタＰＭ３を介してセ
ンスアンプＳＡ＿Ｐ１の一方入力に接続されるととも
に、ＮＭＯＳトランジスタＮＭ３を介して書き込みバッ
ファＷＢ＿Ｐ１の反転出力部に接続される。センスアン
プＳＡ＿Ｐ０及びＳＡ＿Ｐ１はそれぞれの他方入力に参
照電位ＶＲＥＦを受ける。センスアンプＳＡ＿Ｐ０は、
ＰＭＯＳトランジスタＰＭ２のオン状態時にビット線Ｂ
ＩＴ＿Ｐ０の電位と参照電位ＶＲＥＦとの電位差を検出
・増幅して第１の増幅信号を出力し、センスアンプＳＡ
＿Ｐ１は、ＰＭＯＳトランジスタＰＭ３のオン状態時に
ビット線ＢＩＴ＿Ｐ１の電位と参照電位ＶＲＥＦとの電
位差を検出・増幅して第２の増幅信号を出力する。
【００３７】クロスバースイッチＣＢＳ＿０はポート交
換信号ＰＳＥＬに基づき、プリチャージ信号ＰＲＣ＿Ｐ
０及びＰＲＣ＿Ｐ１のうち、一方の信号を出力部ＣＳ＿
００から出力し、他方の信号を出力部ＣＳ＿０１から出
力する。
【００３８】クロスバースイッチＣＢＳ＿１はポート交
換信号ＰＳＥＬに基づき、ワード線選択信号ＷＯＲＤ＿
Ｐ０＜０＞及びＷＯＲＤ＿Ｐ１＜０＞のうち、一方の信
号を出力部ＣＳ＿１０から出力し、他方の信号を出力部
ＣＳ＿１１から出力する。
【００３９】クロスバースイッチＣＢＳ＿２はポート交
換信号ＰＳＥＬに基づき、ワード線選択信号ＷＯＲＤ＿
Ｐ０＜１＞及びＷＯＲＤ＿Ｐ１＜１＞のうち、一方の信
号を出力部ＣＳ＿２０から出力し、他方の信号を出力部
ＣＳ＿２１から出力する。
【００４０】クロスバースイッチＣＢＳ＿３はポート交
換信号ＰＳＥＬに基づき、読み出し時ビット線選択信号
ＲＳＥＬ＿Ｐ０及びＲＳＥＬ＿Ｐ１のうち、一方の信号
を出力部ＣＳ＿３０から出力し、他方の信号を出力部Ｃ
Ｓ＿３１から出力する。
【００４１】クロスバースイッチＣＢＳ＿４はポート交
換信号ＰＳＥＬがインバータＩＮＶ３を介して得られる
反転ポート交換信号ＰＳＥＬ*に基づき、書き込み時ビ
ット線選択信号ＷＳＥＬ＿Ｐ１及び接地レベルのうち、
一方の信号を出力部ＣＳ＿４０から出力し、他方の信号
を出力部ＣＳ＿４１から出力する。
【００４２】クロスバースイッチＣＢＳ＿５はポート交
換信号ＰＳＥＬに基づき、センスアンプＳＡ＿Ｐ０及び
ＳＡ＿Ｐ１の出力のうち、一方の出力を出力部ＣＳ＿５
０から出力し、他方の出力を出力部ＣＳ＿５１から出力
する。
【００４３】ＰＭＯＳトランジスタＰＭ０のゲートはク
ロスバースイッチＣＢＳ＿０の出力部ＣＳ＿００に接続
され、ＰＭＯＳトランジスタＰＭ１のゲートはクロスバ
ースイッチＣＢＳ＿０の出力部ＣＳ＿０１に接続され
る。
【００４４】ワード線ＷＯＲＤ＿００はクロスバースイ
ッチＣＢＳ＿１の出力部ＣＳ＿１０に接続され、ワード
線ＷＯＲＤ＿０１はクロスバースイッチＣＢＳ＿１の出
力部ＣＳ＿１１に接続される。
【００４５】ワード線ＷＯＲＤ＿１０はクロスバースイ
ッチＣＢＳ＿２の出力部ＣＳ＿２０に接続され、ワード
線ＷＯＲＤ＿１１はクロスバースイッチＣＢＳ＿２の出
力部ＣＳ＿２１に接続される。
【００４６】ＰＭＯＳトランジスタＰＭ２のゲートはク
ロスバースイッチＣＢＳ＿３の出力部ＣＳ＿３０に接続
され、ＰＭＯＳトランジスタＰＭ３のゲートはクロスバ
ースイッチＣＢＳ＿３の出力部ＣＳ＿３１に接続され
る。
【００４７】ＮＭＯＳトランジスタＮＭ２のゲートはク
ロスバースイッチＣＢＳ＿４の出力部ＣＳ＿４０に接続
され、ＮＭＯＳトランジスタＮＭ３のゲートはクロスバ
ースイッチＣＢＳ＿４の出力部ＣＳ＿４１に接続され
る。
【００４８】クロスバースイッチＣＢＳ＿５の出力部Ｃ
Ｓ＿５０から出力信号ＤＯＵＴ＿Ｐ０が出力され、出力
部ＣＳ＿５１から出力信号ＤＯＵＴ＿Ｐ１が出力され
る。
【００４９】デュアルポートメモリでは、同一カラム内
にあるメモリセルに対して、各ポートから読み出しある
いは書き込みが行われる場合が最も動作条件が厳しい。
この場合の正常動作が保証されれば、同一カラムにない
メモリセルに対する各ポートからの読み出しあるいは書
き込みには問題が生じない。
【００５０】図１で示した実施の形態１のデュアルポー
トメモリにおいて、最も厳しい場合の動作を説明するた
め、同一カラムに接続されるメモリセルを２個しか示さ
れていないが、実際にはワード線及びビット線は多数あ
り、それらワード線及びビット線に対してメモリセルが
多数接続される。
【００５１】図２はクロスバースイッチＣＢＳ＿ｉ（ｉ
＝０〜５）の構成を示す説明図である。同図に示すよう
に、クロスバースイッチＣＢＳ＿ｉは入力部ＩＮ＿０及
びＩＮ＿１及び出力部ＣＳ＿ｉ０及びＣＳ＿ｉ１を有
し、ポート交換信号ＰＳＥＬがＬレベル（＝“０”）の
とき入力部ＩＮ＿０より得られる信号を出力部ＣＳ＿ｉ
０から出力するとともに入力部ＩＮ＿１より得られる信
号を出力部ＣＳ＿ｉ１から出力し、ポート交換信号ＰＳ
ＥＬがＨレベル（＝“１”）のとき入力部ＩＮ＿０より
得られる信号を出力部ＣＳ＿ｉ１から出力するとともに
入力部ＩＮ＿１より得られる信号を出力部ＣＳ＿ｉ０か
ら出力する。
【００５２】図３はクロスバースイッチＣＢＳ＿ｉの内
部構成を示す回路図である。４個のトランスミッション
ゲートＴＧ０〜ＴＧ３と１個のインバータＩＮＶにより
構成される。
【００５３】トランスミッションゲートＴＧ０は入力部
ＩＮ＿０と出力部ＣＳ＿ｉ０との間に介挿され、トラン
スミッションゲートＴＧ１は入力部ＩＮ＿０と出力部Ｃ
Ｓ＿ｉ１との間に介挿され、トランスミッションゲート
ＴＧ２は入力部ＩＮ＿１と出力部ＣＳ＿ｉ１との間に介
挿され、トランスミッションゲートＴＧ３は入力部ＩＮ
＿１と出力部ＣＳ＿ｉ０との間に介挿される。トランス
ミッションゲートＴＧ０及びＴＧ２のＰＭＯＳゲートは
ポート交換信号ＰＳＥＬを受け、ＮＭＯＳゲートはポー
ト交換信号ＰＳＥＬがインバータＩＮＶを介して得られ
る反転ポート交換信号ＰＳＥＬ*を受ける。一方、トラ
ンスミッションゲートＴＧ１及びＴＧ３のＮＭＯＳゲー
トはポート交換信号ＰＳＥＬを受け、ＰＭＯＳゲートは
ポート交換信号ＰＳＥＬがインバータＩＮＶを介して得
られる反転ポート交換信号ＰＳＥＬ*を受ける。
【００５４】このような構成において、ポート交換信号
ＰＳＥＬがＬレベルのとき、トランスミッションゲート
ＴＧ０及びＴＧ２がオンし、トランスミッションゲート
ＴＧ１及びＴＧ３がオフするため、入力部ＩＮ＿０が出
力部ＣＳ＿ｉ０に接続され、入力部ＩＮ＿１が出力部Ｃ
Ｓ＿ｉ１に接続される。一方、ポート交換信号ＰＳＥＬ
がＨレベルのとき、トランスミッションゲートＴＧ１及
びＴＧ３がオンし、トランスミッションゲートＴＧ０及
びＴＧ２がオフするため、入力部ＩＮ＿０が出力部ＣＳ
＿ｉ１に接続され、入力部ＩＮ＿１が出力部ＣＳ＿ｉ０
に接続される。
【００５５】＜動作＞ ＜読み出し動作＞図４は実施の形態１のデュアルポート
メモリの動作を示すタイミング図である。図４に示す動
作において、第０ポートＰＯＲＴ＿０はメモリセルＭＣ
０を、第１ポートＰＯＲＴ＿１はメモリセルＭＣ１を選
択している。第１ポートＰＯＲＴ＿１が読み出し時のと
き（図４において“Ｒ”で示されたサイクル）、ポート
交換信号ＰＳＥＬはＬレベルに固定される。
【００５６】このとき、第０ポートＰＯＲＴ＿０の読み
出し動作は以下のようになる。プリチャージ信号ＰＲＣ
＿Ｐ０がＬレベルのとき、ビット線ＢＩＴ＿Ｐ０がＨレ
ベルにプリチャージされる。ワード線選択信号及びビッ
ト線選択信号は、従来同様、プリチャージ信号がＨレベ
ルのときに選択状態になるよう設定される。読み出し時
ビット線選択信号ＲＳＥＬ＿Ｐ０及びＲＳＥＬ＿Ｐ１は
Ｌレベルが選択状態、また書き込み時のビット線選択信
号ＷＳＥＬ＿Ｐ１はＨレベルのとき選択状態である。
【００５７】プリチャージ信号ＰＲＣ＿Ｐ０がＨレベル
変化をトリガとして、ワード線選択信号ＷＯＲＤ＿Ｐ０
＜０＞がＨレベル、読み出し時ビット線選択信号ＲＳＥ
Ｌ＿Ｐ０がＬレベルになる。このとき、ワード線ＷＯＲ
Ｄ＿００が選択され、メモリセルＭＣ０のデータはビッ
ト線ＢＩＴ＿Ｐ０に出力される。例えば、メモリセルＭ
Ｃ０のノードＮ００がＨレベル、ノードＮ０１がＬレベ
ルという状態でデータが保持されていた場合、ビット線
ＢＩＴ＿Ｐ０はＨレベルのまま保持される。逆に、メモ
リセルＭＣ０のノードＮ００がＬレベル、Ｎ０１がＨレ
ベルの状態でデータが保持されていた場合、ビット線Ｂ
ＩＴ＿Ｐ０の電位はメモリセルＭＣ０のＮＭＯＳトラン
ジスタＮＭ０及びインバータＩＮＶ１を介して電流が引
き抜かれるため、Ｈレベルから次第に低下する。このビ
ット線ＢＩＴ＿Ｐ０の電位は、ＰＭＯＳトランジスタＰ
Ｍ２を介して、センスアンプＳＡ＿Ｐ０の一方入力に与
えられる。センスアンプＳＡ＿Ｐ０は参照電位ＶＲＥＦ
とビット線ＢＩＴ＿Ｐ０の電位とを比較して、第１の増
幅信号を出力信号ＤＯＵＴ＿Ｐ０として出力する。
【００５８】図４では、ビット線ＢＩＴ＿Ｐ０の電位が
下がる場合を破線で示している。参照電位ＶＲＥＦは、
電源電位と接地電位の間に設定される。各ポートが使え
るビット線は、従来例と異なり、１本しかないため、ビ
ット線対間の電位を比較するのではなく、ビット線の電
位と参照電位を比較することにより読み出しが可能にな
る。
【００５９】第１ポートＰＯＲＴ＿１の読み出し動作も
第０ポートＰＯＲＴ＿０と同様である。プリチャージ信
号ＰＲＣ＿Ｐ１がＬレベルのとき、ビット線ＢＩＴ＿Ｐ
１がＨレベルにプリチャージされる。プリチャージ信号
ＰＲＣ＿Ｐ１がＨレベルになると、ワード線選択信号Ｗ
ＯＲＤ＿Ｐ１＜１＞がＨレベル、ビット線選択信号ＲＳ
ＥＬ＿Ｐ１がＬレベルになる。ワード線ＷＯＲＤ＿１１
が選択され、メモリセルＭＣ１のデータはビット線ＢＩ
Ｔ＿Ｐ１に出力される。ビット線電位は、ＰＭＯＳトラ
ンジスタＰＭ３を介して、センスアンプＳＡ＿Ｐ１の一
方入力に付与される。センスアンプＳＡ＿Ｐ１は参照電
位ＶＲＥＦとビット線ＢＩＴ＿Ｐ１の電位とを比較し
て、第２の増幅信号を出力信号ＤＯＵＴ＿Ｐ１として出
力する。
【００６０】以上のように、１対のビット線をポート間
で分割することにより互いに干渉することなく読み出し
動作を行うことできる。
【００６１】＜書き込み動作＞ ＜原理＞次に書き込み動作を説明する。ポートに対して
ビット線が１本しかないため、書き込み動作は読み出し
動作に比べて複雑になる。メモリセルへの書き込みは、
それがつながるビット線対のうち、一方だけをＬレベル
にすることで行うことができることを利用する。すなわ
ち、メモリセルの記憶ノードのうち、Ｌレベル設定を所
望するノードにつながるビット線をＬレベルにすること
で書き込みを行うことができることを利用する。
【００６２】しかし、このとき次の問題が発生する。書
き込みデータによっては、読み出し専用ポートに準備さ
れたビット線ＢＩＴ＿Ｐ０をＬレベルにする必要が生じ
る。ＢＩＴ＿Ｐ０を第１ポートＰＯＲＴ＿１に使用させ
ると第０ポートＰＯＲＴ＿０の読み出し動作ができなく
なるという問題がある。
【００６３】この問題は次のように解決できる。すなわ
ち、読み出し専用ポート（第０ポートＰＯＲＴ＿０）の
ビット線ＢＩＴ＿Ｐ０をＬレベルにする必要が生じたと
きは、ポート間でビット線を交換する。第１ポートＰＯ
ＲＴ＿１はＢＩＴ＿Ｐ０を用いて書き込みを行い、第０
ポートＰＯＲＴ＿０はＢＩＴ＿Ｐ１を用いて読み出しを
行う。メモリセルからのデータを導くビット線を変更す
るには、ワード線の交換が必要である。ワード線の交換
はクロスバースイッチＣＢＳ＿１及びＣＢＳ＿２で行
う。読み出されたデータはＢＩＴ＿Ｐ１にあるので、セ
ンスアンプＳＡ＿Ｐ１で検出する。したがって、第０ポ
ートＰＯＲＴ＿０のビット線選択信号ＲＳＥＬ＿Ｐ０は
ＰＭ３を開けなければならない。ビット線選択信号の交
換はクロスバースイッチがＣＢＳ＿３で行う。センスア
ンプＳＡ＿Ｐ１で検出して増幅された第２の増幅信号は
第０ポートＰＯＲＴ＿０のデータであるため、それを第
０ポートＰＯＲＴ＿０の出力信号ＤＯＵＴ＿Ｐ０として
出力する必要がある。センスアンプの出力の交換はクロ
スバースイッチＣＢＳ＿５で行う。第０ポートＰＯＲＴ
＿０と第１ポートＰＯＲＴ＿１は非同期で動作をするた
め、それぞれの動作に合致したプリチャージ動作が必要
である。クロスバースイッチＣＢＳ＿０はポート間でプ
リチャージ動作を交換するためのクロスバースイッチで
ある。
【００６４】以上に示したポート間でのワード線、ビッ
ト線、センスアンプ、プリチャージ信号の交換は、ポー
ト交換信号ＰＳＥＬをＨレベルにすることで行うことが
できる。
【００６５】＜書き込み動作の実際＞図４を参照して、
実際の書き込み手順を説明する。書き込みは読み出しと
異なり、２サイクル（図４において“Ｗ１”及び“Ｗ
２”で示されたサイクル）で行う。したがって、書き込
み期間の２サイクルＷ１，Ｗ２の間、第１ポートＰＯＲ
Ｔ＿１に関するワード線選択信号、ビット線選択信号を
指定するアドレスは固定されている必要がある。書き込
みの第１サイクルＷ１では、第０ポートＰＯＲＴ＿０
は、ワード線ＷＯＲＤ＿００が選択されるためビット線
ＢＩＴ＿Ｐ０を用いて読み出しを行い、第１ポートＰＯ
ＲＴ＿１は、ワード線ＷＯＲＤ＿１１が選択されるため
ビット線ＢＩＴ＿Ｐ１を用いて書き込みを行う。このサ
イクルではボートの交換は行わない。
【００６６】仮に、書き込みデータ（ＤＩＮ＿Ｐ１）が
Ｈレベルならば、クロスバースイッチＣＢＳ＿４によっ
て書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１がＮＭＯ
ＳトランジスタＮＭ３のゲートに与えられるためＮＭＯ
ＳトランジスタＮＭ３がオンし、ビット線ＢＩＴ＿Ｐ１
はＬレベルになる。したがって、メモリセルＭＣ１のノ
ードＮ１１がＬレベルになってこの時点で書き込みが完
了する。
【００６７】一方、書き込みデータ（ＤＩＮ＿Ｐ１）が
Ｌレベルならば、ビット線ＢＩＴ＿Ｐ１はＨレベルを保
持するため、メモリセルＭＣ１への書き込みは行われな
い。書き込み動作の最初にポート交換を行わない第１書
き込みサイクルＷ１を設けるのは次の理由になる。各ポ
ートの動作は非同期であるため、書き込みが始まった時
点（“Ｗ１”サイクルの先頭）で、第０ポートＰＯＲＴ
＿０は読み出し動作の途中にある可能性があり、このと
き、ポートを交換すると第０ポートＰＯＲＴ＿０の読み
出し動作を中断させる恐れがあるためである。ポート交
換は、書き込みの第２サイクルＷ２で行う。以下にクロ
スバースイッチの切り替えのタイミングについて説明す
る。第１サイクルＷ１では第１ポートＰＯＲＴ＿１がＢ
ＩＴ＿Ｐ１を用いて書き込みを行っているが、第１サイ
クルＷ１の後半、すなわちプリチャージ信号ＰＲＣ＿Ｐ
１がＬレベルになったとき、第１ポートＰＯＲＴ＿１は
非活性になる。ワード線ＷＯＲＤ＿Ｐ１＜１＞が非選択
状態になり、ビット線ＢＩＴ＿Ｐ１が開放され、プリチ
ャージモードに入る。ＢＩＴ＿Ｐ１が開放されるのを待
って、ポート交換可能期間ＴＥＮＢを設定する。ＴＥＮ
Ｂの有効期間は、第１書き込みサイクルＷ１の後半（プ
リチャージ信号ＰＲＣ＿Ｐ１がＬレベルの期間）から第
２書き込みサイクルの前半（プリチャージ信号ＰＲＣ＿
Ｐ１がＨレベルの期間）の間である（図４において“Ｔ
ＥＮＢ”で示された期間）。
【００６８】ポート交換可能期間ＴＥＮＢは、ビット線
ＢＩＴ＿Ｐ１を読み出し用に、ビット線ＢＩＴ＿Ｐ０を
書き込み用に用いることが可能な期間である。この期間
ＴＥＮＢ中において、プリチャージ信号ＰＲＣ＿Ｐ０も
しくはＰＲＣ＿Ｐ１の立ち上がり（図４ではプリチャー
ジ信号ＰＲＣ＿Ｐ１の立ち上がり）エッジをトリガーと
して、ポート交換信号ＰＳＥＬをＨレベルにする。図４
において、第０ポートＰＯＲＴ＿０の読み出しサイクル
Ｒ２はプリチャージ信号ＰＲＣ＿Ｐ０の立ち上がりエッ
ジが期間ＴＥＮＢにないため、ビット線ＢＩＴ＿Ｐ０を
用いて読み出しが行われる。第２書き込みサイクルＷ２
の書き込み動作がビット線ＢＩＴ＿Ｐ０を用いる（プリ
チャージ信号ＰＲＣ＿Ｐ１がＨレベルになる）前に、読
み出しサイクルＲ２の読み出し動作はＢＩＴ＿Ｐ０を開
放する（ＰＲＣ＿Ｐ０がＬレベルになると開放する）の
で、ビット線ＢＩＴ＿Ｐ０に対する両ポートの競合は起
こらない。
【００６９】次の読み出しサイクルＲ３では、プリチャ
ージ信号ＰＲＣ＿Ｐ０の立ち上がりエッジが期間ＴＥＮ
Ｂにあるため、ビット線ＢＩＴ＿Ｐ１を用いて読み出し
動作が行われる。読み出しサイクルＲ３で、ワード線選
択信号ＷＯＲＤ＿Ｐ０＜０＞はクロスバースイッチＣＢ
Ｓ＿１によってＷＯＲＤ＿０１に付与される。また、ク
ロスバースイッチＣＢＳ＿４によって、読み出し時ビッ
ト線選択信号ＲＳＥＬ＿Ｐ０はＰＭＯＳトランジスタＰ
Ｍ３のゲートに与えられる。
【００７０】第２書き込みサイクルＷ２において、第１
ポートＰＯＲＴ＿１では、クロスバースイッチＣＢＳ＿
２及びＣＢＳ＿４によって、ワード線選択信号ＷＯＲＤ
＿Ｐ１＜１＞がＷＯＲＤ＿１０に与えられ、書き込み時
ビット線ＷＳＥＬ＿Ｐ１がＮＭＯＳトランジスタＮＭ２
のゲートに与えられ、ＮＭＯＳトランジスタＮＭ２がオ
ンする。
【００７１】このとき、書き込みデータＤＩＮ＿Ｐ１が
Ｌレベルの場合、第１の書き込みサイクルＷ１では書き
込みを完了することができなかったが、第２の書き込み
サイクルＷ２ではビット線ＢＩＴ＿Ｐ０を用いることが
できるため、この時点で書き込みを完了させることがで
きる。
【００７２】ポート交換可能期間ＴＥＮＢは、第２書き
込みサイクルＷ２において、プリチャージ信号ＰＲＣ＿
Ｐ１の立ち下がりエッジにより解除される。この期間Ｔ
ＥＮＢが解除された後に始まる第０ポートＰＯＲＴ＿０
の読み出しサイクル及び第１ポートＰＯＲＴ＿１の読み
出しもしくは書き込みサイクルでポート交換信号ＰＳＥ
ＬがＬレベルに設定される。第０ポートＰＯＲＴ＿０は
ビット線ＢＩＴ＿Ｐ０を用いて読み出しを行い、第１ポ
ートＰＯＲＴ＿１はビット線ＢＩＴ＿Ｐ１を用いて読み
出しもしくは書き込みの第１サイクルを行う。このとき
には、ビット線ＢＩＴ＿Ｐ０は第１ポートＰＯＲＴ＿０
の書き込み動作から開放されているので、第１ポートＰ
ＯＲＴ＿１の読み出しもしくは書き込み動作が第０ポー
トＰＯＲＴ＿０の読み出し動作と競合することはない。
【００７３】ポート交換可能期間ＴＥＮＢを規定するポ
ート交換可能信号ＥＮＢとポート交換信号ＰＳＥＬを生
成するポート交換信号生成回路５０を図５に示す。同図
において、ＷＥは書き込み許可信号で、Ｈレベルのとき
書き込みを指示する。ＴＧ＿０及びＴＧ＿１はトランス
ミッションゲート、ＬＡＴ＿０及びＬＡＴ＿１はそれぞ
れインバータＩ１及びＩ２のループ接続により構成され
るラッチ回路である。
【００７４】パルス発生回路ＰＧ＿０及びＰＧ＿１はそ
れぞれプリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ１
を受け、パルス信号ＳＰ０及びＳＰ１を出力する。パル
ス発生回路ＰＧ＿ｉ（ｉ＝０，１）は遅延回路１１、イ
ンバータ１２及びＡＮＤゲート１３から構成され、ＡＮ
Ｄゲート１３は一方入力にプリチャージ信号ＰＲＣ＿Ｐ
ｉを受ける。遅延回路１１はプリチャージ信号ＰＲＣ＿
Ｐｉを受け、遅延時間ΔＴ遅延させてインバータ１２を
介してＡＮＤゲート１３の他方入力に出力する。そし
て、ＡＮＤゲート１３の出力信号がパルス信号ＳＰｉと
なる。ＯＲゲート１４はパルス信号ＳＰ０及びＳＰ１を
受ける。なお、遅延回路１１は一般には偶数個のインバ
ータで構成される。
【００７５】書き込み許可信号ＷＥはトランスミッショ
ンゲートＴＧ＿０を介してラッチ回路ＬＡＴ＿０に与え
られる。トランスミッションゲートＴＧ＿０のＰＭＯＳ
ゲートにはプリチャージ信号ＰＲＣ＿Ｐ１が付与され、
ＮＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１がイ
ンバータ１６を介して与えられる。
【００７６】ラッチ回路ＬＡＴ＿０の出力はインバータ
１７、トランスミッションゲートＴＧ＿１を介してラッ
チ回路ＬＡＴ＿１に与えられる。トランスミッションゲ
ートＴＧ＿１のＮＭＯＳゲートにはＯＲゲート１４の出
力が与えられ、ＰＭＯＳゲートにはＯＲゲート１４の出
力がインバータ１５を介して与えられる。そして、ラッ
チ回路ＬＡＴ＿１の出力がインバータ１８を介してポー
ト交換信号ＰＳＥＬとして出力される。
【００７７】図６は、図５で示したポート交換信号ＰＳ
ＥＬの生成回路の動作を示すタイミング図である。書き
込み許可信号ＷＥは、プリチャージ信号ＰＲＣ＿Ｐ１に
同期して、少なくとも第１の書き込みサイクルＷ１の間
はＨレベルになるよう外部から与えられる。トランスミ
ッションゲートＴＧ＿０はプリチャージ信号ＰＲＣ＿Ｐ
１がＬレベルになったときオンするため、書き込み許可
信号ＷＥはプリチャージ信号ＰＲＣ＿Ｐ１の立ち上がり
エッジから半サイクル遅れてラッチ回路ＬＡＴ＿０に取
り込まれる。
【００７８】したがって、ポート交換可能信号ＥＮＢは
プリチャージ信号ＰＲＣ＿Ｐ１の立ち上がりエッジから
半サイクル遅れて立ち上がる。さらに、プリチャージＰ
ＲＣ＿Ｐ１がＬレベルになった時点で書き込み許可信号
ＷＥを取り込むため、ポート交換可能信号ＥＮＢの立ち
下がり時も同様にして、書き込み許可信号ＷＥの立ち下
がりから半サイクル遅れて立ち下がる。その結果、図４
のポート交換可能期間ＴＥＮＢの期間のみＨレベルとな
るポート交換可能信号ＥＮＢを得ることができる。
【００７９】図６に示すように、パルス発生回路ＰＧ＿
０はプリチャージ信号ＰＲＣ＿Ｐ０の立ち上がり時から
所定期間Ｈレベルとなるパルス信号ＳＰ０を出力し、パ
ルス発生回路ＰＧ＿１はプリチャージ信号ＰＲＣ＿Ｐ１
の立ち上がり時から所定期間Ｈレベルとなるパルス信号
ＳＰ１を出力する。パルス信号ＳＰ０及びＳＰ１はＯＲ
ゲート１４に入力され、ＯＲゲート１４の出力がトラン
スミッションゲートＴＧ＿１を制御する。したがって、
ポート交換可能信号ＥＮＢがＨレベルに変化した期間に
おいて、プリチャージ信号ＰＲＣ＿Ｐ０及びＰＲＣ＿Ｐ
１のうち最初に立ち上がり変化をする信号によるタイミ
ングで、ポート交換信号ＰＳＥＬがＨレベルなり、ポー
ト交換可能信号ＥＮＢがＨレベルからＬレベルに変化し
た期間において、プリチャージ信号ＰＲＣ＿Ｐ０及びＰ
ＲＣ＿Ｐ１のうち最初に立ち上がり変化をする信号によ
るタイミングで、ポート交換信号ＰＳＥＬがＬレベルに
戻る。その結果、図４で示した動作を満足するポート交
換可能信号ＥＮＢを得ることができる。
【００８０】このように、実施の形態１のデュアルポー
トメモリは、ポート交換信号ＰＳＥＬの制御により、必
要に応じて２つのポートで使用するビット線を交換する
ことにより、従来例と比較して素子数及びビット線数の
少ない構成でデュアルポートの機能を実現することが可
能である。素子数及びビット線数がシングルポートと同
じであるので、ほぼシングルポートと同等の面積にする
ことができる。
【００８１】また、実施の形態１のデュアルポートメモ
リのクロスバースイッチＣＢＳ＿０〜ＣＢＳ＿５は、ト
ランスファゲートＴＧ０〜ＴＧ３を用い、ポート交換信
号ＰＳＥＬを制御入力とした２入力２出力で同一の回路
構成で形成するため、比較的簡単な回路構成で実現する
ことができる。
【００８２】＜＜実施の形態２＞＞実施の形態１で示し
た書き込み許可信号ＷＥは、書き込み時ビット選択信号
ＷＳＥＬ＿Ｐ１を選択するために用いられる。すなわ
ち、書き込み許可信号ＷＥがＨレベルの期間の書き込み
ビット線選択信号ＷＳＥＬ＿Ｐ１が活性化される。した
がって、書き込み許可信号ＷＥは少なくとも第１書き込
みサイクルＷ１の先頭から第２書き込みサイクルＷ２の
前半（プリチャージ信号ＰＲＣ＿Ｐ１がＨレベルにある
期間）にわたってＨレベルを保持しておく必要がある。
【００８３】図７のタイミング図に示すように、安定な
動作を得るために、書き込み許可信号ＷＥはプリチャー
ジ信号ＰＲＣ＿Ｐ１に対してセットアップタイムｔＳ及
びホールドタイムｔＨを設定するのが一般的である。し
かし、この場合、図５に示したポート交換信号ＰＳＥＬ
の生成回路では、ポート交換可能信号ＥＮＢの立ち上が
りは第１書き込みサイクルＷ１のプリチャージ信号ＰＲ
Ｃ＿Ｐ１の立ち下がりで規定され、立ち下がりはホール
ドタイムｔＨで規定されることになる。書き込み時ビッ
ト線選択信号ＷＳＥＬ＿Ｐ１による書き込み動作の安定
性を向上させるにはホールドタイムｔＨが大きいほど望
ましいが、ポート交換可能信号ＥＮＢによるポート交換
動作を行う上では、書き込み完了後速やかにビット線Ｂ
ＩＴ＿Ｐ０を開放する必要があるため、ホールドタイム
ｔＨは小さいほど望ましい。このような書き込み許可信
号ＷＥに対する矛盾した要求の解決を図ったのが実施の
形態２のポート交換信号生成回路である。
【００８４】図８は実施の形態２のポート交換信号生成
回路５１の構成を示す回路図である。同図に示すよう
に、ＷＥは書き込み許可信号で、Ｈレベルのとき書き込
みを行う。ＴＧ＿１０〜ＴＧ＿１３はトランスミッショ
ンゲート、ＬＡＴ＿１〜ＬＡＴ＿４はそれぞれインバー
タＩ１及びＩ２のループ接続により構成されるラッチ回
路である。
【００８５】パルス発生回路ＰＧ＿０及びＰＧ＿１は、
図５で示した回路同様、それぞれプリチャージ信号ＰＲ
Ｃ＿Ｐ０及びＰＲＣ＿Ｐ１を受け、パルス信号ＳＰ０及
びＳＰ１を出力する。また、パルス発生回路ＰＧ＿２は
トランスミッションゲートＴＧ＿１３とインバータ２３
との間に介挿される。その内部構成はパルス発生回路Ｐ
Ｇ＿１及びＰＧ＿２と同様である。
【００８６】書き込み許可信号ＷＥはインバータ１９及
びトランスミッションゲートＴＧ＿１０を介してラッチ
回路ＬＡＴ＿２に与えられる。トランスミッションゲー
トＴＧ＿１０のＰＭＯＳゲートにはプリチャージ信号Ｐ
ＲＣ＿Ｐ１がインバータ２０を介して付与され、ＮＭＯ
Ｓゲートにはプリチャージ信号ＰＲＣ＿Ｐ１がインバー
タ２０及び２１を介して与えられる。また、ラッチ回路
ＬＡＴ＿２の入力部と電源ＶDDとの間にＰＭＯＳトラン
ジスタＰＭ１０が介挿される。
【００８７】ラッチ回路ＬＡＴ＿２の出力はトランスミ
ッションゲートＴＧ＿１１を介してラッチ回路ＬＡＴ＿
３に与えられる。トランスミッションゲートＴＧ＿１１
のＰＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１が
与えられ、ＮＭＯＳゲートにはプリチャージ信号ＰＲＣ
＿Ｐ１がインバータ２２を介して与えられる。また、ラ
ッチ回路ＬＡＴ＿３の入力部と接地レベルとの間にＮＭ
ＯＳトランジスタＮＭ１０が介挿される。
【００８８】ラッチ回路ＬＡＴ＿３の出力はインバータ
１７、トランスミッションゲートＴＧ＿１を介してラッ
チ回路ＬＡＴ＿１に与えられる。トランスミッションゲ
ートＴＧ＿１のＮＭＯＳゲートにはＯＲゲート１４の出
力が与えられ、ＰＭＯＳゲートにはＯＲゲート１４の出
力がインバータ１５を介して与えられる。そして、ラッ
チ回路ＬＡＴ＿１の出力がインバータ１８を介してポー
ト交換信号ＰＳＥＬとして出力される。ここで、インバ
ータ１７の出力がポート交換可能信号ＥＮＢとして規定
される。
【００８９】一方、ラッチ回路ＬＡＴ＿３の出力はトラ
ンスミッションゲートＴＧ＿１２を介してラッチ回路Ｌ
ＡＴ＿４にも与えられる。トランスミッションゲートＴ
Ｇ＿１２のＮＭＯＳゲートにはプリチャージ信号ＰＲＣ
＿Ｐ１が与えられ、ＰＭＯＳゲートにはプリチャージ信
号ＰＲＣ＿Ｐ１がインバータ２２を介して与えられる。
また、ラッチ回路ＬＡＴ＿４の入力部と電源ＶDDとの間
にＰＭＯＳトランジスタＰＭ１１が介挿される。
【００９０】ラッチ回路ＬＡＴ＿４の出力はトランスミ
ッションゲートＴＧ＿１３を介してパルス発生回路ＰＧ
＿２に与えられる。トランスミッションゲートＴＧ＿１
３のＰＭＯＳゲートにはプリチャージ信号ＰＲＣ＿Ｐ１
が与えられ、ＮＭＯＳゲートにはプリチャージ信号ＰＲ
Ｃ＿Ｐ１がインバータ２２を介して与えられる。
【００９１】パルス発生回路ＰＧ＿２はトランスミッシ
ョンゲートＴＧ＿１３を介してラッチ回路ＬＡＴ＿４の
出力を受け、リセット信号ＲＥＳＥＴ及び反転リセット
信号ＲＥＳＥＴ＿Ｂを出力する。パルス発生回路ＰＧ＿
２は遅延回路１１、インバータ１２、ＮＡＮＤゲート２
４及びインバータ２３から構成され、ＮＡＮＤゲート２
４は一方入力にラッチ回路ＬＡＴ＿４の出力を受ける。
遅延回路１１はラッチ回路ＬＡＴ＿４の出力を受け、遅
延時間ΔＴ遅延させてインバータ１２を介してＮＡＮＤ
ゲート２４の他方入力に出力する。そして、ＮＡＮＤゲ
ート２４の出力信号が反転リセット信号ＲＥＳＥＴ＿Ｂ
となる。また、反転リセット信号ＲＥＳＥＴ＿Ｂがイン
バータ２３を介して得られる信号がリセット信号ＲＥＳ
ＥＴとなる。
【００９２】反転リセット信号ＲＥＳＥＴ＿ＢはＰＭＯ
ＳトランジスタＰＭ１０及びＰＭ１１のゲートに与えら
れ、リセット信号ＲＥＳＥＴはＮＭＯＳトランジスタＮ
Ｍ１０のゲートに与えられる。
【００９３】図９は図８で示したポート交換信号生成回
路５１の動作を示すタイミング図である。同図に示すよ
うに、第１及び第２の書き込みサイクルＷ１及びＷ２に
関して、それぞれの前半の期間（プリチャージ信号ＰＲ
Ｃ＿Ｐ１がＨレベルの期間）をＷ１＿Ｈ及びＷ２＿Ｈと
し、それぞれの後半の期間（ＰＲＣ＿Ｐ１がＬレベルの
期間）をＷ１＿Ｌ及びＷ２＿Ｌとする。
【００９４】書き込み許可信号ＷＥは、少なくとも第１
書き込みサイクルＷ１から第２書き込みサイクルのＷ２
＿Ｈの期間はＨレベルになるよう設定される。プリチャ
ージ信号ＰＲＣ＿Ｐ１がＨレベルのとき、トランスミッ
ションゲートＴＧ＿１０がオンし、書き込み許可信号Ｗ
Ｅをラッチ回路ＬＡＴ＿２に取り込む。ＬＡＴ＿２の出
力である内部書き込み許可信号ＷＥ＿ＩＮＴは実際に書
き込み用ビット線選択信号ＷＳＥＬ＿Ｐ１を活性化する
ために用いる。
【００９５】したがって、内部書き込み許可信号ＷＥ＿
ＩＮＴは、書き込みサイクルの先頭でＨレベルになる。
次の期間Ｗ１＿ＬでトランスミッションゲートＴＧ＿１
１がオンし、ラッチ回路ＬＡＴ＿２の出力をラッチ回路
ＬＡＴ＿３が取り込む。ラッチ回路ＬＡＴ＿３の出力は
ポート交換可能信号ＥＮＢとして用いられる。したがっ
て、ポート交換可能信号ＥＮＢは期間Ｗ１＿Ｌの先頭か
ら立ち上がる。
【００９６】そして、期間Ｗ２＿Ｈにトランスミッショ
ンゲートＴＧ＿１２がオンし、ラッチ回路ＬＡＴ＿３の
データをラッチ回路ＬＡＴ＿４に転送する。さらに期間
Ｗ２＿ＬにトランスミッションゲートＴＧ＿１３がオン
し、ラッチ回路ＬＡＴ＿４のデータはパルス発生回路Ｐ
Ｇ＿２に入力され、パルス発生回路ＰＧ＿２はリセット
信号ＲＥＳＥＴ及び反転リセット信号ＲＥＳＥＴ＿Ｂを
出力する。反転リセット信号ＲＥＳＥＴ＿ＢがＬレベル
パルスを出力することで、ＰＭＯＳトランジスタＰＭ１
０がオンしラッチ回路ＬＡＴ＿２の入力をＨレベルに初
期設定する。その結果、内部書き込み許可信号ＷＥ＿Ｉ
ＮＴはＬレベルにリセットされる。同時に、ＰＭＯＳト
ランジスタＰＭ１１がオンし、ラッチ回路ＬＡＴ＿４の
入力をＨレベルに初期設定するため、次のサイクルでパ
ルス発生回路ＰＧ＿２がリセットパルス（リセット信号
ＲＥＳＥＴ＝“Ｈ”、反転リセット信号ＲＥＳＥＴ＿Ｂ
＝“Ｌ”）を発生するのを防止する。
【００９７】一方、リセット信号ＲＥＳＥＴがＨレベル
パルスを出力することで、ＮＭＯＳトランジスタＮＭ１
０がオンし、ラッチ回路ＬＡＴ＿３の入力をＬレベルに
設定する。このため、ポート交換可能信号ＥＮＢはＬレ
ベルにリセットされる。
【００９８】以上のように、書き込み用ビット線選択信
号をＰＲＣ＿Ｐ１に同期して、書き込み許可信号ＷＥに
ホールドタイムｔＨを設定しても、ポート交換可能信号
ＥＮＢはプリチャージ信号ＰＲＣ＿Ｐ１の立ち下がりと
とも立ち下がるように構成することができる。
【００９９】その結果、書き込み時ビット線選択信号Ｗ
ＳＥＬ＿Ｐ１による書き込み動作の安定性を向上させる
ために十分なホールドタイムｔＨを設定し、ポート交換
可能期間ＴＥＮＢを必要最小限の長さにして、ポート交
換可能信号ＥＮＢによるポート交換動作を行う際、書き
込み完了後速やかにビット線ＢＩＴ＿Ｐ０を開放するこ
とができる。
【０１００】＜＜実施の形態３＞＞実施の形態１及び実
施の形態２では、第１書き込みサイクルＷ１の活性期間
（ＰＲＣ＿Ｐ１がＨレベルの期間）が終了するとすぐに
ポート交換可能信号ＥＮＢを“Ｈ”にして、ポート交換
可能期間ＴＥＮＢを設定する構成になっている。
【０１０１】第１ポートＰＯＲＴ＿１がビット線ＢＩＴ
＿Ｐ１をＬレベルにする書き込みを行った（ＤＩＮ＿Ｐ
１がＨレベルのとき）直後、第０ポートＰＯＲＴ＿０が
ビット線ＢＩＴ＿Ｐ１を用いて読み出しを開始する可能
性がある。この場合、ビット線ＢＩＴ＿Ｐ１は十分にプ
リチャージされていないので、十分に読み出し動作がで
きないばかりか、読み出しメモリセルに誤書き込みを行
う危険性もある。
【０１０２】実施の形態３では、ポート交換可能信号Ｅ
ＮＢの立ち上がりを遅らせることで、ビット線ＢＩＴ＿
Ｐ１がプリチャージされる時間を確保するポート交換可
能信号ＥＮＢを得ることを目的としている。
【０１０３】図１０は実施の形態３のポート交換信号生
成回路５２の構成を示す回路図である。同図に示すよう
に、インバータ１７とトランスミッションゲートＴＧ＿
１との間に遅延時間ＤＬを有する遅延回路３０を介挿し
ている。なお、他の構成は図８で示した実施の形態２と
同様である。
【０１０４】図１１は実施の形態３のポート交換信号生
成回路５２の動作を示すタイミング図である。同図のポ
ート交換可能信号ＥＮＢの破線部分は実施の形態２の場
合の波形である。実施の形態３では遅延時間ＤＬだけポ
ート交換可能信号ＥＮＢを遅延させている。したがっ
て、ビット線のプリチャージに必要な期間として適当な
遅延時間ＤＬを設定すれば誤動作なくポート交換が可能
になり、安定性の高い書き込み動作を行うことができ
る。
【０１０５】＜＜実施の形態４＞＞図１２はこの発明の
実施の形態４であるデュアルポートメモリの構成を示す
回路図である。同図に示すように、書き込み時ビット線
選択信号ＷＳＥＬ＿Ｐ１のクロスバースイッチＣＢＳ＿
４に置き換えてＡＮＤゲートＡＮＤ＿０及びＡＮＤ＿１
を設けている。すなわち、ＡＮＤゲートＡＮＤ＿０は、
一方入力に書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１
を受け、他方入力にポート交換信号ＰＳＥＬを受け、Ａ
ＮＤゲートＡＮＤ＿１は、一方入力に書き込み時ビット
線選択信号ＷＳＥＬ＿Ｐ１を受け、他方入力にポート交
換信号ＰＳＥＬがインバータＩＮＶ３を介して得られる
反転ポート交換信号ＰＳＥＬ*を受ける。
【０１０６】したがって、ポート交換信号ＰＳＥＬがＬ
レベルのとき、ＡＮＤゲートＡＮＤ＿０はＬレベルに固
定され、ＡＮＤゲートＡＮＤ＿１の出力として書き込み
時ビット線選択信号ＷＳＥＬ＿Ｐ１はＮＭＯＳトランジ
スタＮＭ３を活性化するため、ビット線ＢＩＴ＿Ｐ１に
対して書き込みが行われる。一方、ポート交換信号ＰＳ
ＥＬがＨレベルのとき、ＡＮＤゲートＡＮＤ＿１はＬレ
ベルに固定され、ＡＮＤゲートＡＮＤ＿０の出力として
書き込み時ビット線選択信号ＷＳＥＬ＿Ｐ１はＮＭＯＳ
トランジスタＮＭ２を活性化するため、ビット線ＢＩＴ
＿Ｐ０に対して書き込みが行われる。他の構成及び動作
は図１で示した実施の形態１と同様であるため説明は省
略する。
【０１０７】クロスバースイッチＣＢＳ＿４は、図３に
示すように、４個のトランスミッションゲートで構成さ
れている。一般にトランスミッションゲートは負荷駆動
力がなく、実際の設計では、その後に駆動力を補うため
にドライバが必要である。これに対して、ＡＮＤゲート
は駆動力があるため、このようなドライバを別途設ける
必要がなくなり、その分高速化を図ることができる。
【０１０８】＜＜実施の形態５＞＞実施の形態１のデュ
アルポートメモリでは、プリチャージ信号ＰＲＣ＿Ｐ０
のサイクル時間がプリチャージ信号ＰＲＣ＿Ｐ１と比較
して長いとき、以下に述べる問題点が生じる。
【０１０９】図１３のタイミング図を参照して問題点を
説明する。第０ポートＰＯＲＴ＿０の読み出し動作の開
始時点では、ポート交換可能信号ＥＮＢ信号はＬレベル
であるため、第０ポートＰＯＲＴ＿０はビット線ＢＩＴ
＿Ｐ０を用いて読み出しを行う。しかし、第０ポートＰ
ＯＲＴ＿０の読み出し期間が長いため、途中で第２書き
込みサイクルＷ２が始まり、ビット線ＢＩＴ＿Ｐ０は強
制的に第１ポートＰＯＲＴ＿１に引き渡される。その時
点までの第０ポートＰＯＲＴ＿０の読み出し動作内容に
より、ビット線ＢＩＴ＿Ｐ０の電位が低下していた場合
には、書き込み用として選択された、読み出し対象のメ
モリセルとは異なる書き込み対象のメモリセルに対して
誤書き込みを行う可能性がある。
【０１１０】また、第０ポートＰＯＲＴ＿０は、ポート
が切り替わってから再度読み出し動作を開始する必要が
あるが、第０ポートＰＯＲＴ＿０が読み出しに使える時
間は図１３の期間ｔＲに限られる。期間ｔＲが十分長く
ないと、読み出し動作も完了できない。しかしながら、
期間ｔＲの長さはプリチャージ信号ＰＲＣ＿０とプリチ
ャージ信号ＰＲＣ＿Ｐ１との相対的な関係で決定するた
め、期間ｔＲの長さを設計者の意図通り決定することは
実質的に不可能である。
【０１１１】上記問題点を回避するには、第０ポートＰ
ＯＲＴ＿０の読み出し動作が第１ポートＰＯＲＴ＿１の
動作サイクル期間の１／２の期間内で完了する必要があ
る。
【０１１２】図１４はこの発明の実施の形態４であるプ
リチャージ信号変形回路の構成を示す回路図である。同
図に示すように、遅延回路３１はプリチャージ信号ＰＲ
Ｃ＿Ｐ０を受け、その信号を時間Ｔ３１遅延させてイン
バータ３２に出力する。ＡＮＤゲート３３は一方入力に
プリチャージ信号ＰＲＣ＿Ｐ０を受け、他方入力にイン
バータ３２の出力を受ける。そして、ＡＮＤゲート３３
の出力をプリチャージ信号ＰＲＣ＿Ｐ０′として出力す
る。このプリチャージ信号ＰＲＣ＿Ｐ０′をプリチャー
ジ信号ＰＲＣ＿Ｐ０の代わりに用いる。このとき、時間
Ｔ３１はプリチャージ信号ＰＲＣ＿Ｐ１の最小周期の１
／２以下に設定される。
【０１１３】このように構成すると、図１３の破線に示
すように、プリチャージ信号ＰＲＣ＿Ｐ０′のＨレベル
の期間を遅延回路３１の遅延時間Ｔ３１に波形変形する
ものである。第０ポートＰＯＲＴ＿０の活性期間をプリ
チャージ信号ＰＲＣ＿Ｐ１の周期の１／２以下にするこ
とで、第２書き込みサイクルＷ２の開始以前に確実に第
０ポートＰＯＲＴ＿０での読み出し動作を完了させるこ
とができ、誤書き込みや読み出し再実行が防止でき、正
常動作を実現できる。
【０１１４】＜＜実施の形態６＞＞実施の形態１のデュ
アルポートメモリでは、第２書き込みサイクルＷ２にお
いて、第０ポートＰＯＲＴ＿０の読み出しデータを出力
ピンＤＯＵＴ＿Ｐ０に出力させるため、センスアンプＳ
Ａ＿Ｐ０及びＳＡ＿Ｐ１の出力である第１及び第２の増
幅信号をクロスバースイッチＣＢＳ＿５により交換する
構成としていた。しかし、この期間は、第１ポートＰＯ
ＲＴ＿１は書き込みサイクルであり、出力信号ＤＯＵＴ
＿Ｐ１を外部に出力する必要はない。
【０１１５】図１５にこの発明の実施の形態６であるデ
ュアルポートメモリのセンスアンプ周辺の構成を示す回
路図である。ＴＧ＿２０〜ＴＧ＿２２はトランスミッシ
ョンゲート、ＬＡＴ＿Ｐ０及びＬＡＴ＿Ｐ１はインバー
タＩ１及びＩ２のループ接続で構成されるラッチであ
る。内部書き込み許可信号ＷＥ＿ＩＮＴは、図８の実施
の形態２で示したように、書き込み時ビット線選択信号
ＷＳＥＬ＿Ｐ１の発生に用いる内部信号であり、図９で
示したように、第１書き込みサイクルＷ１の開始時から
第２書き込みサイクルＷ２の前半にかけてＨレベルとな
る信号である。
【０１１６】図１５に示すように、ＡＮＤゲート３４は
内部書き込み許可信号ＷＥ＿ＩＮＴの反転信号とポート
交換信号ＰＳＥＬの反転信号とを受け、インバータ３５
に出力する。インバータ３５の出力はトランスファゲー
トＴＧ＿２１のＰＭＯＳゲートに与えられるとともに、
インバータ３６の入力に与えられる。インバータ３６の
出力はトランスファゲートＴＧ＿２１のＮＭＯＳゲート
に与えられる。
【０１１７】ポート交換信号ＰＳＥＬは、トランスファ
ゲートＴＧ＿２０のＰＭＯＳゲートに与えられるととも
に、インバータ３７及び３８の入力に与えられる。イン
バータ３８の出力はトランスファゲートＴＧ＿２０のＮ
ＭＯＳゲートに与えられる。インバータ３７の出力はト
ランスファゲートＴＧ＿２２のＰＭＯＳゲートに与えら
れるとともに、インバータ３９の入力部に与えられる。
インバータ３９の出力はトランスファゲートＴＧ＿２２
のＮＭＯＳゲートに与えられる。
【０１１８】トランスファゲートＴＧ＿２０はセンスア
ンプＳＡ＿Ｐ０の出力部とラッチ回路ＬＡＴ＿Ｐ０との
間に介挿され、ラッチ回路ＬＡＴ＿Ｐ０の出力がインバ
ータ４０に与えられ、インバータ４０の出力が出力信号
ＤＯＵＴ＿Ｐ０として出力される。トランスファゲート
ＴＧ＿２１はセンスアンプＳＡ＿Ｐ１の出力部とラッチ
回路ＬＡＴ＿Ｐ１との間に介挿され、ラッチ回路ＬＡＴ
＿Ｐ１の出力がインバータ４１に与えられ、インバータ
４１の出力が出力信号ＤＯＵＴ＿Ｐ１として出力され
る。さらに、トランスファゲートＴＧ＿２２はセンスア
ンプＳＡ＿Ｐ１の出力部とラッチ回路ＬＡＴ＿Ｐ０との
間に介挿される。なお、他の構成は図１で示した実施の
形態１の回路構成と同様である。
【０１１９】このような構成において、読み出しサイク
ルのときには、ポート交換信号ＰＳＥＬ及び内部書き込
み許可信号ＷＥ＿ＩＮＴが共にＬレベルであるため、ト
ランスファゲートＴＧ＿２０及びＴＧ＿２１がオンし、
トランスファゲートＴＧ＿２２がオフするため、第０ポ
ートＰＯＲＴ＿０の出力信号ＤＯＵＴ＿Ｐ０としてセン
スアンプＳＡ＿Ｐ０の出力である第１の増幅信号が選択
され、第１ポートＰＯＲＴ＿１の出力信号ＤＯＵＴ＿Ｐ
１としてセンスアンプＳＡ＿Ｐ１の出力である第２の増
幅信号が選択される。
【０１２０】一方、書き込み期間では、内部書き込み許
可信号ＷＥ＿ＩＮＴがＨレベルとなり、トランスファゲ
ートＴＧ＿２１はポート交換信号ＰＳＥＬに関係なく常
にオフする。ポートが交換される前は、ポート交換信号
ＰＳＥＬはＬレベルであるので、トランスファゲートＴ
Ｇ＿２０がオンしトランスファゲートＴＧ＿２２がオフ
するため、第０ポートＰＯＲＴ＿０の出力信号ＤＯＵＴ
＿Ｐ０としてセンスアンプＳＡ＿Ｐ０の出力である第１
の増幅信号が選択され、第１ポートＰＯＲＴ＿１の出力
信号ＤＯＵＴ＿Ｐ１としてラッチ回路ＬＡＴ＿Ｐ１に保
持された前回の読み出しデータが選択される。
【０１２１】そして、ポート交換期間中では、ポート交
換信号ＰＳＥＬがＨレベルとなるため、トランスファゲ
ートＴＧ＿２２がオンしトランスファゲートＴＧ＿２０
がオフするため、第０ポートＰＯＲＴ＿０の出力信号Ｄ
ＯＵＴ＿Ｐ０としてセンスアンプＳＡ＿Ｐ１の出力であ
る第２の増幅信号が選択され、第１ポートＰＯＲＴ＿１
の出力信号ＤＯＵＴ＿Ｐ１としてラッチ回路ＬＡＴ＿Ｐ
１に保持された前回の読み出しデータが選択される。実
施の形態１では、センスアンプＳＡ＿Ｐ０及びＳＡ＿Ｐ
１の出力の交換にクロスバースイッチＣＢＳ＿５を用い
たため、４個のトランスミッションゲートが必要であっ
たが、実施の形態６の構成では、３個のトランスミショ
ンゲートで所望の動作を得ることができる。
【０１２２】また、センスアンプＳＡ＿Ｐ０及びＳＡ＿
Ｐ１の出力にラッチ回路ＬＡＴ＿Ｐ０及びＬＡＴ＿Ｐ１
を設けたため、各ポートそれぞれにおいて読み出し動作
期間でない場合でも、第０ポートＰＯＲＴ＿０の出力信
号ＤＯＵＴ＿Ｐ０あるいは第１ポートＰＯＲＴ＿１の出
力信号ＤＯＵＴ＿Ｐ１として、前回の読み出しデータを
出力し続けることができる。
【０１２３】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体記憶装置によれば、第１及び第２
の書き込みサイクルを連続して実行することにより第２
のポートの書き込み動作を実行している。
【０１２４】第１の書き込みサイクルにおいて、複数の
メモリセルのうち活性状態の第２の選択ワード線に接続
される書き込み対象メモリセルの第２のノードに反転書
き込み信号を付与し、第２の書き込みサイクルにおい
て、書き込み対象メモリセルの第１のノードに書き込み
信号を付与するため、第１及び第２の書き込みサイクル
実行前に第１及び第２のビット線の電位設定がどのよう
な場合でも、入力信号の指示するデータを書き込み対象
メモリセルに正確に書き込むことができる。
【０１２５】一方、第１の書き込みサイクルにおいて、
複数の第１のワード線のうち一の第１のワード線である
第１の選択ワード線を活性状態して、読み出し対象のメ
モリセルの格納データが第１のビット線及び第１のセン
スアンプを介して得られる第１の増幅信号を第１のポー
トの出力信号とし、第２の書き込みサイクルにおいて、
複数の第２のワード線のうち上記第１の選択ワード線に
対応する第２のワード線を活性状態にして、読み出し対
象のメモリセルの格納データが第２のビット線及び第２
のセンスアンプを介して得られる第２の増幅信号を第１
のポートの出力信号とするため、第２のポートの書き込
み動作中においても何等支障なく第１のポートの読み出
し動作を行うことができる。
【０１２６】したがって、請求項１記載の半導体記憶装
置は、２本のビット線のみで第１のポートの読み出し動
作と第２のポートの書き込み動作を独立して行うことが
できるため、単一ポートの半導体記憶装置と同等の集積
度を得ることができる。
【０１２７】また、請求項２記載の半導体記憶装置の第
１及び第２のセンスアンプはそれぞれ基準電位と第１及
び第２のビット線の電位との電位差を検出・増幅して第
１及び第２の増幅信号を出力する。そして、第２のポー
トの読み出し動作を、第１の増幅信号を第１のポートの
読み出し信号とし、第２の増幅信号を第２のポートの出
力信号とする読み出しサイクルを実行することにより行
うことができる。
【０１２８】したがって、請求項２記載の半導体記憶装
置は、さらに、２本のビット線のみで第１のポートの読
み出し動作と第２のポートの読み出し動作を独立して行
うことができる。
【０１２９】また、請求項３記載の半導体記憶装置にお
いて、複数の第１及び第２のワード線を第１及び第２の
ポート用に設定し、複数の第１のワード線選択信号のう
ち一の第１のワード線選択信号を活性状態にし、複数の
第２のワード線選択信号のうち一の第２のワード線選択
信号を活性状態にすれば、以下のように第１及び第２の
書き込みサイクルが実行される。
【０１３０】第１の書き込みサイクルのポート交換信号
が第１の状態である期間において、複数の第２のワード
線のうち活性状態の第２のワード線選択信号が与えられ
るワード線が第２の選択ワード線となり、この第２の選
択ワード線に接続される書き込み対象メモリセルの第２
のノードに反転書き込み信号が付与される。
【０１３１】一方、第２の書き込みサイクルのポート交
換信号が第２の状態である期間において、複数の第１の
ワード線のうち活性状態の第２のワード線選択信号が与
えられるワード線が第２の選択ワード線に対応する第１
のワード線となるため、上記書き込み対象メモリセルの
第１のノードに書き込み信号が付与される。
【０１３２】したがって、ポート交換信号の制御下で入
力信号の指示するデータを書き込み対象メモリセルに書
き込むことができる。
【０１３３】また、請求項４記載の半導体記憶装置の読
み出し時ビット線切り替え手段は、ポート交換信号が第
１の状態のとき第１及び第２の読み出し時ビット線選択
信号それぞれの制御下で第１及び第２のビット線と第１
及び第２のセンスアンプの入力部との導通／遮断を制御
し、ポート交換信号が第２の状態のとき第１及び第２の
読み出し時ビット線選択信号それぞれの制御下で第２及
び第１のビット線と第２及び第１のセンスアンプの入力
部との導通／遮断を制御する。
【０１３４】したがって、第１及び第２の読み出し時ビ
ット線選択信号をそれぞれ第１及び第２のポート用に設
定すれば、第２の書き込みサイクルのポート交換信号が
第２の状態の期間、第１の読み出し時ビット選択信号に
より第２のビット線と第２のセンスアンプの入力部との
導通／遮断を制御して第２の増幅信号の出力制御を行
い、第２の増幅信号を第１のポートの出力信号とするこ
とができる。
【０１３５】また、請求項５記載の半導体記憶装置の書
き込み時ビット線切り替え手段は、ポート交換信号が第
１の状態のとき書き込み時ビット線選択信号の制御下で
第２のビット線と書き込み信号出力手段の出力部との導
通／遮断を制御し、ポート交換信号が第２の状態のとき
書き込み時ビット線選択信号の制御下で第１のビット線
と書き込み信号出力手段の出力部との導通／遮断を制御
する。
【０１３６】第１の書き込みサイクルのポート交換信号
が第１の状態である期間において、書き込み時ビット選
択信号の制御下で、反転書き込み信号が第２のビット線
に付与され、その結果、書き込み対象メモリセルの第２
のノードに反転書き込み信号が付与される。
【０１３７】一方、第２の書き込みサイクルのポート交
換信号が第２の状態である期間において、書き込み時ビ
ット選択信号の制御下で、書き込み信号が第１のビット
線に付与され、その結果、上記書き込み対象メモリセル
の第１のノードに書き込み信号が付与される。
【０１３８】また、請求項６記載の半導体記憶装置の出
力信号切り替え手段は、ポート交換信号が第１の状態の
とき第１及び第２の増幅信号をそれぞれ第１及び第２の
ポートの出力信号として出力し、ポート交換信号が第２
の状態のとき第１及び第２の増幅信号をそれぞれ第２及
び第１のポートの出力信号として出力する。
【０１３９】したがって、出力信号切り替え手段により
自動的に、第１の書き込みサイクルのポート交換信号が
第１の状態である期間は第１の増幅信号を第１のポート
の出力信号とし、第２の書き込みサイクルのポート交換
信号が第２の状態の期間は第２の増幅信号を第１のポー
トの出力信号とすることができる。
【０１４０】また、請求項７記載の半導体記憶装置のプ
リチャージビット線切り替え手段は、ポート交換信号が
第１の状態のとき第１及び第２のプリチャージ信号の制
御下で第１及び第２のビット線を所定電位にプリチャー
ジし、ポート交換信号が第２の状態のとき第１及び第２
のプリチャージ信号の制御下で第２及び第１のビット線
を所定電位にプリチャージする。
【０１４１】したがって、第１及び第２のプリチャージ
信号をそれぞれ第１及び第２のポート用に設定すれば、
第２の書き込みサイクルのポート交換信号が第２の状態
の期間、第２のプリチャージ信号の制御下で第１のビッ
ト線を所定電位にプリチャージして、第１のビット線を
用いて書き込み信号を書き込み対象メモリセルの第１の
ノードに付与することができる。
【０１４２】また、請求項８記載の半導体記憶装置は、
ワード線切り替え手段、読み出し時ビット線切り替え手
段、書き込み時ビット線切り替え手段、出力信号切り替
え手段及びプリチャージビット線切り替え手段をそれぞ
れポート交換信号を制御入力とした２入力２出力の同一
の回路構成で形成するため、比較的簡単な回路構成で実
現することができる。
【０１４３】また、請求項９記載のポート交換信号生成
手段は、書き込み許可信号が書き込み動作を指示する
時、第１の書き込みサイクル後半の一部から第２の書き
込みサイクルの前半の一部に至る期間を含んでポート交
換可能期間を設定し、該ポート交換可能期間おける第１
あるいは第２のプリチャージ信号の非活性状態へのエッ
ジ変化検出をトリガとして、ポート交換信号を第１の状
態から第２の状態に変更している。
【０１４４】したがって、ポート交換信号は第１の書き
込みサイクルの少なくとも一部の期間に必ず第１の状態
とすることができる。
【０１４５】また、請求項１０記載の半導体記憶装置の
ポート交換信号生成手段は、第２の書き込みサイクルに
おける第２のプリチャージ信号の非活性状態へのエッジ
変化を終了時として、ポート交換可能期間を設定するた
め、書き込み許可信号の書き込み指示期間の長さに関係
なく第２のプリチャージ信号に基づきポート交換可能期
間の長さを設定することができる。
【０１４６】その結果、書き込み動作の安定性を向上さ
せるために十分なホールドタイムを設定した書き込み許
可信号を用いても、ポート交換可能期間を必要最小限に
抑えて書き込み動作の第２書き込みサイクル完了後速や
かに第１のビット線を開放することができる。
【０１４７】また、請求項１１記載の半導体記憶装置の
ポート交換信号生成手段は、第１の書き込みサイクルに
おける第２のプリチャージ信号の活性状態へのエッジ変
化から所定時間経過時を開始時とし、第２の書き込みサ
イクルにおける第２のプリチャージ信号の非活性状態へ
のエッジ変化から所定時間経過時を終了時として、ポー
ト交換可能期間を設定している。
【０１４８】したがって、ビット線のプリチャージに必
要な期間として適切な時間に上記所定時間を設定すれば
誤動作なく第１及び第２の書き込みサイクルが実行さ
れ、安定性の高い書き込み動作を行うことができる。
【０１４９】また、請求項１２記載の半導体記憶装置の
書き込み時ビット線切り替え手段は、第１及び第２の論
理回路から出力される第１及び第２の論理信号により第
１及び第２のトランジスタの導通／遮断することによ
り、書き込み時のビット線選択を行っており、論理回路
の出力は駆動力があるため、駆動用ドライバを別途必要
としない分、高速なスイッチング動作を実現することが
できる。
【０１５０】また、請求項１３記載の半導体記憶装置の
プリチャージ信号波形変形手段は、第１のプリチャージ
信号の非活性状態の期間を、第２のプリチャージ信号の
周期の１／２以下に波形変形するため、第２の書き込み
サイクルの開始以前に確実に第１ポートでの読み出し動
作を完了させることができ、誤書き込みや読み出し再実
行が防止でき、正常動作を実現できる。
【０１５１】また、請求項１４記載の半導体記憶装置の
出力信号切り替え手段は、書き込み時に第２のセンスア
ンプの出力部を電気的に遮断するセンスアンプ出力遮断
手段を含むため、回路構成の簡単化を図ることができ
る。
【０１５２】また、請求項１５記載の半導体記憶装置の
出力信号切り替え手段は、書き込み許可関連信号及びポ
ート交換信号の制御下で、第１及び第２の増幅信号をそ
れぞれ受ける第１及び第２のラッチ回路をさらに含むた
め、第１及び第２のポートそれぞれにおいて読み出し動
作期間でない場合でも、第１のポートの出力信号あるい
は第２のポートの出力信号として、前回の読み出し時に
出力した出力信号を出力し続けることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるデュアルポー
トメモリの構成を示す回路図である。
【図２】 クロスバースイッチの概略を示す説明図であ
る。
【図３】 クロスバースイッチの内部構成を示す回路図
である。
【図４】 実施の形態１の動作を示すタイミング図であ
る。
【図５】 実施の形態１のポート交換信号生成回路の内
部構成を示す回路図である。
【図６】 図５のポート交換信号生成回路の動作を示す
タイミング図である。
【図７】 書き込み許可信号のセットアップタイム及び
ホールドタイムの説明用のタイミング図である。
【図８】 実施の形態２のポート交換信号生成回路の内
部構成を示す回路図である。
【図９】 図８のポート交換信号生成回路の動作を示す
タイミング図である。
【図１０】 実施の形態３のポート交換信号生成回路の
内部構成を示す回路図である。
【図１１】 図１０のポート交換信号生成回路の動作を
示すタイミング図である。
【図１２】 この発明の実施の形態４であるデュアルポ
ートメモリの構成を示す回路図である。
【図１３】 実施の形態５の動作説明用のタイミング図
である。
【図１４】 実施の形態５のプリチャージ信号変形回路
の構成を示す回路図である。
【図１５】 この発明の実施の形態６であるデュアルポ
ートメモリのセンスアンプ周辺の構成を示す回路図であ
る。
【図１６】 従来のデュアルポートメモリの構成を示す
回路図である。
【図１７】 図１６のデュアルポートメモリの動作を示
すタイミング図である。
【符号の説明】
ＢＩＴ＿Ｐ０，ＢＩＴ＿Ｐ１ ビット線、ＣＢＳ＿０〜
ＣＢＳ＿５ クロスバースイッチ、ＭＣ０，ＭＣ１ メ
モリセル、ＮＭ０〜ＮＭ３ ＮＭＯＳトランジスタ、Ｐ
Ｍ０〜ＰＭ３ ＰＭＯＳトランジスタ、ＳＡ＿Ｐ０，Ｓ
Ａ＿Ｐ１ センスアンプ。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 読み出し専用の第１のポートと、 読み出し及び書き込み用の第２のポートと、 前記第１及び第２のポートに対応してそれぞれ設けられ
    る第１及び第２のビット線と、 各々が前記第１及び第２のポートに対応してそれぞれ設
    けられる複数の第１及び第２のワード線とを備え、前記
    複数の第１及び第２のワード線は互いに１対１に対応
    し、 前記第１及び第２のビット線間に設けられる複数のメモ
    リセルとを備え、前記複数のメモリセルはそれぞれ論理
    的に反転した関係にある信号が得られる第１及び第２の
    ノードを有し、前記複数の第１のワード線のうち自身に
    対応する第１のワード線が活性状態のとき前記第１のビ
    ット線に前記第１のノードが接続され、前記複数の第２
    のワード線のうち自身に対応する第２のワード線が活性
    状態のとき前記第２のビット線に前記第２のノードが接
    続され、 前記第１のビット線に接続され前記第１のビット線の電
    位に基づき第１の増幅信号を出力する第１のセンスアン
    プと、 前記第２のビット線に接続され前記第２のビット線の電
    位に基づき第２の増幅信号を出力する第２のセンスアン
    プと、 外部より入力信号を受け、前記入力信号に基づき書き込
    み信号を出力部より出力するとともに前記書き込み信号
    を論理的に反転した反転書き込み信号を反転出力部より
    出力する書き込み信号出力手段と、 前記第２のポートの書き込み動作を第１及び第２の書き
    込みサイクルを連続して行うことにより実行し、 前記第１の書き込みサイクルは、 前記複数の第１のワード線のうち一の第１のワード線で
    ある第１の選択ワード線を活性状態にして前記第１の増
    幅信号を前記第１のポートの出力信号とし、前記複数の
    第２のワード線のうち一の第２のワード線である第２の
    選択ワード線を活性状態にして、前記書き込み信号出力
    手段の反転出力部と前記第２のビット線とを電気的に接
    続し、前記複数のメモリセルのうち活性状態の第２の選
    択ワード線に接続される書き込み対象メモリセルの前記
    第２のノードに前記反転書き込み信号を付与し、 前記第２の書き込みサイクルは、 前記複数の第２のワード線のうち前記第１の選択ワード
    線に対応する第２のワード線を活性状態にして前記第２
    の増幅信号を前記第１のポートの出力信号とし、前記複
    数の第１のワード線のうち前記第２の選択ワード線に対
    応する第１のワード線を活性状態にして、前記書き込み
    信号出力手段の出力部と前記第１のビット線とを電気的
    に接続し、前記書き込み対象メモリセルの前記第１のノ
    ードに前記書き込み信号を付与する、半導体記憶装置。
  2. 【請求項２】 前記第１のセンスアンプは、基準電位を
    受け、前記第１のビット線の電位と前記基準電位との電
    位差を検出・増幅して前記第１の増幅信号を出力し、 前記第２のセンスアンプは、前記基準電位を受け、前記
    第２のビット線の電位と前記基準電位との電位差を検出
    ・増幅して前記第２の増幅信号を出力し、 前記第２のポートの読み出し動作を、 前記複数の第１のワード線のうち一の第１のワード線を
    活性状態にして前記第１の増幅信号を前記第１のポート
    の読み出し信号とし、前記複数の第２のワード線のうち
    一の第２のワード線を活性状態にして、前記第２の増幅
    信号を前記第２のポートの出力信号とする読み出しサイ
    クルを実行することにより行う、請求項１記載の半導体
    記憶装置。
  3. 【請求項３】 前記第１の書き込みサイクルの少なくと
    も一部の期間は第１の状態、前記第２の書き込みサイク
    ルの少なくとも一部の期間は第２の状態となるポート交
    換信号を生成するポート交換信号生成手段と、 複数の第１及び第２のワード線にそれぞれ１対１に対応
    して活性化させる複数の第１及び第２のワード選択信号
    と前記ポート交換信号とを受け、前記ポート交換信号が
    前記第１の状態のとき前記複数の第１及び第２のワード
    線選択信号をそれぞれ前記複数の第１及び第２のワード
    線に与え、前記ポート交換信号が前記第２の状態のとき
    前記複数の第１及び第２のワード線選択信号をそれぞれ
    前記複数の第２及び第１のワード線に与えるワード線切
    り替え手段と、をさらに備える請求項１記載の半導体記
    憶装置。
  4. 【請求項４】 第１及び第２の読み出し時ビット線選択
    信号並びに前記ポート交換信号を受け、前記ポート交換
    信号が前記第１の状態のとき前記第１及び第２の読み出
    し時ビット線選択信号それぞれの制御下で前記第１及び
    第２のビット線と前記第１及び第２のセンスアンプの入
    力部との導通／遮断を制御し、前記ポート交換信号が前
    記第２の状態のとき前記第１及び第２の読み出し時ビッ
    ト線選択信号それぞれの制御下で前記第２及び第１のビ
    ット線と前記第２及び第１のセンスアンプの入力部との
    導通／遮断を制御する読み出し時ビット線切り替え手段
    を、さらに備える請求項３記載の半導体記憶装置。
  5. 【請求項５】 書き込み時ビット線選択信号及び前記ポ
    ート交換信号を受け、前記ポート交換信号が前記第１の
    状態のとき前記書き込み時ビット線選択信号の制御下で
    前記第２のビット線と前記書き込み信号出力手段の反転
    出力部との導通／遮断を制御し、前記ポート交換信号が
    前記第２の状態のとき前記書き込み時ビット線選択信号
    の制御下で前記第１のビット線と前記書き込み信号出力
    手段の出力部との導通／遮断を制御する書き込み時ビッ
    ト線切り替え手段を、さらに備える請求項４記載の半導
    体記憶装置。
  6. 【請求項６】 前記第１及び第２の増幅信号並びに前記
    ポート交換信号を受け、前記ポート交換信号が前記第１
    の状態のとき前記第１及び第２の増幅信号をそれぞれ前
    記第１及び第２のポートの出力信号として出力し、前記
    ポート交換信号が前記第２の状態のとき前記第１及び第
    ２の増幅信号をそれぞれ前記第２及び第１のポートの出
    力信号として出力する出力信号切り替え手段を、さらに
    備える請求項５記載の半導体記憶装置。
  7. 【請求項７】 前記第１及び第２のプリチャージ信号並
    びに前記ポート交換信号を受け、前記ポート交換信号が
    前記第１の状態のとき前記第１及び第２のプリチャージ
    信号の制御下で前記第１及び第２のビット線を所定電位
    にプリチャージし、前記ポート交換信号が前記第２の状
    態のとき前記第１及び第２のプリチャージ信号の制御下
    で前記第２及び第１のビット線を前記所定電位にプリチ
    ャージするプリチャージビット線切り替え手段を、さら
    に備える請求項６記載の半導体記憶装置。
  8. 【請求項８】 ワード線切り替え手段、読み出し時ビッ
    ト線切り替え手段、書き込み時ビット線切り替え手段、
    出力信号切り替え手段及びプリチャージビット線切り替
    え手段はそれぞれ前記ポート交換信号を制御入力とした
    ２入力２出力の同一の回路構成で形成される、請求項７
    記載の半導体記憶装置。
  9. 【請求項９】 前記第１及び第２のプリチャージ信号は
    それぞれ独立した周期を有する信号であり、前記第１の
    ポートにおける読み出しサイクルは前記第１のプリチャ
    ージ信号に同期して実行され、前記第２のポートにおけ
    る読み出しサイクル並びに第１及び第２の書き込みサイ
    クルは前記第２のプリチャージ信号に同期して実行さ
    れ、 前記第１及び第２のプリチャージ信号はそれぞれその周
    期の前半は非活性状態、後半は前記所定電位へのプリチ
    ャージ動作を指示する活性状態となり、 前記ポート交換信号生成手段は、書き込み動作か否かを
    指示する書き込み許可信号並びに前記第１及び第２のプ
    リチャージ信号を受け、前記書き込み許可信号が書き込
    み動作を指示する時、前記第１の書き込みサイクルの後
    半の一部から前記第２の書き込みサイクルの前半の一部
    に至る期間を含んでポート交換可能期間を設定し、該ポ
    ート交換可能期間おける前記第１あるいは第２のプリチ
    ャージ信号の非活性状態へのエッジ変化検出をトリガと
    して、前記ポート交換信号を前記第１の状態から前記第
    ２の状態に変更する、請求項７記載の半導体記憶装置。
  10. 【請求項１０】 前記ポート交換信号生成手段は、前記
    第１の書き込みサイクルにおける前記第２のプリチャー
    ジ信号の活性状態へのエッジ変化を開始時とし、前記の
    第２の書き込みサイクルにおける前記第２のプリチャー
    ジ信号の非活性状態へのエッジ変化を終了時として、前
    記ポート交換可能期間を設定する、請求項９記載の半導
    体記憶装置。
  11. 【請求項１１】 前記ポート交換信号生成手段は、前記
    第１の書き込みサイクルにおける前記第２のプリチャー
    ジ信号の活性状態へのエッジ変化から所定時間経過時を
    開始時とし、前記の第２の書き込みサイクルにおける前
    記第２のプリチャージ信号の非活性状態へのエッジ変化
    から前記所定時間経過時を終了時として、前記ポート交
    換可能期間を設定する、請求項９記載の半導体記憶装
    置。
  12. 【請求項１２】 ワード線切り替え手段、読み出し時ビ
    ット線切り替え手段、出力信号切り替え手段及びプリチ
    ャージビット線切り替え手段はそれぞれ前記ポート交換
    信号を制御入力とした２入力２出力の同一の回路構成で
    形成され、 前記書き込み時ビット線切り替え手段は、 前記書き込み信号出力手段の出力部と前記第１のビット
    線との間に介挿される第１のトランジスタと、 前記書き込み信号出力手段の反転出力部と前記第２のビ
    ット線との間に介挿される第２のトランジスタと、 書き込み時ビット線選択信号及び前記ポート交換信号を
    受け、前記ポート交換可能信号が第２の状態を指示する
    時のみ前記書き込み時ビット線選択信号に基づき導通／
    遮断を指示する第１の論理信号を前記第１のトランジス
    タの制御電極に出力する第１の論理回路と、 書き込み時ビット線選択信号及び前記ポート交換信号を
    受け、前記ポート交換可能信号が第１の状態を指示する
    時のみ前記書き込み時ビット線選択信号に基づき導通／
    遮断を指示する第２の論理信号を前記第２のトランジス
    タの制御電極に出力する第２の論理回路と、を備える請
    求項７記載の半導体記憶装置。
  13. 【請求項１３】 前記第１のプリチャージ信号を受け、
    第１のプリチャージ信号の非活性状態の期間を、前記第
    ２のプリチャージ信号の周期の１／２以下に波形変形す
    るプリチャージ信号波形変形手段を、さらに備える請求
    項７記載の半導体記憶装置。
  14. 【請求項１４】 前記出力信号切り替え手段は、 書き込み許可信号に関連した書き込み許可関連信号を受
    け、書き込み時に前記第２のセンスアンプの出力部を電
    気的に遮断するセンスアンプ出力遮断手段を含む、請求
    項７記載の半導体記憶装置。
  15. 【請求項１５】 前記出力信号切り替え手段は、 前記書き込み許可関連信号及びポート交換信号の制御下
    で、前記第１及び第２の増幅信号をそれぞれ受ける第１
    及び第２のラッチ回路をさらに含む、請求項１４記載の
    半導体記憶装置。
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