JPH07130185A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 インバリッドデータを出力させることなくア
ドレスアクセス動作を高速化させることを可能とする。 【構成】 差動増幅回路２７ａ〜２７ｄのうちの１つか
ら出力される読出データが、ＣＭＯＳトランスファーゲ
ート３１〜３４の１つおよびデータラッチ回路２８を介
してリードデータバスドライバ回路４２に伝達される。
その読出データがリードデータバスドライバ回路４２に
伝達されるまでは、信号φ３に応答して、リードデータ
バスＲＢＵＳ，ＺＲＢＵＳの電位を強制的に“Ｌ”とす
る。その後、リードデータバスドライバ回路４２は、伝
達される読出データに応じてリードデータバスＲＢＵ
Ｓ，ＺＲＢＵＳをドライブする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体メモリ装置に
関し、特に、メモリセルから読出された信号を増幅して
出力バッファから出力する半導体メモリ装置に関するも
のである。

【０００２】

【従来の技術】図２９は、従来の半導体メモリ装置にお
けるデータ読出回路の回路図である。このデータ読出回
路は、制御信号発生回路９３０，９３５、メモリセルア
レイ部２００、行デコーダ９０１、列デコーダ９００、
入出力線対ＩＯ，ＺＩＯ、差動増幅器９１０、セレクタ
回路９１５、データラッチ回路９２０、リードデータバ
スドライバ回路９２５、リードデータバスＺＲＢＵＳ、
インバータ１００１，１００２，出力バッファ４７およ
び外部出力端子ＤＯＵＴを含む。

【０００３】制御信号発生回路９３５は、アドレスバッ
ファ９３６、アドレス変化検知回路９３７、Ｓ−Ｒフリ
ップフロップ９３８、遅延回路９３９、インバータ７０
２，７０４、ＮＡＮＤゲート７０３、遅延回路９４０お
よびＳ−Ｒフリップフロップ９４１を含む。

【０００４】制御信号発生回路９３０は、遅延回路９４
５、ＮＡＮＤゲート７０１，７０５，７０６およびイン
バータ７０５，７０６，７０７，７０８，７０９，７１
０を含む。

【０００５】メモリセルアレイ部２００は、ワード線Ｗ
Ｌ、ビット線対ＢＬ，ＺＢＬ、メモリセル７１１、セン
スアンプ９０２、ＮＭＯＳトランジスタ７２０，７２１
を含む。メモリセル７１１は、メモリセルキャパシタ９
０３およびメモリセルトランジスタ７１０を含む。

【０００６】セレクタ回路９１５は、ＰＭＯＳトランジ
スタ７１２、ＮＭＯＳトランジスタ７１３およびインバ
ータ７１４を含む。このセレクタ回路９１５は、ＣＭＯ
Ｓトランスファーゲートを構成する。データラッチ回路
９２０は、インバータ７１５，７１７およびクロックド
インバータ７１６を含む。リードデータバスドライバ回
路９２５は、インバータ７１８，７１９を含む。リード
データバスＺＲＢＵＳは、メモリセルアレイ部２００か
ら出力バッファ４７まで延設される。

【０００７】制御信号発生回路９３５は、外部アドレス
信号Ａｄｄをアドレスバッファ９３６に受ける。制御信
号発生回路９３５では、この外部アドレス信号Ａｄｄに
基づいて次のような信号を発生させる。アドレス変化検
知回路９３７が信号φ０を発生させる。Ｓ−Ｒフリップ
フロップ９３８が信号φ１を発生させる。ＮＡＮＤゲー
ト７０３が信号φ２を発生させる。Ｓ−Ｒフリップフロ
ップ９４１が信号φ３を発生させる。

【０００８】制御信号発生回路９３０は、次のような信
号を受ける。遅延回路９４５が外部コラムアドレス信号
Ｅｘｔ．ＺＣＡＳを受ける。インバータ７０８が外部ア
ウトプットイネーブル信号Ｅｘｔ．ＺＯＥを受ける。イ
ンバータ７０７が信号φ３を受ける。制御信号発生回路
９３０では、それらの信号に基づいてインバータ７１０
が信号φ５を発生させる。

【０００９】行デコーダ９０１は、ワード線ＷＬを選択
する。列デコーダ９００は、信号φ１を受け、コラム選
択線ＣＳＬを選択する。差動増幅器９１０は、入出力線
対ＩＯ，ＺＩＯの電位差を増幅し、その結果としての出
力信号ＲＤを発生させる。

【００１０】セレクタ回路９１５では、トランジスタ７
１２が信号φ２を受け、トランジスタ７１３がインバー
タ７１４により反転された信号φ２を受ける。セレクタ
回路９１５は、信号φ２に応答して信号ＲＤをデータラ
ッチ回路９２０に与える。

【００１１】データラッチ回路９２０は、インバータ７
１５が、セレクタ回路９１５の出力信号およびクロック
ドインバータ７１６の出力信号を受け、信号ＺＲＤＡを
発生させる。このデータラッチ回路９２０では、クロッ
クドインバータ７１６が信号φ２およびその反転信号を
受け、それらの信号に応答して信号ＺＲＤＡをラッチす
る。

【００１２】リードデータバスドライバ回路９２５は、
信号ＺＲＤＡに応答してリードデータバスＺＲＢＵＳを
ドライブする。インバータ１００１および１００２は、
リードデータバスＺＲＢＵＳのデータに応じて信号ＯＤ
および信号ＺＯＤを発生させる。出力バッファ４７は、
信号φ５，ＯＤ，ＺＯＤを受け、それらの信号に応答し
て外部出力データ信号ＤＯＵＴを外部出力端子ＤＯＵＴ
から出力する。

【００１３】次に、図２９の読出回路の動作について説
明する。図３０は、図２９の読出回路の動作を示すタイ
ミングチャートである。

【００１４】外部信号Ｅｘｔ．ＺＣＡＳ，Ｅｘｔ．ＺＯ
Ｅが“Ｈ”から“Ｌ”になって、外部アドレス信号Ａｄ
ｄのデータＹ１をアクセスする場合について説明する。

【００１５】外部アドレス信号ＡｄｄのデータがＹ０か
らＹ１に変化することによって、アドレス変化検知回路
９３７から出力される信号φ０に、時刻ｔ０においてパ
ルスが発生する。このとき、Ｓ−Ｒフリップフロップ９
３８がセットされ、信号φ１が“Ｈ”になる。

【００１６】その結果、列デコーダ９００がコラム選択
線ＣＳＬを選択する。これにより、メモリセル７１１か
らの読出データが、ビット線対ＢＬ，ＺＢＬを介して入
出力線対ＩＯ，ＺＩＯに伝達される。その結果、入出力
線対ＩＯ，ＺＩＯの間に電位差が生じる。

【００１７】次に、信号φ０を受けて、信号φ２が時刻
ｔ１において“Ｌ”になる。これにより差動増幅器９１
０が動作するとともにセレクタ回路９１５が導通する。
セレクタ回路９１５が導通することにより、データラッ
チ回路９２０が、差動増幅器９１０から出力される信号
ＲＤに応答して信号ＺＲＤＡを出力する。

【００１８】そして、信号ＺＲＤＡに応答してリードデ
ータバスドライバ回路９２５がリードデータバスＺＲＢ
ＵＳをドライブする。ドライブされたリードデータバス
ＺＲＢＵＳのデータに応答してインバータ１００１，１
００２が、時刻ｔ２において信号ＯＤ，ＺＯＤを発生さ
せる。これらの信号ＯＤ，ＺＯＤが出力バッファ４７に
伝達される。出力バッファ４７においては、信号ＯＤ，
ＺＯＤが伝達された後、時刻ｔ３において信号φ５が
“Ｈ”になり、その時点から出力バッファ４７が動作を
開始し、外部出力データ信号ＤＯＵＴが出力される。

【００１９】ここで、出力バッファ４７を活性化する信
号φ５が、時刻ｔ２よりも前の時刻である時刻ｔ３０に
おいて“Ｈ”になった場合を考える。この場合、メモリ
セル７１１からの読出データが出力バッファ４７に伝達
される時刻ｔ２よりも前に出力バッファ４７が動作を開
始してしまう。このため、出力バッファ４７は、一旦、
差動増幅器９１０の待機時に出力される信号ＲＤの
“Ｈ”を、メモリセル７１１からの読出データとして出
力してしまう。

【００２０】このような場合、外部出力データ信号ＤＯ
ＵＴは、その真のデータである“Ｌ”とは逆のデータ
（インバリッドデータ）である“Ｈ”が一旦出力され
る。このため、外部出力信号ＤＯＵＴが真のデータ
“Ｌ”となる時間が、正常な動作時よりもΔｔだけ遅延
するという不都合が生じる。このような不都合を解消す
るためには、差動増幅器９１０から出力される信号が出
力バッファ４７に伝達されるまで出力バッファ４７の動
作を開始させるタイミングを遅らせる必要がある。

【００２１】ところが、大容量メモリでは、チップの大
型化に従ってリードデータバスＺＲＢＵＳの信号伝搬時
間が長くなっているため、差動増幅器９１０の出力信号
が出力バッファ４７まで伝達される時間が長くなってい
る。したがって、出力バッファ４７を活性化させるタイ
ミングを定める際に、差動増幅器９１０から出力バッフ
ァ４７までの間に設けられるトランジスタの性能のばら
つきを見込んで信号φ５が“Ｈ”になるタイミングをさ
らに遅延させる必要がある。

【００２２】しかし、信号φ５が“Ｈ”にならなければ
差動増幅器９１０の出力信号が出力バッファ４７に到達
していても、外部出力データ信号ＤＯＵＴが出力されな
い。このため、信号φ５を“Ｈ”にするタイミングを遅
延させすぎると、前記インバリッドデータは出力されな
いが、かえってアクセスが遅れるという問題が生じる。

【００２３】

【発明が解決しようとする課題】このように、従来の半
導体メモリ装置における読出回路では、データの読出時
においてインバリッドデータが出力されないようにする
のには、出力バッファを動作させるタイミングに十分な
余裕をとる必要があった。その結果、アドレスアクセス
動作の高速化が阻害される。

【００２４】さらに、出力バッファの動作タイミングが
制御信号発生回路に含まれる遅延回路によって決まるた
め、アドレスアクセス時においてデータバスにデータが
読出されるタイミングと同じタイミングで外部出力信号
を出力させることができず、データの読出が遅くなると
いう問題があった。

【００２５】この発明は、このような問題を解消するた
めになされたものであり、インバリッドデータを出力さ
せることなくアドレスアクセス動作を高速化させること
を可能とする半導体メモリ装置を提供することを目的と
する。

【００２６】

【課題を解決するための手段】請求項１に記載の本発明
は、メモリセルアレイ、複数の入出力線対、複数の差動
増幅手段、第１のデータ線、第２のデータ線、第１のド
ライブ手段、第２のドライブ手段、出力バッファ手段お
よび制御手段を備える。

【００２７】メモリセルアレイは、複数のワード線、前
記複数のワード線に交差する複数のビット線対およびそ
れらのワード線とビット線対とに接続された複数のメモ
リセルを含む。入出力線対は、前記ビット線対のそれぞ
れにスイッチング手段を介して接続される。

【００２８】複数の差動増幅手段は、前記複数の入出力
線対のそれぞれに対応して設けられて選択的に動作し、
各々が入出力線対の電位差を増幅して出力する。第１お
よび第２のデータ線は、前記差動増幅手段の出力信号を
相補的に伝達する。

【００２９】第１のドライブ手段は、前記複数の差動増
幅手段の出力信号を選択的に受け、その出力信号に応答
して前記出力信号と同相の信号を前記第１のデータ線に
伝達する。

【００３０】第２のドライブ手段は、前記複数の差動増
幅手段の出力信号の逆相の信号を選択的に受け、その信
号に応答して前記出力信号と逆相の信号を前記第２のデ
ータ線に伝達する。

【００３１】出力バッファ手段は、前記第１および第２
のデータ線から信号を受け、それらの信号の電位に応答
して高インピーダンス状態および信号出力状態のいずれ
かの状態に制御される。

【００３２】制御手段は、前記複数の差動増幅手段が動
作する前において前記第１および第２のデータ線の電位
が、前記出力バッファ手段を高インピーダンス状態にさ
せる電位になるように前記第１および第２のドライブ手
段を制御する。

【００３３】請求項２に記載の本発明は、請求項１に記
載の第１および第２のデータ線の各々が、伝送する信号
に応じて、レベルが異なる第１および第２の電位の状態
を有し、出力バッファ手段が、第１および第２のデータ
線から受ける信号に応答して駆動され、第１、第２およ
び第３の動作状態を有する。

【００３４】第１の動作状態は、第１および第２のデー
タ線のそれぞれの電位が同じ電位である場合に、高イン
ピーダンス状態になる。

【００３５】第２の動作状態は、第１のデータ線の電位
が第１の電位であり、かつ、第２のデータ線の電位が第
２の電位である場合に、第１の極性のデータを出力す
る。

【００３６】第３の動作状態は、第１のデータ線の電位
が第２の電位であり、かつ、第２のデータ線の電位が第
１の電位である場合に、第１の極性と異なる第２の極性
のデータを出力する。

【００３７】請求項３に記載の本発明は、メモリセルア
レイ、複数の入出力線対、複数の差動増幅手段、第１の
データ線、第２のデータ線、第１のドライブ手段、第２
のドライブ手段、および出力バッファ手段を備える。

【００３８】メモリセルアレイは、複数のワード線、前
記複数のワード線に交差する複数のビット線対およびそ
れらのワード線とビット線とに接続された複数のメモリ
セルを含む。複数の入出力線対は、前記ビット線対のそ
れぞれにスイッチング手段を介して接続される。

【００３９】複数の差動増幅手段は、前記複数の入出力
線対のそれぞれに対応して設けられて選択的に動作し、
各々が動作時に入出力線対の電位差を増幅してその増幅
結果を相補信号である第１の出力信号および第２の出力
信号として出力する。

【００４０】第１のデータ線は、前記差動増幅手段の第
１の出力信号を伝送する。第２のデータ線は、前記差動
増幅手段の第２の出力信号を伝送する。

【００４１】第１のドライブ手段は、前記差動増幅手段
の第１の出力信号を前記第１のデータ線に伝達する。第
２のドライブ手段は、前記差動増幅手段の第２の出力信
号を前記第２のデータ線に伝達する。

【００４２】出力バッファ手段は、前記第１および第２
のデータ線から信号を受け、それらの信号の電位に応答
して高インピーダンス状態および信号出力状態のいずれ
かの手段に制御される。

【００４３】さらに、第１および第２のドライブ手段
は、前記複数の差動増幅手段が動作する前において前記
出力バッファ手段を高インピーダンス状態にさせる電位
の信号を前記第１および第２のデータ線に伝達する。

【００４４】請求項４に記載の本発明は、請求項３に記
載の発明において、第１のドライブ手段が、第１のデー
タ線から受ける第１の出力信号のみに応答して駆動さ
れ、第２のドライブ手段が、第２のデータ線から受ける
第２の出力信号のみに応答して駆動される。

【００４５】請求項５に記載の本発明は、請求項３また
は４に記載の発明において、第１および第２のデータ線
の各々が、転送する信号に応じて、レベルが異なる第１
および第２の電位の状態を有し、出力バッファ手段が、
第１および第２のデータ線から受ける信号に応答して駆
動され、第１、第２および第３の動作状態を有する。

【００４６】第１の動作状態は、第１および第２のデー
タ線の電位が同じ電位である場合に、高インピーダンス
状態になる。

【００４７】第２の動作状態は、第１のデータ線の電位
が第１の電位であり、かつ、第２のデータ線の電位が第
２の電位である場合に、第１の極性のデータを出力す
る。

【００４８】第３の動作状態は、第１のデータ線の電位
が第２の電位であり、かつ、第２のデータ線の電位が第
１の電位である場合に、第１の極性と異なる第２の極性
のデータを出力する。

【００４９】請求項６に記載の本発明は、請求項３、４
または５に記載の発明において、差動増幅手段から出力
される第１および第２の出力信号の各々が、第１の電位
におけるハイレベルまたは第２の電位におけるロウレベ
ルを有しており、第１および第２のデータ線の各々の電
位を変換し、変換した各々の電位を出力バッファ手段に
供給するレベル変換手段をさらに備える。

【００５０】レベル変換手段は、第１および第２のデー
タ線の各々の電位について、第１の電位をその電位より
も高い第３の電位に変換し、または第２の電位をその電
位よりも低い第４の電位に変換する。

【００５１】さらに、出力バッファ手段は、レベル変換
手段から供給されるそれぞれの電位に応答して、状態が
制御される。

【００５２】請求項７に記載の本発明は、請求項６記載
の発明において、出力バッファ手段が、レベル変換手段
から受ける信号に応答して駆動され、第１、第２および
第３の動作状態を有する。

【００５３】第１の動作状態は、レベル変換手段で変換
された第１および第２のデータ線の電位が同じ電位であ
る場合に、高インピーダンス状態になる。

【００５４】第２の動作状態は、レベル変換手段で変換
された第１のデータ線の電位が第３の電位であり、か
つ、レベル変換手段で変換された第２のデータ線の電位
が第４の電位である場合に、第１の極性のデータを出力
する。

【００５５】第３の動作状態は、レベル変換手段で変換
された第１のデータ線の電位が第４の電位であり、か
つ、レベル変換手段で変換された第２のデータ線の電位
が第３の電位である場合に、第１の極性と異なる第２の
極性のデータを出力する。

【００５６】請求項８に記載の本発明は、請求項３、
４、５、６または７に記載の発明において、複数の差動
増幅手段の各々が、ＣＭＯＳ差動増幅手段を含み、その
ＣＭＯＳ差動増幅手段が、第１導電型の第１、第２、第
３および第４の駆動用ＭＯＳトランジスタと、第２導電
型の第１、第２、第３、第４、第５および第６の負荷用
ＭＯＳトランジスタとを含む。

【００５７】第１の駆動用ＭＯＳトランジスタは、対応
する入出力線対の一方から与えられる第１の入力信号を
ゲートに受ける。第２の駆動用ＭＯＳトランジスタは、
対応する入出力線対の他方から与えられる第２の入力信
号をゲートに受ける。

【００５８】第１および第２の負荷用ＭＯＳトランジス
タは、第１の駆動用ＭＯＳトランジスタのドレインに、
各々のドレインが接続される。第３および第４の負荷用
ＭＯＳトランジスタは、第２の駆動用ＭＯＳトランジス
タのドレインに、各々のドレインが接続される。

【００５９】第３の駆動用ＭＯＳトランジスタは、第２
の入力信号をゲートに受ける。第５の負荷用ＭＯＳトラ
ンジスタは、ドレインが、第３の駆動用ＭＯＳトランジ
スタのドレインに接続される。

【００６０】第４の駆動用ＭＯＳトランジスタは、第１
の入力信号をゲートに受ける。第６の負荷用ＭＯＳトラ
ンジスタは、ドレインが、第４の駆動用ＭＯＳトランジ
スタのドレインに接続される。

【００６１】さらに、第１、第３および第５の負荷用Ｍ
ＯＳトランジスタの各々のゲートと、第１の駆動用ＭＯ
Ｓトランジスタのドレインとが接続され、第２、第４お
よび第６の負荷用ＭＯＳトランジスタの各々のゲート
と、第２の駆動用ＭＯＳトランジスタのドレインとが接
続される。

【００６２】さらに、第３の駆動用ＭＯＳトランジスタ
および第５の負荷用ＭＯＳトランジスタのドレインの接
続ノードから第１の出力信号が出力される。第４の負荷
用ＭＯＳトランジスタおよび第６の負荷用ＭＯＳトラン
ジスタのドレインの接続ノードから第２の出力信号が出
力される。

【００６３】請求項９に記載の本発明は、請求項３、
４、５、６、７または８に記載の発明において、複数の
差動増幅手段の各々が、複数の入出力線対に複数存在す
る２対の入出力線対ごとに対応して設けられ、かつ、１
対の入力端子および１つの出力端子を有する差動増幅素
子を２つ含む。さらに、複数のスイッチ手段と論理手段
とをさらに備える。

【００６４】複数のスイッチ手段は、２対の入出力線対
ごとに対応して設けられ、動作モードに応じて２対の入
出力線対と、対応する差動増幅手段における２つの差動
増幅素子との間の接続状態を切換える。その切換えにお
いて、スイッチ手段の各々は、通常動作モードの場合
に、対応する２対の入出力線対の一方と、２つの差動増
幅素子のそれぞれとを接続し、テストモードの場合に、
対応する２対の入出力線対と、２つの差動増幅素子とを
１対１の対応で接続する。

【００６５】論理手段は、テストモードの場合に、複数
の差動増幅手段のそれぞれの出力信号に基づいて、テス
ト結果を示す信号を出力する。

【００６６】請求項１０に記載の本発明は、請求項６に
記載の発明において、レベル変換手段が、電源ノード、
接地ノード、第１および第２のノード、プリチャージ手
段、第１導電型の第１のトランジスタ、第１導電型の第
２のトランジスタ、第２導電型の第３のトランジスタ、
第２導電型の第４のトランジスタ、第１のインバータ手
段および第２のインバータ手段を含む。

【００６７】電源ノードは、電源電位を受ける。接地ノ
ードは、接地電位を受ける。第１および第２のノード
は、レベル変換した信号を出力する。プリチャージ手段
は、第１および第２のノードのそれぞれを同じ電位にプ
リチャージする。

【００６８】第１のトランジスタは、第１のデータ線の
電位を受けるゲートを有し、その電位に応答して、接地
電位を第１のノードに供給する。第２のトランジスタ
は、第２のデータ線の電位を受けるゲートを有し、その
電位に応答して、接地電位を第２のノードに供給する。

【００６９】第３のトランジスタは、第１のノードの電
位を受けるゲートを有し、その電位に応答して、電源電
位を第２のノードに供給する。第４のトランジスタは、
第２のノードの電位を受けるゲートを有し、その電位に
応答して、電源電位を第１のノードに供給する。

【００７０】第１のインバータ手段は、第１のノードの
電位を反転させて出力する。第２のインバータ手段は、
第２のノードの電位を反転させて出力する。

【００７１】

【作用】請求項１記載の本発明によれば、メモリセルア
レイにおいては、メモリセルからビット線対にデータが
読出される。その読出されたデータは、ビット線対から
入出力線対に伝達される。その入出力線対の電位差は、
その入出力線対に対応する差動増幅手段により増幅され
る。その差動増幅手段の出力信号は、第１および第２の
ドライブ手段により第１および第２のデータ線に伝達さ
れる。この場合に第１および第２のデータ線に伝達され
る信号は、相補信号である。

【００７２】このように差動増幅手段が動作し、第１お
よび第２のデータ線に伝達される信号が相補信号である
場合においては、出力バッファ手段は、信号出力状態と
なる。

【００７３】差動増幅手段が動作する前においては、制
御手段により第１および第２のデータ線の電位が、出力
バッファ手段を高インピーダンス状態にさせる電位にな
る。すなわち、第１および第２のデータ線に伝達される
信号が相補信号にならない。

【００７４】請求項２に記載の本発明によれば、出力バ
ッファ手段は、第１および第２のデータ線のそれぞれか
ら受ける信号に応答して駆動され、第１および第２のデ
ータ線のそれぞれの電位に応じて、第１〜第３の動作状
態にされる。

【００７５】第１および第２のデータ線のそれぞれの電
位が同じである場合には、高インピーダンス状態である
第１の動作状態となる。このため、この場合には、デー
タが出力されない。

【００７６】第１および第２のデータ線のそれぞれの電
位が異なる場合には、それぞれの電位のレベルの高低の
組合わせに応じて、第２の動作状態および第３の動作状
態のいずれかの状態になる。したがって、これらの場合
には、第１および第２のデータ線のそれぞれの電位の組
合わせに応じて、異なる極性のデータが出力される。

【００７７】したがって、出力バッファ手段は、第１お
よび第２のデータ線のそれぞれから受ける信号に応答し
て高インピーダンス状態およびデータ出力状態のいずれ
かの状態となる。

【００７８】請求項３に記載の本発明によれば、メモリ
セルアレイにおいては、メモリセルからビット線対にデ
ータが読出される。その読出されたデータは、ビット線
対から入出力線対に伝達される。その入出力線対の電位
差は、その入出力線対に対応する差動増幅手段により増
幅される。その差動増幅手段の出力信号は、相補信号で
ある第１および第２の出力信号である。その第１および
第２の出力信号は、第１および第２のドライブ手段によ
り第１および第２のデータ線に伝達される。

【００７９】このように差動増幅手段が動作し、第１お
よび第２のデータ線に伝達される信号が相補信号である
場合においては、出力バッファ手段は、信号出力状態と
なる。

【００８０】差動増幅手段が動作する前においては、差
動増幅手段からの出力信号が第１および第２のドライブ
手段によって、出力バッファ手段を高インピーダンス状
態にさせる電位として第１および第２のデータ線に伝達
される。すなわち、第１および第２のデータ線に伝達さ
れる信号は相補信号にならない。

【００８１】請求項４に記載の本発明によれば、第１お
よび第２のドライブ手段の各々は、対応するデータ線か
ら受ける信号のみに応答して駆動される。したがって、
第１および第２のドライブ手段のそれぞれは、差動増幅
手段から第１および第２のドライブ手段に第１および第
２の出力信号が与えられた場合にのみ、それらの第１お
よび第２の出力信号を第１および第２のデータバスに伝
達する。

【００８２】したがって、第１および第２のドライブ手
段による信号の伝達は、差動増幅手段からの第１および
第２の出力信号の到着タイミングに同期して行なわれ
る。

【００８３】請求項５に記載の本発明によれば、出力バ
ッファ手段は、第１および第２のデータ線のそれぞれか
ら受ける信号に応答して駆動され、第１および第２のデ
ータ線のそれぞれの電位に応じて、第１〜第３の動作状
態にされる。

【００８４】第１および第２のデータ線のそれぞれの電
位が同じである場合には、高インピーダンス状態である
第１の動作状態となる。このため、この場合では、デー
タが出力されない。

【００８５】第１および第２のデータ線のそれぞれの電
位が異なる場合には、それぞれの電位のレベルの高低の
組合わせに応じて、第２の動作状態および第３の動作状
態のいずれかの状態になる。したがって、これらの場合
には、第１および第２のデータ線のそれぞれの電位の組
合わせに応じて、異なる極性のデータが出力される。

【００８６】請求項６に記載の本発明によれば、差動増
幅手段から第１および第２のデータ線を通って出力バッ
ファ手段に与えられる信号は、レベル変換手段によって
レベル変換される。

【００８７】レベル変換手段は、第１および第２のデー
タ線の各々の電位について、ハイレベルの電位をそれよ
りも高い第３の電位に変換し、ロウレベルの第２の電位
をそれよりも低い第４の電位に変換する。

【００８８】出力バッファ手段は、レベル変換手段から
供給される第３および第４の電位に応答して状態が制御
される。このため、差動増幅手段からレベル変換手段ま
での経路においては、第１および第２の出力信号の電位
の振幅を適当に小さくすることが可能である。

【００８９】このように振幅を小さくすると、信号伝達
時の第１および第２のデータ線の各々の充放電量を小さ
くすることが可能である。その結果として、信号伝達速
度が速くなり、第１および第２のデータバスにおける消
費電流を少なくすることも可能となる。

【００９０】請求項７に記載の本発明によれば、出力バ
ッファ手段は、レベル変換手段から受ける信号に応答し
て駆動され、レベル変換手段で変換された第１および第
２のデータ線のそれぞれの電位に応じて、第１〜第３の
動作状態にされる。

【００９１】レベル変換手段で変換された第１および第
２のデータ線の電位が同じである場合には、高インピー
ダンス状態である第１の動作状態となる。このため、こ
の場合には、データが出力されない。

【００９２】レベル変換手段で変換された第１および第
２のデータ線のそれぞれの電位が異なる場合には、それ
ぞれの電位のレベルの高低の組合わせに応じて、第２の
動作状態および第３の動作状態のいずれかの状態にな
る。これらの場合には、レベル変換手段から供給される
電位の組合わせに応じて、異なる極性のデータが出力さ
れる。

【００９３】したがって、出力バッファ手段は、レベル
変換手段から受ける信号に応答して高インピーダンス状
態およびデータ出力状態のいずれかの状態となる。

【００９４】請求項８に記載の本発明によれば、第１お
よび第４の駆動用ＭＯＳトランジスタの各々のゲートに
第１の入力信号が与えられ、第２および第３の駆動用Ｍ
ＯＳトランジスタの各々のゲートに第２の入力信号が与
えられる。したがって、第１および第４の駆動用ＭＯＳ
トランジスタは、同様にオンオフ動作し、第２および第
３の駆動用ＭＯＳトランジスタは、同様にオンオフ動作
をする。

【００９５】第３および第５の負荷用ＭＯＳトランジス
タのそれぞれは、第１の駆動用ＭＯＳトランジスタのド
レインの電位に応答して同様にオンオフ動作する。第２
および第６の負荷用ＭＯＳトランジスタのそれぞれは、
第２の駆動用ＭＯＳトランジスタのドレインの電位に応
答して同様にオンオフ動作する。

【００９６】第２および第３の負荷用ＭＯＳトランジス
タは、クロスカップルされている。このため、第１また
は第２の駆動用ＭＯＳトランジスタがオンした場合、そ
のオンしたトランジスタのドレインの電位に応答して、
第２および第３の負荷用ＭＯＳトランジスタは、一方が
オンし、他方がオフする。

【００９７】したがって、第１の入力信号に応答して第
４の駆動用ＭＯＳトランジスタがオンする場合には、第
５の負荷用ＭＯＳトランジスタがオンする。また、第２
の入力信号に応答して第３の駆動用ＭＯＳトランジスタ
がオンする場合には、第６の負荷用ＭＯＳトランジスタ
がオンする。これにより、第１の出力信号と第２の出力
信号とが相補信号となり得る。

【００９８】また、第１および第２の入力信号のレベル
が変動した場合には、次のようになる。たとえば、第１
の入力信号のレベルが変動して第１および第４の駆動用
ＭＯＳトランジスタが強くオンした場合、これらのトラ
ンジスタのドレインの電位が、通常時の電位に対して変
動する。

【００９９】これにより、第２の出力信号の電位が変動
するおそれがある。また、第２および第３の負荷用ＭＯ
Ｓトランジスタがクロスカップルされているため、第１
の駆動用ＭＯＳトランジスタのドレインの電位が変動す
ると、それとは逆に第２の駆動用ＭＯＳトランジスタの
ドレインの電位が変動する。これにより、第６の負荷用
ＭＯＳトランジスタが弱くオフする。

【０１００】このため、第４の駆動用ＭＯＳトランジス
タが強くオンしても、第６の負荷用ＭＯＳトランジスタ
が弱くオフするのでこれらのトランジスタの間の接続ノ
ードの電位の変動が相殺される。したがって、第１の入
力信号のレベルが変動しても、第２の出力信号のレベル
は変動しない。それは、各入力信号と各出力信号との関
係についても同様である。

【０１０１】請求項９に記載の本発明によれば、通常動
作モードにおいては、スイッチ手段により、２対の入出
力線対の一方と、２つの差動増幅素子のそれぞれとが接
続される。したがって、差動増幅手段から相補信号が出
力される。

【０１０２】テストモードにおいては、２対の入出力線
が、２つの差動増幅素子に１対１の態様で接続される。
したがって、各差動増幅素子からは、１対１で対応する
入出力線対の差動増幅結果の信号が出力される。

【０１０３】テストモードにおいて、各入出力線対から
差動増幅素子を経て出力される信号の正常なレベルを予
め定めておけば、そのような信号を受ける論理手段によ
って、テスト結果を示す信号を出力することができる。

【０１０４】請求項１０に記載の本発明によれば、第１
および第２のノードは、プリチャージ手段によってプリ
チャージされる。第１および第２のトランジスタは、相
補的に動作する。これにより、第１および第２のノード
は、一方がロウレベルになる。その一方がロウレベルに
なると、第３および第４のトランジスタの動作によっ
て、他方のノードがハイレベルになる。

【０１０５】この場合には、第１および第２のノードが
異なるレベルになるため、第１および第２のインバータ
から出力される信号は、異なる極性の信号になる。その
出力信号は、ハイレベルが電源電位となり、ロウレベル
が接地電位となる。したがって、第１および第２のトラ
ンジスタが受ける第１および第２のデータ線の電位が、
レベル変換されて出力される。

【０１０６】さらに、第１のトランジスタが第１のデー
タ線の電位をゲートに直接受け、第２のトランジスタが
第２のデータ線の電位をゲートに直接受けるため、第１
および第２のトランジスタは、同じタイミングで動作す
る。これにより、それらのトランジスタの動作に起因す
る貫通電流を減少させ得る。

【０１０７】

【実施例】次に、本発明の実施例を図面に基づいて詳細
に説明する。

【０１０８】第１実施例 図１は、第１実施例による半導体メモリ装置の全体の構
成を示すブロック図である。この半導体メモリ装置は、
半導体チップＣＨ上に形成される。

【０１０９】メモリセルアレイ１００は、複数のワード
線、複数のワード線に交差する複数のビット線、および
これらの交点に接続される複数のメモリセルを含む。ク
ロック発生回路５０は、外部ロウアドレスストローブ信
号Ｅｘｔ．ＺＲＡＳおよび外部コラムアドレスストロー
ブ信号Ｅｘｔ．ＺＣＡＳを受け、内部クロック信号を発
生する。ＡＮＤゲート５６は、前記内部クロック信号お
よび外部ライトイネーブル信号Ｅｘｔ．ＺＷＥの反転信
号を受け、出力信号を発生させる。

【０１１０】この半導体メモリ装置は、メモリセルアレ
イ１００、クロック発生回路５０、ＡＮＤゲート５６、
アドレスバッファ５１、行デコーダ１、列デコーダ２、
入出力制御回路５４、リードデータバスドライバ回路４
２、リードバスＲＢＵＳ，ＺＲＢＵＳ、入力バッファ５
８および出力バッファ４７を含む。

【０１１１】アドレスバッファ５１は、外部アドレス信
号Ａｄｄ（アドレス信号Ａ０，Ａ１，…Ａｉを含む）を
受け、前記内部クロック信号に応答して内部アドレス信
号Ａ０，Ａ１，…Ａｉを発生させる。

【０１１２】行デコーダ１は、内部アドレス信号Ａ０〜
Ａｉを受け、前記内部クロック信号に応答して、メモリ
セルアレイ１００内の複数のワード線のいずれか１つを
選択する。列デコーダ２は、内部アドレス信号Ａ０〜Ａ
ｉを受け、前記内部クロック信号に応答して、メモリセ
ルアレイ１００内の複数のコラム選択線のいずれか１つ
を選択する。

【０１１３】選択されたワード線に接続された複数のメ
モリセルから、それぞれ対応するビット線対にデータが
読出される。各ビット線対に読出されたデータはセンス
アンプにより増幅される。そして、列デコーダ２により
選択されたコラム選択線に対応するビット線対から、そ
れに対応する入出力線対を介して入出力制御回路５４に
データが伝達される。

【０１１４】書込動作時には、データ入出力端子ＤＱ１
〜ＤＱｎから与えられる入力データが入力バッファ５８
を介して入出力制御回路５４に与えられる。入力バッフ
ァ５８の動作タイミングは、外部ライトイネーブル信号
Ｅｘｔ．ＺＷＥにより制御される。読出動作時には、入
出力制御回路５４に伝達されたデータがリードデータバ
スドライバ回路４２およびリードデータバスＲＢＵＳ，
ＺＲＢＵＳを介して出力バッファ４７に与えられる。

【０１１５】出力バッファ４７は、そのほかにもＡＮＤ
ゲート５６の出力信号、内部クロック信号および外部ア
ウトプットイネーブル信号Ｅｘｔ．ＺＯＥを受ける。そ
して、これらの信号に応答して外部出力信号をデータ入
出力端子ＤＱ１〜ＤＱｎのうちの出力端子から出力す
る。

【０１１６】次に、メモリセルアレイ１００の端部から
出力バッファ４７までの信号経路の詳細な回路について
説明する。図２は、第１実施例による半導体メモリ装置
におけるメモリセルアレイ１００から出力バッファ４７
までの信号経路の回路（以下、データ読出回路と呼ぶ）
の回路図である。

【０１１７】図２を参照して、メモリセルアレイ部２０
０ａ〜２００ｄのそれぞれは、１本のワード線ＷＬに接
続されたメモリセルＭＣａ〜ＭＣｄのそれぞれに対応し
て設けられたビット線対、列デコーダ、コラム選択線お
よびＮＭＯＳトランジスタを含む。

【０１１８】メモリセルアレイ部２００ａは、メモリセ
ルＭＣａ、ビット線対ＢＬ０，ＺＢＬ０、センスアンプ
３、列デコーダ２、コラム選択線ＣＳＬ０およびＮＭＯ
Ｓトランジスタ４，５を含む。メモリセルＭＣａは、メ
モリセルトランジスタ６およびメモリセルキャパシタ９
を含む。

【０１１９】メモリセルアレイ部２００ｂは、メモリセ
ルＭＣｂ、ビット線対ＢＬ１，ＺＢＬ１、センスアンプ
９、列デコーダ８、コラム選択線ＣＳＬ１およびＮＭＯ
Ｓトランジスタ１０，１１を含む。メモリセルＭＣｂ
は、メモリセルトランジスタ１２およびメモリセルキャ
パシタ１３を含む。

【０１２０】メモリセルアレイ部２００ｃは、メモリセ
ルＭＣｃ、ビット線対ＢＬ２，ＺＢＬ２、センスアンプ
１５、列デコーダ１４、コラム選択線ＣＳＬ２およびＮ
ＭＯＳトランジスタ１６，１７を含む。メモリセルＭＣ
ｃは、メモリセルトランジスタ１８およびメモリセルキ
ャパシタ１９を含む。

【０１２１】メモリセルアレイ部２００ｄは、メモリセ
ルＭＣｄ、ビット線対ＢＬ３，ＺＢＬ３、センスアンプ
２１、列デコーダ２０、コラム選択線ＣＳＬ３およびＮ
ＭＯＳトランジスタ２２，２３を含む。メモリセルＭＣ
ｄは、メモリセルトランジスタ２４およびメモリセルキ
ャパシタ２５を含む。

【０１２２】ワード線ＷＬは、行デコーダ１により選択
される。このワード線ＷＬは、メモリセルアレイ部２０
０ａ〜２００ｄのそれぞれに含まれる。

【０１２３】入出力線対ＩＯ０，ＺＩＯ０は、トランジ
スタ４，５を介してビット線対ＢＬ０，ＺＢＬ０に接続
される。入出力線対ＩＯ１，ＺＩＯ１は、トランジスタ
１０，１１を介してビット線対ＢＬ１，ＺＢＬ１に接続
される。入出力線対ＩＯ２，ＺＩＯ２は、トランジスタ
１６，１７を介してビット線対ＢＬ２，ＺＢＬ２に接続
される。入出力線対ＩＯ３，ＺＩＯ３は、トランジスタ
２２，２３を介してビット線対ＢＬ３，ＺＢＬ３に接続
される。

【０１２４】差動増幅回路２７ａは、差動増幅器２６
と、トランスファーゲートとしてのＰＭＯＳトランジス
タ２４およびＮＭＯＳトランジスタ２５とを含む。トラ
ンジスタ２４および２５は、入出力線対ＩＯ０，ＺＩＯ
０をイコライズするために設けられる。差動増幅器２６
の入力は、入出力線対ＩＯ０，ＺＩＯ０の電位差を差動
増幅する。トランジスタ２４，２５は、入出力線対ＩＯ
０，ＺＩＯ０の間に接続され、トランジスタ２４のゲー
トが信号Ｐ０を受け、トランジスタ２５のゲートが信号
ＺＰ０を受ける。

【０１２５】差動増幅回路２７ｂ，２７ｃ，２７ｄのそ
れぞれは、差動増幅回路２７ａと同じ構成であり、各々
が、差動増幅器と、トランスファーゲートとしてのＰＭ
ＯＳトランジスタおよびＮＭＯＳトランジスタとを含
む。差動増幅器２７ｂは、信号Ｐ１，ＺＰ１を受け、入
出力線対ＩＯ１，ＺＩＯ１の電位差を差動増幅する。差
動増幅回路２７ｃは、信号Ｐ２，ＺＰ２を受け、入出力
線対ＩＯ２，ＺＩＯ２の電位差を差動増幅する。差動増
幅回路２７ｄは、信号Ｐ３，ＺＰ３を受け、入出力線対
ＩＯ３，ＺＩＯ３の電位差を差動増幅する。

【０１２６】差動増幅回路２７ａから出力される信号Ｒ
Ｄ０はＣＭＯＳトランスファーゲート３１に与えられ
る。差動増幅回路２７ｂから出力される信号ＲＤ１はＣ
ＭＯＳトランスファーゲート３２に与えられる。差動増
幅回路２７ｃから出力される信号ＲＤ２はＣＭＯＳトラ
ンスファーゲート３３に与えられる。差動増幅回路２７
ｄから出力される信号ＲＤ３はＣＭＯＳトランスファー
ゲート３４に与えられる。

【０１２７】ＣＭＯＳトランスファーゲート３１は、信
号ＤＬ０，ＺＤＬ０を受け、それらの信号に応答して信
号ＲＤ０を出力する。ＣＭＯＳトランスファーゲート３
２は、信号ＤＬ１，ＺＤＬ１を受け、それらの信号に応
答して信号ＲＤ１を出力する。ＣＭＯＳトランスファー
ゲート３３は、信号ＤＬ２，ＺＤＬ２を受け、それらの
信号に応答して信号ＲＤ２を出力する。ＣＭＯＳトラン
スファーゲート３４は、信号ＤＬ３，ＺＤＬ３を受け、
それらの信号に応答して信号ＲＤ３を出力する。

【０１２８】これらのＣＭＯＳトランスファーゲート３
１，３２，３３，３４は、いずれか１つが導通状態にな
る。これにより、差動増幅回路２７ａ，２７ｂ，２７
ｃ，２７ｄから出力される信号ＲＤ０，ＲＤ１，ＲＤ
２，ＲＤ３のうちいずれかが選択的に出力される。

【０１２９】ＣＭＯＳトランスファーゲート３１，３
２，３３，３４から選択的に出力される信号は、信号Ｒ
ＤＡとしてリードデータバスドライバ回路４２に与えら
れる。また、ＣＭＯＳトランスファーゲート３１，３
２，３３，３４から選択的に出力される信号は、データ
ラッチ回路２８を介し、信号ＺＲＤＡとしてリードデー
タバスドライバ回路４２に与えられる。

【０１３０】データラッチ回路２８は、インバータ３
５，３７およびクロックドインバータ３６を含む。この
データラッチ回路２８では、入力される信号をインバー
タ３５により反転し、信号ＺＲＤＡを出力する。クロッ
クドインバータ３６は、信号φ１およびその反転信号を
受け、それらの信号に応答してデータのラッチを行な
う。

【０１３１】リードデータバスドライバ回路４２は、Ｎ
ＡＮＤゲート３８，４０とインバータ３９，４１とを含
む。ＮＡＮＤゲート３８およびインバータ３９が直列に
接続される。ＮＡＮＤゲート４０およびインバータ４１
が直列に接続される。ＮＡＮＤゲート３８は、信号ＲＤ
Ａおよび信号φ３を受ける。ＮＡＮＤゲート３８の出力
信号はインバータ３９を介してリードデータバスＲＢＵ
Ｓに伝達される。ＮＡＮＤゲート４０は、信号ＺＲＤＡ
および信号φ３を受ける。ＮＡＮＤゲート４０の出力信
号はインバータ４１を介してリードデータバスＺＲＢＵ
Ｓに伝達される。

【０１３２】リードデータバスＲＢＵＳは、配線容量・
抵抗４３を有する。リードデータバスＺＲＢＵＳは、配
線容量・抵抗４４を有する。リードデータバスドライバ
回路４２からリードデータバスＲＢＵＳ，ＺＲＢＵＳに
伝達された信号は、出力バッファ４７まで伝送される。
出力バッファ４７は、リードデータバスＲＢＵＳ，ＺＲ
ＢＵＳから入力される信号の他に信号ＯＥＭを受ける。
出力バッファ４７は、これらの信号に応答して外部出力
データ信号ＤＯＵＴを出力する。

【０１３３】制御信号発生回路４８は、信号φ１，φ
２，φ３，ＡＹ０〜ＡＹｉ，ＯＥＭを発生させる。制御
信号発生回路４９は、信号φ１，φ２，ＡＹ０〜ＡＹｉ
を受け、信号Ｐ０〜Ｐ３，ＺＰ０〜ＺＰ３，ＤＬ０〜Ｄ
Ｌ３，ＺＤＬ０〜ＺＤＬ３を発生させる。

【０１３４】差動増幅回路２７ａ〜２７ｄ、ＣＭＯＳト
ランスファーゲート３１〜３４および制御信号発生回路
４９は、図１の入出力制御回路５４に含まれる。データ
ラッチ回路２８および制御信号発生回路４８は、入出力
制御回路５４およびメモリセルアレイ１００の付近に設
けられる。

【０１３５】このような図２の読出回路においては、行
デコーダ１がワード線ＷＬを選択し、列デコーダ２，
８，１４，１０のそれぞれがコラム選択線ＣＳＬ０，Ｃ
ＳＬ１，ＣＳＬ２，ＣＳＬ３を選択する。メモリセルＭ
Ｃａ，ＭＣｂ，ＭＣｃ，ＭＣｄのそれぞれからの読出デ
ータがセンスアンプ８，９，１５，２１で増幅される。

【０１３６】それらの増幅された読出データは、入出力
線対ＩＯ０，ＺＩＯ０、ＩＯ１，ＺＩＯ１、ＩＯ２，Ｚ
ＩＯ２、ＩＯ３，ＺＩＯ３に伝達される。これらの４組
のデータのうち、１つの組のデータだけが差動増幅回路
２７ａ〜２７ｄのいずれかで増幅される。

【０１３７】そして、ＣＭＯＳトランスファーゲート３
１〜３４のうち、データの増幅が行なわれる差動増幅回
路に対応するものが導通し、その差動増幅回路の出力信
号がデータラッチ回路２８、リードデータバスドライバ
回路４２およびリードデータバスＲＢＵＳ，ＺＲＢＵＳ
を介して出力バッファ４７に伝送される。そして、出力
バッファ４７が外部出力データ信号ＤＯＵＴを出力す
る。

【０１３８】次に、制御信号発生回路４８について詳細
に説明する。図３は、制御信号発生回路４８の回路図で
ある。

【０１３９】制御信号発生回路４８は、列アドレスバッ
ファ６１、アドレス変化検知回路６２、Ｒ−Ｓフリップ
フロップ６３，７２，７４、遅延回路７１，７３，７
５、インバータ６４，６６，７７，７８，８０，８３、
ＮＡＮＤゲート６５，８１，８２およびＮＯＲゲート７
６を含む。

【０１４０】遅延回路７１は、インバータ６７，７０、
ＰＭＯＳキャパシタ６８およびＮＭＯＳキャパシタ６９
を含む。その他の遅延回路７３，７５のそれぞれも遅延
回路７１と同様の構成である。

【０１４１】列アドレスバッファ６１は、外部アドレス
信号Ａｄｄを受け、内部ＹアドレスＡＹ０〜ＡＹｉを発
生する。アドレス変化検知回路６２は、内部Ｙアドレス
信号ＡＹ０〜ＡＹｉを受け、内部Ｙアドレス信号が変化
したことを表わす信号φ０を発生させる。Ｒ−Ｓフリッ
プフロップ６３の出力端子Ｑと入力端子Ｒとの間に遅延
回路７１が接続される。Ｓ−Ｒフリップフロップ６３
は、信号φ０を入力端子Ｓに受け、出力端子Ｑから信号
φ１を発生させる。

【０１４２】ＮＡＮＤゲート６５は、入力端子に信号φ
１と信号φ０がインバータ６４により反転された信号と
を受ける。ＮＡＮＤゲート６５は、出力端子から信号φ
２を発生させる。Ｒ−Ｓフリップフロップ７２は、信号
φ０を入力端子Ｒに受け、信号φ２がインバータ６６に
より反転された信号を入力端子Ｓに受ける。このＲ−Ｓ
フリップフロップ７２は、出力端子Ｑから信号φ４を発
生させる。

【０１４３】Ｒ−Ｓフリップフロップ７４は、信号φ０
を入力端子Ｒに受け、インバータ６６により反転された
信号φ２を遅延回路７３を介して入力端子Ｓに受ける。
このＲ−Ｓフリップフロップ７４は出力端子Ｑから信号
φ３を発生させる。

【０１４４】遅延回路７５は、外部コラムアドレススト
ローブ信号Ｅｘｔ．ＺＣＡＳを受け、それを遅延させた
信号ＺＣＡＳＤを発生させる。ＮＯＲゲート７６は、信
号ＺＣＡＳＤとインバータ７７，７８を介した外部アウ
トプットイネーブル信号Ｅｘｔ．ＺＯＥを受け、それら
の信号に応答した信号を出力する。

【０１４５】ＮＡＮＤゲート８２は、入力端子にインバ
ータ８０により反転された信号φ４とＮＡＮＤゲート８
１の出力信号とを受け、それらの信号に応答した信号を
出力する。ＮＡＮＤゲート８１は、入力端子にＮＯＲゲ
ート７６の出力信号とＮＡＮＤゲート８２の出力信号と
を受け、それらの信号に応答した信号を出力する。ＮＡ
ＮＤゲート８１から出力される信号はインバータ８３に
より反転され、信号ＯＥＭとなる。

【０１４６】次に、制御信号発生回路４９について詳細
に説明する。図４は、制御信号発生回路４９の模式的回
路図である。

【０１４７】図４を参照して、制御信号発生回路４９
は、インバータ８４，８５，９４，９５，９６，９７，
９８，９９，１００，１０１、３ＮＡＮＤゲート８６，
８７，８８，８９および３入力のＮＯＲゲート９０，９
１，９２，９３を含む。インバータ８４は、内部Ｙアド
レス信号ＡＹ０を反転させ、インバータ８５は、内部Ｙ
アドレス信号ＡＹ１を反転させる。

【０１４８】ＮＡＮＤゲート８６は、内部Ｙアドレス信
号ＡＹ０の反転信号、内部Ｙアドレス信号ＡＹ１の反転
信号および信号φ１を受け、信号ＤＬ０を発生させる。
ＮＡＮＤゲート８７は、内部Ｙアドレス信号ＡＹ０、内
部Ｙアドレス信号ＡＹ１の反転信号および信号φ１を受
け、信号ＤＬ１を発生させる。ＮＡＮＤゲート８８は、
内部Ｙアドレス信号ＡＹ０の反転信号、内部Ｙアドレス
信号ＡＹ１および信号φ１を受け、信号ＤＬ２を発生さ
せる。ＮＡＮＤゲート８９は、内部Ｙアドレス信号ＡＹ
０、ＡＹ１および信号φ１を受け、信号ＤＬ３を発生さ
せる。

【０１４９】インバータ９４は、信号ＤＬ０を受け、そ
の反転信号ＺＤＬ０を発生させる。インバータ９５は、
信号ＤＬ１を受け、その反転信号ＺＤＬ１を発生させ
る。インバータ９６は、信号ＤＬ２を受け、その反転信
号ＺＤＬ２を発生させる。インバータ９７は、信号ＤＬ
３を受け、その反転信号ＺＤＬ３を発生させる。

【０１５０】ＮＯＲゲート９０は、内部Ｙアドレス信号
ＡＹ０、ＡＹ１および信号φ２を受け、信号Ｐ０を発生
させる。ＮＯＲゲート９１は、内部Ｙアドレス信号ＡＹ
０の反転信号、内部Ｙアドレス信号ＡＹ１および信号φ
２を受け、信号Ｐ１を発生させる。ＮＯＲゲート９２
は、内部Ｙアドレス信号ＡＹ０、内部Ｙアドレス信号Ａ
Ｙ１の反転信号および信号φ２を受け、信号Ｐ２を発生
させる。ＮＯＲゲート９３は、内部Ｙアドレス信号ＡＹ
０の反転信号、内部Ｙアドレス信号ＡＹ１の反転信号お
よび信号φ２を受け、信号Ｐ３を発生させる。

【０１５１】インバータ９８は、信号Ｐ０を受け、その
反転信号ＺＰ０を発生させる。インバータ９９は、信号
Ｐ１を受け、その反転信号ＺＰ１を発生させる。インバ
ータ１００は、信号Ｐ２を受け、その反転信号ＺＰ２を
発生させる。インバータ１０１は、信号Ｐ３を受け、そ
の反転信号ＺＰ３を発生させる。

【０１５２】次に、出力バッファ４７について詳細に説
明する。図５は、出力バッファ４７の回路図である。

【０１５３】出力バッファ４７は、ＮＡＮＤゲート１０
２，１０３、インバータ１０４，１０５およびＮＭＯＳ
トランジスタ１０６，１０７を含む。第１の電位を受け
る第１の電源ノードＮ１と、前記第１の電位よりも低い
第２の電位を受ける第２の電源ノードＮ２との間にトラ
ンジスタ１０６および１０７が直列に接続される。

【０１５４】トランジスタ１０６および１０７の間のノ
ードが外部出力端子ＤＯＵＴと接続される。ＮＡＮＤゲ
ート１０２は、入力端子に信号ＯＥＭとリードデータバ
スＲＢＵＳからの信号ＲＢＵＳとを受ける。ＮＡＮＤゲ
ート１０２の出力端子とトランジスタ１０６のゲートと
の間にインバータ１０４が接続される。

【０１５５】ＮＡＮＤゲート１０３は、信号ＯＥＭとリ
ードデータバスＺＲＢＵＳからの信号ＺＲＢＵＳとを受
ける。ＮＡＮＤゲート１０３の出力端子とトランジスタ
１０７のゲートとの間にインバータ１０５が接続され
る。

【０１５６】次に、図２に示される読出回路においてメ
モリセルから読出されたデータが出力端子ＤＯＵＴから
出力されるまでの動作について説明する。

【０１５７】図２を参照して、差動増幅回路２７ａ〜２
７ｄのうち１つの差動増幅回路がそれに対応する入出力
線対の電位差を差動増幅する。また、ＣＭＯＳトランス
ファーゲート３１〜３４のうち、差動増幅が行なわれる
差動増幅回路に対応する１つのＣＭＯＳトランスファー
ゲートが導通する。

【０１５８】これにより、差動増幅回路の出力信号がデ
ータラッチ回路２８に入力されるようになる。すなわ
ち、ＣＭＯＳトランスファーゲート３１〜３４は、差動
増幅回路２７ａ〜２７ｄの出力信号ＲＤ０〜ＲＤ３のう
ちの１つを選択的にデータラッチ回路２８に入力させる
ためのセレクタの役割を果たす。

【０１５９】そして、データラッチ回路２８から信号Ｒ
ＤＡおよびその反転信号である信号ＺＲＤＡが出力され
る。リードデータバスドライバ回路４２は、信号ＲＤ
Ａ，ＺＲＤＡをリードデータバスＲＢＵＳ，ＺＲＢＵＳ
に伝達する。出力バッファ４７は、リードデータバスＲ
ＢＵＳ，ＺＲＢＵＳから与えられる信号ＲＢＵＳ，ＺＲ
ＢＵＳに応答して外部出力端子ＤＯＵＴに外部出力デー
タ信号ＤＯＵＴを出力する。

【０１６０】差動増幅回路２７ａ〜２７ｄのそれぞれか
らＣＭＯＳトランスファーゲート３１〜３４のそれぞれ
までの間はデータバスが単線であるが、リードデータバ
スドライバ回路４２から出力バッファ４７までの間は、
データバスが相補的に構成されている。

【０１６１】出力バッファ４７から出力される外部出力
データ信号ＤＯＵＴは、信号ＲＢＵＳおよびＺＲＢＵＳ
がともに“Ｌ”の場合に高インピーダンスになり、信号
ＲＢＵＳが“Ｈ”、信号ＺＲＢＵＳが“Ｌ”の場合に
“Ｈ”になり、信号ＲＢＵＳが“Ｌ”、信号ＺＲＢＵＳ
が“Ｈ”の場合に“Ｌ”となる。

【０１６２】したがって、リードデータバスドライバ回
路４２を活性化させるための信号φ３が“Ｌ”である期
間においては、信号ＲＤＡ，ＺＲＤＡの値にかかわら
ず、外部出力データ信号ＤＯＵＴが高インピーダンスに
なる。このため、差動増幅回路２７ａ〜２７ｄのいずれ
かの出力信号が、リードデータバスドライバ回路４２に
伝搬した時点で、活性化信号φ３を“Ｈ”とすることに
より、差動増幅回路２７ａ〜２７ｄの遷移状態が外部出
力データ信号ＤＯＵＴに現われず、正しいデータのみが
外部出力データ信号ＤＯＵＴに現われる。

【０１６３】前述したように、差動増幅回路２７ａ〜２
７ｄのそれぞれからリードデータバスドライバ回路４２
までの回路は、メモリセルアレイ１００の近傍に配置さ
れている。このため、リードデータバスＲＢＵＳ，ＺＲ
ＢＵＳがメモリセルアレイ１００の近傍から出力パッド
付近にある出力バッファ４７まで半導体チップＣＨ中を
通っている。また、リードデータバスドライバ回路４２
は、出力バッファ４７よりもメモリセルアレイ１００に
近い場所に配置されている。

【０１６４】したがって、差動増幅回路２７ａ〜２７ｄ
の出力信号ＲＤ０〜ＲＤ３に対する信号ＲＤＡ〜ＺＲＤ
Ａの遅延時間が短い。このため、差動増幅回路２７ａ〜
２７ｄのうちのいずれかを活性化させてから信号φ３を
“Ｈ”にするまでの時間が短時間である。したがって、
差動増幅回路２７ａ〜２７ｄの動作のばらつきを考慮し
て、信号φ３を“Ｈ”にするタイミングに余裕を持たせ
ておくべき時間も短い。

【０１６５】次に、図２に示される読出回路のデータ読
出時における動作を、タイミングチャートを用いてさら
に詳細に説明する。図６は、図２のデータ読出回路の動
作を説明するためのタイミングチャートである。ここで
は、外部アドレス信号ＡｄｄがアドレスＹ０からＹ１に
変化し、アドレスＹ１をアクセスする場合について説明
する。

【０１６６】図６を参照して、アドレスＹ１をアクセス
するため、時刻ｔ０において外部アドレス信号Ａｄｄの
アドレスがＹ０からＹ１に変化する。これにより、アド
レス変化検知回路６２から出力される信号φ０が“Ｈ”
になる。その結果、Ｓ−Ｒフリップフロップ６３がセッ
トされ、時刻ｔ１において信号φ１が“Ｈ”になる。

【０１６７】そして、Ｓ−Ｒフリップフロップ６３は、
遅延回路７１の遅延時間の経過後にリセットされ、時刻
ｔ６において信号φ１が“Ｌ”になる。それに従って、
信号φ２が“Ｈ”になり、信号ＺＤＬ０，Ｐ０が“Ｌ”
になり、信号ＤＬ０が“Ｈ”になる。その結果、メモリ
セルから読出された読出データがデータラッチ回路２８
に蓄積される。

【０１６８】ここで、外部アドレス信号ＡｄｄがＹ１で
ある場合に、内部Ｙアドレス信号ＡＹ０〜ＡＹｉのうち
の２ビットの信号ＡＹ０，ＡＹ１がともに“Ｌ”にな
り、４組の入出力線対のうちの１組の入出力線対ＩＯ
０，ＺＩＯ０に伝達される読出データが増幅されて外部
に出力される場合を考える。

【０１６９】行デコーダ１によりワード線ＷＬが選択さ
れ、時刻ｔ１において信号φ１が“Ｈ”になると、列デ
コーダ２，８，１４，２０のそれぞれによりコラム選択
線ＣＳＬ０，ＣＳＬ１，ＣＳＬ２，ＣＳＬ３が選択さ
れ、４組の入出力線対ＩＯ０，ＺＩＯ０〜ＩＯ３，ＺＩ
Ｏ３のそれぞれに読出データによる電位差が生じる。

【０１７０】一方、信号φ０が“Ｈ”になったのを受け
て、Ｓ−Ｒフリップフロップ７４がリセットされて信号
φ３が“Ｌ”になる。その結果、リードデータバスドラ
イバ回路４２によってリードデータバスＲＢＵＳ，ＺＲ
ＢＵＳの信号ＲＢＵＳ，ＺＲＢＵＳがともに“Ｌ”にさ
れる。そして、信号φ０が“Ｈ”から“Ｌ”になると、
時刻ｔ２において信号φ２が“Ｌ”になる。

【０１７１】ここで、図４を参照して、制御信号発生回
路４９において、内部Ｙアドレス信号ＡＹ０，ＡＹ１の
それぞれがデコードされた結果、時刻ｔ１において信号
ＤＬ０〜ＤＬ３のうちの信号ＺＤＬ０のみが“Ｈ”とな
り、信号ＤＬ０〜ＤＬ３のうちの信号ＤＬ０のみが
“Ｌ”になる。そして、時刻ｔ２において、信号Ｐ０〜
Ｐ３のうちの信号Ｐ０のみが“Ｈ”になり、信号ＺＰ０
〜ＺＰ３のうちの信号ＺＰ０のみが“Ｌ”になる。

【０１７２】これにより、４組の入出力線対うちの１つ
の入出力線対ＩＯ０，ＺＩＯ０の電位差が差動増幅回路
２７ａによって増幅される。そして、信号ＤＬ０，ＺＤ
Ｌ０によって、４つのＣＭＯＳトランスファーゲートの
うちの１つのＣＭＯＳトランスファーゲート３１が導通
するので、差動増幅回路２７ａから出力される信号ＲＤ
０がＣＭＯＳトランスファーゲート３１を通り、データ
ラッチ回路２８に与えられる。

【０１７３】これにより、時刻ｔ３においてデータラッ
チ回路２８からリードデータバスドライバ回路４２に信
号ＲＤＡ，ＺＲＤＡが与えられる。この図６において
は、読出データが“Ｌ”である場合を示しており、信号
ＲＤ０が“Ｌ”になっている。

【０１７４】リードデータバスドライバ回路４２に読出
データが伝達された後、時刻ｔ５において信号φ３が
“Ｈ”になる。これにより、リードデータバスＲＢＵＳ
が“Ｌ”になり、ＺＲＢＵＳが“Ｈ”になって、読出デ
ータがドライブされる。出力バッファ４７を動作させる
ための信号ＯＥＭは、リードデータバスドライバ回路４
２が動作を開始する時点までに“Ｈ”になっている。

【０１７５】そして、出力バッファ４７に、読出データ
に対応する信号ＲＢＵＳ，ＺＲＢＵＳが入力され、これ
により、外部出力端子ＤＯＵＴに“Ｌ”の外部出力デー
タ信号が出力される。

【０１７６】ここで、読出データが出力バッファ４７に
伝達されるまで、信号ＲＢＵＳ，ＺＲＢＵＳがともに
“Ｌ”であるので、読出データが伝達されると、出力バ
ッファ４７は、次のような状態になる。すなわち、読出
データが出力バッファ４７に伝達されるまでは、トラン
ジスタ１０６，１０７がともにオフ状態であって、外部
出力端子ＤＯＵＴが高インピーダンス状態であるが、読
出データが伝達されると、トランジスタ１０６，１０７
の一方のみが導通し、これによって、外部出力端子ＤＯ
ＵＴにデータ信号が出力される。

【０１７７】以上に説明したように、差動増幅回路２７
ａ〜２７ｄのうちの１つによって正しく増幅された読出
データが、リードデータバスドライバ回路４２に入力さ
れる信号ＲＤＡ，ＺＲＤＡとして伝わる時点で、リード
データバスドライバ回路４２を活性化させる信号φ３を
“Ｈ”とする。これにより、外部出力端子ＤＯＵＴに、
差動増幅回路２７ａ〜２７ｄの遷移状態を出力させず、
正しい読出データのみを出力させることができる。

【０１７８】この場合の動作を詳細に説明すると次のよ
うになる。信号φ４は、信号φ０を受けて一旦“Ｌ”に
なった後、時刻ｔ４において“Ｈ”になる。信号φ４が
“Ｈ”になった時点で、信号ＺＣＡＳＤが“Ｌ”である
と、信号ＯＥＭが“Ｈ”になる。

【０１７９】ところが、このときに、リードデータバス
ドライバ回路４２を活性化させるための信号φ３は
“Ｌ”であるので、リードデータバスＲＢＵＳ，ＺＲＢ
ＵＳがともに“Ｌ”である。したがって、外部出力端子
ＤＯＵＴは、高インピーダンス状態のままである。

【０１８０】次に、時刻ｔ５において、信号φ３が
“Ｈ”になると、差動増幅回路２７ａ〜２７ｄの１つか
らの出力信号が、データラッチ回路２８およびリードデ
ータバスドライバ回路４２を介してリードデータバスＲ
ＢＵＳ，ＺＲＢＵＳに伝達される。これにより、リード
データバスＲＢＵＳ，ＺＲＢＵＳの状態に応じて外部出
力端子ＤＯＵＴに正しい外部出力データ信号が出力され
る。

【０１８１】第２実施例 次に、第２実施例について説明する。この第２実施例に
おいては、リードデータバスドライバ回路の動作を遅延
させる必要がない例について説明する。図７は、第２実
施例による半導体メモリ装置におけるメモリセルアレイ
から出力バッファまでのデータ読出回路の回路図であ
る。

【０１８２】図７を参照して、図７のデータ読出回路が
図２のデータ読出回路と異なるのは、制御信号発生回路
２０５、差動増幅回路２２０ａ〜２２０ｄ、セレクタ回
路２３０ａ〜２３０ｄおよびリードデータバスドライバ
回路２５０のそれぞれの構成と、データラッチ回路２４
０ａ，２４０ｂの数と、差動増幅回路２２０ａ〜２２０
ｄからデータラッチ回路２４０ａ，２４０ｂまでの配線
の経路である。

【０１８３】２２０ａ〜２２０ｄの各々は、入出力線対
の差動増幅結果を相補信号として出力する差動増幅器２
２０を含む。セレクタ回路２３０ａ〜２３０ｄの各々
は、２つのＣＭＯＳトランスファーゲートを含む。たと
えば、セレクタ回路２３０ａにおいては、ＣＭＯＳトラ
ンスファーゲート２１６，２１７を含む。

【０１８４】これらのＣＭＯＳトランスファーゲート２
１６，２１７のそれぞれは、信号ＤＬ０，ＺＤＬ０を受
ける。ＣＭＯＳトランスファーゲート２１６は、差動増
幅回路２２０ａから出力される一方の信号ＲＤ０をデー
タラッチ回路２４０ｂまで伝達する。ＣＭＯＳトランス
ファーゲート２１７は、差動増幅回路２２０ａから出力
される他方の信号ＺＲＤ０をデータラッチ回路２４０ａ
まで伝達する。

【０１８５】その他、差動増幅回路２２０ｂ，セレクタ
２３０ｂ、差動増幅回路２２０ｃ，セレクタ回路２３０
ｃおよび差動増幅回路２２０ｄ，セレクタ回路２３０ｄ
のそれぞれの関係は、差動増幅回路２２０ａ，セレクタ
回路２３０ａの関係と同様になっている。

【０１８６】データラッチ回路２４０ａは、インバータ
２４１，２４３およびクロックドインバータ２４２を含
む。このデータラッチ回路２４０ａの構成は、図２にお
けるデータラッチ回路２８の構成と同じである。データ
ラッチ回路２４０ｂの構成は、データラッチ回路２４０
ａと同じである。

【０１８７】データラッチ回路２４０ａには、セレクタ
回路２３０ａ〜２３０ｄから信号ＺＲＤ０〜ＺＲＤ３の
うちの１つが入力される。データラッチ回路２４０ａ
は、入力された信号を反転させた信号ＲＤＡをリードデ
ータバスドライバ回路２５０に与える。データラッチ回
路２４０ｂには、セレクタ回路２３０ａ〜２３０ｄから
信号ＲＤ０〜ＲＤ３のうちの１つが入力される。データ
ラッチ回路２４０ｂは、その入力された信号を反転させ
た信号ＺＲＤＡをリードデータバスドライバ回路２５０
に与える。

【０１８８】リードデータバスドライバ回路２５０は、
直列に接続されたインバータ２５３，２５４と、それと
は別に直列に接続されたれインバータ２５１，２５２と
を含む。リードデータバスドライバ回路２５０において
は、入力された信号ＲＤＡをインバータ２５１，２５２
を介してリードデータバスＲＢＵＳに伝達する。また、
リードデータバスドライバ回路においては、入力された
信号ＺＲＤＡをインバータ２５３，２５４を介してリー
ドデータバスＺＲＢＵＳに伝達する。

【０１８９】次に、制御信号発生回路２０５について詳
細に説明する。図８は、制御信号発生回路２０５の回路
図である。

【０１９０】図８を参照して、図８に示される制御信号
発生回路２０５が、図３に示される制御信号発生回路４
８と異なるのは、Ｓ−Ｒフリップフロップ７４の入力端
子Ｓに入力される信号が、インバータ６６から遅延回路
７３を介して与えられる信号ではなく、Ｓ−Ｒフリップ
フロップ６３から出力される信号φ１である部分であ
る。制御信号発生回路２０５のその他の構成は、制御信
号発生回路４８と同じである。

【０１９１】次に、差動増幅回路２２０ａ〜２２０ｄの
それぞれに含まれる差動増幅器２２０について詳細に説
明する。図９は、差動増幅器２２０の回路図である。こ
の差動増幅器増幅器２２０は、ＰＭＯＳトランジスタ２
６０，２６４，２６５、ＮＭＯＳトランジスタ２６１お
よび差動増幅器２６２，２６３を含む。

【０１９２】トランジスタ２６０および２６１は、それ
ぞれのソースおよびドレインを共通接続させた形で入出
力線対ＩＯｉ，ＺＩＯｉとの間に接続される。トランジ
スタ２６０は、ゲートに信号Ｐｉを受ける。トランジス
タ２６１は、ゲートに信号ＺＰｉを受ける。これらにト
ランジスタ２６０，２６１は、入出力線対ＩＯｉ，ＺＩ
Ｏｉをイコライズするために設けられる。

【０１９３】入出力線ＩＯｉは、差動増幅器２６２の正
側入力端子および差動増幅器２６３の負側入力端子に接
続される。入出力線ＺＩＯｉは、差動増幅器２６２の負
側入力端子および差動増幅器２６３の正側入力端子に接
続される。

【０１９４】電源電位を受ける電源ノードＮ１と、差動
増幅器２６２の出力端子との間にトランジスタ２６４が
接続される。電源ノードＮ１と差動増幅器２６３の出力
端子との間にトランジスタ２６５が接続される。トラン
ジスタ２６４，２６５は、それぞれのゲートに信号Ｐｉ
を受ける。これらのトランジスタ２６４，２６５は、差
動増幅器２６２，２６３から出力される信号ＲＤｉ，Ｚ
ＲＤｉを、差動増幅器２６２，２６３の待機時に電源電
位のレベルにするために設けられる。

【０１９５】次に、差動増幅器２６２，２６３について
詳細に説明する。これらの差動増幅器２６２，２６３の
構成は同じ構成である。図１０は、差動増幅器２６２，
２６３の構成を示す回路図である。

【０１９６】図１０を参照して、この差動増幅器は、Ｎ
ＭＯＳトランジスタ２７０，２７１およびＰＭＯＳトラ
ンジスタ２７２，２７３を含む。第１の電源ノードＮ１
と第２の電源ノードＮ２との間にトランジスタ２７２，
２７０が直列に接続される。第１の電源ノードＮ１と第
２の電源ノードＮ２との間にはトランジスタ２７３およ
び２７１も直列に接続される。トランジスタ２７２およ
び２７３のそれぞれのゲートがトランジスタ２７３およ
び２７１の間のノードに接続される。

【０１９７】トランジスタ２７０は、ゲートに入出力線
ＺＩＯｉが接続される。トランジスタ２７１は、ゲート
に入出力線対ＩＯｉが接続される。トランジスタ２７２
および２７０の間のノードから差動増幅の結果としての
信号ＲＤｉが出力される。図１０に示される差動増幅器
は、カレントミラー型の差動増幅器であり、差動増幅器
２６３も、これと同様のカレントミラー型の差動増幅器
により構成される。

【０１９８】以上のような読出回路においては、入出力
線対ＩＯ０，ＺＩＯ０〜ＩＯ３，ＺＩＯ３のそれぞれか
ら出力バッファ４７までの読出データの経路が完全に相
補的に構成されている。この図７のデータ読出回路にお
いては、メモリセルＭＣａ〜ＭＣｄから読出された読出
データが、メモリセルアレイ部２００ａ〜２００ｄから
入出力線対ＩＯ０，ＺＩＯ０〜ＩＯ３，ＺＩＯ３に伝達
される。

【０１９９】そして、差動増幅回路２２０ａ〜２２０ｄ
のうちの１つが動作させられ、それから出力される相補
的な信号が、その差動増幅回路に対応するセレクタ回路
を通ってデータラッチ回路２４０ａ，２４０ｂに伝達さ
れる。

【０２００】そして、データラッチ回路２４０ａ，２４
０ｂのそれぞれから出力される信号ＲＤＡ，ＺＲＤＡ
は、リードデータバスドライバ回路２５０を経てリード
データバスＲＢＵＳ，ＺＲＢＵＳに伝達される。そして
それらの信号は、出力バッファ４７に与えられる。

【０２０１】次に、図７に示される読出回路の動作につ
いて説明する。図１１は、図７の読出回路動作を説明す
るためのタイミングチャートである。ここでは、外部ア
ドレス信号ＡｄｄのＹアドレスがＹ０からＹ１に変化し
た場合を考える。

【０２０２】図１１を参照して、時刻ｔ０において、外
部アドレス信号のＹアドレスがＹ０からＹ１に変化する
と、内部Ｙアドレス信号ＡＹ０，ＡＹ１がともに“Ｈ”
から“Ｌ”に変化する。このとき、図８におけるアドレ
ス変化検知回路６２から出力される信号φ０にパルス信
号が発生する。

【０２０３】信号φ０が“Ｈ”になることにより、Ｓ−
Ｒフリップフロップ６３がセットされ、時刻ｔ１におい
て、信号φ１が“Ｈ”になる。それに従って、列デコー
ダ２，８，１４，２０が動作し、コラム選択線ＣＳＬ０
〜ＣＳＬ３のそれぞれが“Ｈ”になる。

【０２０４】また、内部Ｙアドレス信号ＡＹ０，ＡＹ１
がともに“Ｌ”になることにより、“Ｈ”であった信号
ＤＬ０〜ＤＬ３のうち、信号ＤＬ０のみが“Ｌ”にな
る。これにより、“Ｌ”であった信号ＺＤＬ０〜ＺＤＬ
３のうち、信号ＺＤＬ０のみが“Ｌ”になる。その結
果、４つのセレクタ回路２３０ａ〜２３０ｄのうちセレ
クタ２３０ａのみが導通し、４組の信号ＲＤ０，ＺＲＤ
０〜ＲＤ３，ＺＲＤ３のうち、信号ＲＤ０，ＺＲＤ０が
データラッチ回路２４０ａ，２４０ｂに入力される。

【０２０５】時刻ｔ１においては、差動増幅回路を活性
化するための信号Ｐ０〜Ｐ３のそれぞれが“Ｌ”であ
り、同様に信号ＺＰ０〜ＺＰ３それぞれが“Ｈ”であ
る。このため、この時点での差動増幅回路２２０ａ〜２
２０ｄから出力される信号ＲＤ０，ＺＲＤ０〜ＲＤ３，
ＺＲＤ３のそれぞれが“Ｈ，Ｈ”である。

【０２０６】したがって、データラッチ回路２４０ａ，
２４０ｂから出力される信号ＲＤＡ，ＺＲＤＡは、
“Ｌ，Ｌ”となり、これにより、リードデータバスドラ
イバ回路２５０から出力される信号ＲＢＵＳ，ＺＲＢＵ
Ｓは、“Ｌ，Ｌ”となる。このように、信号ＲＤＡ，Ｚ
ＲＤＡまたは信号ＲＢＵＳ，ＺＲＢＵＳが“Ｌ，Ｌ”と
なった状態を以下の説明においてリセット状態と呼ぶ。

【０２０７】このようなリセット状態になった場合、外
部コラムアドレスストローブ信号Ｅｘｔ．ＺＣＡＳが
“Ｌ”となって信号ＯＥＭが“Ｈ”となっても、外部出
力端子ＤＯＵＴは高インピーダンス状態を維持する。

【０２０８】そして、信号φ０，φ１がともに“Ｈ”に
なったことを受けて、時刻ｔ２において信号φ２が
“Ｌ”になると、内部Ｙアドレス信号のうちの２ビット
の信号ＡＹ０，ＡＹ１がデコードされる。これにより、
信号Ｐ０〜Ｐ３のうちの信号Ｐ０のみが“Ｈ”になり、
同様に、信号ＺＰ０〜ＺＰ３のうちの信号ＺＰ０のみが
“Ｌ”になる。

【０２０９】これにより、４つの差動増幅回路２２０ａ
〜２２０ｄのうち、差動増幅回路２２０ａのみが動作す
る。このため、入出力線対ＩＯ０，ＺＩＯ０の電位差が
増幅される。その結果、信号ＲＤ０，ＺＲＤ０がともに
“Ｈ”であった状態から、時刻ｔ３において、信号ＲＤ
０が“Ｈ”となり、信号ＺＲＤ０が“Ｌ”となる。ただ
し、この場合は、“Ｈ”データ読出時である。

【０２１０】時刻ｔ３において信号ＲＤ０が“Ｈ”にな
り、信号ＺＲＤ０が“Ｌ”になると、信号ＲＤＡ，ＺＲ
ＤＡがともに“Ｌ”であるリセット状態から、信号ＲＤ
Ａが“Ｈ”であり信号ＺＲＤＡが“Ｌ”である状態にな
る。これにより、信号ＲＢＵＳ，ＺＲＢＵＳがともに
“Ｌ”であるリセット状態から、信号ＲＢＵＳが“Ｈ”
であり信号ＺＲＢＵＳが“Ｌ”である状態になる。

【０２１１】このような状態になると、出力バッファ４
７においてトランジスタ１０６が導通し、その結果、外
部出力端子ＤＯＵＴに与えられる外部出力データ信号Ｄ
ＯＵＴが“Ｈ”になる。

【０２１２】時刻ｔ１において信号φ１が“Ｈ”になっ
てから、遅延回路７１において決まる時刻ｔ６において
信号φ１が“Ｌ”になると、信号ＲＤ０，ＺＲＤ０がデ
ータラッチ回路２４０ａ，２４０ｂに蓄えられる。

【０２１３】次に、出力バッファ４７およびそれを活性
化させる信号ＯＥＭを発生させる回路の動作を説明する
ためのタイミングチャートである。

【０２１４】図１２を参照して、時刻ｔ０において外部
アドレス信号ＡｄｄのＹアドレスがＹ０からＹ１に変化
すると、信号φ０が“Ｈ”となり、Ｒ−Ｓフリップフロ
ップ７２がリセットされる。これにより、時刻ｔ５にお
いて信号φ４が“Ｌ”になる。信号φ４が“Ｌ”である
期間中は、時刻ｔ７において、外部コラムアドレススト
ローブ信号Ｅｘｔ．ＺＣＡＳが遅延した信号である信号
ＺＣＡＳＤが“Ｌ”になっても、ＹアドレスＹ１のデー
タがリセットされるまでは、信号ＯＥＭが“Ｌ”の状態
を保持する。

【０２１５】時刻ｔ６において信号φ２が“Ｌ”になっ
て差動増幅回路２２０ａが動作し始めるのと同時に信号
φ４が“Ｈ”になり、これにより、信号ＯＥＭが“Ｈ”
になる。

【０２１６】この時点においては、出力バッファ４７に
は読出データが伝達されておらず、信号ＲＢＵＳ，ＺＲ
ＢＵＳがともに“Ｌ”のリセット状態である。このた
め、出力バッファ４７のトランジスタ１０６，１０７は
ともに非導通の状態であり、外部出力端子ＤＯＵＴが高
インピーダンス状態である。

【０２１７】時刻ｔ７において、信号ＯＥＭが“Ｈ”か
つ信号ＲＢＵＳ，ＺＲＢＵＳがともに“Ｌ”であるリセ
ット状態から、ＲＢＵＳが“Ｈ”に変化することにより
“Ｈ”読出データが読出されると、これを受けて外部出
力端子ＤＯＵＴに与えられる外部出力データ信号ＤＯＵ
Ｔが“Ｈ”となる。

【０２１８】このように、図７の読出回路においては、
入出力線対ＩＯ０，ＺＩＯ０〜ＩＯ３，ＺＩＯ３のそれ
ぞれから出力バッファ４７までの信号の伝達経路を相補
的に構成したことにより次のような効果が得られる。す
なわち、出力バッファ４７およびリードデータバスドラ
イバ回路２５０を動作させるタイミングを、差動増幅回
路２２０ａ〜２２０ｄからの正しい読出データがリード
データバスドライバ回路２５０または出力バッファ４７
に到達するまで遅延させる必要がなくなるため、メモリ
セルＭＣａ〜ＭＣｄからデータを読出するアクセス時間
が高速化される。

【０２１９】また、図７に示されるデータ読出回路は、
図２に示されるデータ読出回路と異なり、リードデータ
バスドライバ回路２５０を入出力線対ＩＯ０，ＺＩＯ０
〜ＩＯ３，ＺＩＯ３の周辺に配置しなくてもよくなると
いう利点がある。

【０２２０】なお、図７に示されるセレクタ回路２３０
ａ〜２３０ｄのそれぞれは、次に示すようなＣＭＯＳク
ロックドインバータにて構成してもよい。図１３は、図
７のセレクタ回路２３０ａ〜２３０ｄの他の実施例を示
す回路図である。

【０２２１】図１３を参照して、このセレクタ回路は、
クロックドインバータ２７５および２７６を含む。クロ
ックドインバータ２７５，２７６のそれぞれは、これら
を活性化させるための信号として信号ＤＬｉ，ＺＤＬｉ
を受ける。これらの信号に応答して、クロックドインバ
ータ２７５は、信号ＲＤｉを反転させて出力し、クロッ
クドインバータ２７６は信号ＺＲＤｉを反転させて出力
する。

【０２２２】また、図７に示されるリードデータバスド
ライバ回路２５０は、次のような回路で構成してもよ
い。図１４は、図７に示されるリードデータバスドライ
バ回路２５０の他の実施例を示す回路図である。

【０２２３】このリードデータバスドライバ回路は、Ｎ
ＡＮＤゲート２７７，２７８およびインバータ２７９，
２８０を含む。この回路は、図２に示されるリードデー
タバスドライバ回路４２と同じ構成の回路である。

【０２２４】次に、図１４のリードデータバスドライバ
回路を図７のデータ読出回路に適用した場合の動作につ
いて説明する。図１５は、図１４のリードデータバスド
ライバ回路を適用したデータ読出回路の動作を説明する
ためのタイミングチャートである。

【０２２５】この図１５において示す時刻ｔ１〜ｔ４
は、図１１のタイミングチャートに示される時刻ｔ１〜
ｔ４と同一の時刻である。

【０２２６】図１５を参照して、信号φ０が“Ｈ”にな
ると、図８に示されるＳ−Ｒフリップフロップ７４がリ
セットされる。これにより、時刻ｔ１０において信号φ
３が“Ｌ”になる。このとき、データラッチ回路２４０
ａ，２４０ｂから出力される信号ＲＤＡ，ＺＲＤＡに
は、前データが残っている。

【０２２７】しかし、この場合、図１４のリードデータ
バスドライバ回路から出力される信号ＲＢＵＳ，ＺＲＢ
ＵＳは、ともに“Ｌ”である。このため、リードデータ
バスＲＢＵＳ，ＺＲＢＵＳが、前記前データがなくなる
よりも早くリセット状態になる。

【０２２８】このように、図１４のリードデータバスド
ライバ回路は、図７に示されるリードデータバスドライ
バ回路２５０よりも早いタイミングでリードデータバス
ＲＢＵＳ，ＺＲＢＵＳをリセット状態にすることができ
る。

【０２２９】また、信号ＺＤＬ０が“Ｈ”になったと
き、信号ＲＤ０，ＺＲＤ０の“Ｈ”をけ、信号ＲＤＡ，
ＺＲＤＡがともに“Ｌ”になり、これによって、データ
ラッチ回路２４０ａ，２４０ｂがリセット状態となる。

【０２３０】一方、時刻ｔ１において、信号φ１が
“Ｈ”になると、Ｓ−Ｒフリップフロップ７４がセット
される。これにより時刻ｔ２０において信号φ３が
“Ｈ”になる。そして、時刻ｔ３において差動増幅器２
２０ａが動作してその出力信号がセレクタ回路２３０
ａ、データラッチ回路２４０ａ，２４０ｂおよびリード
データバスドライバ回路を介してリードデータバスＲＢ
ＵＳ，ＺＲＢＵＳに伝達される。これにより、出力バッ
ファ４７から外部出力データ信号ＤＯＵＴが出力され
る。

【０２３１】この場合においても、図１４のリードデー
タバスドライバ回路に読出データが伝達されるまでに信
号φ３が“Ｈ”になっている。このため、差動増幅回路
２２０ａから信号ＲＤ０，ＺＲＤ０が出力されてから
は、その信号が出力バッファ４７に伝達されるまでは、
その伝達経路における各回路において読出データ自体の
タイミングで決まるタイミングにより各回路から読出デ
ータが出力される。したがって、それらの回路が受ける
各種の制御のための信号によるアクセス時間の遅延は全
く生じない。

【０２３２】次に、図７のデータ読出回路における差動
増幅回路２２０ａ〜２２０ｄのその他の実施例について
説明する。図１６は、図７に示される差動増幅回路２２
０ａ〜２２０ｄのその他の実施例を示す回路図である。

【０２３３】図１６を参照して、この差動増幅回路は、
差動増幅器ａ、インバータｂおよびＮＭＯＳトランジス
タ２００６を含む。差動増幅器ａは、ＰＭＯＳトランジ
スタ２００７，２００９，２０１０，２０１１，２０１
２と、ＮＭＯＳトランジスタ２００１，２００３，２０
０５とを含む。インバータｂは、ＰＭＯＳトランジスタ
２００８，２０１３およびＮＭＯＳトランジスタ２００
２，２００４を含む。

【０２３４】トランジスタ２００６は、差動増幅器ａお
よびインバータｂのそれぞれと、第２の電源ノードＮ２
との間に接続される。トランジスタ２００９および２０
１０は、それぞれのソース同士およびドレイン同士が共
通に接続される。第１の電源ノードＮ１とトランジスタ
２００６との間に共通接続されたトランジスタ２００
９，２０１０と、トランジスタ２００１とが直列に接続
される。トランジスタ２００９，２０１０とトランジス
タ２００１とはドレイン同士が接続される。

【０２３５】トランジスタ２０１１および２０１２は、
それぞれのソース同士およびドレイン同士が共通に接続
される。第１の電源ノードＮ１とトランジスタ２００６
との間に共通接続されたトランジスタ２００１，２０１
２と、トランジスタ２００３とが直列に接続される。２
０１１，２０１２とトランジスタ２００３とはドレイン
同士が接続される。

【０２３６】トランジスタ２００９，２０１１のそれぞ
れのゲートは、トランジスタ２００９，２０１０の共通
のドレインに接続される。２０１０，２０１２のそれぞ
れのゲートは、トランジスタ２０１１，２０１２の共通
のドレインに接続される。トランジスタ２００１のゲー
トは入出力線対の一方からの信号ＩＮを受ける。トラン
ジスタ２００３のゲートは、入出力線対の他方からの信
号ＺＩＮを受ける。

【０２３７】トランジスタ２００９，２０１０およびト
ランジスタ２００１の間のノードと、トランジスタ２０
１１，２０１２およびトランジスタ２００３ののノード
との間には、トランジスタ２００５および２００７が並
列に接続される。トランジスタ２００５のゲートは信号
ＺＰｉを受ける。トランジスタ２００７のゲートは信号
Ｐｉを受ける。

【０２３８】第１の電源ノードＮ１とトランジスタ２０
０６との間にはトランジスタ２００８および２００２も
直列に接続される。トランジスタ２００８のゲートは、
トランジスタ２００１，２０１２とトランジスタ２００
３との間のノードに接続される。トランジスタ２００２
のゲートは信号ＩＮを受ける。トランジスタ２００８お
よび２００２の間のノードから差動増幅結果としての信
号ＺＲＤｉが出力される。

【０２３９】第１の電源ノードＮ１とトランジスタ２０
０６との間には、トランジスタ２０１３および２００４
も直列に接続される。トランジスタ２０１３のゲート
は、トランジスタ２００９，２０１０とトランジスタ２
００１との間のノードに接続される。トランジスタ２０
０４のゲートは信号ＺＩＮを受ける。トランジスタ２０
１３および２００４の間のノードから差動増幅結果とし
ての信号ＲＤｉが出力される。

【０２４０】この差動増幅回路においては、入力される
信号ＩＮおよびＺＩＮのレベルが基準レベルに対して変
動した場合でも、出力される信号ＲＤｉおよびＺＲＤｉ
を変動させないような機能を有する。すなわち、この差
動増幅器は、電圧変動を補償する機能を有する。

【０２４１】次に、そのような電圧変動を補償する機能
について説明する。トランジスタ２００１および２００
２が同様にオンオフ動作する。トランジスタ２００３お
よび２００４が同様にオンオフ動作する。

【０２４２】トランジスタ２０１１およびトランジスタ
２０１３のそれぞれは、トランジスタ２００１のドレイ
ンの電位に応答して同様にオンオフ動作する。トランジ
スタ２０１０および２００８のそれぞれは、トランジス
タ２００３のドレインの電位に応答して同様にオンオフ
動作する。

【０２４３】トランジスタ２０１０および２０１１は、
クロスカップルされている。このため、トランジスタ２
００１または２００２がオンした場合、そのオンしたト
ランジスタのドレインの電位に応答して、トランジスタ
２０１０および２０１１は、一方がオンし、他方がオフ
する。

【０２４４】したがって、入力される信号ＩＮに応答し
てトランジスタ２００２がオンする場合には、トランジ
スタ２０１３がオンする。また、入力される信号ＺＩＮ
に応答してトランジスタ２００４がオンする場合には、
トランジスタ２００８がオンする。これにより、出力さ
れる信号ＲＤｉおよびＺＲＤｉは相補信号となる。

【０２４５】また、信号ＩＮおよびＺＩＮのそれぞれの
レベルが変動した場合には、次のようになる。たとえ
ば、信号ＩＮのレベル変動によりトランジスタ２００１
および２００２がともに強くオンした場合、これらのト
ランジスタのドレインの電位は通常時のレベルに対して
変動する。

【０２４６】これにより、出力される信号ＺＲＤｉのレ
ベルが変動するおそれがある。一方、トランジスタ２０
１０および２０１１がクロスカップルされているため、
トランジスタ２００１のドレインの電位が変動すると、
それとは逆にトランジスタ２０１１および２０１２の共
通のドレインの電位が変動する。これにより、トランジ
スタ２００８が弱くオフする。

【０２４７】したがって、トランジスタ２００２が強く
オンしても、トランジスタ２００８が弱くオフするた
め、トランジスタ２００２のオン状態の変化による信号
ＺＲＤｉの変動が、トランジスタ２００８のオフ状態の
変化によって相殺される。

【０２４８】このため、信号ＩＮのレベルが変動しても
信号ＺＲＤｉの変動が抑制される。このような機能は、
信号ＲＤｉについても同様に働く。さらに、このような
機能は、信号ＺＩＮが変動した場合にも同様に働く。

【０２４９】したがって、この差動増幅回路は、入力さ
れる信号ＩＮおよびＺＩＮのそれぞれのレベルの変動を
補償することが可能である。したがって、入力される信
号ＩＮおよびＺＩＮがそれぞれ変動しても高い電圧利得
を保つことが可能である。

【０２５０】このように構成された差動増幅回路におい
ては、差動増幅器ａが、入力される信号ＩＮ，ＺＩＮを
増幅して相補出力である信号Ｄ，ＺＤを発生させる。そ
して、インバータｂは、信号Ｄ，ＺＤ，ＩＮ，ＺＩＮを
受け、信号ＲＤｉ，ＺＲＤｉを発生させる。このインバ
ータｂは、信号ＩＮ，ＺＩＮが直接的にトランジスタ２
００２，２００４のゲートに入力されるため、信号Ｉ
Ｎ，ＺＩＮのレベルの変動に対して広い電圧利得を有す
る。

【０２５１】したがって、この図１６の差動増幅回路
は、図９に示される差動増幅回路よりも電圧利得が大き
い。電圧利得が大きいほど入力電圧を高速に増幅できる
ために、この図１６の差動増幅回路は、図９の差動増幅
回路よりも動作時の貫通電流が小さくなり消費電流も小
さくなる。

【０２５２】第３実施例 次に、第３実施例について説明する。図１７は、第３実
施例による半導体メモリ装置におけるデータ読出回路の
回路図である。この図１７においては、入出力線対から
セレクタ回路までの信号の経路を１経路だけ示してあ
り、その他の経路は省略してある。この図１７に示され
るデータ読出回路は、図７に示されるデータ読出回路と
同様に入出力線対から出力バッファまでの信号配線を相
補的に構成している。

【０２５３】この図１７のデータ読出回路の特徴的な部
分は、差動増幅回路からリードデータバスまでを伝搬す
る信号の電圧の振幅を図７に示されるデータ読出回路よ
りも小さくしており、その小さい振幅の信号をレベル変
換して出力バッファに与えるようにしていることであ
る。

【０２５４】図１７のデータ読出回路は、ＰＭＯＳトラ
ンジスタ４０４，４０７，４０８、ＮＭＯＳトランジス
タ４０５、インバータ４０６、差動増幅回路２２０ａ、
セレクタ回路４００、データラッチ回路４０１ａ，４０
１ｂ、リードデータバスドライバ回路４０２ａ，４０２
ｂ、リードデータバスＲＢＵＳ，ＺＲＢＵＳ、レベル変
換回路４０３ａ，４０３ｂおよび出力バッファ４７を含
む。

【０２５５】差動増幅回路２２０は、図７に示される差
動増幅回路２２０ａと同様のものである。入出力線対Ｉ
Ｏ０，ＺＩＯ０の間にトランジスタ４０４，４０５が並
列に接続される。トランジスタ４０４は、ゲートに信号
Ｐ０を受ける。トランジスタ４０５は、ゲートに、信号
Ｐ０がインバータ４０６で反転された信号ＺＰ０を受け
る。

【０２５６】差動増幅回路２２０ａとセレクタ回路４０
０との間に設けられた相補的な信号線の一方と、電源電
位よりも低い電位ＶＨを受ける電源ノードＮ３との間に
トランジスタ４０７が接続される。前記相補的な信号線
の他方と、電源ノードＮ３との間にトランジスタ４０８
が接続される。トランジスタ４０７，４０８は、それぞ
れのゲートに信号Ｐ０を受ける。

【０２５７】セレクタ回路４００は、ＣＭＯＳトランス
ファーゲート４０９，４１０およびインバータ４１１を
含む。ＣＭＯＳトランスファーゲート４０９，４１０の
それぞれは、信号φ１およびインバータ４１１から出力
される信号φ１の反転信号を受ける。それらの信号に応
答してＣＭＯＳトランスファーゲート４０９は、差動増
幅回路２２０から出力される信号ＲＤ０をデータラッチ
回路４０１ｂに伝達する。ＣＭＯＳトランスファーゲー
ト４１０は、差動増幅回路２２０ａから出力される信号
ＺＲＤ０をデータラッチ回路４０１ａに伝達する。

【０２５８】データラッチ回路４０１ａはデータラッチ
回路４０１ｂと同じ構成である。データラッチ回路４０
１ａは、ＰＭＯＳトランジスタ４１２，４１４，４１
５、ＮＭＯＳトランジスタ４１３，４１６，４１７およ
びインバータ４１８を含む。電源ノードＮ４は、接地電
位よりも高い電位ＶＬを受ける。この電位ＶＬは、電位
ＶＨよりも低い電位である。

【０２５９】電源ノードＮ３と電源ノードＮ４との間に
トランジスタ４１２および４１３が直列に接続される。
トランジスタ４１２，４１３のそれぞれのゲートはＣＭ
ＯＳトランスファーゲート４１０から出力される信号を
受ける。トランジスタ４１２および４１３の間のノード
から信号ＲＤＡが出力される。これらのトランジスタ４
１２および４１３はインバータを構成する。

【０２６０】電源ノードＮ３と電源ノードＮ４との間に
はトランジスタ４１４，４１５，４１６，４１７が直列
に接続される。トランジスタ４１４はゲートに信号φ１
を受ける。トランジスタ４１７はゲートに信号φ１の反
転信号を受ける。その反転信号は、インバータ４１８か
ら出力されるものである。

【０２６１】トランジスタ４１５および４１６のそれぞ
れのゲートはトランジスタ４１２および４１３の間のノ
ードに接続される。トランジスタ４１５および４１６の
間のノードはトランジスタ４１２および４１３のそれぞ
れのゲートに接続される。これらのトランジスタ４１
４，４１５，４１６，４１７は、クロックドインバータ
を構成するものである。データラッチ回路４０１ｂから
は信号ＺＲＤＡが出力される。

【０２６２】リードデータバスドライバ回路４０２ａ
は、ＰＭＯＳトランジスタ４１９，４１９０およびＮＭ
ＯＳトランジスタ４２０，４２００を含む。電源ノード
Ｎ３と電源ノードＮ４との間にトランジスタ４１９およ
び４２０が直列に接続される。電源ノードＮ３と電源ノ
ードＮ４との間にはトランジスタ４１９０および４２０
０も直列に接続される。

【０２６３】トランジスタ４１９および４２０の間のノ
ードとトランジスタ４１９０および４２００のそれぞれ
のゲートとが接続される。トランジスタ４１９および４
２０のそれぞれのゲートは、信号ＲＤＡを受ける。この
リードデータバスドライバ回路４０２ａにおいてトラン
ジスタ４１９および４２０の組とトランジスタ４１９０
および４２００の組とのそれぞれがインバータを構成す
る。トランジスタ４１９０および４２００の間のノード
はリードデータバスＲＢＵＳに接続される。

【０２６４】リードデータバスドライバ回路４０２ｂは
リードデータバス４０２ａと同じ構成である。リードデ
ータバスドライバ回路４０２ｂは、リードデータバスＺ
ＲＢＵＳに接続される。

【０２６５】レベル変換回路４０３ａは、リードデータ
バスＲＢＵＳにおける出力バッファ４７側の端部に設け
られ、リードデータバスＲＢＵＳに伝達された信号を出
力バッファ４７に伝達する。レベル変換回路４０３ｂ
は、リードデータバスＺＲＢＵＳにおける出力バッファ
４７側の端部に設けられ、リードデータバスＺＲＢＵＳ
のデータを出力バッファ４７に伝達する。

【０２６６】次に、図７に示されたレベル変換回路４０
３ａ，４０３ｂについて詳細に説明する。これらのレベ
ル変換回路４０３ａおよび４０３ｂは同様の構成である
ため、レベル変換回路４０３ａを代表例として説明す
る。図１８は、図１７に示されるレベル変換回路４０３
ａの回路図である。

【０２６７】図１８を参照して、このレベル変換回路４
０３ａは、ＰＭＯＳトランジスタ４２１，４２２，４２
５と、ＮＭＯＳトランジスタ４２３，４２４，４２６と
を含む。電源ノードＮ３と電源ノードＮ４との間にトラ
ンジスタ４２５および４２６が直列に接続される。トラ
ンジスタ４２５，４２６のそれぞれのゲートが、リード
データバスＲＢＵＳからの信号ＲＢＵＳを受ける。

【０２６８】電源ノードＮ１と電源ノードＮ２との間に
トランジスタ４２１，４２３が直列に接続される。電源
ノードＮ１と電源ノードＮ２との間にはトランジスタ４
２２および４２４も直列に接続される。

【０２６９】トランジスタ４２１のゲートはトランジス
タ４２２および４２４の間のノードに接続される。トラ
ンジスタ４２２のゲートは、トランジスタ４２１および
４２３の間のノードに接続される。トランジスタ４２３
のゲートは信号ＲＢＵＳを受ける。トランジスタ４２４
のゲートは、トランジスタ４２５および４２６の間のノ
ードに接続される。

【０２７０】このレベル変換回路４０３ａにおいては、
入力される信号ＲＢＵＳの電位は、“Ｌ”が電位ＶＬで
あり、“Ｈ”が電位ＶＨである。信号ＲＢＵＳが“Ｌ”
から“Ｈ”に変化すると、トランジスタ４２３がオン
し、トランジスタ４２４がオフする。そして、トランジ
スタ４２２のゲートが“Ｌ”になり、トランジスタ４２
２がオンし、トランジスタ４２１がオフして、信号ＯＤ
の電位が０ＶからＶＣＣに変化する。

【０２７１】このような図１７に示されたデータ読出回
路においては、差動増幅回路２２０ａから出力される信
号ＲＤ０，ＺＲＤ０の“Ｈ”のレベルが、電源電位ＶＣ
Ｃよりも降圧した電位ＶＨとなり、“Ｌ”のレベルが接
地電位よりも昇圧した電位ＶＬとなる。

【０２７２】これにより、信号ＲＤ０，ＺＲＤ０の各々
の振幅が、“Ｈ”＝ＶＨ、“Ｌ”＝ＶＬとなる。すなわ
ち、信号の振幅がＶＣＣよりも小さくなる。このような
小さい振幅の信号ＲＤ０，ＺＲＤ０が、セレクタ回路４
０１ａ，４０１ｂのそれぞれを通って、リードデータバ
スドライバ回路４０２ａ，４０２ｂに伝達される。

【０２７３】そして、そのような小さい振幅の信号によ
り、リードデータバスＲＢＵＳ，ＺＲＢＵＳがドライブ
される。そして、そのような小さい振幅の信号は、出力
バッファ４７に入力される前に、レベル変換回路４０３
ａ，４０３ｂにおいて振幅がＶＣＣの振幅に変換され
る。

【０２７４】次に、図１７のデータ読出回路の詳細な動
作について説明する。図１９は、図１７のデータ読出回
路の動作を説明するためのタイミングチャートである。
この図１９における信号φ１およびＰ０は、図７に示さ
れたものと同じものである。

【０２７５】図１９を参照して、時刻ｔ１において、信
号φ１が“Ｈ”になると、ＣＭＯＳトランスファーゲー
ト４０９，４１０のそれぞれが導通する。これにより差
動増幅回路２２０ａから出力される信号ＲＤ０，ＺＲＤ
０がデータラッチ回路４０１ａ，４０１ｂに入力され
る。ここで、時刻ｔ１においては、信号Ｐ０が“Ｌ”で
あるので、信号ＲＤ０，ＺＲＤ０は、待機状態のレベル
である“Ｈ，Ｈ”である。

【０２７６】したがって、データラッチ回路４０１ａ，
４０１ｂから出力される信号ＲＤＡ，ＺＲＤＡが“Ｌ，
Ｌ”となり、リードデータバスドライバ回路４０２ａ，
４０２ｂから出力される信号ＲＢＵＳ，ＺＲＢＵＳが
“Ｌ，Ｌ”となる。その結果、出力バッファに入力され
る信号Ｄ０，ＺＤ０が“Ｌ，Ｌ”にリセットされる。

【０２７７】このため、外部コラムアドレスストローブ
信号Ｅｘｔ．ＺＣＡＳが“Ｌ”になって、時刻ｔ２にお
いて信号ＯＥＭが“Ｈ”になっても、読出データが出力
バッファ４７に伝達されていない場合には、信号Ｄ０，
ＺＤ０が“Ｌ，Ｌ”となる。その結果、外部出力端子Ｄ
ＯＵＴは、高インピーダンス状態に保持される。

【０２７８】次に、時刻ｔ３において信号Ｐ０が“Ｈ”
になると、入出力線対ＩＯ０，ＺＩＯ０に伝達された読
出データによる電位差が差動増幅回路２２０ａによって
増幅される。そして、その増幅された読出データが出力
バッファ４７まで伝達され、外部出力端子ＤＯＵＴから
読出データが出力される。ここで、信号ＲＤ０，ＺＲＤ
０から信号ＲＢＵＳ，ＺＲＢＵＳまでの各信号の振幅
は、“Ｈ”が電位ＶＨであり、“Ｌ”が電位ＶＬであ
り、その電圧の振幅は、通常の回路の振幅よりも小さい
振幅である。

【０２７９】そして、レベル変換回路４０３ａ，４０３
ｂにおいて、入力される信号の“Ｈ”のレベルが電位Ｖ
Ｈから電位ＶＣＣに変換されるとともに信号の“Ｌ”の
レベルが電位ＶＬから０Ｖに変換され、信号Ｄ０，ＺＤ
０の振幅がＶＣＣになる。このようなＶＣＣの振幅の信
号Ｄ０，ＺＤ０が出力バッファ４７入力されると、外部
出力端子ＤＯＵＴに読出データが出力される。

【０２８０】そして、時刻ｔ４において、信号Ｐ０が
“Ｌ”になり、信号φ０が“Ｌ”になると、読出データ
がデータラッチ回路４０１ａ，４０２ｂのそれぞれに蓄
えられる。

【０２８１】このように、メモリセルアレイに設けられ
た入出力線対ＩＯ０，ＺＩＯ０から出力バッファ４７ま
で読出データを転送する際に、転送される信号の振幅が
小さくされていることにより、読出データの転送時のデ
ータバスの充放電量を小さくすることができる。その結
果、読出データの転送速度が速くなり、データバスにお
ける消費電流が少なくなる。

【０２８２】第４実施例 次に、第４実施例について説明する。図２０は、第４実
施例による半導体メモリ装置におけるデータ読出回路の
回路図である。

【０２８３】図２０のデータ読出回路が図７のデータ読
出回路と異なるのは、データラッチ回路５４０ａ，５４
０ｂから出力バッファ４７までの回路以外の部分であ
る。図７のデータ読出回路では、１組の入出力線対に対
して差動増幅器を２つ設け、これらの増幅器から差動増
幅結果を相補的な信号として出力する。

【０２８４】これに対し、図２０のデータ読出回路は、
２組の入出力線対に対して差動増幅器を２つ設け、これ
らの増幅器から差動増幅結果を相補的な信号として出力
するものである。その場合、２組の入出力線対のうち一
方の入出力線対の差動増幅が選択的に行なわれる。

【０２８５】図２０を参照して、このデータ読出回路
は、ＮＭＯＳトランジスタ５０２，５０３，５０４，５
０５，５０６，５０７，５０８，５０９，５１０，５１
１，５１２，５１３，５１４，５１５，５１６，５１
７、差動増幅回路５２０，５２１，５２２，５２３、イ
ンバータ５２８，５２９，５３１、ＮＡＮＤゲート５３
０、ＣＭＯＳトランスファーゲート５２４，５２５，５
２６，５２７，５３２，５３３、データラッチ回路５４
０ａ，５４０ｂ、リードデータバスドライバ回路５４
５、リードデータバスＲＢＵＳ，ＺＲＢＵＳ、出力バッ
ファ４７、制御信号発生回路２０５，５００を含む。

【０２８６】データラッチ回路５４０ａ，５４０ｂは、
図７のデータラッチ回路２４０ａ，２４０ｂと同じ構成
である。その代表例として、データラッチ回路５４０ａ
は、インバータ５３４，５３６およびクロックドインバ
ータ５３５を含む。リードデータバスドライバ回路５４
５は、図７のリードデータバスドライバ回路２５０と同
じ構成である。リードデータバスドライバ回路５４５
は、インバータ５４１，５４２，５４３，５４４を含
む。

【０２８７】入出力線ＩＯ０にはトランジスタ５０３が
設けられ、入出力線ＺＩＯ０にはトランジスタ５０２が
設けられる。トランジスタ５０２，５０３のそれぞれ
は、ゲートに信号Ｐ０１を受ける。入出力線ＩＯ１には
トランジスタ５０９が設けられ、入出力線対ＺＩＯ１に
はトランジスタ５０８が設けられる。トランジスタ５０
８，５０９のそれぞれは、ゲートに信号Ｐ１１を受け
る。

【０２８８】トランジスタ５０２のビット線側の入出力
線ＺＩＯ０と、トランジスタ５０８の差動増幅回路５２
１側の入出力線ＺＩＯ１との間にトランジスタ５０４が
接続される。トランジスタ５０３のビット線側の入出力
線ＩＯ０とトランジスタ５０９の差動増幅回路５２１側
の入出力線ＩＯ１との間にトランジスタ５０５が接続さ
れる。トランジスタ５０２の差動増幅回路５２０側の入
出力線ＺＩＯ０と、トランジスタ５０８のビット線側の
入出力線ＺＩＯ１との間にトランジスタ５０６が接続さ
れる。

【０２８９】トランジスタ５０３の差動増幅回路５２０
側の入出力線ＩＯ０とトランジスタ５０９のビット線側
の入出力線ＩＯ１との間にトランジスタ５０７が接続さ
れる。トランジスタ５０４および５０５のそれぞれは、
ゲートに信号Ｐ０２を受ける。トランジスタ５０６およ
び５０７のそれぞれは、ゲートに信号Ｐ１２を受ける。

【０２９０】入出力線ＺＩＯ２にはトランジスタ５１０
が設けられ、入出力線ＩＯ２にはトランジスタ５１が設
けられる。トランジスタ５１０および５１１のそれぞれ
は、ゲートに信号Ｐ２１を受ける。入出力線ＺＩＯ３に
はトランジスタ５１６が設けられ、入出力線ＩＯ３には
トランジスタ５１７が設けられる。トランジスタ５１６
および５１７のそれぞれは、ゲートに信号Ｐ３１を受け
る。

【０２９１】トランジスタ５１０のビット線側の入出力
線ＺＩＯ２と、トランジスタ５１６の差動増幅回路５２
３側の入出力線ＺＩＯ３との間にトランジスタ５１２が
接続される。トランジスタ５１１のビット線側の入出力
線ＩＯ２と、トランジスタ５１７の差動増幅回路５２３
側の入出力線ＩＯ３との間にトランジスタ５１３が接続
される。

【０２９２】トランジスタ５１０の差動増幅回路５２２
側の入出力線ＺＩＯ２と、トランジスタ５１６のビット
線側の入出力線ＺＩＯ３との間にトランジスタ５１４が
接続される。トランジスタ５１１の差動増幅回路５２２
側の入出力線ＩＯ２と、トランジスタ５１７のビット線
側の入出力線ＩＯ３との間にトランジスタ５１５が接続
される。

【０２９３】差動増幅回路５２０は、正側入力端子に入
出力線ＺＩＯ０が接続され、負側入力端子に入出力線Ｉ
Ｏ０が接続される。差動増幅回路５２１においては、正
側入力端子に入出力線ＩＯ１が接続され、負側入力端子
に入出力線ＺＩＯ１が接続される。

【０２９４】差動増幅回路５２２においては、正側入力
端子に入出力線ＺＩＯ２が接続され、負側入力端子に入
出力線ＩＯ２が接続される。差動増幅回路５２３におい
ては、正側入力端子に入出力線ＩＯ３が接続され、負側
入力端子に入出力線ＺＩＯ３が接続される。

【０２９５】差動増幅回路５２０から出力される信号Ｚ
ＲＤ０は、ＣＭＯＳトランスファーゲート５２４を介し
てデータラッチ回路５４０ａに与えられる。差動増幅回
路５２２から出力される信号ＺＲＤ１は、ＣＭＯＳトラ
ンスファーゲート５２６を介してデータラッチ回路５４
０ａに与えられる。

【０２９６】差動増幅回路５２１から出力される信号Ｒ
Ｄ０は、ＣＭＯＳトランスファーゲート５２５を介して
データラッチ回路５４０ｂに与えられる。差動増幅回路
５２３から出力される信号ＲＤ１は、ＣＭＯＳトランス
ファーゲート５２７を介してデータラッチ回路５４０ｂ
に与えられる。

【０２９７】ＣＭＯＳトランスファーゲート５２４およ
び５２５のそれぞれは、信号ＤＬ０，ＺＤＬ０を受けて
動作する。ＣＭＯＳトランスファーゲート５２６および
５２７のそれぞれは、信号ＤＬ１，ＺＤＬ１を受けて動
作する。

【０２９８】ＮＡＮＤゲート５３０は、テスト信号Ｔ
Ｅ、インバータ５２８を介した信号ＺＲＤ０の反転信
号、信号ＲＤ０、インバータ５２９を介した信号ＺＲＤ
１の反転信号および信号ＲＤ１を受ける。ＮＡＮＤゲー
ト５３０の出力信号は、ＣＭＯＳトランスファーゲート
５３２に与えられるとともにインバータ５３１を介して
ＣＭＯＳトランスファーゲート５３３に与えられる。

【０２９９】ＣＭＯＳトランスファーゲート５３２は、
信号ＤＬ１，ＺＤＬ１を受けて動作し、ＮＡＮＤゲート
から出力される信号をデータラッチ回路５４０ａに与え
る。ＣＭＯＳトランスファーゲート５３３は、信号ＤＬ
Ｔ，ＺＤＬＴを受けて動作し、インバータ５３１から与
えられる信号をデータラッチ回路５４０ｂに与える。

【０３００】制御信号発生回路５００は、テスト信号Ｔ
Ｅ、信号φ２、内部Ｙアドレス信号ＡＹ０〜ＡＹｉを受
け、信号Ｐ０１〜Ｐ３２を発生させる。制御信号発生回
路５０１は、テスト信号ＴＥ、信号φ１および内部Ｙア
ドレス信号ＡＹ０〜ＡＹｉを受け、信号ＤＬ０〜ＤＬ
３、信号ＺＤＬ０〜ＺＤＬ３、信号ＤＬＴおよび信号Ｚ
ＤＬＴを発生させる。

【０３０１】次に、制御信号発生回路５００について詳
細に説明する。図２１は、制御信号発生回路５００の回
路図である。この制御信号発生回路５００は、３入力の
ＮＯＲゲート５６０，５６１，５６２，５６３、２入力
のＮＯＲゲート５６６，５６７，５６８，５６９，５８
０，５７１，５７２，５７３、インバータ５６４，５６
５，５７４，５７５，５７６，５７８，５７９，５８
１，５８２，５８３を含む。

【０３０２】ＮＯＲゲート５６０は、内部Ｙアドレス信
号ＡＹ０，ＡＹ１および信号φ２を受ける。ＮＯＲゲー
ト５６１は、インバータ５６４を介して内部Ｙアドレス
信号ＡＹ０の反転信号、内部Ｙアドレス信号ＡＹ１およ
び信号φ２を受ける。ＮＯＲゲート５０２は、内部Ｙア
ドレス信号ＡＹ０、インバータ５６５を介した内部Ｙア
ドレス信号ＡＹ１の反転信号および信号φ２を受ける。

【０３０３】ＮＯＲゲート５６３は、インバータ５６４
を介して内部Ｙアドレス信号ＡＹ０の反転信号、インバ
ータ５６５を介して内部Ｙアドレス信号ＡＹ１の反転信
号および信号φ２を受ける。ＮＯＲゲート５６６は、Ｎ
ＯＲゲート５６０の出力信号とテスト信号ＴＥとを受け
る。ＮＯＲゲート５６６は、インバータ５７９を介して
信号Ｐ０１を出力させる。

【０３０４】ＮＯＲゲート５８０は、インバータ５７４
を介したＮＯＲゲート５６０の出力信号の反転信号とテ
スト信号ＴＥとを受け、信号Ｐ０２を発生させる。ＮＯ
Ｒゲート５７６は、ＮＯＲゲート５６１の出力信号とテ
スト信号ＴＥとを受ける。ＮＯＲゲート５６７は、イン
バータ５８１を介して信号Ｐ１１を発生させる。ＮＯＲ
ゲート５７１は、インバータ５７５を介したＮＯＲゲー
ト５６１の出力信号の反転信号とテスト信号ＴＥとを受
け、信号Ｐ１２を発生させる。

【０３０５】ＮＯＲゲート５６８は、ＮＯＲゲート５６
２の出力信号とテスト信号ＴＥとを受ける。ＮＯＲゲー
ト５６８は、インバータ５８２を介して信号Ｐ２１を発
生させる。ＮＯＲゲート５７２は、インバータ５７６を
介したＮＯＲゲート５６２の出力信号の反転信号とテス
ト信号ＴＥを受け、信号Ｐ２２を発生させる。

【０３０６】ＮＯＲゲート５６９は、ＮＯＲゲート５６
３の出力信号とテスト信号ＴＥとを受ける。ＮＯＲゲー
ト５６９は、インバータ５８３を介して信号Ｐ３１を発
生させる。ＮＯＲゲート５７３は、インバータ５７８を
介したＮＯＲゲート５６３の出力信号の反転信号とテス
ト信号ＴＥとを受け、信号Ｐ３２を発生させる。

【０３０７】次に、制御信号発生回路５０１について詳
細に説明する。図２２は、制御信号発生回路５０１の回
路図である。この制御信号発生回路５０１は、３入力の
ＮＡＮＤゲート５８６，５８７，５８８，５８９、２入
力のＮＯＲゲート５９０，５９１，５９２，５９３、２
入力のＮＡＮＤゲート５９４およびインバータ５８４，
５８５，５９５，５９６，５９７，５９８，５９９を含
む。

【０３０８】ＮＡＮＤゲート５８６は、インバータ５８
４を介した内部Ｙアドレス信号ＡＹ０の反転信号、イン
バータ５８５を介した内部Ｙアドレス信号ＡＹ１の反転
信号および信号φ１を受ける。ＮＡＮＤゲート５８７
は、内部Ｙアドレス信号ＡＹ０、インバータ５８５を介
した内部Ｙアドレス信号ＡＹ１の反転信号、信号φ１を
受ける。

【０３０９】ＮＡＮＤゲート５８８は、インバータ５８
４を介した内部Ｙアドレス信号ＡＹ０の反転信号、内部
Ｙアドレス信号ＡＹ１および信号φ１を受ける。ＮＡＮ
Ｄゲート５８９は、内部Ｙアドレス信号ＡＹ０，ＡＹ１
および信号φ１を受ける。

【０３１０】ＮＯＲゲート５９０は、ＮＡＮＤゲート５
８６の出力信号およびテスト信号ＴＥを受け、信号ＺＤ
Ｌ０を発生させる。インバータ５９５は、信号ＺＤＬ０
を反転させた信号ＤＬ０を発生させる。ＮＯＲゲート５
９１は、ＮＡＮＤゲート５８７の出力信号およびテスト
信号ＴＥを受け、信号ＺＤＬ１を発生させる。インバー
タ５９６は信号ＺＤＬ１を反転させた信号ＤＬ１を発生
させる。

【０３１１】ＮＯＲゲート５９２は、ＮＡＮＤゲート５
８８の出力信号およびテスト信号ＴＥを受け、信号ＺＤ
Ｌ２を発生させる。インバータ５９７は信号ＺＤＬ２を
反転させた信号ＤＬ２を発生させる。ＮＯＲゲート５９
３は、ＮＡＮＤゲート５８９の出力信号およびテスト信
号ＴＥを受け、信号ＺＤＬ３を発生させる。インバータ
５９８は信号ＺＤＬ３を反転させた信号ＤＬ３を発生さ
せる。

【０３１２】ＮＡＮＤゲート５９４は、テスト信号ＴＥ
および信号φ１を受け、信号ＤＬＴを発生させる。イン
バータ５９９は、信号ＤＬＴを反転させた信号ＺＤＬＴ
を発生させる。

【０３１３】次に、図２０のデータ読出回路の動作につ
いて説明する。このデータ読出回路は、通常の読出動作
であるノーマルリードモードと動作テストであるテスト
モードとの２つのモードでの動作を行なう。まず、ノー
マルリードモード時の動作について説明する。図２３
は、ノーマルリードモード時のデータ読出回路の動作を
説明するためのタイミングチャートである。

【０３１４】図２３を参照して、ノーマルリードモード
時においては、テスト信号ＴＥが“Ｌ”である。時刻ｔ
０において、外部アドレス信号ＡｄｄがＹ０からＹ１に
変化すると、信号φ０が発生する。この信号φ０の発生
を受けて、時刻ｔ１において信号φ１が“Ｈ”となり、
これにより、信号ＤＬ０が“Ｌ”、信号ＺＤＬ０が
“Ｈ”になる。

【０３１５】このため、ＣＭＯＳトランスファーゲート
５２４が導通し、データラッチ回路５４０ａ，５４０ｂ
から出力される信号ＺＲＤＡ，ＲＤＡのそれぞれが
“Ｌ”にリセットされる。それを受けて、リードデータ
バスの信号ＲＢＵＳ，ＺＲＢＵＳのそれぞれが“Ｌ”に
リセットされる。

【０３１６】そして、信号φ０の立下がりを受けて時刻
ｔ２において信号φ２が“Ｌ”になる。ここで、外部ア
ドレス信号のＹ１に対して内部Ｙアドレス信号の２ビッ
トＡＹ０，ＡＹ１がともに“Ｌ”である場合、図２１の
制御信号発生回路５００において信号φ２がデコードさ
れた結果、信号Ｐ０１〜Ｐ３２のうちの信号Ｐ０１，Ｐ
０２のみが“Ｈ”になる。

【０３１７】これにより、図２０におけるトランジスタ
５０２，５０３，５０４，５０５のそれぞれが導通して
入出力線対ＩＯ０，ＺＩＯ０が差動増幅回路５２０およ
び５２１に接続される。その結果、入出力線対ＩＯ０，
ＺＩＯ０の電位差が差動増幅回路５２０，５２１によっ
て増幅され、信号ＲＤ０，ＺＲＤ０として出力される。

【０３１８】そして、その信号ＲＤ０，ＺＲＤ０がＣＭ
ＯＳトランスファーゲート５２４，５２５を通って、デ
ータラッチ回路５４０ａ，５４０ｂに入力される。そし
て、リードデータバスドライバ回路５４５により読出デ
ータがリードデータバスＲＢＵＳ，ＺＲＢＵＳにドライ
ブされ、出力バッファ４７に伝達される。これにより外
部出力端子ＤＯＵＴに外部出力信号が出力される。

【０３１９】一方、入出力線対ＩＯ１，ＺＩＯ１から読
出データを読出す場合は、信号Ｐ１１およびＰ１２のそ
れぞれが“Ｈ”になり、入出力線対ＩＯ１，ＺＩＯ１が
差動増幅回路５２０，５２１に接続される。

【０３２０】そして、差動増幅回路５２０，５２１によ
り増幅された読出データが、ＣＭＯＳトランスファーゲ
ート５２４，５２５、データラッチ回路５４０ａ，５４
０ｂ、リードデータバスドライバ回路５４５およびリー
ドデータバスＺＲＢＵＳ，ＲＢＵＳを介して出力バッフ
ァ４７に伝達され、出力バッファ４７から外部出力デー
タ信号が出力端子ＤＯＵＴに出力される。

【０３２１】図２０のデータ読出回路においては、この
ように、２組の入出力線対が２つの差動増幅回路を共有
するため、データ読出回路における差動増幅回路の個数
を減少させることができる。

【０３２２】次に、図２０のデータ読出回路におけるテ
ストモード時の動作について説明する。図２４は、デー
タ読出回路のテストモード時の動作を説明するためのタ
イミングチャートである。

【０３２３】以下の説明においては、“Ｈ”のデータが
正常に書込めるか否かおよび読出せるか否かを、４組の
入出力線対ＩＯ０，ＺＩＯ０〜ＩＯ３，ＺＩＯ３の読出
データの論理積をとって、４ビットを一括にテストする
場合について説明する。

【０３２４】図２４を参照して、時刻ｔ２において、信
号φ２が“Ｌ”になると、テスト信号ＴＥが“Ｈ”であ
るので、信号Ｐ０２，Ｐ１２，Ｐ２２，Ｐ３２のそれぞ
れが“Ｌ”になり、信号Ｐ０１，Ｐ１１，Ｐ２１，Ｐ３
１のそれぞれが“Ｈ”になる。

【０３２５】これにより、４組の入出力線対ＩＯ０，Ｚ
ＩＯ０〜ＩＯ３，ＺＩＯ３のそれぞれが、差動増幅回路
５２０〜５２３のそれぞれに１組ずつ接続される。すな
わち、テストモードにおける読出時は、１つの読出デー
タを１つの差動増幅回路によって増幅し、４つの増幅結
果の論理積をとる構成になっている。

【０３２６】時刻ｔ１において、信号φ１が“Ｈ”にな
ると、図２２に示される制御信号発生回路５０１におい
て、信号ＤＬＴが“Ｌ”になり、信号ＺＤＬＴが“Ｈ”
になる。これにより、ＣＭＯＳトランスファーゲート５
３２，５３３がそれぞれ導通し、論理積をとるＮＡＮＤ
ゲート５３０の出力信号がデータラッチ回路５４０ａ，
５４０ｂのそれぞれに与えられる。

【０３２７】各メモリセルに書込まれた“Ｈ”のデータ
のすべてが、４組の入出力線対ＩＯ０，ＺＩＯ０〜ＩＯ
３，ＺＩＯ３のそれぞれから読出され、４つの読出デー
タが“Ｈ”に一致するか否かのテストが行なわれる。

【０３２８】“Ｈ”のデータが正常に各メモリセルに書
込まれている場合には、差動増幅回路５２０〜５２３の
出力信号は、信号ＺＲＤ０およびＺＲＤ１のそれぞれが
“Ｌ”となり、信号ＲＤ０およびＲＤ１のそれぞれが
“Ｈ”となる。これにより、ＮＡＮＤゲート５３０の出
力信号が“Ｌ”になる。その結果、データラッチ回路５
４０ａから出力される信号ＲＤＡが“Ｈ”になり、デー
タラッチ回路５４０ｂから出力される信号ＺＲＤＡが
“Ｌ”になる。

【０３２９】これを受けて、外部出力端子ＤＯＵＴに
は、“Ｈ”のデータが出力され、読出正常のフラグが立
つ。一方、読出エラーが存在する場合は、“Ｌ”のデー
タが１つでも読出されると、ＮＡＮＤゲート５３０の出
力信号が“Ｈ”になり、信号ＲＤＡが“Ｌ”になり、信
号ＺＲＤＡが“Ｈ”になる。これを受けて、外部出力端
子ＤＯＵＴには、“Ｌ”のデータが出力され、読出エラ
ーのフラグが立つ。

【０３３０】このような図２０のデータ読出回路におい
ては、差動増幅回路５２０〜５２３を相補の差動増幅回
路として動作させることにより、リードデータバスドラ
イバ回路５４５の動作タイミングを遅延させる必要がな
い。このため、アドレスアクセスの高速化が実現でき
る。さらに、テストモード時においては、縮退ビット数
を通常読出しの場合の２倍にすることができる。

【０３３１】なお、以上の各実施例においては、半導体
メモリ装置においてメモリセルのデータバス構造を示し
たが、マイクロプロセッサのように、データを保持でき
る一種のレジスタ回路が存在し、その保持されたデータ
を読出して他の論理回路に転送するデータバスを備える
回路であればよい。

【０３３２】第５実施例 次に、第５実施例について説明する。この第５実施例に
おいては、第３実施例で説明したようなリードデータバ
スにおいて小振幅の信号を転送するその他の例について
説明する。さらに詳しくは、信号のレベル変換時に流れ
る貫通電流を減少させ得るレベル変換回路について説明
する。

【０３３３】図２５は、第５実施例による半導体メモリ
装置におけるデータ読出回路の回路図である。この図２
５のデータ読出回路において図１７と共通するものには
同一の参照符号を付し、その説明を省略する。

【０３３４】図２５のデータ読出回路が図１７のものと
異なるのは、差動増幅回路２２０ａからレベル変換回路
３４０３までを伝送される信号の“Ｌ”レベルが、図１
７の電位ＶＬと異なり、接地電位であることである。以
下に、その相違点について詳細に説明する。

【０３３５】差動増幅回路２２０ａとセレクタ回路４０
０との間に設けられる相補的な信号線において、Ｈレベ
ルが電位ＶＨであり、“Ｌ”レベルが接地電位（０Ｖ）
である信号が伝送される。したがって、このような小さ
い振幅の信号が、セレクタ回路４００を経てデータラッ
チ回路３４０１ａ，３４０１ｂに与えられる。

【０３３６】このような小さい振幅の信号は、データラ
ッチ回路３４０１ａ，３４０１ｂおよびリードデータバ
スドライバ回路３４０２ａ，３４０２ｂを経て、リード
データバスＲＢＵＳ，ＺＲＢＵＳにそれぞれ伝達され
る。したがって、データラッチ回路３４０１ａ，３４０
１ｂおよびリードデータバスドライバ回路３４０２ａ，
３４０２ｂの各々が、ロウレベル側の電位として接地電
位（０Ｖ）を受ける。

【０３３７】具体的に説明すると次のようになる。デー
タラッチ回路３４０１ａにおいては、トランジスタ４１
３および４１７のそれぞれが接地ノードＮ２と接続され
る。それについては、データラッチ回路３４０２ｂにつ
いてもデータラッチ回路３４０１ａと同様である。

【０３３８】リードデータバスドライバ回路３４０２
ａ，３４０２ｂは、図１７のリードデータバスドライバ
回路４０２ａ，４０２ｂと異なり、図１４に示されるも
のと同様の構成のものが用いられる。

【０３３９】このリードデータバスドライバ回路３４０
２ａおよび３４０２ｂの各々は、ＰＭＯＳトランジスタ
３４１１，３４１２、ＮＭＯＳトランジスタ３４１３，
３４１４およびインバータ３４１５を含む。トランジス
タ３４１１〜３４１５は、ＮＡＮＤゲートを構成する。

【０３４０】このリードデータバスドライバ回路３４０
２ａおよび３４０２ｂで特徴的なことは、Ｈレベルの電
位として電位ＶＨを受け、“Ｌ”レベルの電位として接
地電位（０Ｖ）を受けることである。したがって、リー
ドデータバスドライバ回路３４０２ａおよび３４０２ｂ
は、リードデータバスＲＢＵＳおよびＺＲＢＵＳに０Ｖ
〜ＶＨの振幅の信号を伝達する。

【０３４１】この図２５の回路で最も特徴的な部分は、
レベル変換回路３４０３である。たとえば、図１８に示
されるレベル変換回路は、一般的によく用いられている
回路である。しかし、そのレベル変換回路においては、
レベル変換時に貫通電流が多く流れるという問題があ
る。その問題について以下に説明する。

【０３４２】図１８を参照して、信号ＲＢＵＳのレベル
が、電位ＶＬから電位ＶＨとなることにより“Ｌ”レベ
ルから“Ｈ”レベルになると、トランジスタ４２３がオ
ンする。そして、トランジスタ４２４は、トランジスタ
４２５および４２６で構成されるインバータの出力信号
をゲートに受けてオフする。

【０３４３】このため、トランジスタ４２４は、トラン
ジスタ４２３よりも１段階遅れてオフする。したがっ
て、トランジスタ４２３および４２４がともにオンする
期間が、インバータのゲート１段分生じる。このよう
に、トランジスタ４２３および４２４がともにオンする
と、回路内に貫通電流が流れる。

【０３４４】次に、レベル変換回路３４０３について説
明する。このレベル変換回路３４０３は、前述のような
貫通電流を抑制することができる回路である。図２６
は、図２５のレベル変換回路の構成を示す回路図であ
る。

【０３４５】図２６を参照して、このレベル変換回路
は、ＮＭＯＳトランジスタ３００１〜３００６、ＰＭＯ
Ｓトランジスタ３００７〜３０１０およびインバータ３
０１１，３０１２を含む。

【０３４６】インバータ３０１１および３０１２は、電
源電圧ＶＣＣを受けて動作するものである。インバータ
３０１１は、ノードＮ５の電位のレベルを変転して出力
する。インバータ３０１２は、ノードＮ６の電位のレベ
ルを反転して出力する。

【０３４７】電源ノードＮ１とノードＮ５との間には、
トランジスタ３００７および３００８が並列に接続され
る。ノードＮ５と接地ノードＮ２との間には、トランジ
スタ３００３および３００１が直列に接続される。トラ
ンジスタ３００２は、トランジスタ３００１と並列に接
続される。

【０３４８】電源ノードＮ１とノードＮ６との間には、
トランジスタ３００９および３０１０が並列に接続され
る。ノードＮ６と接地ノードＮ２との間には、トランジ
スタ３００４および３００５が直列に接続される。トラ
ンジスタ３００６は、トランジスタ３００５と並列に接
続される。

【０３４９】トランジスタ３００１および３００３の各
々は、ゲートに信号ＲＢＵＳを受ける。トランジスタ３
００５および３００６の各々は、ゲートに信号ＺＲＢＵ
Ｓを受ける。トランジスタ３００７および３０１０の各
々は、ゲートに信号φ３を受ける。この信号φ３は、図
８の制御信号発生回路から出力されるものである。トラ
ンジスタ３００２および３００８の各々は、ゲートがノ
ードＮ６と接続される。トランジスタ３００５および３
００９の各々は、ゲートがノードＮ５と接続される。

【０３５０】次に、図２６のレベル変換回路の動作につ
いて説明する。図２７は、図２５および図２６に示され
たデータ読出回路の動作を説明するためのタイミングチ
ャートである。この図２７の説明において、図１９と同
じ動作の部分の説明は省略する。

【０３５１】データバスＲＢＵＳ，ＺＲＢＵＳにドライ
ブされている前の読出データをリセットするために、時
刻Ｔ１０で信号φ３が“Ｈ”から“Ｌ”に立下る。この
ように信号φ３が“Ｌ”になると、リードデータバスド
ライバ回路３４０２ａ，３４０２ｂから出力される信号
ＲＢＵＳ，ＺＲＢＵＳがともに“Ｌ”になる。

【０３５２】それとともに、トランジスタ３００３およ
び３００４がともにオフし、信号φ３がゲートに入力さ
れているトランジスタ３００７および３０１０がともに
オンする。これにより、レベル変換回路の出力信号ＯＤ
およびＺＯＤがともに“Ｌ”（＝０Ｖ）のレベルになる
ようにリセットされる。

【０３５３】そして、差動増幅回路２２０ａが読出デー
タを出力する以前の時刻ｔ１１において、信号φ３が
“Ｈ”のレベルになる。その後、リードデータバスＲＢ
ＵＳ，ＺＲＢＵＳに、読出データが小さい電圧振幅０〜
ＶＨで伝達される。そして、そのような小さい振幅が、
レベル変換回路３４０３において、０〜ＶＣＣの大きい
電圧振幅に変換される。

【０３５４】ここで、信号φ３の発生タイミングおよび
リードデータバスＲＢＵＳ，ＺＲＢＵＳにデータが伝わ
るタイミングは、図１５のタイミングチャートに示され
たタイミングと全く同じである。また、図２７における
信号ＲＤ０，ＺＲＤ０および信号ＲＤＡ，ＺＲＤＡが図
１７に示されるものと異なるのは、“Ｌ”のレベルがＶ
Ｌから“０”になっていることである。

【０３５５】そして、信号ＲＢＵＳ＝ＺＲＢＳＵ＝０Ｖ
であるリセット状態から、前述したような読出データが
リードデータバスＲＢＵＳ，ＺＲＢＵＳにドライブされ
ることにより、リードデータバスの一方の電位が電位Ｖ
Ｈになる。ここでは、信号ＲＢＵＳが電位ＶＨになると
ともに信号ＺＲＢＵＳが０Ｖになり、“Ｈ”のレベルの
データがリードデータバスＲＢＵＳ，ＺＲＢＵＳに伝達
された場合について考える。

【０３５６】リセット状態においては、トランジスタ３
００３および３００４のゲートはともに０Ｖの電位であ
るため、これらのトランジスタはともにオフしている。
このため、信号φ３が“Ｌ”のレベルである期間におい
ては、トランジスタ３００７および３０１０がともにオ
ンするため、ノードＮ５およびＮ６がともに“Ｈ”のレ
ベルにプリチャージされる。

【０３５７】そして、信号φ３が“Ｈ”のレベルになっ
て、トランジスタ３００７および３０１０がともにオン
した後に、信号ＲＢＵＳが電位ＶＨになる。これによ
り、トランジスタ３００１および３００３がともにオン
する。この場合、信号ＺＲＢＵＳは０Ｖの電位であるた
め、トランジスタ３００４および３００６はともにオフ
している。

【０３５８】ここで、図２６を参照して、トランジスタ
３００８，３００３，３００１および３００２によって
構成されるインバータと、トランジスタ３００９、３０
０４，３００５および３００６により構成されるインバ
ータとは、互いの入力端子と出力端子とが接続されてい
るため、一種のラッチ回路を構成しているように見え
る。しかしながら、この場合、トランジスタ３００４お
よび３００６がオフしているため、そのようなラッチ回
路は構成されない。

【０３５９】したがって、この場合、“Ｈ”のレベルに
プリチャージされたノードＮ５の電位が、トランジスタ
３００３および３００１を通じて“Ｌ”のレベルに素早
く減少される。ノードＮ５の電位が、“Ｈ”のレベルに
減少されていくと、トランジスタ３００９がオンし始め
る。これにより、ノードＮ６の電位が“Ｈ”のレベルに
固定される。

【０３６０】したがって、ノードＮ６の電位をゲートに
受けるトランジスタ３００２が強くオンする。これによ
り、ノードＮ５の電位を“Ｌ”のレベルにさらに減少さ
せるという一種の正帰還の現象が生じることになる。

【０３６１】図２６に示されるレベル変換回路３４０３
を備えたデータ読出回路は、以上のように動作するが、
そのレベル変換回路３４０３においては、“Ｌ”のレベ
ルを供給するトランジスタの動作が同期するようになっ
ているため、レベル変換回路の動作時の貫通電流を小さ
くすることができるとともに、そのレベル変換の動作を
高速化することができる。

【０３６２】次に、図２６に示されたレベル変換回路の
変形例について説明する。図２８は、図２６のレベル変
換回路の変形例を示す回路図である。

【０３６３】図２８を参照して、このレベル変換回路
は、ＮＭＯＳトランジスタ３０２０，３０２１、ＰＭＯ
Ｓトランジスタ３０２４，３０２５およびインバータ３
０２６，３０２７を含む。この図２８のレベル変換回路
は、図２６に示された回路において、トランジスタ３０
０１，３００２，３００５および３００６を削除したも
のと同じ構成を有する。

【０３６４】したがって、この図２８のレベル変換回路
は、図２６のものと同様に動作する。このため、ここで
の動作の説明は省略する。このように動作が図２６のレ
ベル変換回路と同じであるため、この図２８のレベル変
換回路は、図２７に示されたタイミングチャートと同様
の動作を行なう。

【０３６５】

【発明の効果】請求項１に記載の本発明によれば、複数
の差動増幅手段が動作する前において第１および第２の
ドライブ手段が制御されることにより出力バッファ手段
が高インピーダンス状態にされ、インバリッドデータの
出力が防がれる。

【０３６６】さらに、出力バッファ手段の動作の制御
が、出力バッファ手段よりも手前の第１および第２のド
ライブ手段において行なえるので、差動増幅手段の出力
信号の遅延を見込んで第１および第２のドライブ手段の
動作を遅らせる時間が短い。これにより、アドレスアク
セス動作を高速化させることができる。

【０３６７】請求項２に記載の本発明によれば、出力バ
ッファ手段は、第１および第２のデータ線のそれぞれか
ら受ける信号に応答して駆動され、第１および第２のデ
ータ線のそれぞれの電位に応じて、第１〜第３の動作状
態にされる。

【０３６８】第１の動作状態においては、高インピーダ
ンス状態となる。第２の動作状態においては、第１の極
性のデータ出力状態となる。第３の動作状態において
は、第２の極性のデータ出力状態となる。

【０３６９】したがって、出力バッファ手段は、第１お
よび第２のデータ線のそれぞれから受ける信号に応答し
て高インピーダンス状態およびデータ出力状態のいずれ
かの状態にすることができる。

【０３７０】請求項３に記載の本発明によれば、入出力
線対から出力バッファ手段までの信号の経路が、完全に
相補型で構成されるため、第１および第２のドライブ手
段と出力バッファ手段とを動作させるタイミングを、差
動増幅手段からの正しい読出データが第１および第２の
ドライブ手段と出力バッファ手段とに到着するまで待つ
必要がなくなるので、メモリセルからデータを読出すア
クセス時間が高速化でき、インバリッドデータの出力も
防ぐことができる。

【０３７１】請求項４に記載の本発明によれば、第１お
よび第２のドライブ手段のそれぞれは、差動増幅手段か
ら第１および第２の出力信号が与えられた場合にのみ、
それらの信号を第１および第２のデータバスに伝達す
る。

【０３７２】したがって、第１および第２のドライブ手
段による信号の伝達は、差動増幅手段からの第１および
第２の出力信号の到着のタイミングに同期して行なうこ
とができる。

【０３７３】請求項５に記載の本発明によれば、出力バ
ッファ手段は、第１および第２のデータ線のそれぞれか
ら受ける信号に応答して駆動され、第１および第２のデ
ータ線のそれぞれの電位に応答して、第１〜第３の動作
状態にされる。

【０３７４】第１の状態においては、高インピーダンス
状態となる。第２の動作状態においては、第１の極性の
データ出力状態となる。第３の動作状態においては、第
２の極性のデータ出力状態となる。

【０３７５】したがって、出力バッファ手段は、第１お
よび第２のデータ線のそれぞれから受ける信号に応答し
て高インピーダンスおよびデータ出力状態のいずれかの
状態にすることができる。

【０３７６】請求項６に記載の本発明によれば、差動増
幅手段から第１および第２のデータ線を通って出力バッ
ファ手段に与えられる信号は、レベル変換手段によって
レベル変換される。そして、出力バッファ手段は、レベ
ル変換手段から供給される電位に応答して状態が制御さ
れる。

【０３７７】このため、差動増幅手段からレベル変換手
段までの経路においては、第１および第２の出力信号の
電位の振幅を適当に小さくすることが可能である。した
がって、このように振幅を小さくすると、信号の伝達時
における第１および第２のデータ線の各々の充放電量を
小さくすることができる。

【０３７８】その結果、信号伝達速度を速くすることが
でき、さらに、第１および第２のデータ線における消費
電流を少なくすることができる。

【０３７９】請求項７に記載の本発明によれば、出力バ
ッファ手段は、レベル変換手段から受ける信号に応答し
て駆動され、それらの信号の電位に応じて、第１〜第３
の動作状態にされる。

【０３８０】第１の状態においては、高インピーダンス
状態となる。第２の動作状態においては、第１の極性の
データ出力状態となる。第３の動作状態においては、第
２の極性のデータ出力状態となる。

【０３８１】したがって、出力バッファ手段は、レベル
変換手段から受ける信号に応答して、高インピーダンス
およびデータ出力状態のいずれかの状態にすることがで
きる。

【０３８２】請求項８に記載の本発明によれば、第１〜
第４の駆動用ＭＯＳトランジスタおよび第１〜第６の負
荷用ＭＯＳトランジスタのそれぞれの働きにより、入出
力線対から入力される信号のレベルが、基準レベルに対
して変動した場合において、出力する信号のレベルを安
定に保持することが可能である。

【０３８３】このため、入力信号のレベルの変動に対し
て広い電圧利得を有する。電圧利得が大きいほど入力信
号を高速で増幅できるために、この発明においては、差
動増幅動作時の貫通電流を減少させることができ、これ
により、消費電流を減少させることができる。

【０３８４】請求項９に記載の本発明によれば、スイッ
チ手段の動作により、通常動作モードにおいては、２対
の入出力線対の一方と２つの差動増幅素子のそれぞれと
が接続される。また、テストモードにおいては、２対の
入出力線対が、２つの差動増幅素子と１対１の対応で接
続される。

【０３８５】したがって、通常動作モードにおいては、
差動増幅手段から相補信号を出力することができ、テス
トモードにおいては、各差動増幅素子から入出力線対の
各々に対応する信号が出力される。そして、テストモー
ドにおいては、論理手段により、各差動増幅素子から出
力される信号に基づいてテスト結果を示す信号を出力す
ることができる。

【０３８６】このように２対の入出力線対で差動増幅手
段を共有できるようにしたため、差動増幅手段について
の素子数を減少させることができる。さらに、このよう
に差動増幅手段を減少させたにもかかわらず、回路のテ
ストを行なうこともできる。

【０３８７】請求項１０に記載の本発明によれば、第１
〜第４のトランジスタのそれぞれの動作により第１およ
び第２のノードが異なるレベルになるため、第１および
第２のインバータから出力される信号は、異なる極性の
信号になる。その場合にそれらの出力信号は、ハイレベ
ルが電源電位であり、ロウレベルが接地電位になる。

【０３８８】したがって、第１および第２のトランジス
タが受ける第１および第２のデータ線の電位をレベル変
換して出力することができる。さらに、第１および第２
のトランジスタは、同期して相補的に動作することがで
きるため、レベル変換の動作時における貫通電流を減少
させることができる。

【図面の簡単な説明】

【図１】 第１実施例による半導体メモリ装置の全体の
構成を示すブロック図である。

【図２】 第１実施例による半導体メモリ装置における
メモリセルアレイから出力バッファまでのデータ読出回
路の回路図である。

【図３】 図２に示される制御信号発生回路の回路図で
ある。

【図４】 図２に示される制御信号発生回路の回路図で
ある。

【図５】 図２に示される出力バッファの回路図であ
る。

【図６】 図２のデータ読出回路の動作を説明するため
のタイミングチャートである。

【図７】 第２実施例による半導体メモリ装置における
データ読出回路の回路図である。

【図８】 図７に示される制御信号発生回路の回路図で
ある。

【図９】 図７に示される差動増幅器の回路図である。

【図１０】 図７に示される差動増幅器の回路図であ
る。

【図１１】 図７のデータ読出回路の動作を説明するた
めのタイミングチャートである。

【図１２】 図７に示される出力バッファおよびそれを
活性化させる信号を発生させる回路の動作を説明するた
めのタイミングチャートである。

【図１３】 図７に示されるセレクタ回路の他の実施例
を示す回路図である。

【図１４】 図７に示されるリードデータバスドライバ
回路の他の実施例を示す回路図である。

【図１５】 図１４のリードデータバスドライバ回路を
適用したデータ読出回路の動作を説明するためのタイミ
ングチャートである。

【図１６】 図７に示される差動増幅回路の他の実施例
を示す回路図である。

【図１７】 第３実施例による半導体メモリ装置におけ
るデータ読出回路の回路図である。

【図１８】 図１７に示されるレベル変換回路の回路図
である。

【図１９】 図１７のデータ読出回路の動作を説明する
ためのタイミングチャートである。

【図２０】 第４実施例による半導体メモリ装置におけ
るデータ読出回路の回路図である。

【図２１】 図２０に示される制御信号発生回路の回路
図である。

【図２２】 図２０に示される制御信号発生回路の回路
図である。

【図２３】 図２０のデータ読出回路のノーマルリード
モード時の動作を説明するためのタイミングチャートで
ある。

【図２４】 図２０のデータ読出回路のテストモード時
の動作を説明するためのタイミングチャートである。

【図２５】 第５実施例による半導体メモリ装置におけ
るデータ読出回路の回路図である。

【図２６】 図２５に示されるレベル変換回路の構成を
示す回路図である。

【図２７】 図２５のデータ読出回路の動作を説明する
ためのタイミングチャートである。

【図２８】 図２６のレベル変換回路の変形例を示す回
路図である。

【図２９】 従来の半導体メモリ装置におけるデータ読
出回路の回路図である。

【図３０】 図２９のデータ読出回路の動作を示すタイ
ミングチャートである。

【符号の説明】

２７ａ〜２７ｄ，２２０ａ〜２２０ｄ，５２０〜５２３
差動増幅回路、４２，２５０，４０２ａ，４０２ｂ，
５４５ リードデータバスドライバ回路、４７出力バッ
ファ、４８，４９，２０５，５００，５０１ 制御信号
発生回路、１００ メモリセルアレイ、２００ａ〜２０
０ｄ メモリセルアレイ部、ＢＬ０，ＺＢＬ０〜ＢＬ
３，ＺＢＬ３ ビット線対、ＩＯ０，ＺＩＯ０〜ＩＯ
３，ＺＩＯ３ 入出力線対、ＭＣａ〜ＭＣｄ メモリセ
ル、ＲＢＵＳ，ＺＲＢＵＳ リードデータバス。

フロントページの続き (72)発明者 諸岡 毅一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 古谷 清広 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 青木 牧子 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数のワード線、前記複数のワード線に
   交差する複数のビット線対およびそれらのワード線とビ
   ット線対とに接続された複数のメモリセルを含むメモリ
   セルアレイと、 前記ビット線対のそれぞれにスイッチング手段を介して
   接続された複数の入出力線対と、 前記複数の入出力線対のそれぞれに対応して設けられて
   選択的に動作し、各々が入出力線対の電位差を増幅して
   出力する複数の差動増幅手段と、 前記差動増幅手段の出力信号を相補的に伝送するための
   第１および第２のデータ線と、 前記複数の差動増幅手段の出力信号を選択的に受け、そ
   の出力信号に応答して前記出力信号と同相の信号を前記
   第１のデータ線に伝達する第１のドライブ手段と、 前記複数の差動増幅手段の出力信号の逆相の信号を選択
   的に受け、その信号に応答して前記出力信号と逆相の信
   号を前記第２のデータ線に伝達する第２のドライブ手段
   と、 前記第１および第２のデータ線から信号を受け、それら
   の信号の電位に応答して高インピーダンス状態および信
   号出力状態のいずれかの状態に制御される出力バッファ
   手段と、 前記複数の差動増幅手段が動作する前において前記第１
   および第２のデータ線の電位が、前記出力バッファ手段
   を高インピーダンス状態にさせる電位になるように前記
   第１および第２のドライブ手段を制御する制御手段とを
   備えた、半導体メモリ装置。
2. 【請求項２】 前記第１および第２のデータ線の各々
   は、伝送する信号に応じて、レベルが異なる第１および
   第２の電位の状態を有し、 前記出力バッファ手段は、前記第１および第２のデータ
   線から受ける信号に応答して駆動され、 前記第１および第２のデータ線のそれぞれの電位が同じ
   電位である場合に、高インピーダンス状態になる第１の
   動作状態と、 前記第１のデータ線の電位が前記第１の電位であり、か
   つ、前記第２のデータ線の電位が前記第２の電位である
   場合に、第１の極性のデータを出力する第２の動作状態
   と、 前記第１のデータ線の電位が前記第２の電位であり、か
   つ、前記第２のデータ線の電位が前記第１の電位である
   場合に、前記第１の極性と異なる第２の極性のデータを
   出力する第３の動作状態とを有する、請求項１記載の半
   導体メモリ装置。
3. 【請求項３】 複数のワード線、前記複数のワード線に
   交差する複数のビット線対およびそれらのワード線とビ
   ット線対とに接続された複数のメモリセルを含むメモリ
   セルアレイと、 前記ビット線対のそれぞれにスイッチング手段を介して
   接続された複数の入出力線対と、 前記複数の入出力線対のそれぞれに対応して設けられて
   選択的に動作し、各々が動作時に入出力線対の電位差を
   増幅してその増幅結果を相補信号である第１の出力信号
   および第２の出力信号として出力する複数の差動増幅手
   段と、 前記差動増幅手段の第１の出力信号を伝送するための第
   １のデータ線と、 前記差動増幅手段の第２の出力信号を伝送するための第
   ２のデータ線と、 前記差動増幅手段の第１の出力信号を前記第１のデータ
   線に伝達する第１のドライブ手段と、 前記差動増幅手段の第２の出力信号を前記第２のデータ
   線に伝達する第２のドライブ手段と、 前記第１および第２のデータ線から信号を受け、それら
   の信号の電位に応答して高インピーダンス状態および信
   号出力状態のいずれかの状態に制御される出力バッファ
   手段とを備え、 前記第１および第２のドライブ手段は、前記複数の差動
   増幅手段が動作する前において前記出力バッファ手段を
   高インピーダンス状態にさせる電位の信号を前記第１お
   よび第２のデータ線に伝達する、半導体メモリ装置。
4. 【請求項４】 前記第１のドライブ手段は、前記第１の
   データ線から受ける前記第１の出力信号のみに応答して
   駆動され、前記第２のドライブ手段は、前記第２のデー
   タ線から受ける前記第２の出力信号のみに応答して駆動
   される、請求項３記載の半導体メモリ装置。
5. 【請求項５】 前記第１および第２のデータ線の各々
   は、伝送する信号に応じて、レベルが異なる第１および
   第２の電位の状態を有し、 前記出力バッファ手段は、前記第１および第２のデータ
   線から受ける信号に応答して駆動され、 前記第１および第２のデータ線の電位が同じ電位である
   場合に、高インピーダンス状態になる第１の動作状態
   と、 前記第１のデータ線の電位が前記第１の電位であり、か
   つ、前記第２のデータ線の電位が前記第２の電位である
   場合に、第１の極性のデータを出力する第２の動作状態
   と、 前記第１のデータ線の電位が前記第２の電位であり、か
   つ、前記第２のデータ線の電位が前記第１の電位である
   場合に、前記第１の極性と異なる第２の極性のデータを
   出力する第３の動作状態とを有する、請求項３または４
   記載の半導体メモリ装置。
6. 【請求項６】 前記差動増幅手段から出力される前記第
   １および第２の出力信号の各々は、第１の電位における
   ハイレベルまたは第２の電位におけるロウレベルを有
   し、 前記第１および第２のデータ線の各々の電位を変換し、
   変換した各々の電位を前記出力バッファ手段に供給する
   レベル変換手段をさらに備え、 前記レベル変換手段は、前記第１および第２のデータ線
   の各々の電位について、前記第１の電位をその電位より
   も高い第３の電位に変換し、または前記第２の電位をそ
   の電位よりも低い第４の電位に変換し、 前記出力バッファ手段は、前記レベル変換手段から供給
   されるそれぞれの電位に応答して、状態が制御される、
   請求項３、４または５記載の半導体メモリ装置。
7. 【請求項７】 前記出力バッファ手段は、前記レベル変
   換手段から受ける信号に応答して駆動され、 前記レベル変換手段で変換された第１および第２のデー
   タ線の電位が同じ電位である場合に、高インピーダンス
   状態になる第１の動作状態と、 前記レベル変換手段で変換された第１のデータ線の電位
   が前記第３の電位でああり、かつ、前記レベル変換手段
   で変換された第２のデータ線の電位が前記第４の電位で
   ある場合に、第１の極性のデータを出力する第２の動作
   状態と、 前記レベル変換手段で変換された第１のデータ線の電位
   が前記第４の電位であり、かつ、前記レベル変換手段で
   変換された第２のデータ線の電位が前記第３の電位であ
   る場合に、前記第１の極性と異なる第２の極性のデータ
   を出力する第３の動作状態とを有する、請求項６記載の
   半導体メモリ装置。
8. 【請求項８】 前記複数の差動増幅手段の各々は、ＣＭ
   ＯＳ差動増幅手段を含み、 前記ＣＭＯＳ差動増幅手段は、 対応する前記入出力線対の一方から与えられる第１の入
   力信号をゲートに受ける第１導電型の第１の駆動用ＭＯ
   Ｓトランジスタと、 対応する前記入出力線対の他方から与えられる第２の入
   力信号をゲートに受ける第１導電型の第２の駆動用ＭＯ
   Ｓトランジスタと、 前記第１の駆動用ＭＯＳトランジスタのドレインに、各
   々のドレインが接続された第２導電型の第１および第２
   の負荷用ＭＯＳトランジスタと、 前記第２の負荷用ＭＯＳトランジスタのドレインに、各
   々のドレインが接続された第２導電型の第３および第４
   負荷用ＭＯＳトランジスタと、 前記第２の入力信号をゲートに受ける第１導電型の第３
   の駆動用ＭＯＳトランジスタと、 ドレインが、前記第３の駆動用ＭＯＳトランジスタのド
   レインに接続された第２導電型の第５の負荷用ＭＯＳト
   ランジスタと、 前記第１の入力信号をゲートに受ける第１導電型の第４
   の駆動用ＭＯＳトランジスタと、 ドレインが、前記第４の駆動用ＭＯＳトランジスタのド
   レインに接続された第２導電型の第６の負荷用ＭＯＳト
   ランジスタとを含み、 前記第１、第３および第５の負荷用ＭＯＳトランジスタ
   の各々のゲートと、前記第１の駆動用ＭＯＳトランジス
   タのドレインとが接続され、前記第２、第４および第６
   の負荷用ＭＯＳトランジスタの各々のゲートと、前記第
   ２の駆動用ＭＯＳトランジスタのドレインとが接続され
   ており、 前記第３の駆動用ＭＯＳトランジスタおよび前記第５の
   負荷用ＭＯＳトランジスタのドレインの接続ノードから
   前記第１の出力信号が出力され、前記第４の負荷用ＭＯ
   Ｓトランジスタおよび前記第６の負荷用ＭＯＳトランジ
   スタのドレインの接続ノードから前記第２の出力信号が
   出力される、請求項３、４、５、６または７記載の半導
   体メモリ装置。
9. 【請求項９】 前記複数の差動増幅手段の各々は、前記
   複数の入出力線対に複数存在する２対の入出力線対ごと
   に対応して設けられ、かつ、１対の入力端子および１つ
   の出力端子を有する差動増幅素子を２つ含み、 前記２対の入出力線対ごとに対応して設けられ、動作モ
   ードに応じて前記２対の入出力線対と、対応する差動増
   幅手段における２つの差動増幅素子との間の接続状態を
   切換える複数のスイッチ手段と、 前記スイッチ手段の各々は、通常動作モードの場合に、
   対応する２対の入出力線対の一方と、前記２つの差動増
   幅素子のそれぞれとを接続し、テストモードの場合に、
   対応する２対の入出力線対と、前記２つの差動増幅素子
   とを１対１の対応で接続し、 前記テストモードの場合に、前記複数の差動増幅手段の
   それぞれの出力信号に基づいて、テスト結果を示す信号
   を出力する論理手段とをさらに備えた、請求項３、４、
   ５、６、７または８記載の半導体メモリ装置。
10. 【請求項１０】 前記レベル変換手段は、 電源電位を受ける電源ノードと、 接地電位を受ける接地ノードと、 レベル変換した信号を出力するための第１および第２の
    ノードと、 前記第１および第２のノードのそれぞれを同じ電位にプ
    リチャージするためのプリチャージ手段と、 前記第１のデータ線の電位を受けるゲートを有し、その
    電位に応答して、前記接地電位を前記第１のノードに供
    給するための第１導電型の第１のトランジスタと、 前記第２のデータ線の電位を受けるゲートを有し、その
    電位に応答して、前記接地電位を前記第２のノードに供
    給するための第１導電型の第２のトランジスタと、前記
    第１のノードの電位を受けるゲートを有し、その電位に
    応答して、前記電 源電位を前記第２のノードに供給するための第２導電型
    の第３のトランジスタと、 前記第２のノードの電位を受けるゲートを有し、その電
    位に応答して、前記電源電位を前記第１のノードに供給
    するための第２導電型の第４のトランジスタと、 前記第１のノードの電位を反転させて出力するための第
    １のインバータ手段と、 前記第２のノードの電位を反転させて出力するための第
    ２のインバータ手段とを含む、請求項６記載の半導体メ
    モリ装置。