JPH09294146A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
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- JPH09294146A JPH09294146A JP10523096A JP10523096A JPH09294146A JP H09294146 A JPH09294146 A JP H09294146A JP 10523096 A JP10523096 A JP 10523096A JP 10523096 A JP10523096 A JP 10523096A JP H09294146 A JPH09294146 A JP H09294146A
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Abstract
(57)【要約】
【課題】 比較的小さな回路規模で、利得の制御に要す
る時間が短く、かつ利得制御終了後のレベル変動が少な
いＡＧＣ回路の提供を課題とする。 【解決手段】 ＱＰＳＫ受信装置復調部の復調データ成
分から入力信号レベルを演算する入力信号レベル演算手
段１と、入力信号レベル演算手段１の出力を平均する平
均手段２と、平均手段２の出力を基準値、最大値および
最小値と比較する比較手段３と、比較手段３の比較結果
に応じて、可変増幅回路の利得設定値の可変幅を、平均
手段２の出力が最大値に等しい場合および最小値に等し
いかそれよりも小さい場合には大きく、それ以外の場合
には小さく設定する利得可変幅設定手段４と、利得可変
幅設定手段４の設定した可変幅を前回設定した利得設定
値に積算して出力する利得設定手段５とを設ける。
る時間が短く、かつ利得制御終了後のレベル変動が少な
いＡＧＣ回路の提供を課題とする。 【解決手段】 ＱＰＳＫ受信装置復調部の復調データ成
分から入力信号レベルを演算する入力信号レベル演算手
段１と、入力信号レベル演算手段１の出力を平均する平
均手段２と、平均手段２の出力を基準値、最大値および
最小値と比較する比較手段３と、比較手段３の比較結果
に応じて、可変増幅回路の利得設定値の可変幅を、平均
手段２の出力が最大値に等しい場合および最小値に等し
いかそれよりも小さい場合には大きく、それ以外の場合
には小さく設定する利得可変幅設定手段４と、利得可変
幅設定手段４の設定した可変幅を前回設定した利得設定
値に積算して出力する利得設定手段５とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、自動利得制御回路
（以下ＡＧＣ回路で表わす）に関し、特にディジタル衛
星放送受信システム、ディジタル無線電話システム等に
おけるＱＰＳＫ（Quadrature Phase Shift Keying ）受
信装置の復調部に用いられるＡＧＣ回路に関する。
（以下ＡＧＣ回路で表わす）に関し、特にディジタル衛
星放送受信システム、ディジタル無線電話システム等に
おけるＱＰＳＫ（Quadrature Phase Shift Keying ）受
信装置の復調部に用いられるＡＧＣ回路に関する。
【０００２】
【従来の技術】ＱＰＳＫは４つの位相点を取り得る変調
方式で衛星通信や、携帯電話等に用いられる。ＱＰＳＫ
では２値のディジタル符号２ビツトをまとめて、例えば
０相に（００）、π／２相に（０１）、π相に（１
０）、３π／２相に（１１）を割り振るようにする。し
たがって、一定の帯域幅で伝送できる情報量がＢＰＳＫ
（Binary Phase Shift Keying ）の２倍となる。
方式で衛星通信や、携帯電話等に用いられる。ＱＰＳＫ
では２値のディジタル符号２ビツトをまとめて、例えば
０相に（００）、π／２相に（０１）、π相に（１
０）、３π／２相に（１１）を割り振るようにする。し
たがって、一定の帯域幅で伝送できる情報量がＢＰＳＫ
（Binary Phase Shift Keying ）の２倍となる。
【０００３】ところで、ＱＰＳＫでは伝送すべきシンボ
ル毎に位相が急激に変化するため、そのままで伝送する
とすると、出力スペクトルが広がってしまう。これを防
いで狭帯域な出力スペクトルを実現し、かつ受信側で符
号間干渉を発生しないようにするために、送受総合の伝
送特性を送受フィルタに等分に分配したルートナイキス
トフィルタの組み合わせであるいわゆるロールオフフィ
ルタを送信側と受信側に設けるようにしている。これに
よって、周波数利用効率をアナログ伝送と同等以上にす
ることができる。
ル毎に位相が急激に変化するため、そのままで伝送する
とすると、出力スペクトルが広がってしまう。これを防
いで狭帯域な出力スペクトルを実現し、かつ受信側で符
号間干渉を発生しないようにするために、送受総合の伝
送特性を送受フィルタに等分に分配したルートナイキス
トフィルタの組み合わせであるいわゆるロールオフフィ
ルタを送信側と受信側に設けるようにしている。これに
よって、周波数利用効率をアナログ伝送と同等以上にす
ることができる。
【０００４】送信側のロールオフフィルタを経たＱＰＳ
Ｋの出力波形はその振幅が大きく変動する。このため、
ＱＰＳＫ受信装置では、ＱＰＳＫ信号を振幅変調された
アナログ信号として正確に受信する必要がある。しか
し、高周波の無線信号の伝送品質や受信電界強度は天候
や地理的位置や干渉波の影響などの外的条件によって大
きく影響を受けることが多く、常に安定したレベルでの
受信は期待できない場合が多い。したがって、ＱＰＳＫ
変調されたデータを正確に復調するためには、受信され
る信号に対して飽和やダイナミックレンジの不足が生じ
ないように、入力信号が常に一定のレベルで復調回路に
入力される必要があり、安定したレベルを保つ機能が必
要になってくる。
Ｋの出力波形はその振幅が大きく変動する。このため、
ＱＰＳＫ受信装置では、ＱＰＳＫ信号を振幅変調された
アナログ信号として正確に受信する必要がある。しか
し、高周波の無線信号の伝送品質や受信電界強度は天候
や地理的位置や干渉波の影響などの外的条件によって大
きく影響を受けることが多く、常に安定したレベルでの
受信は期待できない場合が多い。したがって、ＱＰＳＫ
変調されたデータを正確に復調するためには、受信され
る信号に対して飽和やダイナミックレンジの不足が生じ
ないように、入力信号が常に一定のレベルで復調回路に
入力される必要があり、安定したレベルを保つ機能が必
要になってくる。
【０００５】このような機能を果たす回路として、従来
はアナログ的な利得調整回路が用いられていた。しか
し、従来のアナログ的な利得調整回路は回路規模が比較
的大きく、発振や雑音を防止するための手段や調整が必
要になるなどの不都合が多かった。
はアナログ的な利得調整回路が用いられていた。しか
し、従来のアナログ的な利得調整回路は回路規模が比較
的大きく、発振や雑音を防止するための手段や調整が必
要になるなどの不都合が多かった。
【０００６】一方、ディジタル的に利得調整を行うと回
路規模は小さくできるが、コントロールステップ（１回
で行う利得可変の幅）が問題になってくる。ディジタル
的な利得調整では、通常、受信信号のレベルが基準値よ
りも大きい場合には利得を１ステップ減らし、受信信号
のレベルが基準値よりも小さい場合には利得を１ステッ
プ上げて利得調整を行うのが普通である。このようにコ
ントロールステップが一定の場合に、入力レベルが入力
レベルの最大値、あるいは最小値に張り付いている場合
には、この１ステップの値が小さいと利得を制御するに
要する時間がかかり過ぎてしまう。
路規模は小さくできるが、コントロールステップ（１回
で行う利得可変の幅）が問題になってくる。ディジタル
的な利得調整では、通常、受信信号のレベルが基準値よ
りも大きい場合には利得を１ステップ減らし、受信信号
のレベルが基準値よりも小さい場合には利得を１ステッ
プ上げて利得調整を行うのが普通である。このようにコ
ントロールステップが一定の場合に、入力レベルが入力
レベルの最大値、あるいは最小値に張り付いている場合
には、この１ステップの値が小さいと利得を制御するに
要する時間がかかり過ぎてしまう。
【０００７】図４は、１ステップの値が小さい場合の、
ディジタル的な利得調整による入力レベルの最大値、あ
るいは最小値から基準値に至るまでのレベルの変化の推
移を示した図である。一方、この１ステップの値が大き
すぎると入力レベルの最大値、あるいは最小値から基準
値に達するまでの時間は短くなるが、基準値に達してか
らのレベル変動に対する応答が極端になって、基準値と
入力レベルとの差が小さくなったときのレベルが不安定
になってしまう。図５は、１ステップの値が大きい場合
の、ディジタル的な利得調整による入力レベルの最大
値、あるいは最小値から基準値に至るまでのレベルの変
化の推移ととその後のレベルの変化の推移を示した図で
ある。図４および図５から、利得を制御するに要する時
間を短くし、かつ安定にレベルを維持するためには、利
得を調整するコントロールステップの設定が難しいこと
が分かる。
ディジタル的な利得調整による入力レベルの最大値、あ
るいは最小値から基準値に至るまでのレベルの変化の推
移を示した図である。一方、この１ステップの値が大き
すぎると入力レベルの最大値、あるいは最小値から基準
値に達するまでの時間は短くなるが、基準値に達してか
らのレベル変動に対する応答が極端になって、基準値と
入力レベルとの差が小さくなったときのレベルが不安定
になってしまう。図５は、１ステップの値が大きい場合
の、ディジタル的な利得調整による入力レベルの最大
値、あるいは最小値から基準値に至るまでのレベルの変
化の推移ととその後のレベルの変化の推移を示した図で
ある。図４および図５から、利得を制御するに要する時
間を短くし、かつ安定にレベルを維持するためには、利
得を調整するコントロールステップの設定が難しいこと
が分かる。
【０００８】
【発明が解決しようとする課題】上述のごとく、従来の
ＱＰＳＫ受信装置のＡＧＣ回路において、回路をアナロ
グ的に構成した場合は回路が高価で大きな規模になりや
すいという欠点があり、また、ディジタル的に構成する
場合は、コントロールステップが問題になるという欠点
があった。
ＱＰＳＫ受信装置のＡＧＣ回路において、回路をアナロ
グ的に構成した場合は回路が高価で大きな規模になりや
すいという欠点があり、また、ディジタル的に構成する
場合は、コントロールステップが問題になるという欠点
があった。
【０００９】本発明はこの点を解決して、比較的回路規
模の小さいディジタル方式でＡＧＣ回路を構成しなが
ら、利得を制御するに要する時間を短縮でき、かつ利得
制御終了後にはレベル変動を少なくできるＱＰＳＫ受信
装置用のＡＧＣ回路の実現を課題とする。
模の小さいディジタル方式でＡＧＣ回路を構成しなが
ら、利得を制御するに要する時間を短縮でき、かつ利得
制御終了後にはレベル変動を少なくできるＱＰＳＫ受信
装置用のＡＧＣ回路の実現を課題とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ＱＰＳＫ受信装置に用いられ、可変増幅
回路の利得を可変して利得制御を行う自動利得制御回路
において、ＱＰＳＫ受信装置復調部の復調データ成分か
ら入力信号レベルを演算する入力信号レベル演算手段
と、入力信号レベル演算手段の出力を平均する平均手段
と、平均手段の出力を基準値、最大値および最小値と比
較する比較手段と、比較手段の比較結果に応じて、可変
増幅回路の利得設定値の可変幅を、平均手段の出力が最
大値に等しい場合および最小値に等しいかそれよりも小
さい場合には大きく、それ以外の場合には小さく設定す
る利得可変幅設定手段と、利得可変幅設定手段の設定し
た可変幅を前回設定した利得設定値に積算して出力する
利得設定手段とを具備することを特徴とする。
め、本発明は、ＱＰＳＫ受信装置に用いられ、可変増幅
回路の利得を可変して利得制御を行う自動利得制御回路
において、ＱＰＳＫ受信装置復調部の復調データ成分か
ら入力信号レベルを演算する入力信号レベル演算手段
と、入力信号レベル演算手段の出力を平均する平均手段
と、平均手段の出力を基準値、最大値および最小値と比
較する比較手段と、比較手段の比較結果に応じて、可変
増幅回路の利得設定値の可変幅を、平均手段の出力が最
大値に等しい場合および最小値に等しいかそれよりも小
さい場合には大きく、それ以外の場合には小さく設定す
る利得可変幅設定手段と、利得可変幅設定手段の設定し
た可変幅を前回設定した利得設定値に積算して出力する
利得設定手段とを具備することを特徴とする。
【００１１】これにより、比較的小さな回路規模で構成
しながら、利得の制御に要する時間を短縮でき、かつ利
得制御終了後にはレベル変動を少なくできるＡＧＣ回路
を提供することができる。
しながら、利得の制御に要する時間を短縮でき、かつ利
得制御終了後にはレベル変動を少なくできるＡＧＣ回路
を提供することができる。
【００１２】
【発明の実施の形態】以下、本発明にかかるＡＧＣ回路
を添付図面を参照にして詳細に説明する。図１は、本発
明のＡＧＣ回路のブロック図である。図１中、１はデー
タ入力のＩ（Inphase ）成分およびＱ（Quadrature）成
分から（Ｉ2 ＋Ｑ2 ）を演算して入力信号レベルを求め
る入力信号レベル演算回路、２は入力信号レベル演算回
路１の出力を一定時間に亙って加算した後、加算回数で
割り算を行って平均値を求める平均値回路、３は平均値
回路２の出力である入力信号レベルの平均値を基準値
（Reference ）と比較する比較回路、４は比較回路３の
出力に応じて次段の積算回路５の積算値の加減を行う積
算制御回路、５は積算制御ブロック４のからの加減値を
前回の保持内容と積算して新たに保持する積算回路であ
る。
を添付図面を参照にして詳細に説明する。図１は、本発
明のＡＧＣ回路のブロック図である。図１中、１はデー
タ入力のＩ（Inphase ）成分およびＱ（Quadrature）成
分から（Ｉ2 ＋Ｑ2 ）を演算して入力信号レベルを求め
る入力信号レベル演算回路、２は入力信号レベル演算回
路１の出力を一定時間に亙って加算した後、加算回数で
割り算を行って平均値を求める平均値回路、３は平均値
回路２の出力である入力信号レベルの平均値を基準値
（Reference ）と比較する比較回路、４は比較回路３の
出力に応じて次段の積算回路５の積算値の加減を行う積
算制御回路、５は積算制御ブロック４のからの加減値を
前回の保持内容と積算して新たに保持する積算回路であ
る。
【００１３】図２は、図１に示す本発明のＡＧＣ回路が
使用される遅延検波方式のＱＰＳＫ受信装置の一例のブ
ロック図である。図２で、１１はアンテナ、１２はチュ
ーナ回路、１３は可変増幅器、１４は１シンボル遅延回
路、１５、１７は位相検波回路、１６はπ／２移相回
路、１８、１９は識別回路、２０は並直列変換回路、２
１は出力回路、２２はクロック再生回路、２３は本発明
のＡＧＣ回路である。１４〜２０の回路でＱＰＳＫ復調
部３０を構成する。
使用される遅延検波方式のＱＰＳＫ受信装置の一例のブ
ロック図である。図２で、１１はアンテナ、１２はチュ
ーナ回路、１３は可変増幅器、１４は１シンボル遅延回
路、１５、１７は位相検波回路、１６はπ／２移相回
路、１８、１９は識別回路、２０は並直列変換回路、２
１は出力回路、２２はクロック再生回路、２３は本発明
のＡＧＣ回路である。１４〜２０の回路でＱＰＳＫ復調
部３０を構成する。
【００１４】このＱＰＳＫ受信装置の動作を、図２にそ
って説明する。アンテナ１１で受信された無線周波信号
は、チューナ回路１２でベースバンド信号に変換され
る。チューナ回路１２出力のベースバンド信号は可変増
幅器１３を経てＱＰＳＫ復調部３０に入力される。ＱＰ
ＳＫ復調部３０では、１シンボル間の受信波の位相差を
求め、この位相差をもとに送信位相差を推定して送信さ
れた２ビツトデータに復調する。このように基準信号に
１シンボル前の受信波そのものを用いているため、理想
的な同期検波よりも誤り率特性が劣化するものの、フェ
ージングによる位相変動の影響を受けにくい。
って説明する。アンテナ１１で受信された無線周波信号
は、チューナ回路１２でベースバンド信号に変換され
る。チューナ回路１２出力のベースバンド信号は可変増
幅器１３を経てＱＰＳＫ復調部３０に入力される。ＱＰ
ＳＫ復調部３０では、１シンボル間の受信波の位相差を
求め、この位相差をもとに送信位相差を推定して送信さ
れた２ビツトデータに復調する。このように基準信号に
１シンボル前の受信波そのものを用いているため、理想
的な同期検波よりも誤り率特性が劣化するものの、フェ
ージングによる位相変動の影響を受けにくい。
【００１５】すなわち、ＱＰＳＫ復調部３０では、現在
の受信波と１シンボル前の受信波から位相検波回路１５
で位相検波を行った結果をＱ成分とする。また、現在の
受信波と１シンボル前の受信波をπ／２移相したものか
ら位相検波回路１７で位相検波を行った結果をＩ成分と
する。そうして、それぞれの成分を識別回路１８、１９
でそれぞれ判定して＋１または−１のいずれかに識別
し、これらの識別結果をもとに並直列変換回路２０で２
ビツトのシリアル信号を順次作成し、出力回路２１を経
て出力する。
の受信波と１シンボル前の受信波から位相検波回路１５
で位相検波を行った結果をＱ成分とする。また、現在の
受信波と１シンボル前の受信波をπ／２移相したものか
ら位相検波回路１７で位相検波を行った結果をＩ成分と
する。そうして、それぞれの成分を識別回路１８、１９
でそれぞれ判定して＋１または−１のいずれかに識別
し、これらの識別結果をもとに並直列変換回路２０で２
ビツトのシリアル信号を順次作成し、出力回路２１を経
て出力する。
【００１６】出力回路２１では、対象が音声信号の場合
は、得られたディジタル信号をアナログ信号に変換し、
スピーカ等から出力させる。クロック再生回路２２は受
信波に含まれる基準信号から基準周波信号を再生する。
ＡＧＣ回路２３はＱ成分とＩ成分からＱＰＳＫ復調部３
０入力信号レベルを求めて可変増幅器１３の利得を調整
し、ＱＰＳＫ復調部３０の入力信号レベルの安定化を図
っている。
は、得られたディジタル信号をアナログ信号に変換し、
スピーカ等から出力させる。クロック再生回路２２は受
信波に含まれる基準信号から基準周波信号を再生する。
ＡＧＣ回路２３はＱ成分とＩ成分からＱＰＳＫ復調部３
０入力信号レベルを求めて可変増幅器１３の利得を調整
し、ＱＰＳＫ復調部３０の入力信号レベルの安定化を図
っている。
【００１７】次にＡＧＣ回路２３の動作を図１にそって
説明する。移相検波回路１７の出力であるＩ成分と、移
相検波回路１５の出力であるＱ成分は入力信号レベル演
算回路１に入力され、入力信号レベル演算回路１では復
調部入力信号レベルに相当する（Ｉ2 ＋Ｑ2 ）が演算さ
れる。入力信号レベル演算回路１の出力は、平均化回路
２で、まず積算されたのち、積算回数で割り算されて平
均レベル相当の平均値が求められる。平均化回路２での
積算回数は通常２のべき乗に設定される。これにより割
り算は積算結果の２進数を桁シフトすることで実現する
ことができる。このような平均化によって、受信信号に
含まれる瞬間的な雑音の影響を除去することができる。
説明する。移相検波回路１７の出力であるＩ成分と、移
相検波回路１５の出力であるＱ成分は入力信号レベル演
算回路１に入力され、入力信号レベル演算回路１では復
調部入力信号レベルに相当する（Ｉ2 ＋Ｑ2 ）が演算さ
れる。入力信号レベル演算回路１の出力は、平均化回路
２で、まず積算されたのち、積算回数で割り算されて平
均レベル相当の平均値が求められる。平均化回路２での
積算回数は通常２のべき乗に設定される。これにより割
り算は積算結果の２進数を桁シフトすることで実現する
ことができる。このような平均化によって、受信信号に
含まれる瞬間的な雑音の影響を除去することができる。
【００１８】平均化回路２で求められた平均値は比較回
路３で基準値、最大値および最小値と比較される。ここ
では仮に平均化回路２の出力（Ｉ2 ＋Ｑ2 ）meは８ビツ
ト（０〜２５５）であるとする。この比較回路３での基
準値との比較から、復調部入力信号レベルを以下に述べ
る５段階に分類する。また、積算制御回路４はそれに対
応した処理を積算回路６に対して実行する。積算回路５
は外部の可変増幅器１３に対し利得信号を出力する。こ
こでは仮に積算回路６は８ビツト（０〜２５５）の利得
信号を可変増幅器１３に送るものとする。
路３で基準値、最大値および最小値と比較される。ここ
では仮に平均化回路２の出力（Ｉ2 ＋Ｑ2 ）meは８ビツ
ト（０〜２５５）であるとする。この比較回路３での基
準値との比較から、復調部入力信号レベルを以下に述べ
る５段階に分類する。また、積算制御回路４はそれに対
応した処理を積算回路６に対して実行する。積算回路５
は外部の可変増幅器１３に対し利得信号を出力する。こ
こでは仮に積算回路６は８ビツト（０〜２５５）の利得
信号を可変増幅器１３に送るものとする。
【００１９】比較回路３が分類する５段階と、それに対
応する積算制御回路４の処理をあげると以下のようにな
る。 場合１ （Ｉ2 ＋Ｑ2 ）me＝最大値（２５５） 利得信号−１６ 場合２ （Ｉ2 ＋Ｑ2 ）me≦ある設定された最小値 利得信号＋１６ 場合３ （Ｉ2 ＋Ｑ2 ）me＞基準値 利得信号−１ 場合４ （Ｉ2 ＋Ｑ2 ）me＜基準値 利得信号＋１ 場合５ （Ｉ2 ＋Ｑ2 ）me＝基準値 利得信号±０
応する積算制御回路４の処理をあげると以下のようにな
る。 場合１ （Ｉ2 ＋Ｑ2 ）me＝最大値（２５５） 利得信号−１６ 場合２ （Ｉ2 ＋Ｑ2 ）me≦ある設定された最小値 利得信号＋１６ 場合３ （Ｉ2 ＋Ｑ2 ）me＞基準値 利得信号−１ 場合４ （Ｉ2 ＋Ｑ2 ）me＜基準値 利得信号＋１ 場合５ （Ｉ2 ＋Ｑ2 ）me＝基準値 利得信号±０
【００２０】すなわち、場合１は、受信レベルが大きく
可変増幅器１３を飽和させており、復調部入力信号レベ
ルも大きく平均化回路２の出力（Ｉ2 ＋Ｑ2 ）meが２５
５の場合で、この場合は積算制御回路４は積算回路５の
保持する前回の利得信号から１６を減算させる。
可変増幅器１３を飽和させており、復調部入力信号レベ
ルも大きく平均化回路２の出力（Ｉ2 ＋Ｑ2 ）meが２５
５の場合で、この場合は積算制御回路４は積算回路５の
保持する前回の利得信号から１６を減算させる。
【００２１】場合２は、復調部入力信号レベルが小さ
く、平均化回路２の出力（Ｉ2 ＋Ｑ2）meはある設定さ
れた最小値、例えば１とか２とかよりも小さい値を示し
ている場合で、この場合は積算制御回路４は積算回路５
の保持する前回の利得信号に１６を加算させる。
く、平均化回路２の出力（Ｉ2 ＋Ｑ2）meはある設定さ
れた最小値、例えば１とか２とかよりも小さい値を示し
ている場合で、この場合は積算制御回路４は積算回路５
の保持する前回の利得信号に１６を加算させる。
【００２２】場合３は、平均化回路２の出力（Ｉ2 ＋Ｑ
2 ）meが復調部入力信号レベルの基準値として設定され
た値よりも大きかった場合で、この場合は積算制御回路
４は積算回路５の保持する前回の利得信号から１を減算
させる。
2 ）meが復調部入力信号レベルの基準値として設定され
た値よりも大きかった場合で、この場合は積算制御回路
４は積算回路５の保持する前回の利得信号から１を減算
させる。
【００２３】場合４は、平均化回路２の出力（Ｉ2 ＋Ｑ
2 ）meが復調部入力信号レベルの基準値として設定され
た値よりも小さかった場合で、この場合は積算制御回路
４は積算回路５の保持する前回の利得信号に１を加算さ
せる。
2 ）meが復調部入力信号レベルの基準値として設定され
た値よりも小さかった場合で、この場合は積算制御回路
４は積算回路５の保持する前回の利得信号に１を加算さ
せる。
【００２４】場合５は、平均化回路２の出力（Ｉ2 ＋Ｑ
2 ）meが復調部入力信号レベルの基準値として設定され
た値に等しかった場合で、この場合は積算制御回路４は
積算回路５の保持する前回の利得信号をそのまま保持さ
せる。
2 ）meが復調部入力信号レベルの基準値として設定され
た値に等しかった場合で、この場合は積算制御回路４は
積算回路５の保持する前回の利得信号をそのまま保持さ
せる。
【００２５】このように比較回路３の分類する条件に応
じたいずれかの処理が前回の利得信号に加えられてそれ
が今回の利得信号とされる。
じたいずれかの処理が前回の利得信号に加えられてそれ
が今回の利得信号とされる。
【００２６】図３は、本発明にしたがった場合の、ディ
ジタル的な利得調整による入力レベルの最大値、あるい
は最小値から基準値に至るまでのレベルの変化の推移を
示した図である。この図から分かるように本発明によれ
ば、復調部入力信号レベルが最大値または最小値に張り
付いている状態の時は、ＡＧＣ回路は急速に可変増幅回
路の利得を変化させる。したがって、張り付いた状態を
解消するに要する時間は短縮される。
ジタル的な利得調整による入力レベルの最大値、あるい
は最小値から基準値に至るまでのレベルの変化の推移を
示した図である。この図から分かるように本発明によれ
ば、復調部入力信号レベルが最大値または最小値に張り
付いている状態の時は、ＡＧＣ回路は急速に可変増幅回
路の利得を変化させる。したがって、張り付いた状態を
解消するに要する時間は短縮される。
【００２７】また、復調部入力信号レベルが最大値また
は最小値から離れた場合には、ＡＧＣ回路は可変増幅回
路の利得の変化幅を小さくする。したがって、復調部入
力信号レベルの変動はこの小さい変化幅内で安定する。
は最小値から離れた場合には、ＡＧＣ回路は可変増幅回
路の利得の変化幅を小さくする。したがって、復調部入
力信号レベルの変動はこの小さい変化幅内で安定する。
【００２８】このように、１回の制御の可変幅、すなわ
ちコントロールステップを変化させることにより、比較
的回路規模の小さいディジタル方式でＡＧＣ回路を構成
しながら、利得を制御するに要する時間を短縮でき、か
つ利得制御終了後にはレベル変動を少なくすることがで
きる。
ちコントロールステップを変化させることにより、比較
的回路規模の小さいディジタル方式でＡＧＣ回路を構成
しながら、利得を制御するに要する時間を短縮でき、か
つ利得制御終了後にはレベル変動を少なくすることがで
きる。
【００２９】以上の説明では、本発明を遅延検波方式の
ＱＰＳＫ受信装置のＡＧＣ回路に用いた場合について説
明してきたが、本発明の適用はこのようなＱＰＳＫ受信
装置のＡＧＣ回路に限られるものではなく、ディジタル
的に利得制御が行われるあらゆる装置に対して利用が可
能である。また平均化回路の出力や積算回路から出力さ
れる利得信号は８ビツトとして説明したがその他のビツ
ト数であっても同様に用いることができることはいうま
でもない。
ＱＰＳＫ受信装置のＡＧＣ回路に用いた場合について説
明してきたが、本発明の適用はこのようなＱＰＳＫ受信
装置のＡＧＣ回路に限られるものではなく、ディジタル
的に利得制御が行われるあらゆる装置に対して利用が可
能である。また平均化回路の出力や積算回路から出力さ
れる利得信号は８ビツトとして説明したがその他のビツ
ト数であっても同様に用いることができることはいうま
でもない。
【００３０】
【発明の効果】以上説明したように本発明では、ＱＰＳ
Ｋ受信装置に用いられる自動利得制御回路において、Ｑ
ＰＳＫ受信装置復調部の復調データ成分から入力信号レ
ベルを演算する入力信号レベル演算手段と、入力信号レ
ベル演算手段の出力を平均する平均手段と、平均手段の
出力を基準値、最大値および最小値と比較する比較手段
と、比較手段の比較結果に応じて可変増幅回路の利得設
定値の可変幅を設定する利得可変幅設定手段と、利得可
変幅設定手段の設定した可変幅を前回設定した利得設定
値に積算して出力する利得設定手段とを設けるようにし
た。そうして、利得制御手段は可変増幅回路が飽和して
いる状態や可変増幅回路の出力がほとんど０である状態
等では可変幅を大きく取るようにし、その他の場合では
比較的可変幅を小さくするようにする。また、回路はデ
ィジタル回路で構成するようにする。このように、１回
の制御の可変幅、すなわちコントロールステップを条件
に応じて変化させることにより、比較的回路規模の小さ
いディジタル方式でＡＧＣ回路を構成しながら、利得を
制御するに要する時間を短縮でき、かつ利得制御終了後
にはレベル変動を少なくし、誤りが少なく安定した受信
を実現することができる。
Ｋ受信装置に用いられる自動利得制御回路において、Ｑ
ＰＳＫ受信装置復調部の復調データ成分から入力信号レ
ベルを演算する入力信号レベル演算手段と、入力信号レ
ベル演算手段の出力を平均する平均手段と、平均手段の
出力を基準値、最大値および最小値と比較する比較手段
と、比較手段の比較結果に応じて可変増幅回路の利得設
定値の可変幅を設定する利得可変幅設定手段と、利得可
変幅設定手段の設定した可変幅を前回設定した利得設定
値に積算して出力する利得設定手段とを設けるようにし
た。そうして、利得制御手段は可変増幅回路が飽和して
いる状態や可変増幅回路の出力がほとんど０である状態
等では可変幅を大きく取るようにし、その他の場合では
比較的可変幅を小さくするようにする。また、回路はデ
ィジタル回路で構成するようにする。このように、１回
の制御の可変幅、すなわちコントロールステップを条件
に応じて変化させることにより、比較的回路規模の小さ
いディジタル方式でＡＧＣ回路を構成しながら、利得を
制御するに要する時間を短縮でき、かつ利得制御終了後
にはレベル変動を少なくし、誤りが少なく安定した受信
を実現することができる。
【図１】本発明のＡＧＣ回路の一実施形態のブロック
図。
図。
【図２】本発明のＡＧＣ回路が使用されるＱＰＳＫ受信
装置のブロック図。
装置のブロック図。
【図３】本発明のＡＧＣ回路の利得調整によるレベルの
変化の推移を示す説明図。
変化の推移を示す説明図。
【図４】従来のＡＧＣ回路の利得調整によるレベルの変
化の推移を示す説明図（利得可変幅が小さい時）。
化の推移を示す説明図（利得可変幅が小さい時）。
【図５】従来のＡＧＣ回路の利得調整によるレベルの変
化の推移を示す説明図（利得可変幅が大きい時）。
化の推移を示す説明図（利得可変幅が大きい時）。
１……入力信号レベル演算回路、２……平均値回路、３
……比較回路、４……積算制御回路、５……積算回路、
１１……アンテナ、１２……チューナ回路、１３……可
変増幅器、１４……１シンボル遅延回路、１５、１７…
…位相検波回路、１６……π／２移相回路、１８、１９
……識別回路、２０……並直列変換回路、２１……出力
回路、２２……クロック再生回路、２３……ＡＧＣ回
路、３０……ＱＰＳＫ復調部。
……比較回路、４……積算制御回路、５……積算回路、
１１……アンテナ、１２……チューナ回路、１３……可
変増幅器、１４……１シンボル遅延回路、１５、１７…
…位相検波回路、１６……π／２移相回路、１８、１９
……識別回路、２０……並直列変換回路、２１……出力
回路、２２……クロック再生回路、２３……ＡＧＣ回
路、３０……ＱＰＳＫ復調部。
Claims (3)
- 【請求項１】 ＱＰＳＫ受信装置に用いられ、可変増幅
回路の利得を可変して利得制御を行う自動利得制御回路
において、 ＱＰＳＫ受信装置復調部の復調データ成分から入力信号
レベルを演算する入力信号レベル演算手段と、 前記入力信号レベル演算手段の出力を平均する平均手段
と、 前記平均手段の出力を基準値、最大値および最小値と比
較する比較手段と、 前記比較手段の比較結果に応じて前記可変増幅回路の利
得設定値の可変幅を設定する利得可変幅設定手段と、 前記利得可変幅設定手段の設定した前記可変幅を前回設
定した利得設定値に積算して出力する利得設定手段とを
具備することを特徴とする自動利得制御回路。 - 【請求項２】 前記利得可変幅設定手段は前記平均手段
の出力が最大値に等しい場合および最小値に等しいかそ
れよりも小さい場合には可変幅を大きく取るようにし、
それ以外の場合には可変幅を小さくすることを特徴とす
る請求項１記載の自動利得制御回路。 - 【請求項３】 前記入力信号レベル演算手段、前記平均
手段、前記比較手段、前記利得可変幅設定手段および前
記利得設定手段をディジタル回路で構成することを特徴
とする請求項１または請求項２記載の自動利得制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10523096A JPH09294146A (ja) | 1996-04-25 | 1996-04-25 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10523096A JPH09294146A (ja) | 1996-04-25 | 1996-04-25 | 自動利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09294146A true JPH09294146A (ja) | 1997-11-11 |
Family
ID=14401863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10523096A Pending JPH09294146A (ja) | 1996-04-25 | 1996-04-25 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09294146A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284996A (ja) * | 2000-03-31 | 2001-10-12 | Matsushita Electric Ind Co Ltd | ゲイン制御装置 |
| JP2006197652A (ja) * | 2006-03-31 | 2006-07-27 | Sanyo Electric Co Ltd | 無線装置および利得制御方法 |
| USRE40376E1 (en) | 2001-09-21 | 2008-06-10 | Sanyo Electric Co., Ltd. | Radio apparatus carrying out automatic gain control and gain control method |
| JP2012034405A (ja) * | 2011-09-28 | 2012-02-16 | Sanyo Electric Co Ltd | 無線装置 |
-
1996
- 1996-04-25 JP JP10523096A patent/JPH09294146A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284996A (ja) * | 2000-03-31 | 2001-10-12 | Matsushita Electric Ind Co Ltd | ゲイン制御装置 |
| USRE40376E1 (en) | 2001-09-21 | 2008-06-10 | Sanyo Electric Co., Ltd. | Radio apparatus carrying out automatic gain control and gain control method |
| JP2006197652A (ja) * | 2006-03-31 | 2006-07-27 | Sanyo Electric Co Ltd | 無線装置および利得制御方法 |
| JP2012034405A (ja) * | 2011-09-28 | 2012-02-16 | Sanyo Electric Co Ltd | 無線装置 |
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