JPH09282230A - キャッシュ用ｓｒａｍチップおよびキャッシュシステム - Google Patents
キャッシュ用ｓｒａｍチップおよびキャッシュシステムInfo
- Publication number
- JPH09282230A JPH09282230A JP8096681A JP9668196A JPH09282230A JP H09282230 A JPH09282230 A JP H09282230A JP 8096681 A JP8096681 A JP 8096681A JP 9668196 A JP9668196 A JP 9668196A JP H09282230 A JPH09282230 A JP H09282230A
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- Japan
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- cache
- address
- sram chip
- hit
- programmable
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】コンピュータのキャッシュシステムを高度かつ
簡素にするためのキャッシュ用ＳＲＡＭチップを提供す
る。 【解決手段】入力されたアドレス１がプログラマブルア
ドレスデコード回路１６によりデコードされると、ＨＩ
Ｔ信号９がアサートされ、同時にメモリセル１７がアク
ティブとなり、データ２のリード・ライトが行われる。
プログラマブルアドレスデコード回路１６はコントロー
ラＡ１２によりＳＥＴ信号２０がアクティブとなった
時、アドレス１をデコード条件として記憶する。また、
ＩＮＶ信号１０のアサートによりその時のアドレス１を
デコード条件として持つプログラマブルデコード回路を
クリアできる。これらの動作はコントローラＡ１２によ
り制御される。
簡素にするためのキャッシュ用ＳＲＡＭチップを提供す
る。 【解決手段】入力されたアドレス１がプログラマブルア
ドレスデコード回路１６によりデコードされると、ＨＩ
Ｔ信号９がアサートされ、同時にメモリセル１７がアク
ティブとなり、データ２のリード・ライトが行われる。
プログラマブルアドレスデコード回路１６はコントロー
ラＡ１２によりＳＥＴ信号２０がアクティブとなった
時、アドレス１をデコード条件として記憶する。また、
ＩＮＶ信号１０のアサートによりその時のアドレス１を
デコード条件として持つプログラマブルデコード回路を
クリアできる。これらの動作はコントローラＡ１２によ
り制御される。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュ用ＳＲ
ＡＭチップに関し、特に、プログラマブルアドレスデコ
ード回路およびキャッシュシステム用信号制御回路を有
するキャッシュ用ＳＲＡＭチップに関する。
ＡＭチップに関し、特に、プログラマブルアドレスデコ
ード回路およびキャッシュシステム用信号制御回路を有
するキャッシュ用ＳＲＡＭチップに関する。
【０００２】
【従来の技術】従来のＳＲＡＭチップについて図面を参
照して説明する。
照して説明する。
【０００３】図５は従来のＳＲＡＭチップの一例を示す
ブロック図である。
ブロック図である。
【０００４】コントローラＢ２４は外部からのキャッシ
ュ制御信号８に従って入出力回路１５を制御し、アドレ
ス１の入力とデータ２の入出力を行う。アドレスデコー
ダ群２５のアドレスデコーダ２６がアドレス線２７を通
してアドレスをデコードし対応するメモリセル群１４の
メモリセル１７を選びこのメモリセル１７がデータを記
憶する。
ュ制御信号８に従って入出力回路１５を制御し、アドレ
ス１の入力とデータ２の入出力を行う。アドレスデコー
ダ群２５のアドレスデコーダ２６がアドレス線２７を通
してアドレスをデコードし対応するメモリセル群１４の
メモリセル１７を選びこのメモリセル１７がデータを記
憶する。
【０００５】次に、ＳＲＡＭチップの動作について説明
する。
する。
【０００６】この種のＳＲＡＭチップはデータの記憶の
みを行う。ライト時、データ２は入出力回路１５を通じ
読み込まれ、アドレスデコーダ２６により選択されたメ
モリセル１７に書き込まれる。リード時は、アドレスデ
コーダ２６により選択されたメモリセル１７の内容が入
出力回路１５を通じ読み出される。コントローラＢ２４
は、これら入出力を外部からのキャッシュ制御信号８に
従って制御している。
みを行う。ライト時、データ２は入出力回路１５を通じ
読み込まれ、アドレスデコーダ２６により選択されたメ
モリセル１７に書き込まれる。リード時は、アドレスデ
コーダ２６により選択されたメモリセル１７の内容が入
出力回路１５を通じ読み出される。コントローラＢ２４
は、これら入出力を外部からのキャッシュ制御信号８に
従って制御している。
【０００７】次に、キャッシュシステムの動作について
説明する。
説明する。
【０００８】図６は前述したＳＲＡＭチップをデータ記
憶装置として使用し、フルアソシエイティブ方式のキャ
ッシュシステムを構築した場合の一般的な概念図であ
る。
憶装置として使用し、フルアソシエイティブ方式のキャ
ッシュシステムを構築した場合の一般的な概念図であ
る。
【０００９】ここで、用語について説明する。
【００１０】フルアソシエイティブ方式は、 ・どんなアドレスのデータもそれぞれ独立してキャッシ
ュに収納できる。このため以下の方式に比べキャッシュ
ヒット率が高い。 ・回路規模が大きくなるため、実際にはダイレクトマッ
プ方式、２のｎ乗ウェイセットアソシエイティブ方式な
どが使用されている。
ュに収納できる。このため以下の方式に比べキャッシュ
ヒット率が高い。 ・回路規模が大きくなるため、実際にはダイレクトマッ
プ方式、２のｎ乗ウェイセットアソシエイティブ方式な
どが使用されている。
【００１１】ダイレクトマップ方式は、 ・ある領域内のアドレスのデータについては、排他的に
１個のみキャッシュに収納できる。
１個のみキャッシュに収納できる。
【００１２】２のｎ乗ウェイセットアソシエイティブ方
式は、 ・ある領域内のアドレスのデータについては、排他的に
２のｎ乗個のみキャッシュに収納できる。
式は、 ・ある領域内のアドレスのデータについては、排他的に
２のｎ乗個のみキャッシュに収納できる。
【００１３】アドレスタグ２９により、ホストバスのア
ドレス１をＳＲＡＭチップ固有のアドレスと対応づけ、
記憶しておく。コンパレータ３０により、要求されたア
ドレスをアドレスタグ２９と比較し、キャッシュメモリ
２８のキャッシュヒットの判定を行う。キャッシュヒッ
トした場合、ヒットしたキャッシュライン３１がアクテ
ィブとなり、データのアクセスが可能となる。
ドレス１をＳＲＡＭチップ固有のアドレスと対応づけ、
記憶しておく。コンパレータ３０により、要求されたア
ドレスをアドレスタグ２９と比較し、キャッシュメモリ
２８のキャッシュヒットの判定を行う。キャッシュヒッ
トした場合、ヒットしたキャッシュライン３１がアクテ
ィブとなり、データのアクセスが可能となる。
【００１４】
【発明が解決しようとする課題】問題点は、従来の技術
において、フルアソシエイティブ方式のキャッシュシス
テムを構築した場合、データを記憶するＳＲＡＭチップ
の他に、ホストバスのアドレスを記憶するアドレスタグ
と、要求アドレスをアドレスタグと比較し、ヒットする
ＳＲＡＭチップのアドレスを選択するためにコンパレー
タを必要とすることである。
において、フルアソシエイティブ方式のキャッシュシス
テムを構築した場合、データを記憶するＳＲＡＭチップ
の他に、ホストバスのアドレスを記憶するアドレスタグ
と、要求アドレスをアドレスタグと比較し、ヒットする
ＳＲＡＭチップのアドレスを選択するためにコンパレー
タを必要とすることである。
【００１５】このため、フルアソシエイティブ方式のキ
ャッシュシステムは、回路規模が大きくなるために現実
的な回路ではなかった。
ャッシュシステムは、回路規模が大きくなるために現実
的な回路ではなかった。
【００１６】その理由は、キャッシュに記憶されたデー
タはＳＲＡＭチップ固有のアドレスで管理されるため、
外部でホストバスのアドレスと対応づける必要があるた
めである。
タはＳＲＡＭチップ固有のアドレスで管理されるため、
外部でホストバスのアドレスと対応づける必要があるた
めである。
【００１７】
【課題を解決するための手段】本発明の目的は、ヒット
率が高く、かつ高速で動作可能なキャッシュシステム
を、他の付加回路なしに構築するためのキャッシュ用Ｓ
ＲＡＭチップを提供することにある。
率が高く、かつ高速で動作可能なキャッシュシステム
を、他の付加回路なしに構築するためのキャッシュ用Ｓ
ＲＡＭチップを提供することにある。
【００１８】そのため、 (1) 本発明のキャッシュ用ＳＲＡＭチップは、メモリセ
ルに対するアドレスを設定できることを特徴としてい
る。 (2) 本発明のキャッシュ用ＳＲＡＭチップは、キャッシ
ュヒットの判定ができることを特徴としている。 (3) 本発明のキャッシュ用ＳＲＡＭチップは、要求アド
レスに対するキャッシュラインの無効化ができることを
特徴としている。 (4) 本発明のキャッシュ用ＳＲＡＭチップは、上記(1)
のアドレスの設定と同時に記憶も行う手段を有すること
を特徴としている。 (5) 本発明のキャッシュ用ＳＲＡＭチップは、上記(1)
のアドレスの設定と同時に記憶も行うアドレスデコード
手段を有することを特徴としている。 (6) 本発明のキャッシュ用ＳＲＡＭチップは、上記(2)
で、キャッシュにヒットしたとき、同時にデータへのア
クセスを可能とする手段を有することを特徴としてい
る。 (7) 本発明のキャッシュシステムは、上記(1) から(6)
のうちの少なくとも１項のＳＲＡＭチップをデータ記憶
装置として使用することを特徴としている。
ルに対するアドレスを設定できることを特徴としてい
る。 (2) 本発明のキャッシュ用ＳＲＡＭチップは、キャッシ
ュヒットの判定ができることを特徴としている。 (3) 本発明のキャッシュ用ＳＲＡＭチップは、要求アド
レスに対するキャッシュラインの無効化ができることを
特徴としている。 (4) 本発明のキャッシュ用ＳＲＡＭチップは、上記(1)
のアドレスの設定と同時に記憶も行う手段を有すること
を特徴としている。 (5) 本発明のキャッシュ用ＳＲＡＭチップは、上記(1)
のアドレスの設定と同時に記憶も行うアドレスデコード
手段を有することを特徴としている。 (6) 本発明のキャッシュ用ＳＲＡＭチップは、上記(2)
で、キャッシュにヒットしたとき、同時にデータへのア
クセスを可能とする手段を有することを特徴としてい
る。 (7) 本発明のキャッシュシステムは、上記(1) から(6)
のうちの少なくとも１項のＳＲＡＭチップをデータ記憶
装置として使用することを特徴としている。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２０】まず、請求項７に係るキャッシュシステム
について説明する。
について説明する。
【００２１】図１は本発明のキャッシュ用ＳＲＡＭチッ
プ７を使用し、キャッシュシステムを構成した場合の実
施の形態を示すブロック図である。
プ７を使用し、キャッシュシステムを構成した場合の実
施の形態を示すブロック図である。
【００２２】システムコントローラ６は、ＣＰＵ４のメ
モリ５に対するアクセスを、より高速であるが容量の少
ないキャッシュ用ＳＲＡＭチップ７に対して行う事で、
コンピュータシステム全体の高速化を図る。キャッシュ
用ＳＲＡＭチップ７は容量が少ないため、キャッシュに
ヒットした場合のみアクセスが行われる。
モリ５に対するアクセスを、より高速であるが容量の少
ないキャッシュ用ＳＲＡＭチップ７に対して行う事で、
コンピュータシステム全体の高速化を図る。キャッシュ
用ＳＲＡＭチップ７は容量が少ないため、キャッシュに
ヒットした場合のみアクセスが行われる。
【００２３】本実施の形態のキャッシュ用ＳＲＡＭチッ
プ７は、キャッシュのヒットを判定し、ＨＩＴ信号９に
よりヒットを伝える。また、同時にデータへのアクセス
も行うことができる。
プ７は、キャッシュのヒットを判定し、ＨＩＴ信号９に
よりヒットを伝える。また、同時にデータへのアクセス
も行うことができる。
【００２４】ラインフィルによるメモリ５のデータのキ
ャッシュ用ＳＲＡＭチップ７へのコピーはキャッシュ用
ＳＲＡＭチップ７へのライト動作のみで行うことができ
る。
ャッシュ用ＳＲＡＭチップ７へのコピーはキャッシュ用
ＳＲＡＭチップ７へのライト動作のみで行うことができ
る。
【００２５】メモリ５とのデータの整合を取るため、キ
ャッシュラインの無効化を行う場合、ＩＮＶ信号１０を
アクティブにしてアクセスを行うことで、自動的に行わ
れる。
ャッシュラインの無効化を行う場合、ＩＮＶ信号１０を
アクティブにしてアクセスを行うことで、自動的に行わ
れる。
【００２６】以上によりフルアソシエイティブ方式のキ
ャッシュシステムをアドレスタグやコンパレータ無しに
構築することができる。
ャッシュシステムをアドレスタグやコンパレータ無しに
構築することができる。
【００２７】次に、請求項１から請求項６に係るＳＲＡ
Ｍチップについて説明する。
Ｍチップについて説明する。
【００２８】まず、ＳＲＡＭチップの構成について説明
する。
する。
【００２９】図２は本発明のキャッシュ用ＳＲＡＭチッ
プの一実施の形態を示すブロック図である。
プの一実施の形態を示すブロック図である。
【００３０】コントローラＡ１２は、外部からのキャッ
シュ制御信号８を受け、入出力回路１５を制御し、アド
レス１の入力とデータ２の入出力を行う。
シュ制御信号８を受け、入出力回路１５を制御し、アド
レス１の入力とデータ２の入出力を行う。
【００３１】プログラマブルアドレスデコード回路１６
は、アドレスを記憶し、要求アドレスにヒットした時、
メモリセル１７へのアクセスを可能とし、コントローラ
Ａ１２にヒットを伝える。データはメモリセル１７によ
り記憶される。
は、アドレスを記憶し、要求アドレスにヒットした時、
メモリセル１７へのアクセスを可能とし、コントローラ
Ａ１２にヒットを伝える。データはメモリセル１７によ
り記憶される。
【００３２】また、コントローラＡ１２は内部ＨＩＴ信
号１８・内部ＩＮＶ信号１９・ＳＥＴ信号２０によって
プログラマブルアドレスデコード回路１６を制御し、ヒ
ット／ミス判定・無効化・キャッシュラインフィルを行
う。
号１８・内部ＩＮＶ信号１９・ＳＥＴ信号２０によって
プログラマブルアドレスデコード回路１６を制御し、ヒ
ット／ミス判定・無効化・キャッシュラインフィルを行
う。
【００３３】図３は図２のプログラマブルアドレスデコ
ード回路群１３内の第１のプログラマブルアドレスデコ
ード回路１６の構成例を示すブロック図である。
ード回路群１３内の第１のプログラマブルアドレスデコ
ード回路１６の構成例を示すブロック図である。
【００３４】プログラムアドレスデコード回路１６は、
アドレス記憶部２１を有する。これは、個々のアドレス
ビットに対するプログラマブルスイッチ２３からなる。
このプログラマブルスイッチ２３は、コントローラＡ１
２により生成されるＳＥＴ信号２０がアクティブとなっ
た時、アドレス１を参照し、デコード条件として記憶す
る。
アドレス記憶部２１を有する。これは、個々のアドレス
ビットに対するプログラマブルスイッチ２３からなる。
このプログラマブルスイッチ２３は、コントローラＡ１
２により生成されるＳＥＴ信号２０がアクティブとなっ
た時、アドレス１を参照し、デコード条件として記憶す
る。
【００３５】そして、論理積回路２２によりアドレスの
デコードは完了され、内部ＨＩＴ信号１８によりコント
ローラＡ１２に伝えられる。また、ヒットした場合、同
時に第１のメモリセル１４がアクセス可能となる。
デコードは完了され、内部ＨＩＴ信号１８によりコント
ローラＡ１２に伝えられる。また、ヒットした場合、同
時に第１のメモリセル１４がアクセス可能となる。
【００３６】この時内部ＩＮＶ信号１９がアサートされ
ているとプログラマブルスイッチ２３はクリアされプロ
グラマブルアドレスデコード回路２０もクリアされる。
ているとプログラマブルスイッチ２３はクリアされプロ
グラマブルアドレスデコード回路２０もクリアされる。
【００３７】次に、キャッシュシステムにおける本発明
の実施の形態のキャッシュ用ＳＲＡＭチップの動作につ
いて図面を参照して詳細に説明する。
の実施の形態のキャッシュ用ＳＲＡＭチップの動作につ
いて図面を参照して詳細に説明する。
【００３８】図４は図２のキャッシュ用ＳＲＡＭチップ
の動作を示すフローチャートである。
の動作を示すフローチャートである。
【００３９】アドレス１がプログラマブルデコード回路
１６によりデコードされると、内部ＨＩＴ信号１８がア
クティブとなる。これがコントローラＡ１２に伝えら
れ、ＨＩＴ信号９がアサートされる（ステップＡ１，Ａ
２）。これによりキャッシュヒットの判定が行われ、外
部システムに伝えられる。また、これと同時に、メモリ
セル１７がアクティブとなりキャッシュ制御信号８がデ
ータのリード・ライトを示す時、入出力回路１５を通じ
アクティブとなったメモリセル１７のデータのリード・
ライトが行われる（ステップＡ３，Ａ４）。これはキャ
ッシュシステム上ではキャッシュヒットの動作である。
１６によりデコードされると、内部ＨＩＴ信号１８がア
クティブとなる。これがコントローラＡ１２に伝えら
れ、ＨＩＴ信号９がアサートされる（ステップＡ１，Ａ
２）。これによりキャッシュヒットの判定が行われ、外
部システムに伝えられる。また、これと同時に、メモリ
セル１７がアクティブとなりキャッシュ制御信号８がデ
ータのリード・ライトを示す時、入出力回路１５を通じ
アクティブとなったメモリセル１７のデータのリード・
ライトが行われる（ステップＡ３，Ａ４）。これはキャ
ッシュシステム上ではキャッシュヒットの動作である。
【００４０】また、このキャッシュヒットした時、ＩＮ
Ｖ信号１０がアサートされていると、コントローラＡ１
２はヒットしているプログラマブルアドレスデコード回
路１６を内部ＩＮＶ信号１９をアサートする事でクリア
する（ステップＢ１）。これにより次回からこのアドレ
スはヒットしなくなる。これは、キャッシュシステム上
ではキャッシュラインの無効化の動作である。
Ｖ信号１０がアサートされていると、コントローラＡ１
２はヒットしているプログラマブルアドレスデコード回
路１６を内部ＩＮＶ信号１９をアサートする事でクリア
する（ステップＢ１）。これにより次回からこのアドレ
スはヒットしなくなる。これは、キャッシュシステム上
ではキャッシュラインの無効化の動作である。
【００４１】要求アドレスがプログラマブルアドレスデ
コード回路群１３のどれにもヒットしなかった場合、外
部ＨＩＴ信号９はアサートされない。キャッシュ制御信
号８がライトを示す時、コントローラＡ１２によって選
択されたＳＥＴ信号２０がアサートされ、プログラマブ
ルアドレスデコード回路１６に、この時のアドレス１が
アドレスデコード条件として設定され、記憶される。す
ると、このプログラマブルアドレスデコード回路１６に
記憶されたアドレスがデコード条件となりデコードが行
われ、メモリセル１７がアクティブとなりデータ２が入
出力回路４を通じ書き込まれる（ステップＣ１，Ｃ２，
Ｃ３，Ｃ４）。これは、キャッシュシステム上では、ラ
インフィルの動作である。
コード回路群１３のどれにもヒットしなかった場合、外
部ＨＩＴ信号９はアサートされない。キャッシュ制御信
号８がライトを示す時、コントローラＡ１２によって選
択されたＳＥＴ信号２０がアサートされ、プログラマブ
ルアドレスデコード回路１６に、この時のアドレス１が
アドレスデコード条件として設定され、記憶される。す
ると、このプログラマブルアドレスデコード回路１６に
記憶されたアドレスがデコード条件となりデコードが行
われ、メモリセル１７がアクティブとなりデータ２が入
出力回路４を通じ書き込まれる（ステップＣ１，Ｃ２，
Ｃ３，Ｃ４）。これは、キャッシュシステム上では、ラ
インフィルの動作である。
【００４２】
【発明の効果】本発明の効果は、フルアソシエイティブ
方式のキャッシュシステムを構築する場合に、ホストバ
スのアドレスを記憶するアドレスタグと、要求アドレス
をアドレスタグと比較し、ヒットするＳＲＡＭチップの
アドレスを選択するためのコンパレータが不要となると
いうことである。これにより、回路の簡素化することが
でき、フルアソシエイティブ方式のキャッシュシステム
の実用が可能となる。
方式のキャッシュシステムを構築する場合に、ホストバ
スのアドレスを記憶するアドレスタグと、要求アドレス
をアドレスタグと比較し、ヒットするＳＲＡＭチップの
アドレスを選択するためのコンパレータが不要となると
いうことである。これにより、回路の簡素化することが
でき、フルアソシエイティブ方式のキャッシュシステム
の実用が可能となる。
【００４３】その理由は、ＳＲＡＭチップのアドレスを
自由に設定でき、アドレスのデコードの可否でキャッシ
ュヒットの判定を行っているからである。
自由に設定でき、アドレスのデコードの可否でキャッシ
ュヒットの判定を行っているからである。
【００４４】また、これにより要求アドレスとＳＲＡＭ
チップのアドレスとの比較が不要となり、高速なアクセ
スも可能となっている。
チップのアドレスとの比較が不要となり、高速なアクセ
スも可能となっている。
【図１】本発明のキャッシュ用ＳＲＡＭチップを使用し
たキャッシュシステムの一実施の形態を示すブロック図
である。
たキャッシュシステムの一実施の形態を示すブロック図
である。
【図２】本発明のキャッシュ用ＳＲＡＭチップの一実施
の形態を示すブロック図である。
の形態を示すブロック図である。
【図３】図２のプログラマブルアドレスデコード回路群
１３内の第１のプログラマブルアドレスデコード回路１
６の構成例を示すブロック図である。
１３内の第１のプログラマブルアドレスデコード回路１
６の構成例を示すブロック図である。
【図４】図２のキャッシュ用ＳＲＡＭチップの動作を示
すフローチャートである。
すフローチャートである。
【図５】従来のＳＲＡＭチップの一例を示すブロック図
である。
である。
【図６】従来のＳＲＡＭチップのを使用したフルアソシ
エイティブ方式のキャッシュシステムの一例を示す概念
図である。
エイティブ方式のキャッシュシステムの一例を示す概念
図である。
１ アドレス ２ データ ３ 制御信号 ４ ＣＰＵ ５ メモリ ６ システムコントローラ ７ キャッシュ用ＳＲＡＭ ８ キャッシュ用制御信号 ９ ＨＩＴ信号 １０ ＩＮＶ信号 １１ メモリ制御信号 １２ コントローラＡ １３ プログラマブルアドレスデコード回路群 １４ メモリセル群 １５ 入出力回路 １６ プログラマブルアドレスデコード回路 １７ メモリセル １８ 内部ＨＩＴ信号 １９ 内部ＩＮＶ信号 ２０ ＳＥＴ信号 ２１ アドレス記憶部 ２２ 論理積回路 ２３ プログラマブルスイッチ ２４ コントローラＢ ２５ アドレスデコード回路群 ２６ アドレスデコード回路 ２７ アドレス線 ２８ キャッシュメモリ ２９ アドレスタグ ３０ コンパレータ ３１ キャッシュライン
Claims (7)
- 【請求項１】 メモリセルに対するアドレスを設定でき
ることを特徴とするキャッシュ用ＳＲＡＭチップ。 - 【請求項２】 キャッシュヒットの判定ができることを
特徴とするキャッシュ用ＳＲＡＭチップ。 - 【請求項３】 要求アドレスに対するキャッシュライン
の無効化ができることを特徴とするキャッシュ用ＳＲＡ
Ｍチップ。 - 【請求項４】 前記アドレスの設定と同時に記憶も行う
手段を有することを特徴とする請求項１記載のキャッシ
ュ用ＳＲＡＭチップ。 - 【請求項５】 前記アドレスの設定と同時にアドレスデ
コードも行う手段を有することを特徴とする請求項１記
載のキャッシュ用ＳＲＡＭチップ。 - 【請求項６】 キャッシュにヒットしたとき、同時にデ
ータへのアクセスを可能とする手段を有することを特徴
とする請求項２記載のキャッシュ用ＳＲＡＭチップ。 - 【請求項７】 請求項１から請求項６のうちの少なくと
も１項のＳＲＡＭチップをデータ記憶装置として使用す
ることを特徴とするフルアソシエイティブ方式のキャッ
シュシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8096681A JPH09282230A (ja) | 1996-04-18 | 1996-04-18 | キャッシュ用ｓｒａｍチップおよびキャッシュシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8096681A JPH09282230A (ja) | 1996-04-18 | 1996-04-18 | キャッシュ用ｓｒａｍチップおよびキャッシュシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09282230A true JPH09282230A (ja) | 1997-10-31 |
Family
ID=14171542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8096681A Pending JPH09282230A (ja) | 1996-04-18 | 1996-04-18 | キャッシュ用ｓｒａｍチップおよびキャッシュシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09282230A (ja) |
-
1996
- 1996-04-18 JP JP8096681A patent/JPH09282230A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981104 |