JPH06161896A - 半導体記憶装置及びアドレス記憶方式 - Google Patents

Abstract

(57)【要約】 【目的】 セット・アソシアティヴ方式のキャッシュメ
モリにおいて、ユーザプログラムの持つ空間的局所性に
係わりなく高いＨＩＴ率を得る。 【構成】 デコーダ制御装置３によって制御され、入力
アドレスのＴＡＧ部とＥＮＴＲＹ部の分割比を変更する
機能を有するアドレスデコーダ５、この時ブロックサイ
ズに応じてＴＡＧメモリ１，データメモリ２の物理配置
を適当なＷＡＹ数に制御するＷＡＹ制御装置４、キャッ
シュがアクティヴ状態になった時の各ブロックサイズで
のヒット率を検出するヒット率検出部７を設け、ヒット
率が最大のブロックサイズを選択し、そのメモリ構成で
以降のアクセスが行われるように制御部８でＷＡＹ制御
回路４，デコーダ制御回路３を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置及びア
ドレス記憶方式に関し、特にキャッシュメモリと主記憶
をブロック単位に分割し、この単位で対応付けを行うセ
ット・アソシアティブ方式を採用するキャッシュメモリ
とそのアドレス記憶方式に関するものである。

【０００２】

【従来の技術】大容量のメインメモリを高速度のメモリ
を用いて構成すると高価なものとなるため、ＣＰＵとメ
インメモリとの間に小容量の高速メモリ（キャッシュメ
モリ）を設け、アクセスの速い大容量メモリを等価的に
実現する方式が用いられている。

【０００３】この方式では、ＣＰＵはプログラム実行時
にまずキャッシュメモリに優先的にアクセスし、目的と
するデータが存在する場合（キャッシュ・ヒット）に
は、そのまま処理を進めるが、キャッシュメモリに必要
とするデータが見つからない場合（キャッシュ・ミスヒ
ット）には、プログラムを中断してキャッシュメモリと
メインメモリの内容を交換し、再度プログラムを開始し
てキャッシュメモリをアクセスするように構成されてい
る。

【０００４】図４は従来のキャッシュメモリ及びこれを
制御する制御回路等を同一の半導体基板上に集積した半
導体記憶装置のブロック構成図であり、図において、１
はキャッシュデータのキャッシュメモリにおける記憶ア
ドレスをそのデータとし記憶するタグ（ＴＡＧ）メモ
リ、２はキャッシュデータを記憶するデータメモリであ
り、ＳＲＡＭ等の高速アクセスが可能な半導体メモリで
構成されている。なお、図中データメモリ２やタグメモ
リ１の破線で囲んだ部分は２５６エントリ中の１つのエ
ントリを示すものである。７は外部の図示しないＣＰＵ
やＤＭＡコントローラから与えられるアドレスと、この
アドレスによりタグメモリ１から読み出されたアドレス
データとを比較し、キャッシュヒットか否かを判定する
アドレスコンパレータ、１８はこのアドレスコンパレー
タ８の出力や外部からの制御信号等に応じてキャッシュ
メモリ２や後述するセレクタの入出力を制御する制御回
路、１９は制御回路１８の制御に応じて外部からのデー
タをキャッシュメモリ２のどこのウエイ（ＷＡＹ）に入
力するか、もしくはどのＷＡＹのデータを外部に出力す
るかを切り換えるセレクタである。

【０００５】次に動作について説明する。ＣＰＵ，ＤＭ
Ａコントローラ等によって主記憶の実アドレスが与えら
れると、実アドレスのエントリアドレス部分でＴＡＧメ
モリ１のエントリを選択する（図中、ＴＡＧメモリ部の
破線で囲んだ部分）。選択したエントリのＮ個のＷＡＹ
に記憶された内容（ＴＡＧアドレス）と実アドレスのＴ
ＡＧアドレス部分とをアドレスコンパレータ７で同時に
それぞれ比較する。一致するものが有った場合、アドレ
スコンパレータ７はヒット信号を制御部１８に出力し、
制御部１８は外部からのタイミング制御信号に従い、セ
レクタ１９を制御し、データメモリ２の対応するエント
リの内容をアクセスできるようにする。一致するものが
無かった場合、主記憶をアクセスすると同時に選択され
たエントリのＮ個のＷＡＹのうち１つとＴＡＧメモリ１
及びデータメモリ２の内容を置き換える。

【０００６】ところで従来より、キャッシュメモリはそ
の容量に比例してヒット率が向上することが知られてい
る。しかしながら、むやみに容量を増やすことは現実的
にはコストが高くなり問題となる。そこで、性能とコス
トのバランスによって、キャッシュメモリの容量が決定
される。また、このキャッシュ容量に対応して最適なブ
ロックサイズがあることが一般的に知られているが、こ
れはＣＰＵが実行する各命令を一般的な割合で任意に構
成した特定のプログラムを想定し、シミュレートした結
果より得られたものに過ぎない。

【０００７】現実的にはユーザのプログラミングの仕方
は自由であり、当然プログラムにおける命令の構成も多
種多様であり、また規定された範囲内ではアドレス空間
の使用方法も多種多様であると考えられる。つまり、上
述の方法で一意的に決定したキャッシュメモリのブロッ
クサイズは、ユーザプログラムによっては必ずしも最適
ではなく、キャッシュメモリの容量を十分に生かせない
場合が発生することになる。

【０００８】一例として、説明を簡単にするため、アド
レスｂｉｔ数が１０ｂｉｔｓの場合のセット・アソシア
ティブ方式のキャッシュメモリを例にとって説明する。
セット・アソシアティブ方式では、基本的に主記憶上の
全てのアドレスは、そのブロック内のアドレス（エント
リアドレス）によって決まるキャッシュメモリ上のエン
トリとだけ対応する。

【０００９】図５はＴＡＧアドレスを４ｂｉｔｓ、エン
トリアドレスを４ｂｉｔｓ、インクリメンタアドレスを
２ｂｉｔｓとし、４ＷＡＹで構成した場合のＴＡＧメモ
リの構成を示す。この構成は実行するプログラムに時間
的かつ空間的局在性が大きい場合に有効である。つまり
エントリに着目すると、ブロックが大きいため直前にア
クセスしたデータはそれぞれ別のエントリに記憶されて
いる。従って連続したアドレスのデータ群が比較的大き
くても、それらをひとまとめに保持しておくことが可能
である。

【００１０】図６は、ＴＡＧアドレスを５ｂｉｔｓ、エ
ントリアドレスを３ｂｉｔｓ、インクリメンタアドレス
を２ｂｉｔｓとし、８ＷＡＹで構成した場合のＴＡＧメ
モリの構成を示す。この構成は実行するプログラムが時
間的かつ空間的局在性が小さい場合に有効である。つま
りＷＡＹ数が多い分、特定エントリに着目すると、過去
のデータが長く保持されていることになり、多くのブロ
ックのデータを記憶できる利点がある。なお上記図５及
び図６図中の網掛けした領域は再び参照されるデータを
示し、数字はＴＡＧアドレス（ブロックナンバー）を示
す。

【００１１】以上のように、キャッシュメモリの容量が
同一であっても、ブロックのサイズ及びＷＡＹ数によっ
て保持可能な連続したアドレス領域の大きさが異なると
共に保持可能な連続したアドレス領域の数も異なる。従
って、ユーザプログラムを無視してキャッシュメモリの
構成を決定する場合、ユーザプログラムにおけるサブル
ーチンやデータ群の配置による空間的または時間的局在
性の有無によって充分なヒット率が得られないことが生
じる。

【００１２】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、チップの設計段階にお
いて一意的にメモリの構成が決定されるため、アドレス
の分割がユーザプログラムに応じて必ずしも最適化され
ておらず、ヒット率の低下を招くという問題点があっ
た。

【００１３】例えば、図５のようにブロックサイズが大
きい構成では、空間的局在性の大きなプログラムでかつ
繰り返し参照する領域が比較的大きい場合は効果を期待
できるが、局在性が小さく参照する領域が点在するよう
なプログラムではＷＡＹ数が少ないため、キャッシュミ
スを繰り返すことになり、充分なヒット率は得られな
い。また逆に図６のようにブロックサイズを小さくしＷ
ＡＹ数を多くした構成では、プログラムの空間的局在性
が小さくても比較的高いヒット率を期待できる。

【００１４】このように従来のキャッシュメモリではユ
ーザプログラムの局在性の有無によてヒット率が左右さ
れるという問題点があった。

【００１５】この発明は上記のような問題点を解消する
ためになされたもので、メモリのアドレス分割を可変に
し、ユーザプログラムに応じてメモリ構成を最適に制御
することができる半導体記憶装置を得ることを目的とす
る。

【００１６】

【課題を解決するための手段】この発明に係る半導体記
憶装置及びアドレス記憶方式は、メモリのアドレス分割
を可変にするビット数変更手段と、メモリ構成を順次、
数種類変化させるブロックサイズ変更手段と、ブロック
サイズの異なるメモリ構成で任意の一定期間ユーザプロ
グラムを実行してそのときのヒット率を検出するヒット
率検出手段と、上記各手段を制御する制御手段とを備
え、上記ヒット率の高かったメモリ構成を自動的に選択
してアクセスを行うようにしたものである。

【００１７】

【作用】この発明においては、ＴＡＧアドレスとエント
リアドレスのｂｉｔ数の割合及びＷＡＹ数を変更可能な
構成とし、ユーザプログラムに応じてヒット率が向上す
るように自動的にメモリ構成を最適化するようにしたか
ら、プログラムの局在性の有無に係わらず常に高いヒッ
ト率が得られる。

【００１８】

【実施例】

実施例１．以下、本発明の実施例について説明する。図
１は本発明の一実施例による半導体記憶装置であるキャ
ッシュメモリ及びその制御系を含むブロック構成図であ
り、図４と同一符号は同一または相当部分を示し、３は
後述するアドレスデコーダ５を制御するデコーダ制御回
路、４はブロックサイズに応じてＴＡＧメモリ１，デー
タメモリ２の物理的配置を適当なＷＡＹ数に設定するＷ
ＡＹ制御回路、５は入力アドレスのＴＡＧ部とＥＮＴＲ
Ｙ部の分割比を変更する機能を有するアドレスデコー
ダ、６はデータメモリに新たなデータを書き込む際に適
切なＷＡＹを選択するためのリプレイス制御回路、８は
後述するヒット率検出部の出力に応じて上記デコーダ制
御回路３，ＷＡＹ制御回路４，リプレイス制御回路６を
コントロールする制御部、９はアクセス時に一定時間内
のヒット数をカウントし、各動作時のカウンタ値を比較
してその結果を上記制御部８に出力するヒット率検出部
である。

【００１９】次に動作について図２のフローチャートを
参照しつつ説明する。まず、ステップＳ１において、デ
コーダ制御回路３の出力によってアドレスデコーダ５を
構成するセレクタ５１が制御され、例えば第１のエント
リデコーダ５２が選択されることによって、ＴＡＧメモ
リ１およびデータメモリ２の構成を所定のＴＡＧ×ＥＮ
ＴＲＹからなる『マトリクス１』の状態にする。続いて
ステップＳ２でヒット率検出部９を初期化し、ヒット数
を計数するヒット数カウンタ９１をゼロにする。

【００２０】その後、ステップＳ３においてキャッシン
グを始め、ヒットする度にヒット数カウンタ９１でカウ
ントアップする。この状態でタイマ９２で設定された一
定時間が経過すると、カウンタ９１の値を第１のヒット
数記憶用レジスタ９３に写し、続いてステップＳ４でＴ
ＡＧメモリ１及びデータメモリ２を初期化する。次に、
デコーダ制御回路３の出力によって、アドレスデコーダ
５を構成するセレクタ５１が制御されて、例えば第１及
び第２のエントリデコーダ５２，５３がともに選択され
ることによって、ＴＡＧメモリ１及びデータメモリ２の
構成を上記『マトリクス１』とは異なるＴＡＧ×ＥＮＴ
ＲＹ構成からなる『マトリクス２』の状態にする（ステ
ップＳ５）。

【００２１】その後、ステップＳ６においてステップＳ
３と同様にキャッシングを始め、そのときのヒット数を
カウンタ９１でカウントし、一定時間後、得られたカウ
ント数を第２のヒット数記憶用レジスタ９４に移す。次
いでステップＳ７において、コンパレータ９５で第１の
ヒット数記憶用レジスタ９３と第２のＨＩＴ数記憶用レ
ジスタ９４に記憶された値が比較され、ヒット数の多か
った構成（ＴＡＧ×ＥＮＴＲＹ）が採用されるように制
御部８に検出信号を出力する。

【００２２】すなわちステップＳ７で、レジスタ９３の
値がレジスタ９４の値よりも小さいと判定された場合、
ステップＳ８に進んでＴＡＧメモリ１，データメモリ２
の構成として『マトリクス２』の状態を継続することで
以降のキャッシングを行う。

【００２３】一方、レジスタ９３の値がレジスタ９４の
値よりも大きい時には、ステップＳ９に進んでＴＡＧメ
モリ１，データメモリ２を初期化したのち、ステップＳ
１０でＴＡＧメモリ１，データメモリ２の構成として
『マトリクス１』の状態に変更する。

【００２４】以下、実際のメモリ構成において具体例を
挙げて説明する。図３はキャッシュメモリのＴＡＧメモ
リ１及びアドレスデコーダ５のより詳細な構成を示すブ
ロック図であり、図において、１１はメモリ１，２内に
内蔵されたウエイセレクタであり、ＷＡＹ制御回路４の
出力であるＷＡＹ構成・コントロール信号を受けて、８
ＷＡＹ構成時にはＷＡＹ−Ａ〜Ｈの全ＷＡＹに、また４
ＷＡＹ構成時にはＴＡＧアドレスＡ４に応じて活性化さ
れたエントリデコーダ側のＷＡＹ−Ａ〜Ｄの４つのＷＡ
ＹにＴＡＧアドレスを送るためのセレクタである。ま
た、リプレイス制御回路６の出力であるリプレイス・ウ
エイ・コントロール信号に従い、入力されたＴＡＧアド
レスを所定のＷＡＹに書き込む際のイネーブル信号を伝
達する機能も具備している。

【００２５】ここでは、説明の簡略化のため、入力アド
レスはＡ０：９の１０ｂｉｔｓ構成としている。またア
ドレスバスはＴＡＧアドレス用として、Ａ０：３、及び
Ａ４を設け、エントリアドレス用としてＡ４：７、及び
Ａ５：７を設ける。ここでアドレスＡ４が重複して設定
されているのは、ＴＡＧアドレスの幅を４〜５ｂｉｔｓ
内で変更可能とし、エントリアドレスの幅を３〜４ｂｉ
ｔｓ内で変更可能にするためである。またＷＡＹ数は上
記アドレス割付に応じて、４ＷＡＹもしくは８ＷＡＹに
設定可能なものとする。

【００２６】上記のＴＡＧメモリを構成するため、ＴＡ
ＧアドレスがＡ０：４の５ｂｉｔｓ構成の場合を考慮
し、１エントリ当たり５ｂｉｔｓ必要である。またエン
トリ数は８または１６であることからＴＡＧメモリの最
小構成単位を、８エントリ×５ｂｉｔｓ×４ＷＡＹ（ｂ
ｉｔｓ）となり、さらにエントリアドレスがＡ４：７
（４ｂｉｔｓ幅）の場合にエントリ数が２の４乗個（＝
１６エントリ）が必要であるため、上記最小構成単位か
らなるＴＡＧメモリ群が２個用いられて上記ＴＡＧメモ
リ１が構成されることとなる。このうち紙面下側のタグ
メモリ群は８ＷＡＹ構成時にＷＡＹ−Ｅ〜Ｈとして機能
するものである。

【００２７】上記のアドレス割付を採用することによ
り、エントリアドレス幅３ｂｉｔｓ，ＴＡＧアドレス幅
５ｂｉｔｓ，８ＷＡＹの構成と、エントリアドレス幅４
ｂｉｔｓ，ＴＡＧアドレス幅４ｂｉｔｓ，４ＷＡＹの構
成とを切り換えて選択可能とすることができる。

【００２８】すなわちエントリアドレスセレクタ５１に
よって、エントリアドレス幅３ｂｉｔｓ，８ＷＡＹ構成
のときは２つのエントリデコーダ５２，５３が活性化さ
れて２つのＴＡＧメモリ群の両者がアクセスされ、３ｂ
ｉｔｓのエントリアドレスは各エントリデコーダ５２，
５３によって、それぞれＷＡＹ−Ａ〜Ｈにおいて８エン
トリにデコードされる。またエントリアドレス幅４ｂｉ
ｔｓ，４ＷＡＹ構成の時はエントリデコーダ５２，５３
のいずれか一方が活性化されて１つのＴＡＧメモリ群が
アクセスされ、エントリデコーダ５２（５３）によっ
て、それぞれＷＡＹ−Ａ〜Ｄにおいて８エントリにデコ
ードされる。

【００２９】一方、アドレスのＥＮＴＲＹ部は、エント
リデコーダ５を介して、それぞれＴＡＧメモリ１及びデ
ータメモリ２（図１参照）のデコードされたエントリを
アクセス可能とする。

【００３０】また、一旦ＴＡＧメモリ書き込みが行われ
ると、アドレスコンパレータ７によって、現在記憶して
いるＴＡＧアドレスと新たに入力されたＴＡＧアドレス
とが比較され、一致すればヒット信号が出力される。な
お、ＣＰＵのリード動作時はヒットしたＷＡＹのデータ
が出力され、ＣＰＵ等のライト動作ではヒットしたＷＡ
Ｙのデータが書換えられるか同エントリのＴＡＧアドレ
スが無効化される。

【００３１】次にアドレス分割時のアドレスデコーダの
動作について詳細な説明をする。プログラムの局在性が
大きくアドレスＡ４をエントリアドレスとして使用する
場合、すなわちエントリアドレス４ｂｉｔｓ，ＴＡＧア
ドレス４ｂｉｔｓ，４ＷＡＹ時には、エントリアドレス
セレクタ５１はアドレスＡ４に従って後段のエントリデ
コーダ５２，５３のどちらか一方を活性化する。

【００３２】一方、プログラムの局在性が小さくアドレ
スＡ４がＴＡＧアドレスとして使用される場合すなわ
ち、エントリアドレス３ｂｉｔｓ，ＴＡＧアドレス５ｂ
ｉｔｓ，８ＷＡＹ時には、アドレスＡ４はＴＡＧアドレ
スとして無効となる。またこの時、エントリアドレスセ
レクタ５１は両デコーダ５２，５３を活性化し、Ａ５〜
Ａ７の３ｂｉｔｓをエントリアドレスとして伝達する。

【００３３】以上のように、ＴＡＧアドレスは常時全て
のＴＡＧメモリに入力されており、エントリデコーダ５
２，５３によって該当するエントリのみＴＡＧアドレス
が比較される。アドレスのＴＡＧ部がＡ０：３の４ｂｉ
ｔｓで構成されている場合、ＴＡＧメモリのＡ４部分は
比較には使用せず、ヒット信号生成時も無視するよう制
御する。

【００３４】このように本実施例によれば、アドレスデ
コーダ５によってＴＡＧアドレスとエントリアドレスの
ビット数の割合を変化させ、ＷＡＹ制御回路４でＴＡＧ
メモリ１，データメモリ２のＷＡＹ数を変更し、複数の
アドレス割付状態及びＷＡＹ数の組み合わせからなる構
成で一定期間アクセスを行って各構成でのヒット率をヒ
ット率検出部９で検出し、該ヒット率検出部９の検出結
果を受けて最もヒット率の高かったマトリクス状態が選
択されるように制御部８でデコーダ制御回路３，ＷＡＹ
制御回路４，リプレイス制御回路６をコントロールする
ことにより、プログラムの局在性に係わらず、常に高い
ヒット率が得られる。

【００３５】なお上記実施例では、アドレス割付けをエ
ントリアドレス３ｂｉｔｓ，ＴＡＧアドレス５ｂｉｔ
ｓ，８ＷＡＹ構成の場合と、エントリアドレス４ｂｉｔ
ｓ，ＴＡＧアドレス４ｂｉｔｓ，４ＷＡＹ構成の場合の
２通りの組み合わせが得られるようにしたが、割付け時
のｂｉｔｓ構成や、割付けの組み合わせ数はこれに限ら
れるものではなく、種々の変更が可能であることは言う
までもない。

【００３６】

【発明の効果】以上のように、この発明によれば、デー
タメモリ自体のサイズを変更することなく、自動的に各
ユーザプログラムの持つ空間的局所性に応じてブロック
サイズを最適化し、キャッシュメモリのヒット率が最大
となるメモリ構成を選択するようにしたので、メモリが
より一層有効なデータを保持することができ、スループ
ットを低下することなく、ユーザがプログラミングする
際の自由度が拡張される効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体記憶装置のキ
ャッシュメモリを中心とした構成を示すブロック図。

【図２】上記キャッシュメモリにおいてヒット率を向上
するための最適なメモリ構成を自動決定する際のフロー
図。

【図３】上記実施例においてアドレス割付を可変にする
ためのキャッシュメモリのＴＡＧ部の構成を示すブロッ
ク図。

【図４】従来の半導体記憶装置のキャッシュメモリを中
心とした構成を示すブロック図。

【図５】従来の半導体記憶装置における８ブロック構成
の場合のＴＡＧメモリの記憶内容を示す図。

【図６】従来の半導体記憶装置における１６ブロック構
成の場合のＴＡＧメモリの記憶内容を示す図。

【符号の説明】

１ ＴＡＧメモリ ２ データメモリ ３ デコーダ制御回路 ４ ＷＡＹ制御回路 ５ アドレスデコーダ ５１ エントリセレクタ ５２ 第１のエントリデコーダ ５３ 第２のエントリデコーダ ６ リプレイス制御回路 ７ アドレスコンパレータ ８ 制御部 ９ ヒット率検出部 ９１ ヒット数カウンタ ９２ タイマー ９３ 第１のヒット数記憶レジスタ ９４ 第２のヒット数記憶レジスタ ９５ コンパレータ １１ ウエイセレクタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 キャッシュメモリと主記憶をブロック単
   位に分割し、この単位で対応付けを行いアドレスを記憶
   させるセット・アソシアティブ方式のキャッシュメモリ
   を有する半導体記憶装置において、 記録時にアドレス信号をＴＡＧアドレスとエントリアド
   レスに分割する際のビット数の割合を変更するビット数
   変更手段と、 キャッシュメモリのブロックサイズを変更するブロック
   サイズ変更手段と、 所定のビット構成を有するアドレスが、所定のブロック
   サイズを有するキャッシュメモリに記憶されるように上
   記ビット数変更手段及びブロックサイズ変更手段を制御
   して記憶時のモードを設定する制御手段と、 該制御手段により設定された各モード時のキャッシュヒ
   ット率を検出し、それぞれのモードでのヒット率を比較
   するヒット率検出手段とを備え、 上記ヒット率検出手段の出力に応じて、該検出されるヒ
   ット率が大きくなるように上記制御手段によるモード設
   定が行われることを特徴とする半導体記憶装置。
2. 【請求項２】 キャッシュメモリと主記憶をブロック単
   位に分割し、この単位で対応付けてアドレスの記憶を行
   うセット・アソシアティブ方式のアドレス記憶方式にお
   いて、 記憶時のアドレスのＴＡＧアドレスとエントリアドレス
   のビット数の割合を変化させるとともにキャッシュメモ
   リのブロックサイズを変化させて得られる複数のモード
   でアクセスを行い、 各々のモードにおけるヒット率が大きいときのモードを
   採用してアクセスを行うことを特徴とするアドレス記憶
   方式。