JPH09275212A - 電圧駆動型半導体装置 - Google Patents
電圧駆動型半導体装置Info
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- JPH09275212A JPH09275212A JP8082331A JP8233196A JPH09275212A JP H09275212 A JPH09275212 A JP H09275212A JP 8082331 A JP8082331 A JP 8082331A JP 8233196 A JP8233196 A JP 8233196A JP H09275212 A JPH09275212 A JP H09275212A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 239000012535 impurity Substances 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 230000015556 catabolic process Effects 0.000 abstract description 15
- 239000000758 substrate Substances 0.000 description 12
- 239000000969 carrier Substances 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 239000012141 concentrate Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010943 off-gassing Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
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-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
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-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
(57)【要約】
【課題】トレンチ型の絶縁ゲートを有する半導体装置に
おいて、トレンチ外周部でのしきい値電圧の上昇による
オン電圧の上昇、あるいは、しきい値電圧の低下による
トレンチ外周部での電流集中による破壊を防止する。 【解決手段】ゲート電圧印加時に、チップ外周部のゲー
ト電極がＭＯＳ動作しない構造にする。 【効果】外周部トレンチ溝の形状がスイッチング動作に
影響しない。
おいて、トレンチ外周部でのしきい値電圧の上昇による
オン電圧の上昇、あるいは、しきい値電圧の低下による
トレンチ外周部での電流集中による破壊を防止する。 【解決手段】ゲート電圧印加時に、チップ外周部のゲー
ト電極がＭＯＳ動作しない構造にする。 【効果】外周部トレンチ溝の形状がスイッチング動作に
影響しない。
Description
【０００１】
【発明の属する技術分野】本発明はトレンチ型の絶縁ゲ
ートを有する半導体装置に係り、特にパワーMOSFETやＩ
ＧＢＴなどに関する。
ートを有する半導体装置に係り、特にパワーMOSFETやＩ
ＧＢＴなどに関する。
【０００２】
【従来の技術】図８（ａ),（ｂ）に従来のトレンチ型の
絶縁ゲートを有するＩＧＢＴ(Insulated Gate Bipolar
Transistor）の断面模式図及び平面模式図を示す（以
下、この素子をトレンチＩＧＢＴと呼ぶ）。なお、断面
模式図（ａ）は平面模式図（ｂ）のＸ−Ｙに対応してい
る。トレンチＩＧＢＴはｐ+ 基板１上にｎ+ バッファ層
２０が形成され、さらにその上にｎ- ドリフト層２が形
成される。ｎ- ドリフト層２の表面にｐベース層３が形
成され、さらに、ｐベース層３を貫通して、選択的にか
つ連続的にトレンチが形成され、トレンチ表面には、ゲ
ート絶縁膜９及びゲート電極１０が形成される。ゲート
絶縁膜９及びゲート電極１０に隣接するｐベース層３の
表面に選択的にｎ+ エミッタ層４が形成される。さら
に、ｐ+ 基板１の裏面上にコレクタ電極１１が形成さ
れ、ｎ- ドリフト層２上に選択的にエミッタ電極１２が
形成される。
絶縁ゲートを有するＩＧＢＴ(Insulated Gate Bipolar
Transistor）の断面模式図及び平面模式図を示す（以
下、この素子をトレンチＩＧＢＴと呼ぶ）。なお、断面
模式図（ａ）は平面模式図（ｂ）のＸ−Ｙに対応してい
る。トレンチＩＧＢＴはｐ+ 基板１上にｎ+ バッファ層
２０が形成され、さらにその上にｎ- ドリフト層２が形
成される。ｎ- ドリフト層２の表面にｐベース層３が形
成され、さらに、ｐベース層３を貫通して、選択的にか
つ連続的にトレンチが形成され、トレンチ表面には、ゲ
ート絶縁膜９及びゲート電極１０が形成される。ゲート
絶縁膜９及びゲート電極１０に隣接するｐベース層３の
表面に選択的にｎ+ エミッタ層４が形成される。さら
に、ｐ+ 基板１の裏面上にコレクタ電極１１が形成さ
れ、ｎ- ドリフト層２上に選択的にエミッタ電極１２が
形成される。
【０００３】動作原理は以下の通りである。まず、エミ
ッタ電極１２を接地し、コレクタ電極１１にある一定の
正電圧を印加する。この状態で、ゲート電極１０にしき
い値電圧以上の電圧を加えることにより、ゲート電極１
０に沿って、縦方向にチャネルが形成され、コレクタ電
極１１，エミッタ電極１２間に電流が流れ、トレンチＩ
ＧＢＴはオン状態となる。
ッタ電極１２を接地し、コレクタ電極１１にある一定の
正電圧を印加する。この状態で、ゲート電極１０にしき
い値電圧以上の電圧を加えることにより、ゲート電極１
０に沿って、縦方向にチャネルが形成され、コレクタ電
極１１，エミッタ電極１２間に電流が流れ、トレンチＩ
ＧＢＴはオン状態となる。
【０００４】プレーナ型のＩＧＢＴに比べ、ＪＦＥＴ効
果による抵抗成分が存在せず、さらに、微細化が可能で
あることから、オン電圧が低減できることが特徴であ
る。
果による抵抗成分が存在せず、さらに、微細化が可能で
あることから、オン電圧が低減できることが特徴であ
る。
【０００５】また、図９（ａ),（ｂ）に従来のトレンチ
型の絶縁ゲートを有するパワーMOSFET(Metal-Oxide-Sem
iconductor Feild Effect Transistor）の断面模式図及
び平面模式図を示す（以下、この素子をトレンチＭＯＳ
と呼ぶ）。トレンチIGBTと異なるのは、ｐ+ 基板１の代
わりにｎ+ 基板１ａが使用される点である。
型の絶縁ゲートを有するパワーMOSFET(Metal-Oxide-Sem
iconductor Feild Effect Transistor）の断面模式図及
び平面模式図を示す（以下、この素子をトレンチＭＯＳ
と呼ぶ）。トレンチIGBTと異なるのは、ｐ+ 基板１の代
わりにｎ+ 基板１ａが使用される点である。
【０００６】
【発明が解決しようとする課題】トレンチ型の絶縁ゲー
トを有する半導体装置はその特徴であるゲート電極を形
成するために、一般的に、ドライエッチング技術を利用
して、シリコン基板にトレンチを形成する。この時、ト
レンチの形状や表面状態等は、チップ内エッチング領域
の外周部が最も不安定となる。これはエッチング領域の
疎密によりサイドエッチ量が異なるためである。チップ
の内側は導通領域を形成するために、トレンチ領域が密
に形成されている。それに対し、チップの外側は耐圧を
確保する領域（ターミネーション領域）であり、トレン
チは形成しない。このため、チップの内側と外側でエッ
チング領域に疎密が生じる。エッチング領域が疎な領域
では脱ガスが少なく、従って側壁保護のポリマーが薄
く、このため、サイドエッチが入り易くなり、密な領域
とは形状や表面状態等が異なってしまう。
トを有する半導体装置はその特徴であるゲート電極を形
成するために、一般的に、ドライエッチング技術を利用
して、シリコン基板にトレンチを形成する。この時、ト
レンチの形状や表面状態等は、チップ内エッチング領域
の外周部が最も不安定となる。これはエッチング領域の
疎密によりサイドエッチ量が異なるためである。チップ
の内側は導通領域を形成するために、トレンチ領域が密
に形成されている。それに対し、チップの外側は耐圧を
確保する領域（ターミネーション領域）であり、トレン
チは形成しない。このため、チップの内側と外側でエッ
チング領域に疎密が生じる。エッチング領域が疎な領域
では脱ガスが少なく、従って側壁保護のポリマーが薄
く、このため、サイドエッチが入り易くなり、密な領域
とは形状や表面状態等が異なってしまう。
【０００７】したがって、ゲート電圧印加時に、チップ
内エッチング領域の外周部、即ち、ゲート電極の外周部
において、ゲート形状の変化によるしきい値電圧の不均
一が生じ、素子の均一動作が妨げられる。なお、外周部
のしきい値電圧が高い場合は、素子のオン電圧低減効果
が低下し、低い場合は、電流集中による素子破壊が生じ
やすくなる。
内エッチング領域の外周部、即ち、ゲート電極の外周部
において、ゲート形状の変化によるしきい値電圧の不均
一が生じ、素子の均一動作が妨げられる。なお、外周部
のしきい値電圧が高い場合は、素子のオン電圧低減効果
が低下し、低い場合は、電流集中による素子破壊が生じ
やすくなる。
【０００８】本発明の目的は、トレンチ型の絶縁ゲート
を有する半導体装置において、前記従来技術の問題点を
解決することにある。すなわち、ゲート電圧印加時にチ
ップ内で均一動作を確実にすることにより、トレンチ外
周部でのしきい値電圧の上昇によるオン電圧の上昇、あ
るいは、しきい値電圧の低下によるトレンチ外周部での
電流集中による破壊の生じにくい素子を提供することで
ある。
を有する半導体装置において、前記従来技術の問題点を
解決することにある。すなわち、ゲート電圧印加時にチ
ップ内で均一動作を確実にすることにより、トレンチ外
周部でのしきい値電圧の上昇によるオン電圧の上昇、あ
るいは、しきい値電圧の低下によるトレンチ外周部での
電流集中による破壊の生じにくい素子を提供することで
ある。
【０００９】
【課題を解決するための手段】前記目的は、ゲート電圧
印加時に、チップ内のターミネーション領域に隣接する
トレンチがＭＯＳ動作しない構造にする。即ち、このト
レンチをダミーゲートとして使うことによって達成され
る。
印加時に、チップ内のターミネーション領域に隣接する
トレンチがＭＯＳ動作しない構造にする。即ち、このト
レンチをダミーゲートとして使うことによって達成され
る。
【００１０】具体的には、ターミネーション領域に隣接
するトレンチをエミッタ電極に電気的に接続する、ある
いは、零電位になる構造にする。また、ターミネーショ
ン領域に隣接するトレンチに隣接するｎ+ エミッタ層を
形成しない構造にする。
するトレンチをエミッタ電極に電気的に接続する、ある
いは、零電位になる構造にする。また、ターミネーショ
ン領域に隣接するトレンチに隣接するｎ+ エミッタ層を
形成しない構造にする。
【００１１】あるいは、ターミネーション領域に隣接す
るトレンチのチャネル領域にｐウェル層よりも不純物濃
度の高いｐ層が接触する構造にする。
るトレンチのチャネル領域にｐウェル層よりも不純物濃
度の高いｐ層が接触する構造にする。
【００１２】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。
いて説明する。
【００１３】図１は本発明の一実施例であるＩＧＢＴを
示す図であり、（ａ）は断面模式図、（ｂ）は平面模式
図である。
示す図であり、（ａ）は断面模式図、（ｂ）は平面模式
図である。
【００１４】ｐ+ 基板１上にｎ- ドリフト層２が形成さ
れる。そして、ｎ- ドリフト層２の表面にｐベース層３
が形成され、さらに、ドライエッチング技術を使って、
ｐベース層３を貫通して、選択的にかつ連続的にトレン
チが形成され、トレンチ表面にゲート絶縁膜９及びゲー
ト電極１０が形成される。そして、ゲート絶縁膜９及び
ゲート電極１０に隣接するｐベース層３の表面に選択的
にｎ+ エミッタ層４が形成される。そして、ｐ+ 基板１
の裏面上にコレクタ電極１１が形成され、ｎ-ドリフト
層２上にｐベース層３及びｎ+ エミッタ層４に接するよ
うに選択的にエミッタ電極１２が形成される。
れる。そして、ｎ- ドリフト層２の表面にｐベース層３
が形成され、さらに、ドライエッチング技術を使って、
ｐベース層３を貫通して、選択的にかつ連続的にトレン
チが形成され、トレンチ表面にゲート絶縁膜９及びゲー
ト電極１０が形成される。そして、ゲート絶縁膜９及び
ゲート電極１０に隣接するｐベース層３の表面に選択的
にｎ+ エミッタ層４が形成される。そして、ｐ+ 基板１
の裏面上にコレクタ電極１１が形成され、ｎ-ドリフト
層２上にｐベース層３及びｎ+ エミッタ層４に接するよ
うに選択的にエミッタ電極１２が形成される。
【００１５】最外周のゲート絶縁膜９Ａ及びゲート電極
１０Ａ（以下、これらをまとめて最外トレンチと呼ぶ）
のみが、エミッタ電極１２と電気的に接続されている。
ゲート電極１０Ａは他のゲート電極と電気的に分離され
ている。
１０Ａ（以下、これらをまとめて最外トレンチと呼ぶ）
のみが、エミッタ電極１２と電気的に接続されている。
ゲート電極１０Ａは他のゲート電極と電気的に分離され
ている。
【００１６】動作原理は以下の通りである。まず、エミ
ッタ電極１２を接地し、コレクタ電極１１にある一定の
正電圧を印加する。この状態で、ゲート電極１０にしき
い値電圧以上の電圧を加えることにより、ゲート電極１
０に沿って、縦方向にチャネルが形成され、コレクタ電
極１１，エミッタ電極１２間に電流が流れ、素子はオン
状態となる。この際、トレンチの形状や表面状態等が最
も不安定となる最外トレンチ内のゲート電極は他のゲー
ト電極と電気的に分離されているため、ＭＯＳ動作せ
ず、素子のスイッチングには関与しない。従って、素子
の均一動作が確実となり、トレンチ外周部におけるしき
い値電圧の上昇による素子のオン電圧の上昇、あるい
は、しきい値電圧の低下によるトレンチ外周部での電流
集中による素子の破壊が生じにくくなる。
ッタ電極１２を接地し、コレクタ電極１１にある一定の
正電圧を印加する。この状態で、ゲート電極１０にしき
い値電圧以上の電圧を加えることにより、ゲート電極１
０に沿って、縦方向にチャネルが形成され、コレクタ電
極１１，エミッタ電極１２間に電流が流れ、素子はオン
状態となる。この際、トレンチの形状や表面状態等が最
も不安定となる最外トレンチ内のゲート電極は他のゲー
ト電極と電気的に分離されているため、ＭＯＳ動作せ
ず、素子のスイッチングには関与しない。従って、素子
の均一動作が確実となり、トレンチ外周部におけるしき
い値電圧の上昇による素子のオン電圧の上昇、あるい
は、しきい値電圧の低下によるトレンチ外周部での電流
集中による素子の破壊が生じにくくなる。
【００１７】また、最外トレンチを零電位にした場合
も、同様の効果が得られる。しかし、エミッタ電極１２
と電気的に接続した方が、ゲート電極の電位が固定され
るため、安定したスイッチング動作が得られる。
も、同様の効果が得られる。しかし、エミッタ電極１２
と電気的に接続した方が、ゲート電極の電位が固定され
るため、安定したスイッチング動作が得られる。
【００１８】図２は本発明の一実施例を示す図であり、
（ａ）は断面模式図、（ｂ）は平面模式図である。図１
に示した実施例と異なる点は、最外トレンチがゲート電
極１０に電気的に接続され、さらに、最外トレンチに隣
接するｎ+ エミッタ層４が形成されていないことにあ
る。すなわち、最外トレンチの側面にはｐベース層３の
みが接している。
（ａ）は断面模式図、（ｂ）は平面模式図である。図１
に示した実施例と異なる点は、最外トレンチがゲート電
極１０に電気的に接続され、さらに、最外トレンチに隣
接するｎ+ エミッタ層４が形成されていないことにあ
る。すなわち、最外トレンチの側面にはｐベース層３の
みが接している。
【００１９】これにより、素子がオン状態では、トレン
チの形状や表面状態等が最も不安定な最外トレンチはｎ
+ エミッタ層４が形成されていないため、チャネルは形
成されず、電流は流れない。従って、素子の均一動作が
確実となり、トレンチ外周部におけるしきい値電圧の上
昇による素子のオン電圧の上昇、あるいは、しきい値電
圧の低下によるトレンチ外周部での電流集中による素子
の破壊が生じにくくなる。
チの形状や表面状態等が最も不安定な最外トレンチはｎ
+ エミッタ層４が形成されていないため、チャネルは形
成されず、電流は流れない。従って、素子の均一動作が
確実となり、トレンチ外周部におけるしきい値電圧の上
昇による素子のオン電圧の上昇、あるいは、しきい値電
圧の低下によるトレンチ外周部での電流集中による素子
の破壊が生じにくくなる。
【００２０】さらに、素子がオン状態からオフ状態に移
行する際には、キャリア（この場合は正孔）が最も集中
しやすいゲート電極の外周部にｎ+ エミッタ層４が存在
しないため、従来構造よりもキャリア（この場合は正
孔）の出口が広くなり、高速かつ破壊耐量の大きな素子
を得ることができる。
行する際には、キャリア（この場合は正孔）が最も集中
しやすいゲート電極の外周部にｎ+ エミッタ層４が存在
しないため、従来構造よりもキャリア（この場合は正
孔）の出口が広くなり、高速かつ破壊耐量の大きな素子
を得ることができる。
【００２１】図３は本発明の一実施例を示す図であり、
（ａ）は断面模式図、（ｂ）は平面模式図である。図１
に示した実施例と異なる点は、最外トレンチがゲート電
極１０に電気的に接続され、さらに、少なくとも最外ト
レンチに接し、しかも、所定のゲート電圧（例えば１５
Ｖ程度）を印加しても電流が流れないように、ｐベース
層３よりも不純物濃度の高いｐウェル層６が形成されて
いることにある。最外トレンチの側面に接するｎ+ エミ
ッタ層はｐウェル層６に包囲されるように同ウェル層内
に設けられる。
（ａ）は断面模式図、（ｂ）は平面模式図である。図１
に示した実施例と異なる点は、最外トレンチがゲート電
極１０に電気的に接続され、さらに、少なくとも最外ト
レンチに接し、しかも、所定のゲート電圧（例えば１５
Ｖ程度）を印加しても電流が流れないように、ｐベース
層３よりも不純物濃度の高いｐウェル層６が形成されて
いることにある。最外トレンチの側面に接するｎ+ エミ
ッタ層はｐウェル層６に包囲されるように同ウェル層内
に設けられる。
【００２２】これにより、素子がオン状態では、トレン
チの形状や表面状態等が最も不安定となる最外トレンチ
は、ＭＯＳ動作せず、素子のスイッチングには関与しな
い。従って、素子の均一動作が確実となり、トレンチ外
周部におけるしきい値電圧の上昇による素子のオン電圧
の上昇、あるいは、しきい値電圧の低下によるトレンチ
外周部での電流集中による素子の破壊が生じにくくな
る。
チの形状や表面状態等が最も不安定となる最外トレンチ
は、ＭＯＳ動作せず、素子のスイッチングには関与しな
い。従って、素子の均一動作が確実となり、トレンチ外
周部におけるしきい値電圧の上昇による素子のオン電圧
の上昇、あるいは、しきい値電圧の低下によるトレンチ
外周部での電流集中による素子の破壊が生じにくくな
る。
【００２３】また、素子がオン状態からオフ状態に移行
する際には、キャリア（この場合は正孔）が最も集中し
やすいゲート電極外周部のｐウェル層６の不純物濃度が
高いため、従来構造よりもキャリア（この場合は正孔）
をスムーズに引き抜くことができるので、高速かつ短絡
耐量の大きな素子を得ることができる。さらに、ｐウェ
ル層６の接合深さを深くすることで、キャリアをよりス
ムーズに引き抜くことができるので、その効果は大きく
なる。
する際には、キャリア（この場合は正孔）が最も集中し
やすいゲート電極外周部のｐウェル層６の不純物濃度が
高いため、従来構造よりもキャリア（この場合は正孔）
をスムーズに引き抜くことができるので、高速かつ短絡
耐量の大きな素子を得ることができる。さらに、ｐウェ
ル層６の接合深さを深くすることで、キャリアをよりス
ムーズに引き抜くことができるので、その効果は大きく
なる。
【００２４】図４は本発明の一実施例を示す図であり、
（ａ）は断面模式図、（ｂ）は平面模式図である。図１
に示した実施例と異なる点は、最外トレンチを囲んでｐ
ベース層３よりも不純物濃度の高いｐウェル層７がｐベ
ース層３よりも深く形成され、しかも、最外トレンチに
隣接するｎ+ エミッタ層４が形成されていないことにあ
る。
（ａ）は断面模式図、（ｂ）は平面模式図である。図１
に示した実施例と異なる点は、最外トレンチを囲んでｐ
ベース層３よりも不純物濃度の高いｐウェル層７がｐベ
ース層３よりも深く形成され、しかも、最外トレンチに
隣接するｎ+ エミッタ層４が形成されていないことにあ
る。
【００２５】これにより、素子がオン状態では、トレン
チの形状や表面状態等が最も不安定となる最外トレンチ
はｐウェル層７で囲まれているため、ＭＯＳ動作せず、
素子のスイッチングには関与しない。従って、素子の均
一動作が確実となり、トレンチ外周部におけるしきい値
電圧の上昇による素子のオン電圧の上昇、あるいは、し
きい値電圧の低下によるトレンチ外周部での電流集中に
よる素子の破壊が生じにくくなる。
チの形状や表面状態等が最も不安定となる最外トレンチ
はｐウェル層７で囲まれているため、ＭＯＳ動作せず、
素子のスイッチングには関与しない。従って、素子の均
一動作が確実となり、トレンチ外周部におけるしきい値
電圧の上昇による素子のオン電圧の上昇、あるいは、し
きい値電圧の低下によるトレンチ外周部での電流集中に
よる素子の破壊が生じにくくなる。
【００２６】さらに、素子がオン状態からオフ状態に移
行する際には、キャリア（この場合は正孔）が最も集中
しやすいゲート電極の外周部にｎ+ エミッタ層４が存在
しないため、従来構造よりもキャリア（この場合は正
孔）の出口が広くなり、高速かつ破壊耐量の大きな素子
を得ることができる。しかも、図２の実施例に比べ、接
合深さが深く、かつ、不純物濃度の高いｐウェル層７を
形成しているため、チップ周辺のキャリア（この場合は
正孔）をよりスムーズに引き抜くことができるので、さ
らに、高速かつ破壊耐量の大きな素子を得ることができ
る。そして、オフ状態においては、最も電界の集中しや
すい最外トレンチの底部がｐウェル層７で囲まれている
ため、電界が緩和され、従来構造に比べ、素子耐圧も向
上する。
行する際には、キャリア（この場合は正孔）が最も集中
しやすいゲート電極の外周部にｎ+ エミッタ層４が存在
しないため、従来構造よりもキャリア（この場合は正
孔）の出口が広くなり、高速かつ破壊耐量の大きな素子
を得ることができる。しかも、図２の実施例に比べ、接
合深さが深く、かつ、不純物濃度の高いｐウェル層７を
形成しているため、チップ周辺のキャリア（この場合は
正孔）をよりスムーズに引き抜くことができるので、さ
らに、高速かつ破壊耐量の大きな素子を得ることができ
る。そして、オフ状態においては、最も電界の集中しや
すい最外トレンチの底部がｐウェル層７で囲まれている
ため、電界が緩和され、従来構造に比べ、素子耐圧も向
上する。
【００２７】なお、図５は、このようなＭＯＳ動作をし
ないダミーゲートを２個形成した場合の模式図である。
（ａ）は断面模式図、（ｂ）は平面模式図である。この
ように、ダミーゲートを２個（１０Ａ，１０Ｂ）、ある
いは３個，４個などと複数個形成することにより、上記
の効果はさらに大きくなる。しかしながら、その数をあ
まり多くしすぎると、アクティブ領域が狭くなり、オン
電圧低減効果が低減してしまうので、注意が必要であ
る。
ないダミーゲートを２個形成した場合の模式図である。
（ａ）は断面模式図、（ｂ）は平面模式図である。この
ように、ダミーゲートを２個（１０Ａ，１０Ｂ）、ある
いは３個，４個などと複数個形成することにより、上記
の効果はさらに大きくなる。しかしながら、その数をあ
まり多くしすぎると、アクティブ領域が狭くなり、オン
電圧低減効果が低減してしまうので、注意が必要であ
る。
【００２８】図６は図４を用いて説明した実施例の異な
る断面における一実施例であり、（ａ），（ｂ）は断面
模式図、（ｃ）は平面模式図である。ｐ+ 基板１上にｎ
-ドリフト層２が形成される。そして、ｎ- ドリフト層
２の表面にｐベース層３が形成され、さらに、ドライエ
ッチング技術を使って、ｐベース層３を貫通して、トレ
ンチが形成され、トレンチ表面にゲート絶縁膜９及びゲ
ート電極１０が形成される。さらに、トレンチに隣接
し、トレンチ端部よりも内側にｎ+ エミッタ層４が形成
される。さらに、トレンチ端部を囲み、トレンチよりも
形成深さの深いｐウェル層５が形成される。そして、ｐ
+ 基板１の裏面上にコレクタ電極１１が形成され、ｎ-
ドリフト層２上にｐベース層３及びｎ+ エミッタ層４に
接するようにエミッタ電極１２が形成される。
る断面における一実施例であり、（ａ），（ｂ）は断面
模式図、（ｃ）は平面模式図である。ｐ+ 基板１上にｎ
-ドリフト層２が形成される。そして、ｎ- ドリフト層
２の表面にｐベース層３が形成され、さらに、ドライエ
ッチング技術を使って、ｐベース層３を貫通して、トレ
ンチが形成され、トレンチ表面にゲート絶縁膜９及びゲ
ート電極１０が形成される。さらに、トレンチに隣接
し、トレンチ端部よりも内側にｎ+ エミッタ層４が形成
される。さらに、トレンチ端部を囲み、トレンチよりも
形成深さの深いｐウェル層５が形成される。そして、ｐ
+ 基板１の裏面上にコレクタ電極１１が形成され、ｎ-
ドリフト層２上にｐベース層３及びｎ+ エミッタ層４に
接するようにエミッタ電極１２が形成される。
【００２９】トレンチの形状や表面状態等が最も不安定
なトレンチ端部にはｎ+ エミッタ層４が形成されていな
いため、チャネルは形成されず、電流は流れない。さら
に、トレンチ端部は深いｐウェル層で覆われているた
め、素子の均一動作がより確実となり、トレンチ外周部
におけるしきい値電圧の上昇による素子のオン電圧の上
昇、あるいは、しきい値電圧の低下によるトレンチ外周
部での電流集中による素子の破壊が生じにくくなる。
なトレンチ端部にはｎ+ エミッタ層４が形成されていな
いため、チャネルは形成されず、電流は流れない。さら
に、トレンチ端部は深いｐウェル層で覆われているた
め、素子の均一動作がより確実となり、トレンチ外周部
におけるしきい値電圧の上昇による素子のオン電圧の上
昇、あるいは、しきい値電圧の低下によるトレンチ外周
部での電流集中による素子の破壊が生じにくくなる。
【００３０】さらに、素子がオン状態からオフ状態に移
行する際には、キャリア（この場合は正孔）が最も集中
しやすいゲート電極の外周部にｎ+ エミッタ層４が存在
しないため、従来構造よりもキャリア（この場合は正
孔）の出口が広くなり、高速かつ破壊耐量の大きな素子
を得ることができる。しかも、接合深さの深いｐウェル
層５を形成しているため、チップ周辺のキャリア（この
場合は正孔）をよりスムーズに引き抜くことができるの
で、さらに、高速かつ破壊耐量の大きな素子を得ること
ができる。また、ｐウェル層５の不純物濃度を高くする
ことにより、この効果はより顕著となる。そして、オフ
状態においては、最も電界の集中しやすいトレンチ端部
がｐウェル層５で囲まれているため、電界が緩和され、
従来構造に比べ、素子耐圧も向上する。
行する際には、キャリア（この場合は正孔）が最も集中
しやすいゲート電極の外周部にｎ+ エミッタ層４が存在
しないため、従来構造よりもキャリア（この場合は正
孔）の出口が広くなり、高速かつ破壊耐量の大きな素子
を得ることができる。しかも、接合深さの深いｐウェル
層５を形成しているため、チップ周辺のキャリア（この
場合は正孔）をよりスムーズに引き抜くことができるの
で、さらに、高速かつ破壊耐量の大きな素子を得ること
ができる。また、ｐウェル層５の不純物濃度を高くする
ことにより、この効果はより顕著となる。そして、オフ
状態においては、最も電界の集中しやすいトレンチ端部
がｐウェル層５で囲まれているため、電界が緩和され、
従来構造に比べ、素子耐圧も向上する。
【００３１】図７は本発明のトレンチＩＧＢＴを使って
構成したモータ駆動用インバータ回路の例である。トレ
ンチIGBT100 には逆並列にダイオード１０１が接続され
ており、トレンチＩＧＢＴが２個直列に接続され、１相
が形成されている。トレンチＩＧＢＴが接続された中点
から出力され、モータ１０６と接続されている。上アー
ム側のトレンチIGBT100a，b，cのコレクタは共通であ
り、整流回路の高電位側と接続されている。また、下ア
ーム側のトレンチIGBT100d，e，fのエミッタは共通であ
り、整流回路のアース側と接続されている。整流回路１
０３は、交流電源１０２を直流に変換する。トレンチIG
BT100 は、この直流を受電し、再度交流に変換してモー
タを駆動する。上下の駆動回路１０４，１０５は、トレ
ンチIGBTのゲートに駆動信号を伝え、所定の周期でトレ
ンチＩＧＢＴをオン・オフさせる。本実施例では、トレ
ンチＩＧＢＴにダミーゲートを使用することにより、オ
ン電圧が低下し、さらに、破壊耐量及び素子耐圧が向上
するため、従来のトレンチＩＧＢＴを使用した場合より
も、低損失で、信頼性の高いインバータを提供できる。
構成したモータ駆動用インバータ回路の例である。トレ
ンチIGBT100 には逆並列にダイオード１０１が接続され
ており、トレンチＩＧＢＴが２個直列に接続され、１相
が形成されている。トレンチＩＧＢＴが接続された中点
から出力され、モータ１０６と接続されている。上アー
ム側のトレンチIGBT100a，b，cのコレクタは共通であ
り、整流回路の高電位側と接続されている。また、下ア
ーム側のトレンチIGBT100d，e，fのエミッタは共通であ
り、整流回路のアース側と接続されている。整流回路１
０３は、交流電源１０２を直流に変換する。トレンチIG
BT100 は、この直流を受電し、再度交流に変換してモー
タを駆動する。上下の駆動回路１０４，１０５は、トレ
ンチIGBTのゲートに駆動信号を伝え、所定の周期でトレ
ンチＩＧＢＴをオン・オフさせる。本実施例では、トレ
ンチＩＧＢＴにダミーゲートを使用することにより、オ
ン電圧が低下し、さらに、破壊耐量及び素子耐圧が向上
するため、従来のトレンチＩＧＢＴを使用した場合より
も、低損失で、信頼性の高いインバータを提供できる。
【００３２】なお、実施例では、半導体素子の例として
ＩＧＢＴのみについて述べたが、絶縁ゲートを持つ他の
素子、例えば、トレンチ型のパワーMOSFET及びＭＯＳサ
イリスタなどでも同様の効果があるのは明らかである。
パワーMOSFETの場合、上記実施例のｐ+ 基板１がｎ+ 基
板に置き替わる。また従来のＩＧＢＴと同様に図８にお
けるｎ+ バッファ層２０を形成してもよい。
ＩＧＢＴのみについて述べたが、絶縁ゲートを持つ他の
素子、例えば、トレンチ型のパワーMOSFET及びＭＯＳサ
イリスタなどでも同様の効果があるのは明らかである。
パワーMOSFETの場合、上記実施例のｐ+ 基板１がｎ+ 基
板に置き替わる。また従来のＩＧＢＴと同様に図８にお
けるｎ+ バッファ層２０を形成してもよい。
【００３３】
【発明の効果】以上説明したように、本発明によるトレ
ンチ型の絶縁ゲートを有する半導体装置の場合、少なく
とも最外周のトレンチをダミーゲートとすることによ
り、トレンチ外周部におけるしきい値電圧の上昇による
素子のオン電圧の上昇、あるいは、しきい値電圧の低下
によるトレンチ外周部での電流集中による素子の破壊が
生じにくくなる。
ンチ型の絶縁ゲートを有する半導体装置の場合、少なく
とも最外周のトレンチをダミーゲートとすることによ
り、トレンチ外周部におけるしきい値電圧の上昇による
素子のオン電圧の上昇、あるいは、しきい値電圧の低下
によるトレンチ外周部での電流集中による素子の破壊が
生じにくくなる。
【図１】本発明による一実施例を説明する断面模式図及
び平面模式図である。
び平面模式図である。
【図２】本発明による一実施例を説明する断面模式図及
び平面模式図である。
び平面模式図である。
【図３】本発明による一実施例を説明する断面模式図及
び平面模式図である。
び平面模式図である。
【図４】本発明による一実施例を説明する断面模式図及
び平面模式図である。
び平面模式図である。
【図５】本発明による一実施例を説明する断面模式図及
び平面模式図である。
び平面模式図である。
【図６】本発明による一実施例を説明する断面模式図及
び平面模式図である。
び平面模式図である。
【図７】本発明の電圧駆動型半導体装置を使用したイン
バータ装置の一実施例を説明する回路図である。
バータ装置の一実施例を説明する回路図である。
【図８】従来のトレンチ型の絶縁ゲートを有するＩＧＢ
Ｔの断面模式図及び平面模式図である。
Ｔの断面模式図及び平面模式図である。
【図９】従来のトレンチ型の絶縁ゲートを有するMOSFET
の断面模式図及び平面模式図である。
の断面模式図及び平面模式図である。
１…ｐ+ 基板、２…ｎ- ドリフト層、３…ｐベース層、
４…ｎ+ エミッタ層、５，６，７…ｐウェル層、９…ゲ
ート絶縁膜、１０…ゲート電極、１１…コレクタ電極、
１２…エミッタ電極、２０…ｎ+ バッファ層、１００…
トレンチIGBT、１０１…ダイオード、１０２…交流電
源、１０３…整流回路、１０４…上アーム駆動回路、１
０５…下ア−ム駆動回路、１０６…モータ。
４…ｎ+ エミッタ層、５，６，７…ｐウェル層、９…ゲ
ート絶縁膜、１０…ゲート電極、１１…コレクタ電極、
１２…エミッタ電極、２０…ｎ+ バッファ層、１００…
トレンチIGBT、１０１…ダイオード、１０２…交流電
源、１０３…整流回路、１０４…上アーム駆動回路、１
０５…下ア−ム駆動回路、１０６…モータ。
Claims (6)
- 【請求項１】第１半導体領域と、 第１半導体領域に隣接する第１導電型の第２半導体領域
と、 第２半導体領域に隣接する第２導電型の第３半導体領域
と、 第３半導体領域内に設けられる第１導電型の第４半導体
領域と、を有する半導体チップを備え、 第１半導体領域に接触する第１主電極と、 第４半導体領域に接触する第２主電極と、 第３半導体領域を貫通する複数のトレンチ内に設けられ
る絶縁ゲート電極と、を具備し、 半導体チップのターミネーション部に隣接するトレンチ
内に設けられる絶縁ゲート電極が第２主電極に接続され
ることを特徴とする電圧駆動型半導体装置。 - 【請求項２】第１半導体領域と、 第１半導体領域に隣接する第１導電型の第２半導体領域
と、 第２半導体領域に隣接する第２導電型の第３半導体領域
と、 第３半導体領域内に設けられる第１導電型の第４半導体
領域と、を有する半導体チップを備え、 第１半導体領域に接触する第１主電極と、 第４半導体領域に接触する第２主電極と、 第３半導体領域を貫通する複数のトレンチ内に設けられ
る絶縁ゲート電極と、を具備し、 半導体チップのターミネーション部に隣接するトレンチ
の側面には第３半導体領域のみが接することを特徴とす
る電圧駆動型半導体装置。 - 【請求項３】第１半導体領域と、 第１半導体領域に隣接する第１導電型の第２半導体領域
と、 第２半導体領域に隣接する第２導電型の第３半導体領域
と、 第３半導体領域内に設けられる第１導電型の第４半導体
領域と、を有する半導体チップを備え、 第１半導体領域に接触する第１主電極と、 第４半導体領域に接触する第２主電極と、 第３半導体領域を貫通する複数のトレンチ内に設けられ
る絶縁ゲート電極と、を具備し、 半導体チップのターミネーション部に隣接するトレンチ
側面に接する第４半導体領域を包囲するように、第３半
導体領域よりも不純物濃度が高い第２導電型の第５半導
体領域が設けられることを特徴とする電圧駆動型半導体
装置。 - 【請求項４】第１半導体領域と、 第１半導体領域に隣接する第１導電型の第２半導体領域
と、 第２半導体領域に隣接する第２導電型の第３半導体領域
と、 第３半導体領域内に設けられる第１導電型の第４半導体
領域と、を有する半導体チップを備え、 第１半導体領域に接触する第１主電極と、 第４半導体領域に接触する第２主電極と、 第３半導体領域を貫通する複数のトレンチ内に設けられ
る絶縁ゲート電極と、を具備し、 半導体チップのターミネーション部に隣接するトレンチ
を包囲するように、第３半導体領域よりも深い第２導電
型の第５半導体領域が設けられることを特徴とする電圧
駆動型半導体装置。 - 【請求項５】請求項１乃至４項のいずれか１項に記載の
電圧駆動型半導体装置において、第１半導体領域が第１
導電型であることを特徴とする電圧駆動型半導体装置。 - 【請求項６】請求項１乃至４項のいずれか１項に記載の
電圧駆動型半導体装置において、第１半導体領域が第２
導電型であることを特徴とする電圧駆動型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08233196A JP3257394B2 (ja) | 1996-04-04 | 1996-04-04 | 電圧駆動型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08233196A JP3257394B2 (ja) | 1996-04-04 | 1996-04-04 | 電圧駆動型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09275212A true JPH09275212A (ja) | 1997-10-21 |
| JP3257394B2 JP3257394B2 (ja) | 2002-02-18 |
Family
ID=13771586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08233196A Expired - Lifetime JP3257394B2 (ja) | 1996-04-04 | 1996-04-04 | 電圧駆動型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257394B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002058160A1 (en) | 2001-01-19 | 2002-07-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2003529209A (ja) * | 2000-02-29 | 2003-09-30 | ゼネラル セミコンダクター，インク． | トレンチ二重拡散金属酸化膜半導体トランジスタ構造体 |
| JP2005019558A (ja) * | 2003-06-24 | 2005-01-20 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタ |
| JP2006196545A (ja) * | 2005-01-11 | 2006-07-27 | Toshiba Corp | 半導体装置の製造方法 |
| WO2006082618A1 (ja) * | 2005-01-31 | 2006-08-10 | Shindengen Electric Manufacturing Co., Ltd. | 半導体装置およびその製造方法 |
| JP2006303145A (ja) * | 2005-04-20 | 2006-11-02 | Toyota Motor Corp | 半導体装置 |
| JP2007294556A (ja) * | 2006-04-24 | 2007-11-08 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2007299990A (ja) * | 2006-05-01 | 2007-11-15 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2017098344A (ja) * | 2015-11-19 | 2017-06-01 | トヨタ自動車株式会社 | 半導体装置 |
| JPWO2016067374A1 (ja) * | 2014-10-29 | 2017-08-17 | 株式会社日立製作所 | 半導体装置、パワーモジュール、および電力変換装置 |
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| WO2024024307A1 (ja) * | 2022-07-26 | 2024-02-01 | 株式会社ノベルクリスタルテクノロジー | フィン型電界効果トランジスタ |
-
1996
- 1996-04-04 JP JP08233196A patent/JP3257394B2/ja not_active Expired - Lifetime
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1353385A4 (en) * | 2001-01-19 | 2007-12-26 | Mitsubishi Electric Corp | SEMICONDUCTOR DEVICE |
| WO2002058160A1 (en) | 2001-01-19 | 2002-07-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JPWO2002058160A1 (ja) * | 2001-01-19 | 2004-05-27 | 三菱電機株式会社 | 半導体装置 |
| US6953968B2 (en) | 2001-01-19 | 2005-10-11 | Mitsubishi Denki Kabushiki Kaisha | High voltage withstanding semiconductor device |
| JP4785334B2 (ja) * | 2001-01-19 | 2011-10-05 | 三菱電機株式会社 | 半導体装置 |
| US7115944B2 (en) | 2001-01-19 | 2006-10-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| EP1353385A1 (en) * | 2001-01-19 | 2003-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2005019558A (ja) * | 2003-06-24 | 2005-01-20 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタ |
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| JP4794546B2 (ja) * | 2005-01-31 | 2011-10-19 | 新電元工業株式会社 | 半導体装置およびその製造方法 |
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| JPWO2016067374A1 (ja) * | 2014-10-29 | 2017-08-17 | 株式会社日立製作所 | 半導体装置、パワーモジュール、および電力変換装置 |
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| WO2022024812A1 (ja) * | 2020-07-31 | 2022-02-03 | ローム株式会社 | ＳｉＣ半導体装置 |
| WO2024024307A1 (ja) * | 2022-07-26 | 2024-02-01 | 株式会社ノベルクリスタルテクノロジー | フィン型電界効果トランジスタ |
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| Publication number | Publication date |
|---|---|
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