JPH09265114A - 液晶表示装置 - Google Patents
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- JPH09265114A JPH09265114A JP9735796A JP9735796A JPH09265114A JP H09265114 A JPH09265114 A JP H09265114A JP 9735796 A JP9735796 A JP 9735796A JP 9735796 A JP9735796 A JP 9735796A JP H09265114 A JPH09265114 A JP H09265114A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＴＦＴを用いたアクティブマトリクス型の液
晶表示装置において、画素電極への信号書き込み速度を
向上し、製造歩留を向上する。 【解決手段】 ＴＦＴのソース電極１１、ドレイン電極
１２を、低抵抗金属層９，９’とＴｉＮ層１０，１０’
及び２１，２１’の多層構造とし、ＴＦＴの半導体層と
上記電極の低抵抗金属層９との反応をＴｉＮ層２１，２
１’により防止してＴＦＴのリークを防止し、ＴｉＮ層
１０，１０’によりドレイン電極１２と画素電極１４と
のコンタクト抵抗を低減し、さらに、パターニング時の
低抵抗金属層９，９’のハレーションによる形状不良を
防止する。
晶表示装置において、画素電極への信号書き込み速度を
向上し、製造歩留を向上する。 【解決手段】 ＴＦＴのソース電極１１、ドレイン電極
１２を、低抵抗金属層９，９’とＴｉＮ層１０，１０’
及び２１，２１’の多層構造とし、ＴＦＴの半導体層と
上記電極の低抵抗金属層９との反応をＴｉＮ層２１，２
１’により防止してＴＦＴのリークを防止し、ＴｉＮ層
１０，１０’によりドレイン電極１２と画素電極１４と
のコンタクト抵抗を低減し、さらに、パターニング時の
低抵抗金属層９，９’のハレーションによる形状不良を
防止する。
Description
【０００１】
【発明が属する技術分野】本発明は、液晶を用いた表示
装置に関し、特に、画素毎に薄膜スイッチング素子とし
て薄膜トランジスタ（ＴＦＴ）を有するアクティブマト
リクス基板を備えた表示装置に関する。
装置に関し、特に、画素毎に薄膜スイッチング素子とし
て薄膜トランジスタ（ＴＦＴ）を有するアクティブマト
リクス基板を備えた表示装置に関する。
【０００２】
【従来の技術】近年、液晶を用いた表示装置について
は、より高精細な表示画像が求められている。中でも画
素の駆動に薄膜スイッチング素子を用いる所謂アクティ
ブマトリクス型の表示パネルは、他の方式の液晶表示パ
ネルに比べて多画素化、高階調化を比較的容易に図るこ
とができるため、急速に技術開発が進められつつある。
は、より高精細な表示画像が求められている。中でも画
素の駆動に薄膜スイッチング素子を用いる所謂アクティ
ブマトリクス型の表示パネルは、他の方式の液晶表示パ
ネルに比べて多画素化、高階調化を比較的容易に図るこ
とができるため、急速に技術開発が進められつつある。
【０００３】アクティブマトリクス型の表示パネルに用
いられる薄膜スイッチング素子については、一般的に５
インチ以上の大型パネルには主にアモルファスシリコン
（ａ−Ｓｉ）、それ以下の小型パネルには主にポリシリ
コン（ｐ−Ｓｉ）を用いたＴＦＴが用いられている。
いられる薄膜スイッチング素子については、一般的に５
インチ以上の大型パネルには主にアモルファスシリコン
（ａ−Ｓｉ）、それ以下の小型パネルには主にポリシリ
コン（ｐ−Ｓｉ）を用いたＴＦＴが用いられている。
【０００４】図４に従来のｐ−ＳｉＴＦＴを用いた液晶
パネルの該ＴＦＴ周辺の断面図を示す。図中、１は石英
又はガラス製の基板で、該基板１上の薄膜ｐ−Ｓｉ中
に、例えばｎ+ 型拡散層２，２’、ｎ- 型拡散層３，
３’よりなるソース領域４、ドレイン領域５があり、ゲ
ート絶縁膜６を介してｐ−Ｓｉよりなるゲート電極７に
電圧を印加することにより、オン・オフの制御がなされ
ている。ｎ+ 型拡散層２’は特にドレイン近傍でのゲー
ト電極７直下の電界を緩和する目的で形成されており、
ＴＦＴのソース４・ドレイン５間のリーク電流、及び耐
圧を改善する上で有効である。１１，１２は例えばアル
ミニウムからなるソース電極，ドレイン電極、８は例え
ばシリコン酸化膜からなる層間絶縁層、１３は例えばシ
リコン窒化膜よりなる表面保護層であり、外部からの水
分、不純物などの侵入を防ぎ、ＴＦＴの信頼性を確保し
ている。１４はＩＴＯ等からなる画素電極で、ドレイン
電極１２を介してＴＦＴのドレイン５に接続されてい
る。
パネルの該ＴＦＴ周辺の断面図を示す。図中、１は石英
又はガラス製の基板で、該基板１上の薄膜ｐ−Ｓｉ中
に、例えばｎ+ 型拡散層２，２’、ｎ- 型拡散層３，
３’よりなるソース領域４、ドレイン領域５があり、ゲ
ート絶縁膜６を介してｐ−Ｓｉよりなるゲート電極７に
電圧を印加することにより、オン・オフの制御がなされ
ている。ｎ+ 型拡散層２’は特にドレイン近傍でのゲー
ト電極７直下の電界を緩和する目的で形成されており、
ＴＦＴのソース４・ドレイン５間のリーク電流、及び耐
圧を改善する上で有効である。１１，１２は例えばアル
ミニウムからなるソース電極，ドレイン電極、８は例え
ばシリコン酸化膜からなる層間絶縁層、１３は例えばシ
リコン窒化膜よりなる表面保護層であり、外部からの水
分、不純物などの侵入を防ぎ、ＴＦＴの信頼性を確保し
ている。１４はＩＴＯ等からなる画素電極で、ドレイン
電極１２を介してＴＦＴのドレイン５に接続されてい
る。
【０００５】
【発明が解決しようとする課題】図４に示した従来のＴ
ＦＴにおいては、以下に述べるような課題があった。
ＦＴにおいては、以下に述べるような課題があった。
【０００６】（１）ＴＦＴの特性を向上させるため、表
面保護層１３を形成した後、水素雰囲気中にて４５０
℃、１２０分間の熱処理を行なう必要があるが、この工
程においてソース電極１１，ドレイン電極１２を形成し
ているアルミニウムと、ＴＦＴの半導体層のｐ−Ｓｉと
が反応し、電界緩和領域であるｎ+ 型拡散層２’が消失
してＴＦＴのリークを引き起こしていた。
面保護層１３を形成した後、水素雰囲気中にて４５０
℃、１２０分間の熱処理を行なう必要があるが、この工
程においてソース電極１１，ドレイン電極１２を形成し
ているアルミニウムと、ＴＦＴの半導体層のｐ−Ｓｉと
が反応し、電界緩和領域であるｎ+ 型拡散層２’が消失
してＴＦＴのリークを引き起こしていた。
【０００７】（２）ドレイン電極１２を形成するアルミ
ニウムと画素電極１２を形成するＩＴＯとの良好なコン
タクトが得られにくく、画素電極１４への信号の書き込
み速度が充分なものが得られにくかった。この問題を解
決するために、ドレイン電極１２上にＴｉ層を設ける手
段もあるが、上記熱処理によりＴｉ／Ａｌ全体で抵抗が
上昇する。通常、配線もドレイン電極１２と同時に形成
されるため、配線抵抗も上昇することになり、結果とし
て画素電極１４への信号の書き込み速度が低下してい
た。また、これを避けるためには電極と配線を別に形成
する必要があり、工程が繁雑化していた。
ニウムと画素電極１２を形成するＩＴＯとの良好なコン
タクトが得られにくく、画素電極１４への信号の書き込
み速度が充分なものが得られにくかった。この問題を解
決するために、ドレイン電極１２上にＴｉ層を設ける手
段もあるが、上記熱処理によりＴｉ／Ａｌ全体で抵抗が
上昇する。通常、配線もドレイン電極１２と同時に形成
されるため、配線抵抗も上昇することになり、結果とし
て画素電極１４への信号の書き込み速度が低下してい
た。また、これを避けるためには電極と配線を別に形成
する必要があり、工程が繁雑化していた。
【０００８】（３）ソース電極１１，ドレイン電極１２
をパターニング形成する際、電極材料であるアルミニウ
ムの反射率が大きく、ハレーションによる形状不良を生
じ易かった。即ち、下地に段差がある場合、露光時に反
射光が局所的に集中し、露光量の超過及び不足が生じ、
結果として配線の断線或いは配線間の短絡を引き起こし
易く、基板の製造歩留を低下させる原因となっていた。
をパターニング形成する際、電極材料であるアルミニウ
ムの反射率が大きく、ハレーションによる形状不良を生
じ易かった。即ち、下地に段差がある場合、露光時に反
射光が局所的に集中し、露光量の超過及び不足が生じ、
結果として配線の断線或いは配線間の短絡を引き起こし
易く、基板の製造歩留を低下させる原因となっていた。
【０００９】（４）ソース４，ドレイン５とソース電極
１１，ドレイン電極２１との接続部において、コンタク
ト抵抗を低減させるためにコンタクト面積を大きくとる
ため、画素の開口率を低下させていた。
１１，ドレイン電極２１との接続部において、コンタク
ト抵抗を低減させるためにコンタクト面積を大きくとる
ため、画素の開口率を低下させていた。
【００１０】本発明は上記課題を解決したアクティブマ
トリクス型の液晶表示装置を提供することを目的とす
る。
トリクス型の液晶表示装置を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】請求項１の発明は、各画
素のスイッチング素子として薄膜トランジスタを用いた
アクティブマトリクス型の液晶表示装置であって、上記
薄膜トランジスタが半導体層上に絶縁層を介してソース
及びドレイン電極を有し、且つ該ドレイン電極上に絶縁
層を介して画素電極がオーバーラップし、該ドレイン電
極と該画素電極とが絶縁層に形成されたスルーホールを
介して接続されており、上記薄膜トランジスタのソース
及びドレイン電極が低抵抗金属層上にＴｉＮ層を有する
多層構造であることを特徴とする液晶表示装置である。
素のスイッチング素子として薄膜トランジスタを用いた
アクティブマトリクス型の液晶表示装置であって、上記
薄膜トランジスタが半導体層上に絶縁層を介してソース
及びドレイン電極を有し、且つ該ドレイン電極上に絶縁
層を介して画素電極がオーバーラップし、該ドレイン電
極と該画素電極とが絶縁層に形成されたスルーホールを
介して接続されており、上記薄膜トランジスタのソース
及びドレイン電極が低抵抗金属層上にＴｉＮ層を有する
多層構造であることを特徴とする液晶表示装置である。
【００１２】また請求項２の発明は、各画素のスイッチ
ング素子として薄膜トランジスタを用いたアクティブマ
トリクス型の液晶表示装置であって、上記薄膜トランジ
スタが半導体層上に絶縁層を介してソース及びドレイン
電極を有し、且つ該ドレイン電極上に絶縁層を介して画
素電極がオーバーラップし、該ドレイン電極と該画素電
極とが絶縁層に形成されたスルーホールを介して接続さ
れており、上記薄膜トランジスタのソース及びドレイン
電極がＴｉＮ層上に低抵抗金属層を有する多層構造であ
ることを特徴とする液晶表示装置である。
ング素子として薄膜トランジスタを用いたアクティブマ
トリクス型の液晶表示装置であって、上記薄膜トランジ
スタが半導体層上に絶縁層を介してソース及びドレイン
電極を有し、且つ該ドレイン電極上に絶縁層を介して画
素電極がオーバーラップし、該ドレイン電極と該画素電
極とが絶縁層に形成されたスルーホールを介して接続さ
れており、上記薄膜トランジスタのソース及びドレイン
電極がＴｉＮ層上に低抵抗金属層を有する多層構造であ
ることを特徴とする液晶表示装置である。
【００１３】さらに、請求項３の発明は、上記２発明を
組合せ、上記ソース及びドレイン電極を低抵抗金属層の
上下にＴｉＮ層を設けた多層構造とすることを特徴とす
る液晶表示装置である。
組合せ、上記ソース及びドレイン電極を低抵抗金属層の
上下にＴｉＮ層を設けた多層構造とすることを特徴とす
る液晶表示装置である。
【００１４】
【発明の実施の形態】図１に本発明第１の実施形態のＴ
ＦＴ周辺の断面図を示す。図中、先に示した図４のＴＦ
Ｔと同じ部位には同じ符号を付して説明を省略する。図
１示した通り、本実施形態では、ソース電極１１，ドレ
イン電極１２が、低抵抗金属層９，９’の上にＴｉＮ層
１０，１０’を有する多層構造となっている。
ＦＴ周辺の断面図を示す。図中、先に示した図４のＴＦ
Ｔと同じ部位には同じ符号を付して説明を省略する。図
１示した通り、本実施形態では、ソース電極１１，ドレ
イン電極１２が、低抵抗金属層９，９’の上にＴｉＮ層
１０，１０’を有する多層構造となっている。
【００１５】以下、本実施形態のＴＦＴの作製工程を示
す。先ず、表面を酸化したシリコン基板或いは石英基板
１上に、０．１〜１．０ｔｏｒｒの圧力下、６００〜７
００℃で窒素で希釈したシランガスを熱分解し、ｐ−Ｓ
ｉ膜を５０〜２００ｎｍの厚みで堆積させる。ｐ−Ｓｉ
膜の厚さは薄い程ＴＦＴのリーク電流が抑制されるため
望ましい。例えば、７０ｎｍ厚のｐ−Ｓｉを堆積し、そ
の表面を１１５０℃で熱酸化し、ゲート絶縁膜６を形成
する。ＴＦＴの半導体層としては、他に単結晶シリコ
ン、ａ−Ｓｉが用いられる。次に、ゲート電極７となる
ｐ−Ｓｉを１００〜５００ｎｍの厚みで堆積させ、高濃
度にドーピングした後、パターニングを行ない、ゲート
電極７を形成する。図１に示したゲート電極は同電位の
２つのゲート電極がソース４・ドレイン５間に直列に存
在するデュアルゲートである。
す。先ず、表面を酸化したシリコン基板或いは石英基板
１上に、０．１〜１．０ｔｏｒｒの圧力下、６００〜７
００℃で窒素で希釈したシランガスを熱分解し、ｐ−Ｓ
ｉ膜を５０〜２００ｎｍの厚みで堆積させる。ｐ−Ｓｉ
膜の厚さは薄い程ＴＦＴのリーク電流が抑制されるため
望ましい。例えば、７０ｎｍ厚のｐ−Ｓｉを堆積し、そ
の表面を１１５０℃で熱酸化し、ゲート絶縁膜６を形成
する。ＴＦＴの半導体層としては、他に単結晶シリコ
ン、ａ−Ｓｉが用いられる。次に、ゲート電極７となる
ｐ−Ｓｉを１００〜５００ｎｍの厚みで堆積させ、高濃
度にドーピングした後、パターニングを行ない、ゲート
電極７を形成する。図１に示したゲート電極は同電位の
２つのゲート電極がソース４・ドレイン５間に直列に存
在するデュアルゲートである。
【００１６】次に、ＣＶＤ法により、ＢＰＳＧ（Ｂｏｒ
ｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
等の層間絶縁層８を例えば７００ｎｍ厚で堆積させる。
該層間絶縁層８に、ソース電極１１、ドレイン電極１２
の接続のためのコンタクトホールを開口し、低抵抗金属
層９，９’としてＡｌ，ＡｌＣｕ，ＡｌＳｉＣｕ等の低
抵抗電極材料を２００〜７００ｎｍ堆積する。次いでＴ
ｉＮを例えば反応性スパッタリング法を用いて５０〜２
００ｎｍ堆積し、ＴｉＮ層１０，１０’を形成する。こ
れらをパターニングして、ソース電極１１，ドレイン電
極１２を形成する。さらに表面保護層１３として、プラ
ズマＣＶＤ法による窒化シリコン膜を堆積させる。窒化
シリコン膜は水素を多く含み、ＴＦＴの水素化を行なう
際の水素の拡散源としても働く。次いで、水素雰囲気中
４５０℃で１２０分間の熱処理を行なう。その後、スル
ーホールを開口して画素電極１４としてＩＴＯを１００
〜２００ｎｍ堆積し、パターニングする。
ｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
等の層間絶縁層８を例えば７００ｎｍ厚で堆積させる。
該層間絶縁層８に、ソース電極１１、ドレイン電極１２
の接続のためのコンタクトホールを開口し、低抵抗金属
層９，９’としてＡｌ，ＡｌＣｕ，ＡｌＳｉＣｕ等の低
抵抗電極材料を２００〜７００ｎｍ堆積する。次いでＴ
ｉＮを例えば反応性スパッタリング法を用いて５０〜２
００ｎｍ堆積し、ＴｉＮ層１０，１０’を形成する。こ
れらをパターニングして、ソース電極１１，ドレイン電
極１２を形成する。さらに表面保護層１３として、プラ
ズマＣＶＤ法による窒化シリコン膜を堆積させる。窒化
シリコン膜は水素を多く含み、ＴＦＴの水素化を行なう
際の水素の拡散源としても働く。次いで、水素雰囲気中
４５０℃で１２０分間の熱処理を行なう。その後、スル
ーホールを開口して画素電極１４としてＩＴＯを１００
〜２００ｎｍ堆積し、パターニングする。
【００１７】本実施形態において、ソース電極１１，ド
レイン電極１２を、低抵抗金属層９，９’とその上に形
成したＴｉＮ層との多層構造としたことにより、以下の
ような作用効果が得られる。
レイン電極１２を、低抵抗金属層９，９’とその上に形
成したＴｉＮ層との多層構造としたことにより、以下の
ような作用効果が得られる。
【００１８】（１）画素電極１４とドレイン電極１２と
のコンタクト抵抗が低減され、画素電極１４への信号の
書き込み速度が向上する。
のコンタクト抵抗が低減され、画素電極１４への信号の
書き込み速度が向上する。
【００１９】（２）水素雰囲気における高温処理によっ
ても、ＴｉＮ／Ａｌ全体の抵抗が上昇しないため、配線
と電極を同時に形成しても、配線抵抗が上昇せず、画素
電極１４への信号の書き込み速度に影響しない。
ても、ＴｉＮ／Ａｌ全体の抵抗が上昇しないため、配線
と電極を同時に形成しても、配線抵抗が上昇せず、画素
電極１４への信号の書き込み速度に影響しない。
【００２０】（３）Ａｌに比べてＴｉＮは表面の反射率
が低く、パターニング時のハレーションによる形状不良
を抑えることができる。
が低く、パターニング時のハレーションによる形状不良
を抑えることができる。
【００２１】本実施形態では、上記（１）〜（４）によ
り、ちらつきの少ない、信頼性の高い液晶表示装置が得
られる。
り、ちらつきの少ない、信頼性の高い液晶表示装置が得
られる。
【００２２】次に、本発明第２の実施形態のＴＦＴ周辺
の断面図を図２に示す。本実施形態は、層間絶縁層８に
コンタクトホールを開口した後、バリアメタルとして、
ＴｉＮを１００〜２００ｎｍ堆積させ、ＴｉＮ層２１，
２１’を形成する。また、半導体層がｐ型の場合には、
該ＴｉＮ層２１，２１’に先立って厚さ１０〜５０ｎｍ
のＴｉ層を堆積させておくと、ｐ型にドープされた領域
とＴｉＮ層２１，２１’とのコンタクト抵抗を低減させ
ることができる。
の断面図を図２に示す。本実施形態は、層間絶縁層８に
コンタクトホールを開口した後、バリアメタルとして、
ＴｉＮを１００〜２００ｎｍ堆積させ、ＴｉＮ層２１，
２１’を形成する。また、半導体層がｐ型の場合には、
該ＴｉＮ層２１，２１’に先立って厚さ１０〜５０ｎｍ
のＴｉ層を堆積させておくと、ｐ型にドープされた領域
とＴｉＮ層２１，２１’とのコンタクト抵抗を低減させ
ることができる。
【００２３】ＴｉＮ層２１，２１’を堆積させた後、一
旦大気に開放或いはＴｉＮ層表面を熱酸化する、もしく
は酸素プラズマにさらすなどして、Ｔｉ層２１，２１’
が酸素を取り込むような処理を行なう。これは所謂スタ
ッフィング効果を狙ったもので、バリア性が向上する。
熱酸化方法としては、例えば、窒素雰囲気中で４５０℃
で３０分間行なう。ＴｉＮ層２１，２１’を形成した基
板を熱処理装置に投入する際、大気中の酸素が取り込ま
れ、ＴｉＮ層２１，２１’表面が酸化される。
旦大気に開放或いはＴｉＮ層表面を熱酸化する、もしく
は酸素プラズマにさらすなどして、Ｔｉ層２１，２１’
が酸素を取り込むような処理を行なう。これは所謂スタ
ッフィング効果を狙ったもので、バリア性が向上する。
熱酸化方法としては、例えば、窒素雰囲気中で４５０℃
で３０分間行なう。ＴｉＮ層２１，２１’を形成した基
板を熱処理装置に投入する際、大気中の酸素が取り込ま
れ、ＴｉＮ層２１，２１’表面が酸化される。
【００２４】ＴｉＮ層２１，２１’の酸化処理に次い
で、低抵抗金属層９，９’としてアルミニウム等を堆積
させ、さらに第１の実施形態で述べたようにしてＴｉＮ
層１０，１０’を堆積する。従って、ソース電極１１，
ドレイン電極１２は、ＴｉＮ、Ａｌ、ＴｉＮの３層構造
となる。この電極層をパターニングしてソース電極１
１，ドレイン電極１２を形成し、表面保護層１３として
プラズマＣＶＤ法により窒化シリコン膜を堆積する。次
いで水素雰囲気中で４５０℃、１２０分間熱処理を行な
う。
で、低抵抗金属層９，９’としてアルミニウム等を堆積
させ、さらに第１の実施形態で述べたようにしてＴｉＮ
層１０，１０’を堆積する。従って、ソース電極１１，
ドレイン電極１２は、ＴｉＮ、Ａｌ、ＴｉＮの３層構造
となる。この電極層をパターニングしてソース電極１
１，ドレイン電極１２を形成し、表面保護層１３として
プラズマＣＶＤ法により窒化シリコン膜を堆積する。次
いで水素雰囲気中で４５０℃、１２０分間熱処理を行な
う。
【００２５】本実施形態において、低抵抗金属層９，
９’上に形成されたＴｉＮ層１０，１０’の作用効果は
第１の実施形態と同じであるが、低抵抗金属層９，９’
の下側にＴｉＮ層２１，２１’を設けたことにより、水
素雰囲気下での加熱処理においてＴＦＴの半導体層と低
抵抗金属層９，９’を形成するアルミウムとの反応が防
止され、ＴＦＴのリークが防止されて表示特性が向上す
る。
９’上に形成されたＴｉＮ層１０，１０’の作用効果は
第１の実施形態と同じであるが、低抵抗金属層９，９’
の下側にＴｉＮ層２１，２１’を設けたことにより、水
素雰囲気下での加熱処理においてＴＦＴの半導体層と低
抵抗金属層９，９’を形成するアルミウムとの反応が防
止され、ＴＦＴのリークが防止されて表示特性が向上す
る。
【００２６】図３に本発明第３の実施形態のＴＦＴ周辺
の平面図を示す。本実施形態は先に示した第１及び第２
の実施形態に組合せることも可能である。図中、３１は
ソース電極１１と半導体層のソース領域４との、３１’
はドレイン電極１２とドレイン領域５との、３２はドレ
イン電極１２と画素電極１４との接続を図るコンタクト
ホールである。３３はゲート線で、信号線はソース電極
１１を兼ねている。また７’はゲート電極である。
の平面図を示す。本実施形態は先に示した第１及び第２
の実施形態に組合せることも可能である。図中、３１は
ソース電極１１と半導体層のソース領域４との、３１’
はドレイン電極１２とドレイン領域５との、３２はドレ
イン電極１２と画素電極１４との接続を図るコンタクト
ホールである。３３はゲート線で、信号線はソース電極
１１を兼ねている。また７’はゲート電極である。
【００２７】本実施形態では、コンタクトホール３１，
３１’の断面形状が、ＴＦＴにおける電流経路に対して
平行方向の長さが垂直方向の長さよりも短くなってい
る。ＴＦＴは薄く、ｐ−Ｓｉで形成した場合、配線（ゲ
ート線３３、信号線）に対し、二桁ないし三桁程度高抵
抗となっている。この場合、電流はコンタクトホールの
ゲート電極側に集中して流れるため、電流の向きと平行
な長さはコンタクト抵抗に影響しにくい。従って、電流
経路と平行な方向の長さを短くすることにより、コンタ
クト抵抗を上昇させることなくコンタクトホールの開口
面積を低減することができる。その結果、ＴＦＴ全体の
面積を小さくし、画素の開口率を高めることができ、光
効率の高い表示装置を構成することができる。
３１’の断面形状が、ＴＦＴにおける電流経路に対して
平行方向の長さが垂直方向の長さよりも短くなってい
る。ＴＦＴは薄く、ｐ−Ｓｉで形成した場合、配線（ゲ
ート線３３、信号線）に対し、二桁ないし三桁程度高抵
抗となっている。この場合、電流はコンタクトホールの
ゲート電極側に集中して流れるため、電流の向きと平行
な長さはコンタクト抵抗に影響しにくい。従って、電流
経路と平行な方向の長さを短くすることにより、コンタ
クト抵抗を上昇させることなくコンタクトホールの開口
面積を低減することができる。その結果、ＴＦＴ全体の
面積を小さくし、画素の開口率を高めることができ、光
効率の高い表示装置を構成することができる。
【００２８】
【発明の効果】以上説明したように、ソース・ドレイン
電極の低抵抗金属層上にＴｉＮ層を設けることにより、
配線抵抗を下げることなく、画素電極とドレイン電極と
のコンタクト抵抗を低下させて画素電極への信号の書き
込み速度を向上させ、同時に、電極のパターニング時の
ハレーションを低減せしめて、信頼性の高い装置を提供
することができる。
電極の低抵抗金属層上にＴｉＮ層を設けることにより、
配線抵抗を下げることなく、画素電極とドレイン電極と
のコンタクト抵抗を低下させて画素電極への信号の書き
込み速度を向上させ、同時に、電極のパターニング時の
ハレーションを低減せしめて、信頼性の高い装置を提供
することができる。
【００２９】また、ソース・ドレイン電極の低抵抗金属
層下にＴｉＮ層を設けることによりＴＦＴの半導体層と
電極材料との反応を防止し、ＴＦＴのリークが防止され
て表示特性に優れた表示装置を提供することができる。
層下にＴｉＮ層を設けることによりＴＦＴの半導体層と
電極材料との反応を防止し、ＴＦＴのリークが防止され
て表示特性に優れた表示装置を提供することができる。
【００３０】さらに、ＴＦＴの半導体層とソース・ドレ
イン電極との接続を図るコンタクトホールを、電流経路
に平行な方向が短くなるように形成することにより、Ｔ
ＦＴ全体の面積を低減して、画素の開口率を高め、明る
い表示を行なうことができる。
イン電極との接続を図るコンタクトホールを、電流経路
に平行な方向が短くなるように形成することにより、Ｔ
ＦＴ全体の面積を低減して、画素の開口率を高め、明る
い表示を行なうことができる。
【００３１】即ち、本発明によれば、表示特性が向上
し、画像品質の高い表示装置を歩留良く提供することが
できる。
し、画像品質の高い表示装置を歩留良く提供することが
できる。
【図１】本発明第１の実施形態のＴＦＴ周辺の断面図で
ある。
ある。
【図２】本発明第２の実施形態のＴＦＴ周辺の断面図で
ある。
ある。
【図３】本発明第３の実施形態のＴＦＴ周辺の平面図で
ある。
ある。
【図４】従来のアクティブマトリクス基板のＴＦＴ周辺
の断面図である。
の断面図である。
１ 基板 ２，２’ ｎ+ 型拡散層 ３，３’ ｎ- 型拡散層 ４ ソース領域 ５ ドレイン領域 ６ ゲート絶縁膜 ７，７’ ゲート電極 ８ 層間絶縁層 ９，９’ 低抵抗金属層 １０，１０’ ＴｉＮ層 １１ ソース電極 １２ ドレイン電極 １３ 表面保護層 １４ 画素電極 ２１，２１’ ＴｉＮ層 ３１，３１’，３２ コンタクトホール ３３ ゲート線
Claims (7)
- 【請求項１】 各画素のスイッチング素子として薄膜ト
ランジスタを用いたアクティブマトリクス型の液晶表示
装置であって、上記薄膜トランジスタが半導体層上に絶
縁層を介してソース及びドレイン電極を有し、且つ該ド
レイン電極上に絶縁層を介して画素電極がオーバーラッ
プし、該ドレイン電極と該画素電極とが絶縁層に形成さ
れたスルーホールを介して接続されており、上記薄膜ト
ランジスタのソース及びドレイン電極が低抵抗金属層上
にＴｉＮ層を有する多層構造であることを特徴とする液
晶表示装置。 - 【請求項２】 各画素のスイッチング素子として薄膜ト
ランジスタを用いたアクティブマトリクス型の液晶表示
装置であって、上記薄膜トランジスタが半導体層上に絶
縁層を介してソース及びドレイン電極を有し、且つ該ド
レイン電極上に絶縁層を介して画素電極がオーバーラッ
プし、該ドレイン電極と該画素電極とが絶縁層に形成さ
れたスルーホールを介して接続されており、上記薄膜ト
ランジスタのソース及びドレイン電極がＴｉＮ層上に低
抵抗金属層を有する多層構造であることを特徴とする液
晶表示装置。 - 【請求項３】 各画素のスイッチング素子として薄膜ト
ランジスタを用いたアクティブマトリクス型の液晶表示
装置であって、上記薄膜トランジスタが半導体層上に絶
縁層を介してソース及びドレイン電極を有し、且つ該ド
レイン電極上に絶縁層を介して画素電極がオーバーラッ
プし、該ドレイン電極と該画素電極とが絶縁層に形成さ
れたスルーホールを介して接続されており、上記薄膜ト
ランジスタのソース及びドレイン電極が低抵抗金属層の
上下をＴｉＮ層で挟持した多層構造であることを特徴と
する液晶表示装置。 - 【請求項４】 上記ソース及びドレイン電極の低抵抗金
属層の下側のＴｉＮ層が酸素を含有する請求項２又は３
記載の液晶表示装置。 - 【請求項５】 上記ソース及びドレイン電極の低抵抗金
属層の下側のＴｉＮ層のさらに下側にＴｉ層を有する請
求項２〜４いずれかに記載の液晶表示装置。 - 【請求項６】 ＴＦＴの半導体層がポリシリコンで形成
されている請求項１〜５いずれかに記載の液晶表示装
置。 - 【請求項７】 上記薄膜トランジスタの半導体層のソー
ス及びドレイン領域とソース及びドレイン電極とを接続
するコンタクトホールの断面形状において、電流経路に
対し平行方向の長さが垂直方向の長さより短い請求項１
〜６いずれかに記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9735796A JPH09265114A (ja) | 1996-03-28 | 1996-03-28 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9735796A JPH09265114A (ja) | 1996-03-28 | 1996-03-28 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09265114A true JPH09265114A (ja) | 1997-10-07 |
Family
ID=14190253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9735796A Withdrawn JPH09265114A (ja) | 1996-03-28 | 1996-03-28 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09265114A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044566A1 (fr) * | 1997-03-31 | 1998-10-08 | Seiko Epson Corporation | Afficheur |
| JP2000206562A (ja) * | 1999-01-08 | 2000-07-28 | Sony Corp | 液晶表示装置 |
| US6744070B2 (en) | 1998-09-03 | 2004-06-01 | Sharp Kabushiki Kaisha | Thin film transistor and liquid crystal display device |
| JP2005242296A (ja) * | 2004-01-26 | 2005-09-08 | Seiko Epson Corp | 電気光学装置及びその製造方法、並びに電子機器 |
| KR100737633B1 (ko) * | 2001-05-17 | 2007-07-10 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시장치 |
| KR100750913B1 (ko) * | 1999-12-31 | 2007-08-22 | 삼성전자주식회사 | 배선의 제조 방법 및 그 배선을 포함하는 액정 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 |
| US8653530B2 (en) | 2011-10-07 | 2014-02-18 | Samsung Display Co., Ltd. | Thin film transistor array panel |
| CN113725229A (zh) * | 2020-05-26 | 2021-11-30 | 群创光电股份有限公司 | 显示装置 |
-
1996
- 1996-03-28 JP JP9735796A patent/JPH09265114A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044566A1 (fr) * | 1997-03-31 | 1998-10-08 | Seiko Epson Corporation | Afficheur |
| US6414738B1 (en) | 1997-03-31 | 2002-07-02 | Seiko Epson Corporation | Display |
| US6744070B2 (en) | 1998-09-03 | 2004-06-01 | Sharp Kabushiki Kaisha | Thin film transistor and liquid crystal display device |
| JP2000206562A (ja) * | 1999-01-08 | 2000-07-28 | Sony Corp | 液晶表示装置 |
| KR100750913B1 (ko) * | 1999-12-31 | 2007-08-22 | 삼성전자주식회사 | 배선의 제조 방법 및 그 배선을 포함하는 액정 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 |
| KR100737633B1 (ko) * | 2001-05-17 | 2007-07-10 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시장치 |
| JP2005242296A (ja) * | 2004-01-26 | 2005-09-08 | Seiko Epson Corp | 電気光学装置及びその製造方法、並びに電子機器 |
| US7403237B2 (en) | 2004-01-26 | 2008-07-22 | Seiko Epson Corporation | Electro-optical device with electrolytic corrosion preventing film and multiple relay electrodes |
| US8653530B2 (en) | 2011-10-07 | 2014-02-18 | Samsung Display Co., Ltd. | Thin film transistor array panel |
| US9041001B2 (en) | 2011-10-07 | 2015-05-26 | Samsung Display Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| CN113725229A (zh) * | 2020-05-26 | 2021-11-30 | 群创光电股份有限公司 | 显示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |