JPH09252061A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 製造工程数の削減を可能にする。 【解決手段】 コレクタ領域３と、このコレクタ領域と
は素子分離領域によって素子分離されたＭＯＳＦＥＴの
素子領域とが形成された半導体基板１の前記素子領域上
にゲート絶縁膜８を形成する工程と、前記ゲート絶縁膜
を、被覆膜９で覆った後に、前記コレクタ領域の所定領
域上にエピタキシャル成長によってベース領域１５を形
成する工程と、を備えていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイポーラトラン
ジスタとＭＯＳＦＥＴとを備えている半導体装置及びそ
の製造方法に関する。

【０００２】

【従来の技術】バイポーラトランジスタとＣＭＯＳＦＥ
Ｔを備えているＢｉＣＭＯＳ構造の従来の半導体装置の
製造方法の第１の例を図２５乃至図３２を参照して説明
する。

【０００３】先ずＰ型シリコン基板５１の全面に厚さ１
００ｎｍのシリコン酸化膜を形成し、バイポーラトラン
ジスタ形成領域のみ酸化膜を除去する。そして、例えば
アンチモンＳｂ原子を単位体積当たり６×１０¹⁹個含有
するＳＯＧ（Spin On Gbss）を堆積し、１２００℃５０
分のアニールを施すことによりシリコン基板５１中にＳ
ｂを拡散させる。然る後に基板５１の全面に例えばシリ
コンを２μｍエピタキシャル成長させる。これにより埋
め込みｎ⁺ 層５２及びエピタキシャル層５３を形成する
（図２５参照）。続いて、シリコン基板５１のＰウエル
形成領域に例えばＢイオンを加速電圧１００ｋｅＶ、ド
ーズ量２．０×１０¹³ｃｍ^-2の条件で注入した後にＮウ
エル形成領域に例えばＰイオンを加速電圧１６ｋｅＶ、
ドーズ量６．４×１０¹²ｃｍ^-2の条件で注入し、その後
に例えば１１９０℃、１５０分の熱工程を経ることによ
りＰウエル領域５４及びＮウエル領域５５を形成する。
続いて例えばトレンチ素子分離法により素子分離領域５
６を形成する（図２５（ａ）参照）。

【０００４】次に図２５（ｂ）に示すように先ずＰウエ
ル領域５４中に、所望のしきい値電圧を得るために例え
ばＢイオンを加速電圧１５ｋｅＶ、ドーズ量１．０×１
０¹³ｃｍ^-2の条件で注入することによりチャネル表面５
７の濃度を調節し、次いでＮウエル領域５５中に、所望
のしきい値電圧を得るために例えばＰイオンを加速電圧
１２０ｋｅＶ、ドーズ量１．０×１０¹³ｃｍ^-2の条件で
注入し、続いてＡｓイオンを加速電圧４０ｋｅＶ、ドー
ズ量２．５×１０¹²ｃｍ^-2の条件で注入することにより
チャネル表面５８の濃度を調節する。

【０００５】次に図２５（ｃ）に示すように例えば８０
０℃の１０％ＨＣｌ雰囲気で半導体基板５１を表面を酸
化することにより、例えば厚さ７ｎｍのシリコン酸化膜
６０を形成する。

【０００６】そして図２６（ａ）に示すように、シリコ
ン酸化膜６０の上に例えばＬＰＣＶＤ（Low Pressure C
hemical Vapour Deposition ）法により厚さ２００ｎｍ
の多結晶シリコン膜６３を堆積する。然る後にポリシリ
コン膜６３のＮチャネルＭＯＳＦＥＴ領域に例えばＡｓ
イオンを加速電圧４０ｋｅＶ、ドーズ量３．０×１０¹⁵
ｃｍ^-2の条件で注入し、ＰチャネルＭＯＳＦＥＴ領域に
例えばＢＦ_２イオンを加速電圧３５ｋｅＶ、ドーズ量
１．０×１０¹⁵ｃｍ^-2の条件で注入する。

【０００７】次に図２６（ｂ）に示すように、例えば反
応性イオンエッチング法（ＲＩＥ法）等の異方性エッチ
ングによりポリシリコン膜６３をエッチングしゲート電
極６４を形成する。

【０００８】次に図２６（ｃ）に示すように、半導体基
板５１に、ＮチャネルＭＯＳＦＥＴのソース、ドレーン
形成領域に例えばＡｓイオンを加速電圧２０ｋｅＶ、ド
ーズ量２．０×１０¹⁴ｃｍ^-2の条件で注入することによ
り低濃度の不純物領域６６を形成し、ＰチャネルＭＯＳ
ＦＥＴのソース、ドレーン形成領域に例えばＢＦ_２イオ
ン１２を加速電圧１５ｋｅＶ、ドーズ量２．０×１０¹⁴
ｃｍ^-2の条件で注入することにより低濃度の不純物領域
６７を形成する。

【０００９】そして図２７（ａ）に示すように、先ず例
えばＬＰＣＶＤ法を用いてシリコン窒化膜（ＳｉＮ膜）
を１００ｎｍ堆積した後、例えばＲＩＥ法によりエッチ
ングし、ゲート電極６４の側面にＳｉＮからなる側壁６
８を形成する。

【００１０】次に図２７（ｂ）に示すように、半導体基
板５１の、ＮチャネルＭＯＳＦＥＴのソース、ドレーン
形成領域に例えばＡｓイオンを加速電圧５０ｋｅＶ、ド
ーズ量５．０×１０¹⁵ｃｍ^-2の条件で注入することによ
り高濃度の不純物領域６９を形成し、ＰチャネルＭＯＳ
ＦＥＴのソース、ドレーン形成領域に例えばＢＦ_２イオ
ンを加速電圧３５ｋｅＶ、ドーズ量３．０×１０¹⁵ｃｍ
^-2の条件で注入することにより高濃度の不純物領域７０
を形成する。

【００１１】続いて、図２７（ｃ）に示すように、シリ
コン基板５１の全面に例えばＬＰＣＶＤ法により厚さ２
００ｎｍのシリコン酸化膜７１を堆積し、バイポーラト
ランジスタ形成領域上のみを選択的に除去する。

【００１２】そして図２８（ａ）に示すように、バイポ
ーラトランジスタのベース形成領域及びコレクタの引き
出し形成領域に例えば厚さ５０ｎｍのシリコン膜７２を
エピタキシャル成長させる。続いて、シリコン基板５１
上全面に例えばＬＰＣＶＤ法により厚さ１００ｎｍのシ
リコン酸化膜７３を堆積し、バイポーラトランジスタの
ベース形成領域のみに残るように選択的に除去する。

【００１３】次に図２８（ｂ）に示すように、シリコン
基板５１の全面に例えばＬＰＣＶＤ法により厚さ２００
ｎｍのポリシリコン膜７４を堆積し、バイポーラトラン
ジスタのベース形成領域及びコレクタ引き出し形成領域
以外の領域上のポリシリコン膜を選択的に除去する。そ
して、ベース形成領域に例えばＢＦ_２イオン７５を例え
ば加速電圧３０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条
件で注入し、コレクタ引き出し形成領域に例えばＰイオ
ン７６を例えば加速電圧１６０ｋｅＶ、ドーズ量５×１
０¹⁴ｃｍ^-2の条件と、加速電圧６０ｋｅＶ、ドーズ量１
×１０¹⁶ｃｍ^-2の条件で各々注入する。

【００１４】続いて図２８（ｃ）に示すように、シリコ
ン基板５１の全面に例えばＬＰＣＶＤ法により厚さ１０
０ｎｍのシリコン酸化膜７７を堆積し、続いて厚さ５０
ｎｍのシリコン窒化膜７８を例えばＬＰＣＶＤ法により
堆積する。そして、ＲＩＥ法等の異方性エッチングを用
いてバイポーラトランジスタのエミッタ形成領域上のシ
リコン窒化膜７８及びシリコン酸化膜７７及びポリシリ
コン膜７４を選択的に除去することにより開口部７９を
形成する。

【００１５】そして図２９（ａ）に示すように、シリコ
ン基板５１上全面に例えばＬＰＣＶＤ法により厚さ１５
０ｎｍのシリコン窒化膜を堆積し、このシリコン窒化膜
に例えばＲＩＥ法等の異方性エッチングを施すことによ
り開口部７９の側壁８０を形成する。

【００１６】次に図２９（ｂ）に示すように、弗酸系の
処理を施すことにより、開口部７９の底のシリコン酸化
膜７３を除去し、続いてシリコン基板５１上全面に例え
ば厚さ２００ｎｍのポリシリコン膜８１を堆積する。続
いて例えばＡｓイオン８２を例えば加速電圧６０ｋｅ
Ｖ、ドーズ量１×１０¹⁶ｃｍ^-2の条件で注入する。

【００１７】そして図２９（ｃ）に示すように、例えば
１０００℃、２０秒の熱工程を施すことにより、ＭＯＳ
ＦＥＴ形成領域に注入したＡｓイオン及びＢＦ_２イオン
を活性化させてソース及びドレイン領域８３を形成し、
同時にバイポーラトランジスタ形成領域に注入したＢＦ
_２イオン及びＰイオン並びにＡｓイオンを活性化させ
る。

【００１８】続いて図３０（ａ）に示すように、ポリシ
リコン膜８１に例えばＲＩＥ法等の異方性エッチングを
施すことにより、バイポーラトランジスタのエミッタ電
極形成領域以外の領域のポリシリコン膜８０を選択的に
除去し、エミッタ電極８４を形成する。

【００１９】そして図３０（ｂ）に示すように、シリコ
ン基板５１全面に例えばＲＩＥ法等の異方性エッチング
を施すことにより厚さ２００ｎｍのシリコン酸化膜７１
及び厚さ１００ｎｍのシリコン酸化膜７７並びに厚さ５
０ｎｍのシリコン窒化膜７８を除去する。

【００２０】続いて図３０（ｃ）に示すように、弗酸系
の処理を施し、然る後に基板全面に例えばＴｉ等の金属
８９を例えばスパッタ法により３０ｎｍ堆積させる。

【００２１】そして図３１（ａ）に示すように、例えば
７５０℃、３０秒の熱工程を加えることにより、金属膜
８９と多結晶シリコン及びソース、ドレインの拡散層部
分の基板とを反応させて、それらの部分に金属珪化物９
０を形成し、続いて例えば硫酸と過酸化水素水の混合液
による処理等の処理を施すことにより、未反応の金属を
除去する。

【００２２】次に図３１（ｂ）に示すように、層間膜と
して例えばＣＶＤ法でシリコン酸化膜９２を例えば５０
０ｎｍ堆積させた後、配線孔９３をＲＩＥ法にて開孔す
る。

【００２３】次に図３１（ｃ）に示すように、例えばＡ
ｌ膜９５をスパッタ法で堆積させる。

【００２４】そして図３２に示すように、パターニング
により配線部９６を形成する。その後に表面部にシリコ
ン酸化膜（図示せず）を例えば１０００ｎｍ形成し、保
護膜とする。

【００２５】次にＢｉＣＭＯＳ構造を有する従来の半導
体装置の製造方法の第２の例を図３３及び図３４を参照
して説明する。先ず、シリコン基板４３０上に例えば１
００オングストロームのシリコン酸化膜４３１を形成し
た後、エッチングストッパ用のポリシリコン膜４３２を
例えば２０００オングストローム堆積させる（図３３
（ａ）参照）。続いて基板４３０の全面にフォトレジス
トを塗布し、露光することにより、浅い素子分離領域形
成領域上のフォトレジストが除去されたフォトレジスト
パターン４３４を形成する（図３３（ａ）参照）。

【００２６】その後、上記フォトレジストパターン４３
４をマスクにしてＲＩＥ法等の異方性エッチングを行う
ことにより浅い素子分離領域形成領域上のポリシリコン
膜４３２、シリコン酸化膜４３１を除去するとともに、
シリコン基板４３０をエッチングし、シリコン基板４３
０に浅い溝４３６を形成する（図３３（ｂ）参照）。

【００２７】続いて上記フォトレジストパターンを除去
した後、再度フォトレジストをシリコン基板４３０の全
面に塗布し、露光することにより深い素子分離領域の形
成領域上のフォトレジストが除去されたフォトレジスト
パターン４３８を形成する（図３３（ｃ）参照）。

【００２８】そして上記フォトレジストパターン４３８
をマスクにしてＲＩＥ法等の異方性エッチングを行うこ
とにより、シリコン基板４３０に深い溝４４０を形成す
る（図３４（ａ）参照）。その後、シリコン基板全面に
ＬＰ−ＴＥＯＳ（Low Pressure-Tetra Etoxy Ortho Sil
icate ）シリコン酸化膜４４５を堆積させ（図３４
（ｂ）参照）、ＣＭＰ（Chemical Mechanical Polishin
g ）法を用いて表面より上記シリコン酸化膜４４５を研
磨する（図３４（ｂ）参照）。

【００２９】これにより図３４（ｂ）に示すように、エ
ッチングストッパ用のポリシリコン膜４４５がある領域
は、その表面までシリコン酸化膜４４５が削られ、素子
分離領域中のみにシリコン酸化膜４４５が残存する。

【００３０】その後、ポリシリコン膜４３２をＣＤＥ
（Chemical Dry Etching）法を用いて除去するとともに
表面の薄い酸化膜４３１を除去し、素子領域４５０，５
４２と素子分離領域４４５，４４９を形成する（図３４
（ｃ）参照）。以降は第１の方法で述べたようにしてＭ
ＯＳＦＥＴ及びバイポーラトランジスタを形成する。

【００３１】

【発明が解決しようとする課題】上述の第１の製造方法
においては、注入された不純物を活性化することを除い
てＭＯＳＦＥＴ部分を全て形成してから、ＭＯＳＦＥＴ
領域をシリコン酸化膜７１等で覆い、しかる後にバイポ
ーラトランジスタを形成し、その後にシリコン酸化膜７
１を剥離するようにして半導体装置を形成していた。

【００３２】このため、ＭＯＳＦＥＴ部分を覆っていた
シリコン酸化膜７１を剥離するときにＭＯＳＦＥＴのゲ
ート側壁６８の外側にさらにもう１つのシリコン酸化膜
７１よりなる側壁が形成されて、この側壁の下の部分に
は金属珪化物が形成されず、これにより寄生抵抗が高く
なり、高駆動力が得られないという問題があった。

【００３３】また、第１の方法ではＭＯＳＦＥＴの形成
とバイポーラトランジスタの形成とを単に続けて行って
いるため、工程数が多いという問題があった。

【００３４】一方、第２の方法においては、ＣＭＯＳ部
の素子分離領域は、ＲＩＥ法等の異方性エッチングを用
いてシリコン基板４３０、浅い溝４３６を形成し、この
溝４３６を絶縁膜４４５で埋め込むことにより形成して
いる。一方シリコン基板４３０と絶縁膜４４５の熱膨脹
係数が異なることにより上記素子分離領域４４５の角部
５００からシリコン基板４３０に結晶欠陥５１０が発生
しやすい（図３５参照）。

【００３５】このためＣＭＯＳ部のソース／ドレイン領
域の接合リークが生じ、ＣＭＯＳの性能が低下し、信頼
性も低下するという問題があった。

【００３６】また第２の方法も工程数が多いという問題
があった。

【００３７】本発明は上記事情を考慮してなされたもの
であって、製造工程数を可及的に少なくすることのでき
る半導体装置及びその製造方法を提供することを目的と
する。

【００３８】

【課題を解決するための手段】本発明による半導体装置
の製造方法の第１の態様は、コレクタ領域と、このコレ
クタ領域とは素子分離領域によって素子分離されたＭＯ
ＳＦＥＴの素子領域とが形成された半導体基板の前記素
子領域上にゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜を、被覆膜で覆った後に、前記コレクタ領域の所
定領域上にエピタキシャル成長によってベース領域を形
成する工程と、を備えていることを特徴とする。

【００３９】また本発明による半導体装置の製造方法の
第２の態様は、第１の態様の製造方法において、前記ベ
ース領域を形成した後、前記半導体基板の全面に電極材
料の膜を堆積し、パターニングすることによって、前記
ベース領域に接するベース引き出し電極と、前記ＭＯＳ
ＦＥＴのゲート電極とを形成する工程を備えていること
を特徴とする。

【００４０】また本発明による半導体装置の製造方法の
第３の態様は、コレクタ領域と、このコレクタ領域とは
素子分離領域によって素子分離されたＭＯＳＦＥＴの素
子領域とが形成された半導体基板の前記素子領域の所定
領域上にゲート絶縁膜を形成し、このゲート絶縁膜上に
ゲート電極を形成する工程と、前記コレクタ領域の所定
領域が露出するように前記素子領域上を第１の絶縁膜で
覆った後、前記コレクタ領域の前記所定領域上にエピタ
キシャル成長によってベース領域を形成する工程と、前
記コレクタ領域及び前記ベース領域を覆うように電極材
料の膜を堆積し、パターニングすることによりベース引
き出し電極と、コレクタ電極とを形成する工程と、前記
半導体基板の全面に第２の絶縁膜を堆積した後、この第
２の絶縁膜及び前記ベース引き出し電極をパターニング
することによって前記ベース領域上に開口部を形成する
工程と、前記開口部の側部に絶縁材料からなる側壁を形
成する工程と、前記開口部に電極材料を埋め込みパター
ニングすることによってエミッタ電極を形成する工程
と、前記第２の絶縁膜を除去した後、前記素子領域上に
形成されている前記第１の絶縁膜を異方性エッチングを
用いてエッチングすることにより、前記ゲート電極の側
部に前記第１の絶縁膜からなる側壁を形成する工程と、
を備えていることを特徴とする。

【００４１】また本発明による半導体装置の製造方法の
第４の態様は、コレクタ領域と、このコレクタ領域とは
素子分離領域によって素子分離されたＭＯＳＦＥＴの素
子領域とが形成された半導体基板の前記素子領域上にゲ
ート絶縁膜を形成した後、このゲート絶縁膜を覆う第１
の電極材料の膜を形成する工程と、前記第１の電極材料
の膜を覆う第１の絶縁膜を形成した後、前記コレクタ領
域の所定領域を露出させる工程と、前記コレクタ領域の
前記所定領域上にエピタキシャル成長によってベース領
域を形成する工程と、前記第１の絶縁膜を除去した後、
前記半導体基板の表面に第２の電極材料の膜を形成する
工程と、前記第２の電極材料の膜及び前記第１の電極材
料の膜をパターニングすることにより前記ベース領域を
覆うベース引き出し電極と前記ＭＯＳＦＥＴのゲート電
極を形成する工程と、を備えていることを特徴とする。

【００４２】また本発明による半導体装置の製造方法の
第５の態様は、第４の態様の製造方法において、前記ベ
ース引き出し電極及び前記ゲート電極を形成した後、前
記素子領域に不純物を導入することによりソース領域及
びドレイン領域を形成する工程を備えていることを特徴
とする。

【００４３】また本発明による半導体装置の製造方法の
第６の態様は、コレクタ領域と、このコレクタ領域とは
素子分離領域によって素子分離されたＭＯＳＦＥＴの素
子領域とが形成された半導体基板の前記素子領域を覆う
第１の絶縁膜を形成する工程と、前記コレクタ領域の所
定領域上にエピタキシャル成長によってベース領域を形
成する工程と、前記半導体基板の全面に、第１の電極材
料の膜を堆積し、パターニングすることにより前記ベー
ス領域を覆うベース引き出し電極を形成する工程と、前
記第１の絶縁膜を除去した後、前記素子領域上にゲート
酸化膜を形成し、続いて前記半導体基板の全面に第２の
電極材料の膜を形成し、この第２の電極材料の膜をパタ
ーニングして少なくとも前記素子領域上に残存させる工
程と、前記半導体基板のバイポーラトランジスタ形成領
域側を覆うように第２の絶縁膜を堆積した後、この第２
の絶縁膜、前記ベース引き出し電極をパターニングする
ことによって前記ベース領域上に開口を形成する工程
と、前記開口の側部に絶縁材料からなる側壁膜を形成す
る工程と、前記側壁膜に狭まれた開口を埋め込む第３の
電極材料の膜を堆積し、パターニングすることにより、
エミッタ電極及びゲート電極を形成する工程と、を備え
ていることを特徴とする。

【００４４】また本発明による半導体装置の製造方法の
第７の態様は、コレクタ領域と、このコレクタ領域とは
素子分離領域によって素子分離されたＭＯＳＦＥＴの素
子領域とが形成された半導体基板の前記素子領域上にゲ
ート絶縁膜を形成する工程と、前記半導体基板の全面に
第１の電極材料の膜を堆積し、パターニングすることに
より少なくとも前記素子領域上に残存させる工程と、前
記コレクタ領域の所定領域を露出させ、かつ前記パター
ニングされた第１の電極材料の膜を覆う第１の絶縁膜を
形成する工程と、前記コレクタ領域の所定領域上にエピ
タキシャル成長によってベース領域を形成する工程と、
前記半導体基板の全面に、第２の電極材料の膜を堆積
し、パターニングすることにより前記ベース領域を覆う
ベース引き出し電極を形成する工程と、前記第１の絶縁
膜を除去した後に、前記半導体基板のバイポーラトラン
ジスタ形成領域を覆う第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜、前記ベース引き出し電極をパターニ
ングすることによって前記ベース領域上に開口を形成す
る工程と、前記開口の側部に絶縁材料からなる側壁膜を
形成する工程と、前記側壁膜に狭まれた開口を埋め込む
第３の電極材料の膜を堆積し、この第３の電極材料の膜
及び前記第２の電極材料の膜をパターニングすることに
よりエミッタ電極及びゲート電極を形成する工程と、を
備えていることを特徴とする。

【００４５】また本発明による半導体装置の製造方法の
第８の態様は、コレクタ領域と、このコレクタ領域とは
素子分離領域によって素子分離されたＭＯＳＦＥＴの素
子領域とが形成された半導体基板の前記コレクタ領域の
所定領域上にエピタキシャル成長によってベース領域を
形成する工程と、前記半導体基板の全面に第１の電極材
料の膜を堆積し、パターニングすることによりベース領
域に接するベース引き出し電極と、コレクタ電極と、ソ
ース・ドレイン引き出し電極とを形成する工程と、前記
半導体基板の全面に第１の絶縁膜を堆積した後、この第
１の絶縁膜と、前記ベース引き出し電極及び前記ソース
・ドレイン引き出し電極をパターニングすることによ
り、前記ベース領域上及び前記ＭＯＳＦＥＴのチャネル
形成領域に各々開口を形成するとともに前記ソース・ド
レイン引き出し電極をソース電極及びドレイン電極とに
分離する工程と、前記各々の開口の側部に絶縁材料から
なる側壁を形成する工程と、前記チャネル形成領域上に
ゲート酸化膜を形成する工程と、前記半導体基板の全面
に第２の電極材料の膜を堆積し、パターニングすること
によりエミッタ電極及びゲート電極を形成する工程と、
を備えていることを特徴とする。

【００４６】また本発明による半導体装置の製造方法の
第９の態様は、第８の態様の製造方法において、前記ソ
ース電極及び前記ドレイン電極は不純物を含んだものと
し、前記ＭＯＳＦＥＴのソース領域及びドレイン領域は
前記ソース電極及びドレイン電極からの不純物の拡散に
よって形成することを特徴とする。

【００４７】また本発明による半導体装置の製造方法の
第１０の態様は、ＭＯＳＦＥＴとバイポーラトランジス
タとが形成される半導体基板の所定領域に前記ＭＯＳＦ
ＥＴの素子分離領域及び前記ＭＯＳＦＥＴと前記バイポ
ーラトランジスタとの分離領域を酸化法によって形成す
る工程と、前記バイポーラトランジスタの浅い分離領域
と深い分離領域を形成する際のエッチングストッパとな
る電極材料の膜を前記半導体基板の表面に堆積する工程
と、を備えていることを特徴とする。

【００４８】また本発明による半導体装置の製造方法の
第１１の態様は、第１０の態様の製造方法において、Ｍ
ＯＳＦＥＴとバイポーラトランジスタとが形成される半
導体基板の所定領域に前記ＭＯＳＦＥＴの素子分離領域
及び前記ＭＯＳＦＥＴと前記バイポーラトランジスタと
の分離領域並びに前記バイポーラトランジスタの浅い分
離領域を酸化法によって形成する工程と、前記バイポー
ラトランジスタの深い分離領域を形成する際のエッチン
グストッパとなる電極材料の膜を前記半導体基板の表面
に堆積する工程と、を備えていることを特徴とする。

【００４９】また本発明による半導体装置の第１の態様
は、半導体基板に形成されたコレクタ領域と、前記半導
体基板に形成され、前記コレクタ領域とは素子分離領域
によって素子分離されるＭＯＳＦＥＴの素子領域と、前
記コレクタ領域の所定領域上に形成されたベース領域
と、このベース領域と接するようにベース引き出し電極
と、前記ベース領域との接続のために設けられ、側面が
絶縁材料によって覆われている接続孔と、前記接続孔を
埋め込むように形成されて足部が前記ベース領域に接続
するエミッタ電極と、前記素子領域の所定の領域上に形
成されたゲート電極と、前記ゲート電極を両側から挟む
ように前記素子領域の表面領域に形成されたソース領域
及びドレイン領域と、前記ソース領域上に形成されたソ
ース電極及び前記ドレイン領域上に形成されたドレイン
電極と、を備え、前記エミッタ電極と、前記ゲート電極
は同一電極材料を用いて同一層となるように形成されて
いることを特徴とする。

【００５０】また本発明による半導体装置の第２の態様
は、第１の態様の半導体装置において、前記ベース引き
出し電極、前記ソース電極及び前記ドレイン電極と同一
電極材料を用いて同一層となるように形成されているこ
とを特徴とする。

【００５１】［作用］上述のように構成された本発明に
よる製造方法の第１の態様によれば、ゲート絶縁膜の形
成後にベース領域が形成されるため、ベース領域の形成
後、ゲート酸化の熱処理が入らず、ベース領域のプロフ
ァイルを薄くて急峻なものとできる。このため高速で高
周波特性の優れたバイポーラ・トランジスタを実現する
ことができる。また、ベース電極形成以降のバイポーラ
のプロセスとゲート電極形成以降のＭＯＳＦＥＴのプロ
セスを共通化できる部分が多く、工程数を削減し、製造
コストを低減することが出来る。

【００５２】例えば、ベース引き出し電極及びゲート電
極形成のためのポリシリコン膜の堆積や、ベース引き出
し電極とＭＯＳトランジスタのソース・ドレイン領域へ
の不純物のイオン注入等である。

【００５３】また上述のように構成された本発明による
製造方法の第２の態様によれば、ベース引き出し電極と
ゲート電極とが同一工程で形成されるため、更に製造工
程数を削減できる。

【００５４】また上述のように構成された本発明による
製造方法の第３の態様によれば、ゲート電極の側壁は、
ベース領域を形成する際にＭＯＳＦＥＴ領域を被覆して
いる絶縁膜を用いるため、従来の場合のように側壁を形
成するためだけの特別の工程が不要となり工程数を削減
できる。

【００５５】また従来の場合と異なりゲート電極の側壁
が二重構造となるのを防止することが可能となり、寄生
抵抗の少ない高駆動力の半導体装置を得ることができ
る。

【００５６】例えばＬＤＤ構造を採用したＭＯＳＦＥＴ
では深い高濃度の拡散層がチャネル領域から不必要に離
間してしまったり、金属シリサイド層がチャネル領域近
傍に形成されないことによる寄生抵抗の増大を抑制でき
る。

【００５７】また上述のように構成された本発明による
製造方法の第４の態様によれば、ベース引き出し電極と
ゲート電極とが同時に形成されるため、工程数を削減で
きる。

【００５８】また上述のように構成された本発明による
製造方法の第５の態様によれば、ソース領域及びドレイ
ン領域への不純物導入はベース領域形成のためのエピタ
キシャル成長後に行われるため、ソース領域及びドレイ
ン領域の不純物プロファイルを浅く形成することが可能
となり、短チャネル効果の抑制を図ることができ、高駆
動力の半導体装置を得ることができる。

【００５９】また上述のように構成された本発明による
製造方法の第６の態様によれば、エミッタ電極とゲート
電極とが同時に形成されるため、工程数の削減を行うこ
とができる。

【００６０】また上述のように構成された本発明による
製造方法の第７の態様によれば、エミッタ電極とゲート
電極とが同時に形成されるため、工程数を削減できる。

【００６１】また上述のように構成された本発明による
製造方法の第８の態様によれば、ベース引き出し電極と
ソース・ドレイン引き出し電極が同時に形成され、ま
た、エミッタ電極とゲート電極とが同時に形成されるた
め、工程数を少なくすることができる。

【００６２】また上述のように構成された本発明による
製造方法の第９の態様によれば、ソース領域及びドレイ
ン領域は各々ソース電極及びドレイン電極からの不純物
の拡散によって形成されるため、ソース領域及びドレイ
ン領域を浅くすることができる。これにより短チャネル
効果の抑制をすることが可能となり高駆動力の半導体装
置を得ることができる。

【００６３】また上述のように構成された本発明による
製造方法の第１０及び第１１の態様によれば、ゲート電
極材がバイポーラ部の絶縁分離領域を形成するためのス
トッパとなる。これにより工程数の削減が可能となる。

【００６４】また、ＭＯＳＦＥＴの素子分離領域が酸化
法によって形成されるため、ソース・ドレイン領域に接
合リークが生じるのを防止することが可能となり、性能
及び信頼性の劣化を防止することができる。

【００６５】また上述のように構成された本発明の半導
体装置の第１の態様によれば、エミッタ電極とゲート電
極が同一材料を用いて同一層となるように形成されるた
め、工程数を削減できる。

【００６６】また上述のように構成された本発明の半導
体装置の第２の態様によれば、ベース引き出し電極とソ
ース・ドレイン電極が同一材料を用いて同一層となるよ
うに形成されるため、工程数を削減できる。

【００６７】

【発明の実施の形態】本発明によるＢｉＣＭＯＳ構造の
半導体装置製造方法の第１の実施の形態の製造工程を図
１及び図２を参照して説明する。

【００６８】まず、Ｐ型のシリコン基板（半導体基板）
１上のバイポーラトランジスタ形成領域にＮ型の埋め込
み層２及びコレクタエピタキシャル層３を形成するとと
もにＣＭＯＳ形成領域にＰウエル領域４及びＮウエル領
域５を形成した後、素子分離領域６を形成する（図１
（ａ）参照）。続いて図１（ａ）に示すように半導体基
板１の全面に例えば厚さが１１ｎｍの熱酸化膜８を形成
した後、この熱酸化膜８上にリン（Ｐ）原子を単位体積
当り５×１０²⁰個含むポリシリコン膜９を厚さ５０ｎｍ
堆積し、さらにＣＶＤ法等あるいはポリシリコン膜９を
熱酸化することによりシリコン酸化膜１１を５０ｎｍ堆
積する。その後、半導体基板１の全面にフォトレジスト
を塗布し、露光し、パターニングすることによりＣＭＯ
Ｓ形成領域からバイポーラ部のコレクタ引き出し領域に
延在する上記フォトレジストが残存するレジストパター
ン１３を形成する（図１（ａ）参照）。続いてこのレジ
ストパターン１３をマスクにしてシリコン酸化膜１１、
ポリシリコン膜９、及び熱酸化膜８を選択的に除去する
（図１（ａ）参照）。

【００６９】次にレジストパターン１３を除去した後、
選択エピタキシャル成長によって、ボロン（Ｂ）原子を
単位体積当り３×１０¹⁸個含む厚さ７０ｎｍのシリコン
層１５をベース形成領域上に成長させる（図１（ｂ）参
照）。続いて半導体基板１の全面にＣＶＤ法等により厚
さ１００ｎｍのシリコン酸化膜１７を堆積した後、フォ
トレジストを塗布し、パターニングすることによりエピ
タキシャル成長させたシリコン層１５上の領域にフォト
レジストが残存するレジストパターン１９を形成する
（図１（ｂ）参照）。そしてこのレジストパターン１９
をマスクにしてシリコン酸化膜１７を残し他の領域のシ
リコン酸化膜１１等を選択的に除去する（図１（ｂ）参
照）。

【００７０】次にレジストパターン１９を除去した後、
半導体基板１の全面に、ベース引き出し電極とゲート電
極となるポリシリコン膜２１を２００ｎｍ堆積する（図
１（ｃ）参照）。続いてバイポーラ領域のみを覆う、フ
ォトレジストからなるレジストパターン２３を形成し、
このレジストパターン２３をマスクにしてＣＭＯＳ領域
に選択的にリン（Ｐ）をイオン注入する（図１（ｃ）参
照）。なお、ポリシリコン膜２１の代わりに、タングス
テン珪化物等の高融点金属の珪化物、あるいは高融点金
属を用いても良い。用いた場合はイオン注入工程が不要
となる。

【００７１】次に上記ポリシリコン膜２１を選択的にエ
ッチングすることによりベースの引き出し電極となるポ
リシリコン膜２４、ＭＯＳのゲート電極となるポリシリ
コン膜２５、及び抵抗素子となるポリシリコン膜２６を
形成する（図２（ａ）参照）。続いてコレクタの引き出
し領域のみに選択的に砒素をイオン注入する（図示せ
ず）。その後、ベースの引き出し電極となるポリシリコ
ン膜２４の近傍上と、ＰＭＯＳ領域とに開口を有するレ
ジストパターン２８を形成し、このレジストパターン２
８をマスクにしてＢＦ_２イオンを注入することによりベ
ースの引き出し電極２４とＰＭＯＳのソース・ドレイン
領域３０とを同時に形成する（図２（ｂ）参照）。

【００７２】次に上記レジストパターン２８を除去した
後、抵抗素子となるポリシリコン膜２６の近傍上とＮＭ
ＯＳ領域とに開口を有するレジストパターン３１を形成
し、このレジストパターン３１をマスクにして砒素イオ
ンを注入することにより抵抗素子２６及びＮＭＯＳＦＥ
Ｔのソース・ドレイン領域３２を形成する（図２（ｃ）
参照）。なお、抵抗素子となるポリシリコン膜２６への
イオン注入は砒素イオンを用いることによりコレクタの
引き出し領域と同時に形成しても良い。

【００７３】次に上記レジストパターン３１を除去した
後、基板１の全面にシリコン酸化膜３５、シリコン窒化
膜３７を順次堆積する（図１（ｄ）参照）。続いてベー
ス形成領域上のシリコン窒化膜３７、シリコン酸化膜３
５、及びポリシリコン膜２４を選択的に除去することに
より開口部を形成した後、基板１の全面にシリコン窒化
膜３９を堆積し、ＲＩＥ法等の異方性エッチングを用い
てシリコン窒化膜３９をエッチングすることにより上記
開口部内にシリコン窒化膜からなる側壁３９を形成する
（図２（ｄ）参照）。

【００７４】続いて上記開口部の底のシリコン酸化膜１
７を選択的に除去した後、基板１の全面にエミッタ電極
となるポリシリコン膜４０を堆積する（図２（ｄ）参
照）。そして上記ポリシリコン膜４０に砒素をイオン注
入し、高温短時間のアニールを行い、活性化する。この
とき同時に、ベース層１５内にポリシリコン膜４０から
砒素イオンが拡散されてエミッタ領域（図示せず）が形
成される。その後、ポリシリコン膜４０を選択的にエッ
チングすることによりエミッタ電極４０を形成する（図
２（ｄ）参照）。

【００７５】以上、説明したように本実施の形態の製造
方法によれば、ベース引き出し電極２４形成以後のバイ
ポーラトランジスタの形成プロセスと、ゲート電極２５
形成以後のＭＯＳＦＥＴの形成プロセスとは共通化され
て同時に行われる工程が多くあるため、従来の場合に比
べて工程数を削減できるとともに製造コストを低減させ
ることができる。例えば、ベース引き出し電極及びゲー
ト電極形成の為のポリシリコン膜２１の堆積や、ベース
引き出し電極２４とＰＭＯＳのソース・ドレイン領域３
０への不純物のイオン注入等である。

【００７６】また上記実施の形態の製造方法において
は、ゲート酸化膜８が形成された後にベース領域１５が
形成されるため、ベース領域１５はゲート酸化膜８を形
成するための熱処理の影響を受けない。このためベース
領域１５は浅くできるとともに薄くて急峻な不純物プロ
ファイルを実現することが可能となり、高速で高周波特
性の優れたバイポーラトランジスタを実現することがで
きる。

【００７７】なお、上記実施の形態においてはＮＰＮ型
のバイポーラトランジスタを有するＢｉＣＭＯＳ構造の
半導体装置の製造方法について述べたが、ＰＮＰ型のバ
イポーラトランジスタを有するＢｉＣＭＯＳ構造の半導
体装置についても同様に製造できることは云うまでもな
い。

【００７８】次に本発明による半導体装置の製造方法の
第２の実施の形態を図３乃至図８を参照して説明する。

【００７９】まず、Ｐ型シリコン基板５１の全面に厚さ
１００ｎｍのシリコン酸化膜を形成し、バイポーラトラ
ンジスタ形成領域のみ上記シリコン酸化膜を除去する。
そして、例えばアンチモンＳｂ原子を単位体積当り６×
１０¹⁹個含有するＳＯＧを堆積し、１２００℃５０分の
アニールを施すことによりシリコン基板５１中にＳｂを
拡散させる。然る後に基板５１の全面に例えばシリコン
を２μｍエピタキシャル成長させる。これにより埋め込
みｎ⁺ 層５２及びエピタキシャル層５３を形成する。続
いて図３（ａ）に示すようにシリコン基板５１のＰウエ
ル形成領域に例えばＢイオンを加速電圧１００ｋｅＶ、
ドーズ量２．０×１０¹³ｃｍ^-2の条件で注入した後にＮ
ウエル形成領域に例えばＰイオンを加速電圧１６ｋｅ
Ｖ、ドーズ量６．４×１０¹²ｃｍ^-2の条件で注入し、そ
の後に例えば１１９０℃、１５０分の熱工程を経ること
によりＰウエル領域５４及びＮウエル領域５５を形成す
る。続いて例えばトレンチ素子分離法により素子分離領
域５６を形成する（図３（ａ）参照）。

【００８０】次に図３（ｂ）に示すように、Ｐウエル領
域５４中に、所望のしきい値電圧を得るために例えばＢ
イオンを加速電圧１５ｋｅＶ、ドーズ量１．０×１０¹³
ｃｍ^-2の条件で注入することによりチャネル表面５７の
濃度を調節し、次いでＮウエル領域５５中に、所望のし
きい値電圧を得るために例えばＰイオンを加速電圧１２
０ｋｅＶ、ドーズ量１．０×１０¹³ｃｍ^-2の条件で注入
し、続いてＡｓイオンを加速電圧４０ｋｅＶ、ドーズ量
２．５×１０¹²ｃｍ^-2で注入することによりチャネル表
面５８の濃度を調節する。

【００８１】次に図３（ｃ）に示すように、例えば８０
０℃の１０％ＨＣｌ雰囲気で半導体基板５１を表面を酸
化することにより、例えば厚さ７ｎｍのシリコン酸化膜
６０を形成する。

【００８２】そして図４（ａ）に示すように、シリコン
酸化膜６０の上に例えばＬＰＣＶＤ法により厚さ２００
ｎｍのポリシリコン膜６３を堆積する。然る後にこのポ
リシリコン膜６０のＮＭＯＳＦＥＴ領域５４に例えばＡ
ｓイオンを加速電圧４０ｋｅＶ、ドーズ量３．０×１０
¹⁵ｃｍ^-2の条件で注入し、ＰＭＯＳＦＥＴ領域５５に例
えばＢＦ_２イオンを加速電圧３５ｋｅＶ、ドーズ量１．
０×１０¹⁵ｃｍ^-2の条件で注入する。

【００８３】次に図４（ｂ）に示すように、例えばＲＩ
Ｅ法等の異方性エッチングによりポリシリコン膜６３を
選択的にエッチングし、ゲート電極６４，６５を形成す
る。

【００８４】次に図４（ｃ）に示すように、半導体基板
５１に、ＮＭＯＳＦＥＴのソース、ドレーン形成領域に
例えばＡｓイオンを加速電圧２０ｋｅＶ、ドーズ量２．
０×１０¹⁴ｃｍ^-2の条件で注入し、ＰＭＯＳＦＥＴのソ
ース、ドレーン形成領域に例えばＢＦ_２イオンを加速電
圧１５ｋｅＶ、ドーズ量２．０×１０¹⁴ｃｍ^-2の条件で
注入する。

【００８５】続いて図５（ａ）に示すように、シリコン
基板５１の全面に例えばＬＰＣＶＤ法により厚さ２００
ｎｍのシリコン酸化膜を堆積し、バイポーラトランジス
タ形成領域上のシリコン酸化膜を選択的に除去する。こ
の時、ＣＭＯＳ領域に残存するシリコン酸化膜７１はカ
バー部材として働く。

【００８６】そして図５（ｂ）に示すように、バイポー
ラトランジスタのベース形成領域及びコレクタの引き出
し形成領域上に例えば厚さ５０ｎｍのシリコン膜７２を
エピタキシャル成長させる。続いて、シリコン基板５１
上全面に例えばＬＰＣＶＤ法により厚さ１００ｎｍのシ
リコン酸化膜７３を堆積し、このシリコン酸化膜７３が
バイポーラトランジスタのベース形成領域上のみに残存
するように選択的にエッチングする。

【００８７】次に図５（ｃ）に示すように、シリコン基
板５１の全面に例えばＬＰＣＶＤ法により例えば厚さ２
００ｎｍのポリシリコン膜７４を堆積し、このポリシリ
コン膜７４がバイポーラトランジスタのベース形成領域
及びコレクタ引き出し形成領域のみに残存するように選
択的にエッチングする。そして、ベース形成領域に例え
ばＢＦ_２イオン７５を加速電圧３０ｋｅＶ、ドーズ量５
×１０¹⁵ｃｍ^-2の条件で注入し、コレクタ引き出し領域
に例えばＰイオン７６を例えば加速電圧１６０ｋｅＶ、
ドーズ量５×１０¹⁴ｃｍ^-2の条件と加速電圧６５ｋｅ
Ｖ、ドーズ量１×１０¹⁶ｃｍ^-2の条件で２回注入する。

【００８８】続いて図６（ａ）に示すように、シリコン
基板５１の全面に例えばＬＰＣＶＤ法により厚さ１００
ｎｍのシリコン酸化膜７７を堆積し、続いて例えば厚さ
５０ｎｍのシリコン窒化膜７８を例えばＬＰＣＶＤ法に
より堆積する。そして、ＲＩＥ法等の異方性エッチング
を用いてバイポーラトランジスタのエミッタ形成領域上
のシリコン窒化膜７８及びシリコン酸化膜７７及び多結
晶シリコン７４を選択的に除去することにより開口部７
９を形成する。

【００８９】そして図６（ｂ）に示すように、シリコン
基板５１の全面に例えばＬＰＣＶＤ法により例えば厚さ
１５０ｎｍのシリコン窒化膜を堆積し、例えばＲＩＥ法
等の異方性エッチングを施すことにより開口部７９に側
壁２４を形成する。

【００９０】次に図６（ｃ）に示すように、弗酸系の処
理を施すことにより開口部７９の底のシリコン酸化膜７
３を除去し、続いてシリコン基板５１の全面に例えば厚
さ２００ｎｍの多結晶シリコン８１を堆積する。続いて
例えばＡｓイオン８２を加速電圧６０ｋｅＶ、ドーズ量
１×１０¹⁶ｃｍ^-2の条件で注入する。

【００９１】続いて図７（ａ）に示すように、ポリシリ
コン膜８１に例えばＲＩＥ法等の異方性エッチングを施
すことにより、バイポーラトランジスタのエミッタ電極
形成領域以外の領域上のポリシリコン膜８１を選択的に
除去し、エミッタ電極８４を形成する。

【００９２】そして図７（ｂ）に示すように、シリコン
基板５１の全面に例えばＲＩＥ法等の異方性エッチング
を施すことによりシリコン窒化膜７８、シリコン酸化膜
７７、及びシリコン酸化膜７１を除去する。

【００９３】これによりエミッタ電極８４下にシリコン
窒化膜７８及びシリコン酸化膜７７が残存するとともに
ＣＭＯＳ領域のゲート電極６４，６５の側面にシリコン
酸化膜７１からなる側壁が形成される。

【００９４】次に図７（ｃ）に示すように、半導体基板
５１に、ＮＭＯＳＦＥＴのソース、ドレーン形成領域８
５に例えばＡｓイオンを加速電圧５０ｋｅＶ、ドーズ量
５．０×１０¹⁵ｃｍ^-2の条件で注入し、ＰＭＯＳＦＥＴ
のソース、ドレーン形成領域８６に例えばＢＦ_２イオン
を加速電圧３５ｋｅＶ、ドーズ量３．０×１０¹⁵ｃｍ^-2
の条件で注入する。

【００９５】そして図８（ａ）に示すように、例えば１
０００℃、２０秒の熱工程を施すことにより、ＭＯＳＦ
ＥＴ形成領域に注入したＡｓイオン及びＢＦ_２イオンを
活性化させてソース及びドレイン領域８７，８８を形成
し、同時にバイポーラトランジスタ形成領域に注入した
ＢＦ_２イオン、Ｐイオン、及びＡｓイオン活性化させ
る。

【００９６】続いて図８（ｂ）に示すように、弗酸系の
処理を施し、然る後に基板５１の全面に例えばＴｉ等か
らなる金属膜８９を例えばスパッタ法により３０ｎｍ堆
積させる。

【００９７】そして図８（ｃ）に示すように、例えば７
５０℃、３０秒の熱工程を加えることにより、金属膜８
９とポリシリコン膜６４，６５，７４，８４及びソー
ス、ドレインの拡散層８７，８８のシリコンとを反応さ
せて、それらの部分に金属珪化物９０を形成する。そし
て例えば硫酸と過酸化水素水の混合液による処理等の処
理を施すことにより、未反応の金属を除去する（図８
（ｃ）参照）。

【００９８】以後は、従来例の半導体装置の製造方法と
同様に、パッシベーション膜形成工程等を経て半導体装
置が構成される。

【００９９】以上述べたように本実施の形態の製造方法
によれば、ＭＯＳＦＥＴのゲート電極６４，６５の側壁
７１をカバー部材として用いた絶縁膜から形成すること
ができるので工程数を削減することができる。

【０１００】また、従来の場合と異なりＭＯＳＦＥＴの
ゲート電極６４，６５の側壁が二重構造となるのを防止
することが可能となるので寄生抵抗の少ない高駆動力の
半導体装置を形成することができる。

【０１０１】次に本発明による半導体装置の製造方法の
第３の実施の形態を図９乃至図１３を参照して説明す
る。

【０１０２】まずＰ型シリコン基板５１の全面に厚さ１
００ｎｍのシリコン酸化膜を形成し、バイポーラトラン
ジスタ形成領域上の上記シリコン酸化膜を除去する。そ
して、例えばアンチモンＳｂ原子を単位体積当り６×１
０¹⁹ｃ個含有するＳＯＧを堆積し、例えば１２００℃、
５０分のアニールを施すことによりシリコン基板５１中
にＳｂを拡散させる。然る後に基板５１の全面に例えば
シリコンを２μｍエピタキシャル成長させる。これによ
り埋め込みｎ⁺ 層５２及びエピタキシャル層５３を形成
する。続いて、シリコン基板５１のＰウエル形成領域に
例えばＢイオンを加速電圧１００ｋｅＶ、ドーズ量２．
０×１０¹³ｃｍ^-2の条件で注入した後にＮウエル形成領
域に例えばＰイオンを加速電圧１６ｋｅＶ、ドーズ量
６．４×１０¹²ｃｍ^-2の条件で注入し、その後に例えば
１１９０℃、１５０分の熱工程を経ることによりＰウエ
ル領域５４及びＮウエル領域５５を形成する。続いて例
えばトレンチ素子分離法により素子分離領域５６を形成
する（図９（ａ）参照）。

【０１０３】次に図９（ｂ）に示すように、Ｐウエル領
域５４中に、所望のしきい値電圧を得るために例えばＢ
イオンを加速電圧３０ｋｅＶ、ドーズ量５．０×１０¹²
ｃｍ^-2の条件で注入し、続いて例えばＡｓイオン６を加
速電圧２０ｋｅＶ、ドーズ量２．５×１０¹³ｃｍ^-2の条
件で注入することによりチャネル表面５７の濃度を調節
し、次いでＮウエル領域５５中に、所望のしきい値電圧
を得るために例えばＡｓイオン７を加速電圧７０ｋｅ
Ｖ、ドーズ量７．０×１０¹²ｃｍ^-2で注入することによ
りチャネル表面５８の濃度を調節する。

【０１０４】次に図９（ｃ）に示すように、例えば８０
０℃の１０％ＨＣｌ雰囲気で半導体基板５１を表面を酸
化することにより、例えば厚さ７ｎｍのシリコン酸化膜
６０を形成する。そしてシリコン酸化膜６０の上に例え
ばＬＰＣＶＤ法により、例えば砒素原子を単位体積当り
５×１０¹⁹ｃ個含有する厚さ５０ｎｍのポリシリコン膜
６１を堆積し、その上に例えばＬＰＣＶＤ法等の方法に
より例えば厚さ５０ｎｍのシリコン酸化膜６２を堆積す
る。そして、例えばＲＩＥ法等の異方性エッチングを施
すことによりバイポーラトランジスタのベース形成領域
上のポリシリコン膜６１及びシリコン酸化膜６２を除去
し、続いて弗酸系の処理を施すことにより、ベース形成
領域上のシリコン酸化膜６０を除去する。

【０１０５】続いて図１０（ａ）に示すように、バイポ
ーラトランジスタのベース形成領域に例えば厚さ５０ｎ
ｍのシリコン膜７２をエピタキシャル成長させる。そし
て、シリコン基板５１の全面に例えばＬＰＣＶＤ法によ
り例えば厚さ１００ｎｍのシリコン酸化膜７３を堆積
し、バイポーラトランジスタのベース形成領域上のシリ
コン酸化膜７３が残存するように他の領域のシリコン酸
化膜７３及びシリコン酸化膜６２を選択的に除去する。

【０１０６】そして図１０（ｂ）に示すように、シリコ
ン基板５１の全面に例えばＬＰＣＶＤ法により、例えば
砒素原子を単位体積当り５×１０¹⁹個含有するポリシリ
コン膜１００例えば２００ｎｍ堆積する。そして、例え
ばＲＩＥ法等の異方性エッチングを施すことにより、バ
イポーラトランジスタのベース形成領域及びＣＭＯＳＦ
ＥＴのゲート電極形成領域以外の領域の上記ポリシリコ
ン膜１００及びポリシリコン膜６１を選択的に除去し、
ベース引き出し電極１００及びゲート電極１０１を形成
する。

【０１０７】次に図１０（ｃ）に示すように、半導体基
板５１に、ＮＭＯＳＦＥＴのソース、ドレイン形成領域
に例えばＡｓイオン１１を加速電圧２０ｋｅＶ、ドーズ
量２．０×１０¹⁴ｃｍ^-2の条件で注入し、ＰＭＯＳＦＥ
Ｔのソース、ドレイン形成領域に例えばＢＦ_２イオンを
加速電圧１５ｋｅＶ、ドーズ量２．０×１０¹⁴ｃｍ^-2の
条件で注入し、低濃度の不純物領域１０２，１０３を形
成する。

【０１０８】そして図１１（ａ）に示すように、例えば
ＬＰＣＶＤ法によりシリコン窒化膜を１００ｎｍ堆積
し、その後例えばＲＩＥ法を用いて上記シリコン窒化膜
をエッチングすることによりＳｉＮからなる側壁１０４
を形成する。

【０１０９】次に図１１（ｂ）に示すように、半導体基
板５１に、ＮＭＯＳＦＥＴのソース、ドレイン形成領域
に例えばＡｓイオンを加速電圧５０ｋｅＶ、ドーズ量
５．０×１０¹⁵ｃｍ^-2の条件で注入し、ＰＭＯＳＦＥＴ
のソース、ドレイン形成領域に例えばＢＦ_２イオンを加
速電圧３５ｋｅＶ、ドーズ量３．０×１０¹⁵ｃｍ^-2の条
件で注入することにより比較的高濃度の不純物領域１０
５，１０６を形成する。

【０１１０】続いて図１１（ｃ）に示すように、シリコ
ン基板５１の全面に例えばＬＰＣＶＤ法により例えば厚
さ１００ｎｍのシリコン酸化膜１０７を堆積し、続いて
例えば厚さ５０ｎｍのシリコン窒化膜１０８を例えばＬ
ＰＣＶＤ法により堆積する。そして、バイポーラトラン
ジスタのエミッタ形成領域上のシリコン窒化膜１０８及
びシリコン酸化膜１０７及びポリシリコン膜１００を選
択的に除去することにより開口部１０９を形成する。

【０１１１】そして図１２（ａ）に示すように、シリコ
ン基板５１の全面に例えばＬＰＣＶＤ法により厚さ１５
０ｎｍのシリコン窒化膜を堆積し、例えばＬＰＣＶＤ法
等の異方性エッチングを施すことにより開口部１０９に
側壁１１０を形成する。

【０１１２】次に図１２（ｂ）に示すように、弗酸系の
処理を施すことにより開口部１０９の底のシリコン酸化
膜７３を除去し、続いてシリコン基板５１上全面に例え
ば２００ｎｍのポリシリコン膜１１１を堆積する。続い
て例えばＡｓイオン１１２を加速電圧６０ｋｅＶ、ドー
ズ量１×１０¹⁶ｃｍ^-2の条件で注入する。そして、例え
ば１０００℃、２０秒の熱工程を施すことによりＭＯＳ
ＦＥＴ形成領域に注入したＡｓイオン及びＢＦ_２イオン
を活性化させてソース及びドレイン領域１１３，１１４
を形成し、同時にバイポーラトランジスタ形成領域に注
入したＡｓイオンを活性化させる。

【０１１３】続いて図１２（ｃ）に示すように、多結晶
シリコン１１１に例えばＲＩＥ法等の異方性エッチング
を施すことにより、バイポーラトランジスタのエミッタ
電極形成領域以外の領域のポリシリコン膜１１１を選択
的に除去し、エミッタ電極１１５を形成する。

【０１１４】そして図１３（ａ）に示すように、シリコ
ン基板５１全面に例えばＲＩＥ法等の異方性エッチング
を施すことによりシリコン窒化膜１０８及びシリコン酸
化膜１０７を除去する。

【０１１５】続いて図１３（ｂ）に示すように、弗酸系
の処理を施し、然る後に基板全面に例えばＴｉ等の金属
膜１１６を例えばスパッタ法により３０ｎｍ堆積させ
る。

【０１１６】そして図１３（ｃ）に示すように、例えば
７５０℃３０秒の熱工程を加えることにより、金属膜１
１６とポリシリコン膜１００，１０１，１１５，１１６
及びソース、ドレインの拡散層部分１０５，１０６のシ
リコンとを反応させて、それらの部分に金属珪化物１１
８を形成する。そして例えば硫酸と過酸化水素水の混合
液による処理等を施すことにより、未反応の金属を除去
する。

【０１１７】以後は、従来の場合と同様に、パッシベー
ション膜形成工程等を経て半導体装置が完成される。

【０１１８】本実施の形態の製造方法によれば、バイポ
ーラトランジスタのベース引き出し電極とＭＯＳＦＥＴ
のゲート電極とが同時に形成されるため、少ない製造工
程数で半導体装置を形成することができる。

【０１１９】また、本実施の形態の製造方法によれば、
ＭＯＳＦＥＴのソース、ドレイン領域形成のための不純
物イオン注入は、バイポーラトランジスタのベース形成
のためのエピタキシャル成長の後に行っているので、Ｍ
ＯＳＦＥＴのソース、ドレイン領域形成のための不純物
プロファイルを浅く急峻に形成することが可能となり、
短チャネル効果の抑制が計られ、高駆動力の半導体装置
を得ることができる。

【０１２０】第２及び第３の実施の形態においてはＮＭ
ＯＳＦＥＴのソース、ドレイン形成の不純物としてはＡ
ｓを用い、ＰＭＯＳＦＥＴのソース、ドレイン形成の不
純物としてはＢＦ_２を用いたがＮＭＯＳＦＥＴのソー
ス、ドレイン形成のための不純物として他のＶ族元素を
用いる。またはＰＭＯＳＦＥＴのソース、ドレイン形成
のための不純物として他のIII 族元素を用いても同様の
効果が得られることは言うまでもなく、さらにソース、
ドレインの形成をイオン以外の注入方法、例えば固相拡
散や気相拡散等の方法を用いても同様の効果が得られる
ことは言うまでもない。チャネル領域形成のための不純
物の基板への導入に関しても同様である。

【０１２１】また、第２及び第３の実施の形態において
は電界効果型トランジスタとしてＭＯＳＦＥＴは埋め込
みチャネル型、ＰＭＯＳＦＥＴは表面チャネル型、と言
う場合のみを示したが、ＮＭＯＳＦＥＴが表面チャネル
型またはＰＭＯＳＦＥＴが埋め込みチャネル型の半導体
装置に適用したとしても同様の効果が得られることは言
うまでもない。

【０１２２】さらに、第２及び第３の実施の形態におい
てはゲート絶縁膜として熱酸化による酸化膜を用いた
が、窒化酸化膜、または堆積等の他の方法で形成した絶
縁膜を用いても、全く同様の効果が得られることも無論
である。

【０１２３】また、第２及び第３の実施の形態において
はＣＭＯＳＦＥＴの場合のみを示したが、ＮＭＯＳを有
しない半導体装置またはＰＭＯＳを有しない半導体装置
に本発明の方法を適用したとしても全く同様の効果が得
られることも無論である。

【０１２４】さらに 第２及び第３の実施の形態におい
てはバイポーラ型トランジスタのベース引き出し電極形
成のための多結晶シリコンとして砒素を含有するポリシ
リコンを用いたが、他のIII 族の不純物を含有する多結
晶シリコンを用いても同様の効果が得られることも言う
までもない。

【０１２５】また、第２及び第３の実施の形態において
はＮＰＮ型のバイポーラトランジスタの場合のみを示し
たが、ＰＮＰ型のバイポーラトランジスタに適用したと
してもベース引き出し電極形成のためのポリシリコンと
してＶ族の不純物を含有するポリシリコンを用いれば同
様の効果が得られることも言うまでもない。

【０１２６】さらに、第２及び第３の実施の形態におい
ては、バイポーラトランジスタのエミッタ電極形成のた
めの不純物としてＡｓを用いたが、エミッタ形成のため
の不純物として他のＶ族元素を用いたとしても、そして
バイポーラトランジスタがＰＮＰ型である場合にはエミ
ッタ形成のための不純物としてIII 族の元素を用いれ
ば、本発明と同様の効果が得られることも無論である。

【０１２７】また、第２及び第３の実施の形態において
はバイポーラトランジスタのエミッタ電極形成のための
不純物の注入及びＭＯＳＦＥＴのソース、ドレイン形成
のための不純物の注入をイオン注入の方法で行っている
が、イオン注入以外の例えば固相拡散乃至気相拡散等の
方法を用いても同様の効果が得られることも言うまでも
ない。

【０１２８】さらに、第２及び第３の実施の形態におい
ては、バイポーラトランジスタのベース電極をエピタキ
シャル成長の方法を用いて形成しているが、この工程を
他の例えば堆積等の方法またはイオン注入法、固相拡散
法、気相拡散等による不純物の導入の方法等を用いて形
成したとしても、同様の効果が得られることも言うまで
もない。

【０１２９】次に本発明による半導体装置の製造方法の
第４の実施の形態を図１４及び図１５を参照して説明す
る。

【０１３０】まず第２の実施の形態の場合と同様に、Ｐ
型半導体基板２０１上にＮ⁺ 埋め込み層２０２及びコレ
クタエピタキシャル層２０３を形成した後、ＣＭＯＳ形
成領域にＰウェル領域２０４、Ｎウェル領域２０５を形
成する（図１４（ａ）参照）。続いて所定の領域に素子
分離領域２０６を形成する。そして例えばＣＶＤ法を用
いてＳｉＯ₂ 膜２０７を基板２０１全面に堆積し、エッ
チングすることによってＣＭＯＳ形成領域のみに残存さ
せる（図１４（ａ）参照）。その後、バイポーラトラン
ジスタのベース形成領域に選択的にエピタキシャル成長
させることによってベース領域２０８を形成する（図１
４（ａ）参照）。このときＣＭＯＳ形成領域はＳｉＯ₂
膜２０７によって覆われているのでシリコンがエピタキ
シャル成長することはない。

【０１３１】次に基板２０１全面に例えばＣＶＤ法を用
いてＳｉＯ₂ 膜２０９を堆積し、このＳｉＯ₂ 膜２０９
をパターニングすることによって上記ベース領域２０８
及びＣＭＯＳ形成領域上のみに残存させる（図１４
（ｂ）参照）。続いて基板２０１全面にポリシリコン膜
を堆積し、このポリシリコン膜をパターニングすること
によってベース引き出し電極２１０及び第１抵抗体２１
２を形成する（図１４（ｂ）参照）。このパターニング
の際に、ＣＭＯＳ形成領域はＳｉＯ₂ 膜２０７によって
覆われており、基板２０１への影響はない。

【０１３２】次にＣＭＯＳ形成領域上のＳｉＯ₂ 膜２０
７を除去した後、ＣＭＯＳ形成領域上にゲート酸化膜２
１３を形成する（図１４（ｃ）参照）。その後、基板２
０１全面にゲート電極材（例えばポリシリコン）からな
る膜２１４を堆積する（図１４（ｃ）参照）。

【０１３３】続いて上記ゲート電極材の膜２１４をパタ
ーニングすることによってＣＭＯＳ形成領域上に残存さ
せるとともに第２抵抗体２１５を形成する（図１４
（ｄ）参照）。

【０１３４】次に図１４（ｅ）に示すように基板２０１
の全面にＳｉＯ₂ 膜２１７及びＳｉＮ膜２１８を順次堆
積した後、フォトレジストを全面に塗布し、バイポーラ
部及び抵抗体２１２，２１５上のみに残存してエミッタ
形成領域上に開口部２２１を有するレジストパターン２
２０を形成する。そしてこのレジストパターン２２０を
マスクにしてＳｉＮ膜２１８及びＳｉＯ₂ 膜２１７をパ
ターニングする（図１４（ｅ）参照）。

【０１３５】次に上記レジストパターン２２０を除去し
た後、ＣＭＯＳ領域上を覆うレジストパターン２２４を
形成する（図１５（ａ）参照）。そしてこのレジストパ
ターン２２４をマスクにして異方性エッチングを行うこ
とにより開口部２２１の底のポリシリコンからなるベー
ス引き出し電極２１０をエッチングする（図１５（ａ）
参照）。

【０１３６】次に上記レジストパターン２２４を除去し
た後、ＳｉＮ膜を全面に堆積し、異方性エッチングを行
うことにより、開口部２２１の側部に側壁２２６を形成
する（図１５（ｂ）参照）。続いてこの側壁２２６をマ
スクにして異方性エッチングを行うことにより開口部２
２１の底のＳｉＯ₂ 膜２０９を除去した後、基板全面に
ポリシリコン膜２３０を堆積し、パターニングすること
によりエミッタ電極２３０ａ、ＣＭＯＳ部のゲート電極
２３０ｂ，２３０ｃ、及び第３の抵抗体２３０ｄを形成
する（図１５（ｂ）参照）。このとき、ＣＭＯＳ部のポ
リシリコン膜２１４も同時にパターニングされ、ＣＭＯ
Ｓ部のゲート電極は２層構造となる。

【０１３７】次にＣＭＯＳ部のＰＭＯＳトランジスタ形
成領域をレジスト２３２で覆い、ｎ型の不純物をイオン
注入することにより、エミッタ電極２３０ａにｎ型の不
純物をドーピングするとともにｎＭＯＳトランジスタの
ソース及びドレイン領域２３４を形成する（図１５
（ｃ）参照）。続いてＰＭＯＳトランジスタ形成領域上
のみに開口を有するレジストパターン（図示せず）を形
成した後、Ｐ型不純物をイオン注入することによりＰＭ
ＯＳトランジスタのソース及びドレイン領域２３６を形
成し、上記レジストパターンを除去する。

【０１３８】次に全面にＳｉＯ₂ 膜を堆積し、異方性エ
ッチングを用いてエッチバックすることにより、エミッ
タ電極２３０ａ、ゲート電極２３０ｂ，２３０ｃ、及び
第３抵抗体２３０ｄの側部に側壁２３８ａ，２３８ｂ，
２３８ｃ，２３８ｄを形成する（図１５（ｄ）参照）。

【０１３９】この後は熱処理を行うことによりエミッタ
電極２３０ａからベース領域２０８に不純物を拡散さ
せ、ベース領域２０８内にエミッタ領域（図示せず）を
形成する。なお、上記側壁をマスクにして不純物をＰＭ
ＯＳ部、ＮＭＯＳ部に別々に注入することによりＬＤＤ
構造のＣＭＯＳトランジスタを形成しても良い。

【０１４０】以上述べたようにこの第４の実施の形態の
製造方法によれば、エミッタ電極２３０ａ、ゲート電極
２３０ｂ，２３０ｃ、第３の抵抗体２３０ｄが同時に形
成できるとともにエミッタ電極へのドーピングとＣＭＯ
Ｓのうちの一方、例えばＮＭＯＳのソース及びドレイン
領域２３４への不純物添加を同時に行うことができるの
で、製造工程数を減らすことができる。

【０１４１】次に本発明による半導体装置の製造方法の
第５の実施の形態を図１６及び図１７を参照して説明す
る。

【０１４２】まず第２の実施の形態の場合と同様にＰ型
半導体基板２０１のバイポーラトランジスタ形成領域上
にＮ⁺ 埋め込み層２０２及びコレクタエピタキシャル層
２０３を形成した後、ＣＭＯＳ形成領域にＰウェル領域
２０４及びＮウェル領域２０５を形成する（図１６
（ａ）参照）。続いて所定の領域に素子分離領域２０６
を形成する。そしてＣＭＯＳ形成領域上にゲート酸化膜
２５１を形成した後、ポリシリコン膜２５２及びＳｉＯ
₂ 膜２５３を基板全面に堆積する（図１６（ａ）参
照）。

【０１４３】次に周知のフォトリソグラフィー技術及び
異方性エッチングを用いてＳｉＯ₂膜２５３、ポリシリ
コン膜２５２をパターニングし、ＣＭＯＳ形成領域上に
残存させるとともに第１抵抗体２５５となる領域上に残
存させる（図１６（ｂ）参照）。

【０１４４】続いてＣＶＤ法を用いて基板全面にＳｉＯ
₂ 膜２５７を堆積し、バイポーラトランジスタ形成領域
上のＳｉＯ₂ 膜２５７を除去する（図１６（ｃ）参
照）。

【０１４５】次にバイポーラトランジスタのベース形成
領域に選択的にエピタキシャル成長させることによって
ベース領域２６０を形成する（図１６（ｄ）参照）。こ
のときＣＭＯＳ形成領域はＳｉＯ₂ 膜２５７によって覆
われているのでシリコンがエピタキシャル成長すること
はない。続いて基板全面に例えばＣＶＤ法を用いてＳｉ
Ｏ₂ 膜２６２を堆積し、このＳｉＯ₂ 膜２６２をパター
ニングすることによって上記ベース領域２６０上のみに
残存させる（図１２（ｄ）参照）。そして基板全面にポ
リシリコン膜を堆積し、このポリシリコン膜をパターニ
ングすることによってベース引き出し電極２６４及び第
２抵抗体２６５を形成する（図１６（ｄ）参照）。この
パターニングの際にはＣＭＯＳ形成領域はＳｉＯ₂ 膜２
５７で覆われており、シリコン基板への影響はない。

【０１４６】次に図１６（ｅ）に示すようにＳｉＯ₂ 膜
２５７およびＳｉＯ₂ 膜２５３を除去した後、基板全面
にＳｉＯ₂ 膜２６６、ＳｉＮ膜２６８を順次堆積し、続
いてフォトレジストを全面に塗布し、バイポーラ部及び
第１および第２抵抗体上のみに残存してエミッタ形成領
域上に開口部２７２を有するレジストパターン２７０を
形成する（図１６（ｅ）参照）。そしてこのレジストパ
ターン２７０をマスクにしてＳｉＮ膜２６８及びＳｉＯ
₂ 膜２５７をパターニングする（図１６（ｅ）参照）。

【０１４７】次に上記レジストパターン２７０を除去し
た後、ＣＭＯＳ領域上を覆うレジストパターン２７４を
形成する（図１７（ａ）参照）。そしてこのレジストパ
ターン２７４をマスクにして異方性エッチングを行うこ
とにより開口部２７２の底のポリシリコンからなるベー
ス引き出し電極２６４をエッチングする（図１７（ａ）
参照）。

【０１４８】次に上記レジストパターン２７４を除去し
た後、ＳｉＮ膜を全面に堆積し、異方性エッチングを行
うことにより、開口部２７２の側部に側壁２７６を形成
する（図１７（ｂ）参照）。続いてこの側壁２７６をマ
スクにして異方性エッチングを行うことにより開口部２
７２の底のＳｉＯ₂ 膜２６２を除去し、ベース領域２６
０を露出させる。そして全面にポリシリコン膜２８０を
堆積し、パターニングすることによりエミッタ電極２８
０ａ、ＣＭＯＳ部のゲート電極２８０ｂ，２８０ｃ、及
び第３の抵抗体２８０ｄを形成する（図１７（ｂ）参
照）。このときＣＭＯＳ部のポリシリコン膜２５２も同
時にパターニングされ、ＣＭＯＳ部のゲート電極は２層
構造となる。

【０１４９】次にＣＭＯＳ部のＰＭＯＳトランジスタ形
成領域をレジスト２３２で覆い、Ｎ型の不純物をイオン
注入することにより、エミッタ電極２８０ａにＮ型の不
純物をドーピングするとともにＮＭＯＳトランジスタの
ソース及びドレイン領域２８４を形成する（図１７
（ｃ）参照）。続いてＰＭＯＳトランジスタ形成領域上
のみに開口を有するレジストパターン（図示せず）を形
成した後、Ｐ型不純物をイオン注入することによりｐＭ
ＯＳトランジスタのソース及びドレイン領域２８６を形
成し、上記レジストパターンを除去する。

【０１５０】次に全面にＳｉＯ₂ 膜を堆積し、異方性エ
ッチングを用いてエッチバックすることにより、エミッ
タ電極２８０ａ、ゲート電極２８０ｂ，２８０ｃ、及び
第３抵抗体２８０ｄの側部に側壁２８８ａ，２８８ｂ，
２８８ｃ，２８８ｄを形成する（図１７（ｄ）参照）。

【０１５１】この後は熱処理を行うことによりエミッタ
電極２８０ａからベース領域２６０に不純物を拡散さ
せ、ベース領域２６０内にエミッタ領域（図示せず）を
形成する。なお、上記側壁をマスクにして不純物をＰＭ
ＯＳ部、ＮＭＯＳ部に別々に注入することによりＣＭＯ
Ｓトランジスタを形成しても良い。

【０１５２】以上説明したようにこの第５の実施の形態
の製造方法によれば、エミッタ電極２８０ａ、ゲート電
極２８０ｂ，２８０ｃ、第３の抵抗体２８０ｄが同時に
形成できるとともに、エミッタ電極とＣＭＯＳのうちの
一方、例えばＮＭＯＳのソース及びドレイン領域２８４
への不純物の添加を同時に行うことができるので、製造
工程を減らすことができる。

【０１５３】次に本発明による半導体装置の一実施の形
態の構成を図１８に示す。この実施の形態の半導体装置
はＢｉＣＭＯＳトランジスタであって、シリコン基板３
０１のバイポーラ部にはコレクタ層３０２が形成され、
ＣＭＯＳ部にはＰウェル領域３０４及びＮウェル領域３
０５が形成されている。

【０１５４】これらは例えばＳｉＯ₂ からなる素子分離
領域３０６によって分離されている。バイポーラ部のコ
レクタ層３０２上にはベース領域３０８が形成され、こ
のベース領域３０８を覆うようにベース引き出し電極３
１２ａが形成されている。このベース引き出し電極３１
２ａにはベース領域３０８に接続するための接続孔が設
けられ、この接続孔内にはベース領域３０８に接続する
エミッタ電極３３６ａが設けられている。エミッタ電極
３３６ａに接触するベース領域３０８の表面にはエミッ
タ電極３３６ａからの拡散によって形成されるエミッタ
領域（図示せず）が設けられている。ベース引き出し電
極３１２ａとエミッタ電極３３６ａとは接続孔内におい
て、この接続孔に形成された絶縁膜からなる側壁によっ
て絶縁されている。なおエミッタ電極３３６ａは、接続
孔の外側においてベース引き出し電極３１２ａ上に形成
された絶縁膜３１４，３１６上に乗り上げるように形成
されている。またコレクタ層３０２上にはコレクタ電極
３１２ｂが形成されている。

【０１５５】更にバイポーラ部とＣＭＯＳ部との素子分
離領域３０６上には抵抗体３１２ｃが形成され、この抵
抗体３１２ｃは絶縁膜３１４，３１６によって覆われて
いる。

【０１５６】一方ＣＭＯＳ部においては、Ｐウェル領域
３０４上にはＮチャネルＭＯＳＦＥＴのソース電極３２
１が形成され、Ｎウェル領域３０５上にはＰチャネルＭ
ＯＳＦＥＴのソース電極３２２が形成されている。又、
Ｐウェル領域３０４とＮウェル領域３０５にまたがるよ
うにＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥ
Ｔの共通のドレイン電極３２３が形成されている。

【０１５７】また、Ｐウェル領域３０４の表面領域には
ソース電極３２１及びドレイン電極３２３からの拡散に
よって形成されるソース・ドレイン領域３３８が形成さ
れ、Ｎウェル領域３０５の表面領域にはソース電極３２
２及びドレイン電極３２３からの拡散によって形成され
るソース・ドレイン領域３３９が形成されている。

【０１５８】そしてＰウェル領域３０４のＮＭＯＳＦＥ
Ｔのチャネルとなる領域上にはゲート電極３３６ｂが形
成され、Ｎウェル領域３０５のＰＭＯＳＦＥＴのチャネ
ルとなる領域上にはゲート電極３３６ｃが形成されてい
る。

【０１５９】ゲート電極３３６ｂはその側部がソース電
極３２１及びドレイン電極３２３とは絶縁膜からなる側
壁３２６によって電気的に絶縁されている。そしてこの
ゲート電極３３６ｂの頭部はソース電極３２１及びドレ
イン電極３２３上に形成された絶縁膜３１４，３１６上
に乗り上げるような形状となっている。

【０１６０】またゲート電極３３６ｃはその側部がソー
ス電極３２２及びドレイン電極３２３とは絶縁膜からな
る側壁３２８によって電気的に絶縁されている。そして
そのゲート電極３３６ｃの頭部はソース電極３２２及び
ドレイン電極３２３上に形成された絶縁膜３１４，３１
６上に乗り上げるような形状となっている。

【０１６１】またソース電極３２１，３２２はゲート電
極側とは反対の端部が素子分離領域３０６に乗り上げて
おり、ドレイン電極３２３はＰウェル領域３０４とＮウ
ェル領域３０５とを分離する素子分離領域３０６を含む
領域上に形成されている。

【０１６２】なおベース引き出し電極３１２ａ、コレク
タ電極３１２ｂ、抵抗体３１２ｃ、ソース電極３２１，
３２２、及びドレイン電極３２３は同一材料を用いて同
一層となるように形成されている。

【０１６３】またエミッタ電極３３６ａ、及びゲート電
極３３６ｂ，３３６ｃは同一材料を用いて同一層となる
ように形成されている。

【０１６４】なおベース引き出し電極３１２ａ、エミッ
タ電極３３６ａ、コレクタ電極３１２ｂ、ソース電極３
２１，３２２、ドレイン電極３２２、及びゲート電極３
３６ｂ，３３６ｃの表面には低抵抗化のために高融点金
属シリサイド膜３４２が形成されている。

【０１６５】この実施の形態の半導体装置においては、
ベース引き出し電極３１２ａ、コレクタ電極３１２ｂ、
抵抗体３１２ｃ、ソース電極３２１，３２２、及びドレ
イン電極３２３が同一材料を用いて同一層となるように
形成されているため、製造工程数を削減できる。

【０１６６】またエミッタ電極３３６ａとゲート電極３
３６ｂ，３３６ｃは同一材料を用いて同一層となるよう
に形成されているため、更に製造工程数を削減できる。

【０１６７】また本実施の形態の半導体装置において
は、ソース・ドレイン領域３３８，３３９はソース電極
３２１，３２２及びドレイン電極からの不純物拡散によ
って形成されるため、浅く形成することが可能となり、
短チャネル効果を抑制することができる。

【０１６８】またゲート電極３３６ｂ，３３６ｃはその
頭部がソース電極３２１，３２２及びドレイン電極３２
３上に形成された絶縁膜上に乗り上げているため、チャ
ネル長を縮小してもゲートの抵抗を下げることができ
る。

【０１６９】また、ソース電極３２１，３２２及びドレ
イン電極３２３は端部が素子分離領域３０６上に乗り上
げるように形成されているため、ソース・ドレインの拡
散層面積をコンタクトに必要な面積より小さくすること
が可能となり拡散層容量を小さくすることができる。

【０１７０】次に本発明による半導体装置の製造方法の
第６の実施の形態を図１９及び図２０を参照して説明す
る。この第６の実施の形態の製造方法は、図１８に示す
ＢｉＣＭＯＳトランジスタを製造するものであって、ま
ずシリコン基板３０１のバイポーラ形成領域にコレクタ
層３０２を形成した後、ＣＭＯＳ形成領域にＰウェル３
０４及びＮウェル３０５を形成する（図１９（ａ）参
照）。続いて所定の領域に深いトレンチと浅いトレンチ
を形成し、絶縁膜を埋め込むことによって素子分離領域
３０６を形成する（図１９（ａ）参照）。そしてバイポ
ーラ部のベース形成領域に、選択的にエピタキシャル成
長させることによって厚さが４０nmのベース領域３０８
を形成した後、このベース領域３０８を保護するために
ベース領域３０８上にＳｉＯ₂ 膜３１０を形成する（図
１９（ａ）参照）。

【０１７１】次に基板全面に厚さ２００nmのポリシリコ
ン膜３１２をＣＶＤ法を用いて堆積した後、リソグラフ
ィー技術及び異方性エッチングを用いてパターニングす
ることにより、ベース引き出し電極３１２ａ、コレクタ
電極３１２ｂ、抵抗体３１２ｃ、及びソース・ドレイン
引き出し電極３１２ｄを形成する（図１９（ｂ）参
照）。

【０１７２】次に、ＮＭＯＳ形成領域のソース・ドレイ
ン電極３１２ｄにＡｓを加速電圧３０ｋｅＶ、ドーズ量
５×１０¹⁵cm^-2でイオン注入するとともにＰＭＯＳ形成
領域のソース・ドレイン電極３１２ｄにＢＦ₂ を加速電
圧３０ｋｅＶ、ドーズ量５×１０¹⁵cm^-2でイオン注入す
る。またコレクタ電極３１２ｂにＰを加速電圧１６０ｋ
ｅＶ、ドーズ量５×１０¹⁴cm^-2でイオン注入を行うとと
もに抵抗体３１２ｃにＰを加速電圧６５ｋｅＶ、ドーズ
量１×１０¹⁶cm^-2でイオン注入する。

【０１７３】次に、例えばＣＶＤ法を用いて基板全面に
膜厚１００nmのＳｉＯ₂ 膜３１４及び膜厚５０nmのＳｉ
₃ Ｎ₄ 膜３１６を順次堆積した後、リソグラフィー技術
及び異方性エッチングを用いてＳｉ₃ Ｎ₄ 膜３１６、Ｓ
ｉＯ₂ 膜３１４、及びポリシリコン膜３１２をエッチン
グし、エミッタ形成予定領域に開口３１８を、ＮＭＯＳ
のチャネル形成予定領域に開口３２０を、及びＰＭＯＳ
のチャネル形成予定領域に開口３２２を形成する（図１
９（ｅ）参照）。

【０１７４】このエッチングによってＣＭＯＳ部のソー
ス電極３２１，３２２及びドレイン電極３２３が形成さ
れ、またＣＭＯＳ部のチャネル形成予定領域では基板が
露出するが、バイポーラ形成予定領域ではＳｉＯ₂ 膜３
１０でエッチングは止まり、ベース領域２０４はエッチ
ングから保護される。

【０１７５】次に全面に厚さ１００nmのＳｉ₃ Ｎ₄ 膜を
堆積した後、異方性エッチングを行うことにより、上記
開口部３１８，３２０，３２２の側部に側壁３２４，３
２６，３２８を形成する（図２０（ａ）参照）。続いて
ＮＭＯＳ形成予定領域にはＢを加速電圧３０ｋｅＶ、ド
ーズ量１×１０¹³cm^-2でイオン注入するとともにＰＭＯ
Ｓ形成予定領域にはＡｓを加速電圧１００ｋｅＶ、ドー
ズ量４×１０¹³cm^-2でイオン注入する。その後、８００
℃１５分間の熱酸化によりチャネル上に厚さ６nmのゲー
ト酸化膜３３０を形成する（図２０（ａ）参照）。この
ときバイポーラ部のエミッタ開口領域３１８には膜厚１
００nmのＳｉＯ₂ 膜３１０があるため、ベース領域３０
８はゲート酸化の雰囲気にさらされない。

【０１７６】次に図２０（ｂ）に示すようにＰがドープ
された膜厚が２０nmのポリシリコン膜を全面に堆積し、
異方性エッチングを行うことにより、ＣＭＯＳ形成予定
領域上にのみゲート酸化膜を保護するための保護膜３３
２を形成する。続いて希釈されたフッ化アンモニウムを
用いて、露出しているバイポーラ部エミッタ開口領域３
１８の底のＳｉＯ₂ 膜３１０を除去し、ベース領域３０
８を露出させる（図２０（ｂ）参照）。

【０１７７】次に全面に厚さが２００nmのポリシリコン
膜３３６を堆積した後、例えばＣＭＯＳ部においてＮ型
ゲート電極を用いる場合は、全面にＡｓを加速電圧６０
ｋｅＶ、ドーズ量１×１０¹⁶cm^-2でイオン注入する（図
２０（ｃ）参照）。続いて厚さが１００nmのＳｉＯ₂ 膜
（図示せず）を堆積した後、上記イオン注入により導入
した不純物の活性化のためのランプアニールを１０００
℃で２０秒行う。この際、ソース・ドレイン電極に導入
した不純物が基板中に拡散し、浅いソース・ドレイン拡
散層３３８、３３９が形成される（図２０（ｃ）参
照）。そして、リソグラフィー技術及び異方性エッチン
グを用いてポリシリコン膜３３６をパターニングするこ
とにより、エミッタ電極３３６ａと、ゲート電極３３６
ｂ，３３６ｃが同時に形成される（図２０（ｃ）参
照）。その後更に、リソグラフィー技術と異方性エッチ
ングを用いて露出しているＳｉ₃ Ｎ₄ 膜３１６パターニ
ングしてＳｉＯ₂ 膜３１４を露出した後、希フッ酸処理
を行うことにより露出しているＳｉＯ₂ 膜３１４を除去
する。続いて基板全面に厚さが１０nmのＮｉ膜をスパッ
タにより形成した後、シリコンと反応させるためのラン
プアニールを４００℃で３０秒行い、露出しているシリ
コンとＮｉを反応させる。その後、未反応のＮｉを硫酸
過水系の処理で選択的に除去し、ＮｉＳｉ膜３４２を形
成する（図２０（ｃ）参照）。

【０１７８】この後、周知の技術を用いて配線を行うこ
とにより、ＢｉＣＭＯＳトランジスタを完成する。

【０１７９】以上説明したように本実施の形態の半導体
装置の製造方法によれば、ベース引き出し電極３１２ａ
と、ソース・ドレイン電極３２１，３２２，３２３を同
時に形成し、またエミッタ電極３３６ａとゲート電極３
３６ｂ，３３６ｃを同時に形成するため、工程数を少な
くすることができる。

【０１８０】上記実施の形態においては、バイポーラト
ランジスタ部はＮＰＮ型であるのでベース引き出し電極
部３１２ａのイオン注入とドレイン電極３２３のうちの
ＰＭＯＳ領域へのイオン注入を兼ねれば、工程数の削減
が可能となる。また、ゲート電極３３６ｂ，３３６ｃに
Ｎ型のポリシリコンを用いる場合はこのイオン注入とエ
ミッタ電極３３６ａへのイオン注入を兼ねれば工程数の
削減が可能となる。

【０１８１】また、上記実施の形態において、ベース引
き出し電極３１２ａ、ソース・ドレイン電極３２１，３
２２，３２３、ゲート電極３３６ｂ，３３６ｃ、エミッ
タ電極３３６ａは不純物を含まないポリシリコン膜にイ
オン注入を行うことにより形成したが、不純物がドープ
されたポリシリコン膜や、非晶質シリコン膜を用いても
良い。この際、逆の導電型にする必要のある領域はこの
領域を除いた領域にリソグラフィー技術によりマスクを
形成し、逆導電型の不純物をイオン注入することにより
行う。

【０１８２】また上記実施の形態において、ベース引き
出し電極３１２ａ、ソース・ドレイン電極３２１，３２
２，３２３、及びエミッタ電極３３６ａとして金属、金
属シリサイド膜、又は金属あるいは金属シリサイド膜と
ポリシリコン膜との積層膜、又は金属あるいは金属シリ
サイド膜と非晶質シリコン膜との積層膜を用いれば抵抗
の低減を行うことができ、高速なＢｉＣＭＯＳトランジ
スタを得ることができる。

【０１８３】次に本発明による半導体装置の製造方法の
第７の実施の形態を図２１及び図２２を参照して説明す
る。

【０１８４】この第７の実施の形態の製造法は、まずシ
リコン基板４０１上に例えばＳｉ₃Ｎ₄ からなる窒化膜
４０２を堆積し、ＣＭＯＳ部の素子形成領域及びバイポ
ーラ部上に残存するようにパターニングする（図２１
（ａ）参照）。続いてＬＯＣＯＳ法によって素子分離領
域４０３を形成した後、上記窒化膜４０２を除去する
（図２１（ｂ）参照）。

【０１８５】次に基板４０１の全面に例えば厚さが１０
００オングストロームの薄いシリコン酸化膜４０４を形
成した後、後述のエッチングの際のストッパとなる例え
ば厚さが２０００オングストロームのポリシリコン膜４
０５を堆積する（図２１（ｃ）参照）。そしてフォトレ
ジストを基板全面に塗布し、露光、現像することによ
り、浅い埋め込み素子分離領域の形成予定領域に開口４
０７を有するレジストパターン４０６を形成する（図２
１（ｄ）参照）。

【０１８６】次に上記レジストパターンをマスクにして
例えばＲＩＥ等の異方性エッチングを用いてポリシリコ
ン膜４０５及び酸化膜４０４をエッチングするとともに
所望の深さだけシリコン基板４０１を削る（図２１
（ｅ）参照）。

【０１８７】次に上記レジストパターン４０６を除去し
た後、基板４０１の全面にレジストを塗布し、深い素子
分離形成領域に開口４０９を有するレジストパターン４
０８を形成する（図２２（ａ）参照）。続いて上記レジ
ストパターン４０８をマスクにして例えばＲＩＥ等の異
方性エッチングを用いて所望の深さだけシリコン基板４
０１をエッチングした後、レジストパターン４０８を除
去する（図２２（ｂ）参照）。なおこのエッチングの際
に開口部４０９に露出しているポリシリコン膜４０４は
エッチングストッパとなってこのポリシリコン膜４０４
直下の基板はエッチングされない。

【０１８８】次に基板４０１の全面にＬＰ−ＴＥＯＳシ
リコン酸化膜４１２を堆積し、例えばＣＭＰ（Chemical
Mechanical Polishing ）等の研磨法を用いて表面から
上記シリコン酸化膜４１２を削る。これによりエッチン
グストッパ材としてポリシリコン膜４０４がある領域は
このポリシリコン膜４０４の表面までシリコン酸化膜が
削られ、図２２（ｃ）に示すように素子分離領域中のみ
にシリコン酸化膜４１２が存在することになる。そして
バイポーラ領域のポリシリコン膜４０４を除去し、ＣＭ
ＯＳ領域に残存しているポリシリコン膜４０４はゲート
電極材として使用する。

【０１８９】以上説明したように本実施の形態の製造方
法によれば、エッチングストッパ材となるポリシリコン
膜４０４がＣＭＯＳ領域においてゲート電極材として使
用されるため、工程数の削減が可能となる。

【０１９０】またＣＭＯＳ領域においては素子分離領域
４０３は絶縁膜埋め込みではなく、ＬＯＣＯＳ法によっ
て形成されるため、素子分離領域４０３に結晶欠陥が発
生するのを可及的に防止でき、ＣＭＯＳ領域のソース・
ドレイン領域に接合リークが生じるのを防止することが
可能となる。これによりＣＭＯＳの性能の劣化及び信頼
性の劣化を防止することができる。

【０１９１】なお、本実施の形態の製造方法によって製
造された基板を用いてＢｉＣＭＯＳトランジスタを形成
したときのドレイン電圧Ｖｄとリーク電流（ドレイン電
流Ｉｄ）との関係を図２３のグラフｇ₁ に示し、従来の
製造方法（図３３、図３４参照）によって製造された基
板を用いてバイＣＭＯＳトランジスタを形成したときの
ドレイン電圧とリーク電流との関係を図２３のグラフｇ
₂ に示す。この図２３のグラフから本実施の形態の方が
リーク電流が少なくなっていることが分かる。

【０１９２】次に本発明による半導体装置の製造方法の
第８の実施の形態を図２４を参照して説明する。この実
施の形態の製造方法は、ＢｉＣＭＯＳトランジスタを形
成するものであって、ＣＭＯＳ部の素子分離領域と、バ
イポーラ部の浅い分離領域をＬＯＣＯＳ法によって製造
するものである。

【０１９３】まずシリコン基板４０１上に例えばＳｉ₃
Ｎ₄ からなる窒化膜４０２を堆積し、素子形成領域上に
残存するようにパターニングする（図２４（ａ）参
照）。続いてＬＯＣＯＳ法によって素子分離領域４０３
を形成した後、上記窒化膜４０２を除去する（図２４
（ｂ）参照）。

【０１９４】次に基板４０１の全面に例えば厚さが１０
００オングストロームの薄いシリコン酸化膜４０４を形
成した後、エッチングの際のストッパとなる厚さが２０
００オングストロームのポリシリコン膜４０５を堆積す
る（図２４（ｃ）参照）。続いてフォトレジストを基板
全面に塗布し、露光、現像することにより、バイポーラ
部の深い埋め込み素子分離領域の形成予定領域に開口４
０９を有するレジストパターン４０６を形成する（図２
４（ｄ）参照）。

【０１９５】次に上記レジストパターンをマスクにして
異方性エッチングを用いてポリシリコン膜４０５、酸化
膜４０４をエッチングするとともに、所望の深さだけシ
リコン基板４０１を削る（図２４（ｄ）参照）。

【０１９６】次に基板４０１の全面にＬＰ−ＴＥＯＳ酸
化膜４１２を堆積し、例えばＣＭＰ等の研磨法を用いて
表面から上記シリコン酸化膜４１２を削る。これによ
り、エッチングストッパ材としてポリシリコン膜４０４
がある領域はこのポリシリコン膜４０４の表面までシリ
コン酸化膜が削られ、図２４（ｅ）に示すように、バイ
ポーラ部の深い素子分離領域中にのみシリコン酸化膜４
１２が存在することになる。

【０１９７】そして、バイポーラ領域のポリシリコン膜
４０４を除去し、ＣＭＯＳ領域に残存しているポリシリ
コン膜はゲート電極として使用する。

【０１９８】以上説明したように本実施の形態の製造方
法も第７の実施の形態の製造方法と同様の効果を奏する
ことは言うまでもない。

【０１９９】なお、第１乃至第６の実施の形態の製造方
法においては、ＣＭＯＳ部の素子分離領域は埋め込みに
よって形成していたが、第７または第８の実施の形態の
製造方法のようにＬＯＣＯＳ法によって形成することに
より、ＣＭＯＳ部のソース・ドレイン領域に接合リーク
が生じるのを防止することができる。

【０２００】

【発明の効果】以上述べたように本発明の製造方法によ
れば製造工程を削減できる。

【図面の簡単な説明】

【図１】本発明による半導体装置の製造方法の第１の実
施の形態の製造工程断面図。

【図２】本発明による半導体装置の製造方法の第１の実
施の形態の製造工程断面図。

【図３】本発明による半導体装置の製造方法の第２の実
施の形態の製造工程断面図。

【図４】本発明による半導体装置の製造方法の第２の実
施の形態の製造工程断面図。

【図５】本発明による半導体装置の製造方法の第２の実
施の形態の製造工程断面図。

【図６】本発明による半導体装置の製造方法の第２の実
施の形態の製造工程断面図。

【図７】本発明による半導体装置の製造方法の第２の実
施の形態の製造工程断面図。

【図８】本発明による半導体装置の製造方法の第２の実
施の形態の製造工程断面図。

【図９】本発明による半導体装置の製造方法の第３の実
施の形態の製造工程断面図。

【図１０】本発明による半導体装置の製造方法の第３の
実施の形態の製造工程断面図。

【図１１】本発明による半導体装置の製造方法の第３の
実施の形態の製造工程断面図。

【図１２】本発明による半導体装置の製造方法の第３の
実施の形態の製造工程断面図。

【図１３】本発明による半導体装置の製造方法の第３の
実施の形態の製造工程断面図。

【図１４】本発明による半導体装置の製造方法の第４の
実施の形態の製造工程断面図。

【図１５】本発明による半導体装置の製造方法の第４の
実施の形態の製造工程断面図。

【図１６】本発明による半導体装置の製造方法の第５の
実施の形態の製造工程断面図。

【図１７】本発明による半導体装置の製造方法の第５の
実施の形態の製造工程断面図。

【図１８】本発明による半導体装置の一実施の形態の構
成を示す断面図。

【図１９】本発明による半導体装置の製造方法の第６の
実施の形態の製造工程断面図。

【図２０】本発明による半導体装置の製造方法の第６の
実施の形態の製造工程断面図。

【図２１】本発明による半導体装置の製造方法の第７の
実施の形態の製造工程断面図。

【図２２】本発明による半導体装置の製造方法の第７の
実施の形態の製造工程断面図。

【図２３】図２１に示す第７の実施の形態の効果を説明
するグラフ。

【図２４】本発明による半導体装置の製造方法の第８の
実施の形態の製造工程断面図。

【図２５】従来の第１の製造方法の製造工程断面図。

【図２６】従来の第１の製造方法の製造工程断面図。

【図２７】従来の第１の製造方法の製造工程断面図。

【図２８】従来の第１の製造方法の製造工程断面図。

【図２９】従来の第１の製造方法の製造工程断面図。

【図３０】従来の第１の製造方法の製造工程断面図。

【図３１】従来の第１の製造方法の製造工程断面図。

【図３２】従来の第１の製造方法の製造工程断面図。

【図３３】従来の第２の製造方法の製造工程断面図。

【図３４】従来の第２の製造方法の製造工程断面図。

【図３５】従来の第２の製造方法の問題点を説明する説
明図。

【符号の説明】

１ シリコン基板 ２ 埋め込み層 ３ エピタキシャル層 ４ Ｐウェル領域 ５ Ｎウェル領域 ６ 素子分離領域 ８ ゲート酸化膜 ９ ポリシリコン膜 １１ シリコン酸化膜 １３ レジストパターン １５ シリコン層 １７ シリコン酸化膜 １９ レジストパターン ２１ ポリシリコン膜 ２３ レジストパターン ２４ ポリシリコン膜（ベース引き出し電極） ２５ ポリシリコン膜（ゲート電極） ２６ ポリシリコン膜（抵抗素子） ２８ レジストパターン ３０ ソース・ドレイン領域 ３１ レジストパターン ３２ ソース・ドレイン領域 ３５ シリコン酸化膜 ３７ シリコン窒化膜 ３９ シリコン窒化膜 ４０ ポリシリコン膜（エミッタ電極） ５１ シリコン基板 ５２ 埋め込み層 ５３ エピタキシャル層 ５４ Ｐウェル領域 ５５ Ｎウェル領域 ５６ 素子分離領域 ５７ チャネル表面 ５８ チャネル表面 ６０ シリコン酸化膜 ６１ ポリシリコン膜 ６２ シリコン酸化膜 ６３ ポリシリコン膜 ６４ ゲート電極 ６５ ゲート電極 ６６ ソース・ドレイン形成領域 ６７ ソース・ドレイン形成領域 ７１ シリコン酸化膜 ７２ エピタキシャルシリコン膜 ７３ シリコン酸化膜 ７４ ポリシリコン膜 ７５ ＢＦ₂ イオン ７６ Ｐイオン ７７ シリコン酸化膜 ７８ シリコン窒化膜 ７９ 開口部 ８０ 側壁 ８１ ポリシリコン膜 ８２ Ａｓイオン ８４ エミッタ電極 ８５ ソース・ドレイン形成領域 ８６ ソース・ドレイン形成領域 ８７ ソース及びドレイン領域 ８８ ソース及びドレイン領域 ８９ 金属膜 ９０ 金属珪化物層 ９２ シリコン酸化膜 ９３ 配線孔 ９５ Ａｌ膜 ９６ 配線部 １００ ベース引き出し電極 １０１ ゲート電極 １０４ 側壁 １０５ 不純物領域 １０６ 不純物領域 １０７ シリコン酸化膜 １０８ シリコン窒化膜 １０９ 開口部 １１０ 側壁 １１１ ポリシリコン膜 １１２ Ａｓイオン １１３ ソース及びドレイン領域 １１４ ソース及びドレイン領域 １１５ エミッタ電極 １１６ ポリシリコン膜 １１８ 金属珪化物 ２０１ 半導体基板 ２０２ 埋め込み層 ２０３ コレクタエピタキシャル層 ２０４ Ｐウェル領域 ２０５ Ｎウェル領域 ２０６ 素子分離領域 ２０７ ＳｉＯ₂ 膜 ２０８ ベース領域 ２０９ ＳｉＯ₂ 膜 ２１０ ベース引き出し電極 ２１２ 第１抵抗体 ２１３ ゲート酸化膜 ２１４ ポリシリコン膜 ２１５ 第２抵抗体 ２１７ ＳｉＯ₂ 膜 ２１８ ＳｉＮ膜 ２２０ レジストパターン ２２１ 開口 ２２４ レジストパターン ２３０ ポリシリコン膜 ２３０ａ エミッタ電極 ２３０ｂ ゲート電極 ２３０ｃ ゲート電極 ２３０ｄ 第３抵抗体 ２３２ レジストパターン ２３４ ソース・ドレイン領域 ２３６ ソース・ドレイン領域 ２３８ａ，２３８ｂ，２３８ｃ，２３８ｄ 側壁 ２５１ ゲート酸化膜 ２５２ ポリシリコン膜 ２５３ ＳｉＯ₂ 膜 ２５５ 第１抵抗体 ２５７ ＳｉＯ₂ 膜 ２６０ ベース領域 ２６２ ＳｉＯ₂ 膜 ２６４ ベース引き出し電極 ２６５ 第２抵抗体 ２６６ ＳｉＯ₂ 膜 ２６８ ＳｉＮ膜 ２７０ レジストパターン ２７２ 開口 ２７４ レジストパターン ２８０ａ エミッタ電極 ２８０ｂ ゲート電極 ２８０ｃ ゲート電極 ２８０ｄ 第３抵抗体 ２８２ レジストパターン ２８４ ソース・ドレイン領域 ２８６ ソース・ドレイン領域 ２８８ａ，２８８ｂ，２８８ｃ，２８８ｄ 側壁 ３０１ シリコン基板 ３０２ コレクタ層 ３０４ Ｐウェル領域 ３０５ Ｎウェル領域 ３０６ 素子分離領域 ３０８ ベース領域 ３１０ ＳｉＯ₂ 膜 ３１２ ポリシリコン膜 ３１２ａ ベース引き出し電極 ３１２ｂ コレクタ電極 ３１２ｃ 抵抗体 ３１２ｄ ソース・ドレイン引き出し電極 ３１４ ＳｉＯ₂ 膜 ３１６ Ｓｉ₃ Ｎ₄ 膜 ３１８ 開口 ３１９ 開口 ３２０ 開口 ３２１ ソース電極 ３２２ ソース電極 ３２３ ドレイン電極 ３２４，３２６，３２８ 側壁 ３３０ ゲート酸化膜 ３３２ 保護膜 ３３６ ポリシリコン膜 ３３６ａ エミッタ電極 ３３６ｂ，３３６ｃ ゲート電極 ３３８ ソース・ドレイン領域 ３３９ ソース・ドレイン領域 ３４２ ＮｉＳｉ膜 ４０１ シリコン基板 ４０２ Ｓｉ₃ Ｎ₄ 膜 ４０３ 素子分離領域 ４０４ 薄い酸化膜 ４０５ ポリシリコン膜 ４０６ レジストパターン ４０７ 開口 ４０８ レジストパターン ４０９ 開口 ４１２ シリコン酸化膜 ４３０ シリコン基板 ４３１ 薄い酸化膜 ４３２ ポリシリコン膜 ４３４ レジストパターン ４３６ 浅い溝 ４３８ レジストパターン ４４０ 深い溝 ４４５ シリコン酸化膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小 野 瑞 城 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 (72)発明者 吉 富 崇 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 (72)発明者 岩 井 洋 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 (72)発明者 勝 又 康 弘 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内

Claims (13)

【特許請求の範囲】
1. 【請求項１】コレクタ領域と、このコレクタ領域とは素
   子分離領域によって素子分離されたＭＯＳＦＥＴの素子
   領域とが形成された半導体基板の前記素子領域上にゲー
   ト絶縁膜を形成する工程と、 前記ゲート絶縁膜を、被覆膜で覆った後に、前記コレク
   タ領域の所定領域上にエピタキシャル成長によってベー
   ス領域を形成する工程と、 を備えていることを特徴とする半導体装置の製造方法。
2. 【請求項２】前記ベース領域を形成した後、前記半導体
   基板の全面に電極材料の膜を堆積し、パターニングする
   ことによって、前記ベース領域に接するベース引き出し
   電極と、前記ＭＯＳＦＥＴのゲート電極とを形成する工
   程を備えていることを特徴とする請求項１記載の半導体
   装置の製造方法。
3. 【請求項３】コレクタ領域と、このコレクタ領域とは素
   子分離領域によって素子分離されたＭＯＳＦＥＴの素子
   領域とが形成された半導体基板の前記素子領域の所定領
   域上にゲート絶縁膜を形成し、このゲート絶縁膜上にゲ
   ート電極を形成する工程と、 前記コレクタ領域の所定領域が露出するように前記素子
   領域上を第１の絶縁膜で覆った後、前記コレクタ領域の
   前記所定領域上にエピタキシャル成長によってベース領
   域を形成する工程と、 前記コレクタ領域及び前記ベース領域を覆うように電極
   材料の膜を堆積し、パターニングすることによりベース
   引き出し電極と、コレクタ電極とを形成する工程と、 前記半導体基板の全面に第２の絶縁膜を堆積した後、こ
   の第２の絶縁膜及び前記ベース引き出し電極をパターニ
   ングすることによって前記ベース領域上に開口部を形成
   する工程と、 前記開口部の側部に絶縁材料からなる側壁を形成する工
   程と、 前記開口部に電極材料を埋め込みパターニングすること
   によってエミッタ電極を形成する工程と、 前記第２の絶縁膜を除去した後、前記素子領域上に形成
   されている前記第１の絶縁膜を異方性エッチングを用い
   てエッチングすることにより、前記ゲート電極の側部に
   前記第１の絶縁膜からなる側壁を形成する工程と、 を備えていることを特徴とする半導体装置の製造方法。
4. 【請求項４】コレクタ領域と、このコレクタ領域とは素
   子分離領域によって素子分離されたＭＯＳＦＥＴの素子
   領域とが形成された半導体基板の前記素子領域上にゲー
   ト絶縁膜を形成した後、このゲート絶縁膜を覆う第１の
   電極材料の膜を形成する工程と、 前記第１の電極材料の膜を覆う第１の絶縁膜を形成した
   後、前記コレクタ領域の所定領域を露出させる工程と、 前記コレクタ領域の前記所定領域上にエピタキシャル成
   長によってベース領域を形成する工程と、 前記第１の絶縁膜を除去した後、前記半導体基板の表面
   に第２の電極材料の膜を形成する工程と、 前記第２の電極材料の膜及び前記第１の電極材料の膜を
   パターニングすることにより前記ベース領域を覆うベー
   ス引き出し電極と前記ＭＯＳＦＥＴのゲート電極を形成
   する工程と、 を備えていることを特徴とする半導体装置の製造方法。
5. 【請求項５】前記ベース引き出し電極及び前記ゲート電
   極を形成した後、前記素子領域に不純物を導入すること
   によりソース領域及びドレイン領域を形成する工程を備
   えていることを特徴とする請求項４記載の半導体装置の
   製造方法。
6. 【請求項６】コレクタ領域と、このコレクタ領域とは素
   子分離領域によって素子分離されたＭＯＳＦＥＴの素子
   領域とが形成された半導体基板の前記素子領域を覆う第
   １の絶縁膜を形成する工程と、 前記コレクタ領域の所定領域上にエピタキシャル成長に
   よってベース領域を形成する工程と、 前記半導体基板の全面に、第１の電極材料の膜を堆積
   し、パターニングすることにより前記ベース領域を覆う
   ベース引き出し電極を形成する工程と、 前記第１の絶縁膜を除去した後、前記素子領域上にゲー
   ト酸化膜を形成し、続いて前記半導体基板の全面に第２
   の電極材料の膜を形成し、この第２の電極材料の膜をパ
   ターニングして少なくとも前記素子領域上に残存させる
   工程と、 前記半導体基板のバイポーラトランジスタ形成領域側を
   覆うように第２の絶縁膜を堆積した後、この第２の絶縁
   膜、前記ベース引き出し電極をパターニングすることに
   よって前記ベース領域上に開口を形成する工程と、 前記開口の側部に絶縁材料からなる側壁膜を形成する工
   程と、 前記側壁膜に狭まれた開口を埋め込む第３の電極材料の
   膜を堆積し、パターニングすることにより、エミッタ電
   極及びゲート電極を形成する工程と、 を備えていることを特徴とする半導体装置の製造方法。
7. 【請求項７】コレクタ領域と、このコレクタ領域とは素
   子分離領域によって素子分離されたＭＯＳＦＥＴの素子
   領域とが形成された半導体基板の前記素子領域上にゲー
   ト絶縁膜を形成する工程と、 前記半導体基板の全面に第１の電極材料の膜を堆積し、
   パターニングすることにより少なくとも前記素子領域上
   に残存させる工程と、 前記コレクタ領域の所定領域を露出させ、かつ前記パタ
   ーニングされた第１の電極材料の膜を覆う第１の絶縁膜
   を形成する工程と、 前記コレクタ領域の所定領域上にエピタキシャル成長に
   よってベース領域を形成する工程と、 前記半導体基板の全面に、第２の電極材料の膜を堆積
   し、パターニングすることにより前記ベース領域を覆う
   ベース引き出し電極を形成する工程と、 前記第１の絶縁膜を除去した後に、前記半導体基板のバ
   イポーラトランジスタ形成領域を覆う第２の絶縁膜を堆
   積する工程と、 前記第２の絶縁膜、前記ベース引き出し電極をパターニ
   ングすることによって前記ベース領域上に開口を形成す
   る工程と、 前記開口の側部に絶縁材料からなる側壁膜を形成する工
   程と、 前記側壁膜により狭まれた開口を埋め込む第３の電極材
   料の膜を堆積し、この第３の電極材料の膜及び前記第２
   の電極材料の膜をパターニングすることによりエミッタ
   電極及びゲート電極を形成する工程と、 を備えていることを特徴とする半導体装置の製造方法。
8. 【請求項８】コレクタ領域と、このコレクタ領域とは素
   子分離領域によって素子分離されたＭＯＳＦＥＴの素子
   領域とが形成された半導体基板の前記コレクタ領域の所
   定領域上にエピタキシャル成長によってベース領域を形
   成する工程と、 前記半導体基板の全面に第１の電極材料の膜を堆積し、
   パターニングすることによりベース領域に接するベース
   引き出し電極と、コレクタ電極と、ソース・ドレイン引
   き出し電極とを形成する工程と、 前記半導体基板の全面に第１の絶縁膜を堆積した後、こ
   の第１の絶縁膜と、前記ベース引き出し電極及び前記ソ
   ース・ドレイン引き出し電極をパターニングすることに
   より、前記ベース領域上及び前記ＭＯＳＦＥＴのチャネ
   ル形成領域に各々開口を形成するとともに前記ソース・
   ドレイン引き出し電極をソース電極及びドレイン電極と
   に分離する工程と、 前記各々の開口の側部に絶縁材料からなる側壁を形成す
   る工程と、 前記チャネル形成領域上にゲート酸化膜を形成する工程
   と、 前記半導体基板の全面に第２の電極材料の膜を堆積し、
   パターニングすることによりエミッタ電極及びゲート電
   極を形成する工程と、 を備えていることを特徴とする半導体装置の製造方法。
9. 【請求項９】前記ソース電極及び前記ドレイン電極は不
   純物を含んだものとし、前記ＭＯＳＦＥＴのソース領域
   及びドレイン領域は前記ソース電極及びドレイン電極か
   らの不純物の拡散によって形成することを特徴とする請
   求項８記載の半導体装置の製造方法。
10. 【請求項１０】ＭＯＳＦＥＴとバイポーラトランジスタ
    とが形成される半導体基板の所定領域に前記ＭＯＳＦＥ
    Ｔの素子分離領域及び前記ＭＯＳＦＥＴと前記バイポー
    ラトランジスタとの分離領域を酸化法によって形成する
    工程と、 前記バイポーラトランジスタの浅い分離領域と深い分離
    領域を形成する際のエッチングストッパとなる電極材料
    の膜を前記半導体基板の表面に堆積する工程と、 を備えていることを特徴とする半導体装置の製造方法。
11. 【請求項１１】ＭＯＳＦＥＴとバイポーラトランジスタ
    とが形成される半導体基板の所定領域に前記ＭＯＳＦＥ
    Ｔの素子分離領域及び前記ＭＯＳＦＥＴと前記バイポー
    ラトランジスタとの分離領域並びに前記バイポーラトラ
    ンジスタの浅い分離領域を酸化法によって形成する工程
    と、 前記バイポーラトランジスタの深い分離領域を形成する
    際のエッチングストッパとなる電極材料の膜を前記半導
    体基板の表面に堆積する工程と、 を備えていることを特徴とする半導体装置の製造方法。
12. 【請求項１２】半導体基板に形成されたコレクタ領域
    と、 前記半導体基板に形成され、前記コレクタ領域とは素子
    分離領域によって素子分離されるＭＯＳＦＥＴの素子領
    域と、 前記コレクタ領域の所定領域上に形成されたベース領域
    と、 このベース領域と接するようにベース引き出し電極と、 前記ベース領域との接続のために設けられ、側面が絶縁
    材料によって覆われている接続孔と、 前記接続孔を埋め込むように形成されて足部が前記ベー
    ス領域に接続するエミッタ電極と、 前記素子領域の所定の領域上に形成されたゲート電極
    と、 前記ゲート電極を両側から挟むように前記素子領域の表
    面領域に形成されたソース領域及びドレイン領域と、 前記ソース領域上に形成されたソース電極及び前記ドレ
    イン領域上に形成されたドレイン電極と、 を備え、 前記エミッタ電極と、前記ゲート電極は同一電極材料を
    用いて同一層となるように形成されていることを特徴と
    する半導体装置。
13. 【請求項１３】前記ベース引き出し電極、前記ソース電
    極及び前記ドレイン電極と同一電極材料を用いて同一層
    となるように形成されていることを特徴とする請求項１
    ２記載の半導体装置。