JPH09205518A - イメージセンサおよびイメージセンサチップ - Google Patents

Abstract

(57)【要約】 【課題】 感度を向上させるモードと解像度を向上させ
るモードとを切り換えて使用できるイメージセンサおよ
びイメージセンサチップを提供する。 【解決手段】 ホトトランジスタ２を複数列に配置し、
各ホトトランジスタ２に対応してそれぞれ設置された第
１の電界効果トランジスタＦＥＴ１と、ホトトランジス
タ２の各列に対応してそれぞれ設置された第２の電界効
果トランジスタＦＥＴ２と、第１の電界効果トランジス
タＦＥＴ１をホトトランジスタ２の各行毎に一定時間ず
つ順次オンさせるシフトレジスタ３と、第２の電界効果
トランジスタＦＥＴ２を選択的にオンさせるロジックア
レイ４とを、半導体基板に形成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は、画像を読み取る
イメージセンサおよびイメージセンサチップに関する。

【０００２】

【従来の技術】画像を読み取って画像に応じた画像信号
を出力するイメージセンサは、ＭＯＳ型センサあるいは
ＣＣＤなどからなり、縮小型や密着型のものが存在す
る。

【０００３】このようなイメージセンサにおいては、い
ずれのタイプであっても、受光素子の受光面積が小さい
ほど解像度が向上し、感度が低下する。すなわち、受光
素子の受光面積が大きいほど感度が向上し、解像度が低
下する。

【０００４】ところで、従来のイメージセンサは、図５
および図６に示すように、多数の受光素子３１を主走査
方向に沿って１列に配置していた。

【０００５】したがって、図５に示すように受光素子３
１の受光面積が大きい場合、受光素子３１の感度が高い
ので、走査速度を速くできることから、読取速度を速く
できる。ただし、解像度は低くなる。

【０００６】逆に、図６に示すように受光素子３１の受
光面積が小さい場合、受光素子３１の感度が低いので、
走査速度を速くできないことから、読取速度が遅くな
る。しかし、解像度を高くすることができる。

【０００７】このように、従来のイメージセンサでは、
図５のように受光素子３１の受光面積を大きくして感度
を高くするか、あるいは図６のように受光素子３１の受
光面積を小さくして解像度を高くするかのいずれかを設
計段階で択一的に選択しなければならず、感度の向上と
解像度の向上との両立を図ることができなかった。すな
わち、個々のイメージセンサにおいて、感度の向上によ
り読取速度を向上させるモードと、解像度の向上により
画質を向上させるモードとを切り換えて使用することが
できなかった。

【０００８】なお、従来のスキャナなどにおける画質モ
ード切り換えは、受光素子の面積を実質的に変化させる
ものではなく、単に読取の単位長当たりの画素数を変化
させるだけであり、読取速度を速くすると、感度が向上
しないので著しく画質が劣化してしまう。

【０００９】また、従来のカラーイメージセンサの場
合、Ｒ，Ｇ，Ｂの各受光素子を３列に並べたものが存在
するが、これはＲＧＢ各色を個別に読み取るものであっ
て、各列を選択的に切り換えて使用するものではない。

【００１０】

【発明の開示】本願発明は、上記した事情のもとで考え
出されたものであって、感度を向上させるモードと解像
度を向上させるモードとを切り換えて使用できるイメー
ジセンサおよびイメージセンサチップを提供すること
を、その課題とする。

【００１１】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。

【００１２】本願発明の第１の側面によれば、列状に配
置された複数の受光素子からの出力を時系列的に順次出
力するイメージセンサであって、受光素子を複数列に配
置し、受光素子の複数の列のうち出力させるべき任意数
の列を選択的に指定する指定手段と、指定手段により指
定された列が１列のときには、その列の受光素子からの
出力をそのまま順次出力し、複数列のときには、それら
の列の各行の受光素子からの出力を合成して順次出力す
る出力手段とを設けたことを特徴とする、イメージセン
サが提供される。

【００１３】このイメージセンサにおいては、たとえば
受光素子を２列に配置した場合、感度を向上させるモー
ドにおいては、２列の受光素子の出力を各行毎に合成し
て順次出力する。したがって、２列のうちの１列の受光
素子のみを使用する場合と比較して、実質的に２倍の受
光面積の受光素子を設けたことになり、感度が２倍にな
って、読取速度を向上させることができる。しかも、感
度の向上により読取速度を向上させるので、従来のよう
に感度をそのままにして読取速度だけを速くするのと比
べて、画質の劣化が少ない。

【００１４】また、解像度を向上させるモードにおいて
は、２列の受光素子の出力のうちの一方のみを順次出力
する。したがって、２列の受光素子を同時に使用する場
合と比較して、実質的に半分の受光面積の受光素子を設
けたことになり、解像度の向上により画質を向上させる
ことができる。この場合、２列の受光素子の出力を合成
する場合と比較して、実質的に受光面積が小さくなって
いるので、所定の出力レベルを得るために、主走査方向
および副走査方向共に走査速度を遅くする必要がある。

【００１５】このイメージセンサは、もちろん、ＭＯＳ
型イメージセンサであってもよいし、ＣＣＤイメージセ
ンサであってもよい。あるいは、縮小型であってもよい
し、密着型であってもよい。また受光素子は、ホトトラ
ンジスタに限らず、光を電気信号に変換できる素子であ
ればよい。

【００１６】好ましい実施の形態によれば、指定手段
が、使用者による指定操作に基づいて列を指定する。

【００１７】たとえば、使用者がモード切換スイッチを
操作して、読取速度優先モードを選択すると、指定手段
が、２列の受光素子を指定する。これにより出力手段
が、２列の受光素子の出力を各行毎に合成して順次出力
する。また、使用者がモード切換スイッチを操作して、
画質優先モードを選択すると、指定手段が、１列の受光
素子を指定する。これにより出力手段が、１列の受光素
子の出力を各行毎に出力する。もちろん、各モードに応
じて、主走査方向および副走査方向の走査速度を可変さ
せる。

【００１８】このように、使用者による操作に応じて読
取速度優先モードと画質優先モードとが切り換わるの
で、使用者が必要に応じて所望のモードを任意に選択で
き、たいへん便利である。

【００１９】本願発明の第２の側面によれば、列状に配
置された複数の受光素子からの出力を時系列的に順次出
力するイメージセンサであって、受光素子を複数列に配
置し、各受光素子に対応してそれぞれ設置された第１の
スイッチ手段と、受光素子の各列に対応してそれぞれ設
置された第２のスイッチ手段と、第１のスイッチ手段を
受光素子の各行毎に一定時間ずつ順次オンさせる第１の
スイッチ制御手段と、第２のスイッチ手段を選択的にオ
ンさせる第２のスイッチ制御手段とを設け、受光素子の
出力が第１のスイッチ手段と第２のスイッチ手段とを介
して選択的に出力端に導出される構成としたことを特徴
とする、イメージセンサが提供される。

【００２０】このイメージセンサにおいては、たとえば
受光素子を２列に配置した場合、読取速度優先モードに
おいては、第２のスイッチ制御手段が２個の第２のスイ
ッチ手段の双方をオンさせ、第１のスイッチ制御手段が
各行２個の第１のスイッチ手段を各行毎に順次オンさせ
ることにより、２列の受光素子の出力を各行毎に１つの
出力端に順次出力する。したがって、２列のうちの１列
の受光素子のみを使用する場合と比較して、実質的に２
倍の受光面積の受光素子を設けたことになり、感度が２
倍になって、読取速度を向上させることができる。しか
も、感度の向上により読取速度を向上させるので、従来
のように感度をそのままにして読取速度だけを速くする
のと比べて、画質の劣化が少ない。

【００２１】また、画質優先モードにおいては、第２の
スイッチ制御手段が２個の第２のスイッチ手段の一方を
オンさせ、第１のスイッチ制御手段が各行２個の第１の
スイッチ手段を各行毎に順次オンさせることにより、２
列の受光素子の出力のうちの一方のみを出力端に順次出
力する。したがって、２列の受光素子を同時に使用する
場合と比較して、実質的に半分の受光面積の受光素子を
設けたことになり、解像度の向上により画質を向上させ
ることができる。この場合、２列の受光素子の出力を同
時に１つの出力端に出力する場合と比較して、実質的に
受光面積が小さくなっているので、所定の出力レベルを
得るために、主走査方向および副走査方向共に走査速度
を遅くする必要がある。

【００２２】受光素子としては、たとえばホトトランジ
スタを用いることができるが、もちろんその他の光電変
換素子を用いることもできる。また、第１および第２の
スイッチ手段としては、たとえば電界効果トランジスタ
やバイポーラトランジスタなどを用いることができる。
また、第１のスイッチ制御手段としては、たとえばシフ
トレジスタなどを用いることができる。また、第２のス
イッチ制御手段としては、たとえばロジックアレイなど
を用いることができる。

【００２３】本願発明の第３の側面によれば、半導体基
板に列状に形成された複数のホトトランジスタからの出
力を時系列的に順次出力するイメージセンサチップであ
って、ホトトランジスタを複数列に配置し、各ホトトラ
ンジスタに対応してそれぞれ設置された第１の電界効果
トランジスタと、ホトトランジスタの各列に対応してそ
れぞれ設置された第２の電界効果トランジスタと、第１
の電界効果トランジスタをホトトランジスタの各行毎に
一定時間ずつ順次オンさせるシフトレジスタと、第２の
電界効果トランジスタを選択的にオンさせるロジックア
レイとを、半導体基板に形成したことを特徴とする、イ
メージセンサチップが提供される。

【００２４】このイメージセンサチップにおいては、た
とえばホトトランジスタを２列に配置した場合、読取速
度優先モードにおいては、ロジックアレイが２個の第２
の電界効果トランジスタの双方をオンさせ、シフトレジ
スタが各行２個の第１の電界効果トランジスタを各行毎
に順次オンさせることにより、２列のホトトランジスタ
の出力を各行毎に１つの出力端に順次出力する。したが
って、２列のうちの１列のホトトランジスタのみを使用
する場合と比較して、実質的に２倍の受光面積のホトト
ランジスタを設けたことになり、感度が２倍になって、
読取速度を向上させることができる。しかも、感度の向
上により読取速度を向上させるので、従来のように感度
をそのままにして読取速度だけを速くするのと比べて、
画質の劣化が少ない。

【００２５】また、画質優先モードにおいては、ロジッ
クアレイが２個の第２の電界効果トランジスタの一方を
オンさせ、シフトレジスタが各行２個の第１の電界効果
トランジスタを各行毎に順次オンさせることにより、２
列のホトトランジスタの出力のうちの一方のみを出力端
に順次出力する。したがって、２列のホトトランジスタ
を同時に使用する場合と比較して、実質的に半分の受光
面積のホトトランジスタを設けたことになり、解像度の
向上により画質を向上させることができる。この場合、
２列のホトトランジスタの出力を同時に１つの出力端に
出力する場合と比較して、実質的に受光面積が小さくな
っているので、所定の出力レベルを得るために、主走査
方向および副走査方向共に走査速度を遅くする必要があ
る。

【００２６】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。

【００２７】

【発明の実施の形態】以下、本願発明の好ましい実施の
形態を、図面を参照して具体的に説明する。

【００２８】図２は、本願発明に係るイメージセンサの
概略正面図であって、このイメージセンサは、イメージ
センサチップとして一体に形成されており、半導体基板
１の一方の面に、多数のホトトランジスタ２が２列に形
成されている。これらホトトランジスタ２の受光面は、
全て同一の大きさの長方形であり、行方向および列方向
共に所定のピッチで一直線状に配置されている。列方向
が読取時における主走査方向であり、行方向が読取時に
おける副走査方向である。これらホトトランジスタ２の
配置は、受光面の列方向の長さをＸ、行方向の長さを
Ｙ、行方向のピッチをＰとし、さらに２列のホトトラン
ジスタ２の受光面の行方向の長さの和とそれらの間隔と
の合計の長さをＷとしたときに、Ｐ＞Ｘ、Ｘ＞２Ｙ、お
よびＷ≦Ｘの関係を満足することが望ましい。なお、ホ
トトランジスタ２の受光面の行方向の長さＹは、一方の
列と他方の列とで互いに異なっていてもよい。また、ホ
トトランジスタ２を３列以上形成してもよい。

【００２９】図１は、上記イメージセンサの回路ブロッ
ク図であって、このイメージセンサは、２列に配列され
た多数のホトトランジスタ２の他に、シフトレジスタ
３、ロジックアレイ４、論理和回路５、インバータ６、
演算増幅器ＯＰ１、多数の第１の電界効果トランジスタ
ＦＥＴ１、２個の第２の電界効果トランジスタＦＥＴ
２、第３の電界効果トランジスタＦＥＴ３、キャパシタ
Ｃ１、および抵抗器Ｒ１〜３を備えている。各電界効果
トランジスタＦＥＴ１〜ＦＥＴ３は、ＭＯＳ型電界効果
トランジスタである。

【００３０】各ホトトランジスタ２は、コレクタが電源
Ｖｃｃに接続されており、エミッタが第１の電界効果ト
ランジスタＦＥＴ１のソースに接続されている。２列の
ホトトランジスタ２のうちの一方の列のホトトランジス
タ２のエミッタにソースが接続された第１の電界効果ト
ランジスタＦＥＴ１のドレインは、２個の第２の電界効
果トランジスタＦＥＴ２のうちの一方のソースに接続さ
れており、２列のホトトランジスタ２のうちの他方の列
のホトトランジスタ２のエミッタにソースが接続された
第１の電界効果トランジスタＦＥＴ１のドレインは、２
個の第２の電界効果トランジスタＦＥＴ２のうちの他方
のソースに接続されている。各第１の電界効果トランジ
スタＦＥＴ１のゲートは、シフトレジスタ３の各ビット
出力端に接続されている。さらに詳細には、各行の２個
のホトトランジスタ２に対応する２個の第１の電界効果
トランジスタＦＥＴ１のゲートは、シフトレジスタ３の
同一のビット出力端に共通に接続されている。シフトレ
ジスタ３には、スタートパルスＳＩと、クロックパルス
ＣＬＫがインバータ６により反転された反転クロックパ
ルスとが供給される。

【００３１】２個の第２の電界効果トランジスタＦＥＴ
２のドレインは、第３の電界効果トランジスタＦＥＴ３
のソースとキャパシタＣ１および抵抗器Ｒ１の一端とに
接続されている。２個の第２の電界効果トランジスタＦ
ＥＴ２のうちの一方は、ゲートがロジックアレイ４の出
力端に接続されており、２個の第２の電界効果トランジ
スタＦＥＴ２のうちの他方は、ゲートが論理和回路５の
出力端に接続されている。論理和回路５の一方の入力端
は、ロジックアレイ４の出力端に接続されており、論理
和回路５の他方の入力端には、モード選択信号ＳＥＬが
供給される。ロジックアレイ４には、スタートパルスＳ
Ｉ，ＳＯとインバータ６により反転されたクロックパル
スＣＬＫとがシフトレジスタ３から供給される。スター
トパルスＳＯは、シフトレジスタ３における各ビットの
処理が終了したときにシフトレジスタ３から出力される
スタートパルスであって、次段のシフトレジスタ３が存
在する場合、それにスタートパルスＳＩとして供給され
るものである。第３の電界効果トランジスタＦＥＴ３
は、ドレインが接地されており、ゲートにはクロックパ
ルスＣＬＫが供給される。キャパシタＣ１の他端は接地
されており、抵抗器Ｒ１の他端は演算増幅器ＯＰ１の反
転入力端に接続されている。演算増幅器ＯＰの出力端
は、抵抗器Ｒ２と抵抗器Ｒ３との直列回路を介して接地
されており、抵抗器Ｒ２と抵抗器Ｒ３との接続点は、演
算増幅器ＯＰの非反転入力端に接続されている。

【００３２】上記イメージセンサは、論理和回路５に入
力されるモード選択信号ＳＥＬにより、２列のホトトラ
ンジスタ２の双方の出力を各行毎に合成して出力する読
取速度優先モードと、２列のホトトランジスタ２のうち
の一方の出力のみを各行毎に出力する画質優先モードと
に切り換えることができるものであって、各モードにお
ける回路動作について、図３および図４に示すタイミン
グチャートを参照しながら説明する。なお、図３および
図４において、ＳＩはシフトレジスタ３に供給されるス
タートパルス、ＣＬＫは第３の電界効果トランジスタＦ
ＥＴ３のゲートに供給されるとともにインバータ６を介
して反転信号がシフトレジスタ３に供給されるクロック
パルス、ＯＵＴはキャパシタＣ１の電位、ＧＩはシフト
レジスタ３の第１ビットの出力すなわち第１行の２個の
ホトトランジスタ２に対応する２個の第１の電界効果ト
ランジスタＦＥＴ１のゲートに供給されるゲート信号、
ＬＯはロジックアレイ４の出力信号、ＳＥＬは論理和回
路５の他方の入力端に供給されるモード選択信号であ
る。また、図３および図４においては、１個目のスター
トパルスＳＩから２個個目のスタートパルスＳＩの少し
後まで、すなわち１回目の主走査方向の読取開始から２
回目の主走査方向の読取の初期の部分までを図示してい
る。また、図１において上下２段に描かれたホトトラン
ジスタ２は、その受光面が図２に示すように配置されて
おり、上下２列のうち上側を第１列とし、また多数の行
のうち左端を第１行とする。また、シフトレジスタ３の
多数のビットも左端を第１ビットとする。さらに、読取
の主走査方向はホトトランジスタ２の列方向、副走査方
向はホトトランジスタ２の行方向とする。

【００３３】図３は読取速度優先モードにおけるイメー
ジセンサ各部のタイミングチャートであって、スタート
パルスＳＴがシフトレジスタ３に入力されると、そのオ
ン期間中のクロックパルスＣＬＫの立下がりでシフトレ
ジスタ３の第１ビットの出力がハイレベルになる。この
出力は、２列のホトトランジスタ２のうちの第１行の２
個のホトトランジスタ２に対応する２個の第１の電界効
果トランジスタＦＥＴ１のゲートにゲート信号ＧＩとし
て入力されているので、それら２個の第１の電界効果ト
ランジスタＦＥＴ１がオンする。また、スタートパルス
ＳＴのオン期間中のクロックパルスＣＬＫの立下がりで
ロジックアレイ４の出力がハイレベルになる。この出力
は、２個の第２の電界効果トランジスタＦＥＴ２のゲー
トのうちの一方に、ロジック出力信号ＬＯとして入力さ
れているので、一方の第２の電界効果トランジスタＦＥ
Ｔ２がオンする。したがって、第１行の２個のホトトラ
ンジスタ２のうちの第１列のホトトランジスタ２からの
出力が、電界効果トランジスタＦＥＴ１，ＦＥＴ２を介
して電荷蓄積用のキャパシタＣ１に出力される。

【００３４】さらに、読取速度優先モードにおいてはモ
ード選択信号ＳＥＬはハイレベルであり、このハイレベ
ルのモード選択信号ＳＥＬが論理和回路５の他方の入力
端に供給されており、論理和回路５の一方の入力端には
ロジックアレイ４からハイレベルのロジック出力信号Ｌ
Ｏが供給されているので、論理和回路５の出力はハイレ
ベルになり、他方の第２の電界効果トランジスタＦＥＴ
２がオンする。したがって、第１行の２個のホトトラン
ジスタ２のうちの第２列のホトトランジスタ２からの出
力が、電界効果トランジスタＦＥＴ１，ＦＥＴ２を介し
て電荷蓄積用のキャパシタＣ１に出力される。結局、２
個の第２の電界効果トランジスタＦＥＴ２が双方共にオ
ンし、第１行目の２個のホトトランジスタ２からの出力
信号がキャパシタＣ１に入力されることになる。ここ
で、ホトトランジスタ２は受光した光量に応じた電流を
出力するので、その電流がキャパシタＣ１に充電され、
キャパシタＣ１の電位ＯＵＴが第１行の２個のホトトラ
ンジスタ２により受光された光量に応じた電位になっ
て、それが抵抗器Ｒ１を介して演算増幅器ＯＰ１の反転
入力端に入力され、増幅されて演算増幅器ＯＰ１の出力
端から第１画素の出力信号として出力される。すなわ
ち、１画素について２個のホトトランジスタ２を用いて
いるので、受光面積が大きく、ホトトランジスタ２から
の出力も大きいことから、感度が高い。したがって、ク
ロックパルスＣＬＫの周波数を高くして読取速度を高速
にしても、十分な出力レベルが得られ、読取速度の高速
化を実現できる。

【００３５】２個目のクロックパルスＣＬＫが立上がる
と、電界効果トランジスタＦＥＴ３がオンし、キャパシ
タＣ１の電荷が電界効果トランジスタＦＥＴ３を介して
放電され、キャパシタＣ１の電位ＯＵＴが接地電位にな
る。２個目のクロックパルスＣＬＫが立下がると、電界
効果トランジスタＦＥＴ３がオフすると共に、シフトレ
ジスタ３の第１ビットがローレベルになって第１行の２
個のホトトランジスタ２に対応する２個の第１の電界効
果トランジスタＦＥＴ１がオフする。さらに、シフトレ
ジスタ３の第２ビットがハイレベルになって第２行の２
個のホトトランジスタ２に対応する２個の第１の電界効
果トランジスタＦＥＴ１がオンし、第１行の場合と同様
の動作で第２行の２個のホトトランジスタ２からの出力
信号がキャパシタＣ１に出力される。以下同様に、クロ
ックパルスＣＬＫに同期してシフトレジスタ３のオンビ
ットが順次シフトし、各行の２個のホトトランジスタ２
からの出力が合成されて順次出力されることにより、主
走査方向の読取が実行される。そして、次のスタートパ
ルスＳＴがシフトレジスタ３に入力されることにより、
以上の動作が再度繰り返され、主走査方向の読取が再度
実行される。このとき、読取位置は２列のホトトランジ
スタ２の行方向すなわち副走査方向に所定距離移動して
おり、このような動作が所定ライン分繰り返されること
によって、読取が終了する。

【００３６】図４は画質優先モードにおけるイメージセ
ンサ各部のタイミングチャートであって、基本的には読
取速度優先モードと同じ動作である。異なる点は、論理
和回路５の他方の入力端に供給されるモード選択信号Ｓ
ＥＬがローレベルであり、論理和回路５の出力がローレ
ベルになって、２個の第２の電界効果トランジスタＦＥ
Ｔ２のうちの他方がオフするので、第２列のホトトラン
ジスタ２からの出力がキャパシタＣ１に供給されないこ
とである。したがって、１画素の受光面積が実質的に半
分になり、解像度が向上する。もちろん、行方向の読取
範囲が狭くなるので、副走査方向の読取速度を遅くする
必要があり、また、感度が低下するので、所定の出力レ
ベルを得るために、クロックパルスＣＬＫの周波数を低
くして主走査方向の読取速度も遅くする必要がある。

【００３７】なお、上記実施形態では、１個のイメージ
センサチップからなるイメージセンサについて説明した
が、複数のイメージセンサチップによりイメージセンサ
を構成してもよい。すなわち、複数のイメージセンサチ
ップを長手方向に一直線状に配置することにより２列の
ホトトランジスタ２の行数を増加させ、それらイメージ
センサチップのシフトレジスタ３を直列に接続して、主
走査方向の画素数を増加させるのである。この場合、キ
ャパシタＣ１、抵抗器Ｒ１〜Ｒ３、および演算増幅器Ｏ
Ｐ１を外付けにして、それらを複数のイメージセンサチ
ップで共用すれば、回路要素の削減を図ることができ
る。少なくとも演算増幅器ＯＰ１を複数のイメージセン
サチップで共用化すれば、各イメージセンサチップ毎に
演算増幅器ＯＰ１を設ける場合のようにイメージセンサ
チップによってオフセットの差が生じるという問題を生
じることがないので好ましい。

【００３８】また、上記実施形態では、ホトトランジス
タ２を２列に配置したが、ホトトランジスタ２を３列以
上に配置し、これらの列を任意に選択使用できるように
してもよい。

【００３９】また、上記実施形態では、イメージセンサ
チップによりイメージセンサを構成したが、本発明のイ
メージセンサは、少なくともその一部をディスクリート
部品により実現できることはもちろんである。

【図面の簡単な説明】

【図１】本願発明に係るイメージセンサの回路ブロック
図である。

【図２】図１に示すイメージセンサの概略正面図であ
る。

【図３】図１に示すイメージセンサの読取速度優先モー
ドにおけるイメージセンサ各部のタイミングチャートで
ある。

【図４】図１に示すイメージセンサの画質優先モードに
おけるイメージセンサ各部のタイミングチャートであ
る。

【図５】従来の読取速度優先タイプのイメージセンサの
概略正面図である。

【図６】従来の画質優先タイプのイメージセンサの概略
正面図である。

【符号の説明】

１ 半導体基板 ２ ホトトランジスタ ３ シフトレジスタ ４ ロジックアレイ ５ 論理和回路 ６ インバータ ＦＥＴ１ 第１の電界効果トランジスタ ＦＥＴ２ 第２の電界効果トランジスタ ＦＥＴ３ 第３の電界効果トランジスタ ＯＰ１ 演算増幅器 Ｃ１ キャパシタ Ｒ１〜Ｒ３ 抵抗器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 列状に配置された複数の受光素子からの
   出力を時系列的に順次出力するイメージセンサであっ
   て、 前記受光素子を複数列に配置し、 前記受光素子の複数の列のうち出力させるべき任意数の
   列を選択的に指定する指定手段と、 前記指定手段により指定された列が１列のときには、そ
   の列の前記受光素子からの出力をそのまま順次出力し、
   複数列のときには、それらの列の各行の前記受光素子か
   らの出力を合成して順次出力する出力手段とを設けたこ
   とを特徴とする、イメージセンサ。
2. 【請求項２】 前記指定手段は、使用者による指定操作
   に基づいて前記列を指定することを特徴とする、請求項
   １に記載のイメージセンサ。
3. 【請求項３】 列状に配置された複数の受光素子からの
   出力を時系列的に順次出力するイメージセンサであっ
   て、 前記受光素子を複数列に配置し、 前記各受光素子に対応してそれぞれ設置された第１のス
   イッチ手段と、 前記受光素子の各列に対応してそれぞれ設置された第２
   のスイッチ手段と、 前記第１のスイッチ手段を前記受光素子の各行毎に一定
   時間ずつ順次オンさせる第１のスイッチ制御手段と、 前記第２のスイッチ手段を選択的にオンさせる第２のス
   イッチ制御手段とを設け、 前記受光素子の出力が前記第１のスイッチ手段と前記第
   ２のスイッチ手段とを介して選択的に出力端に導出され
   る構成としたことを特徴とする、イメージセンサ。
4. 【請求項４】 半導体基板に列状に形成された複数のホ
   トトランジスタからの出力を時系列的に順次出力するイ
   メージセンサチップであって、 前記ホトトランジスタを複数列に配置し、 前記各ホトトランジスタに対応してそれぞれ設置された
   第１の電界効果トランジスタと、 前記ホトトランジスタの各列に対応してそれぞれ設置さ
   れた第２の電界効果トランジスタと、 前記第１の電界効果トランジスタを前記ホトトランジス
   タの各行毎に一定時間ずつ順次オンさせるシフトレジス
   タと、 前記第２の電界効果トランジスタを選択的にオンさせる
   ロジックアレイとを、 前記半導体基板に形成したことを特徴とする、イメージ
   センサチップ。