JPH09205203A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09205203A JPH09205203A JP8017836A JP1783696A JPH09205203A JP H09205203 A JPH09205203 A JP H09205203A JP 8017836 A JP8017836 A JP 8017836A JP 1783696 A JP1783696 A JP 1783696A JP H09205203 A JPH09205203 A JP H09205203A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 146
- 238000004519 manufacturing process Methods 0.000 title claims description 42
- 239000010408 film Substances 0.000 claims abstract description 204
- 239000012535 impurity Substances 0.000 claims abstract description 122
- 239000000758 substrate Substances 0.000 claims abstract description 94
- 239000010409 thin film Substances 0.000 claims abstract description 73
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 65
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 65
- 239000010703 silicon Substances 0.000 claims abstract description 65
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 31
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 31
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 72
- 229920005591 polysilicon Polymers 0.000 claims description 72
- 238000010438 heat treatment Methods 0.000 claims description 52
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 43
- 229910052698 phosphorus Inorganic materials 0.000 claims description 43
- 239000011574 phosphorus Substances 0.000 claims description 43
- 238000005468 ion implantation Methods 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 25
- 230000001133 acceleration Effects 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 17
- 229910052785 arsenic Inorganic materials 0.000 claims description 16
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 16
- 238000002513 implantation Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 230000004913 activation Effects 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 48
- 229910052796 boron Inorganic materials 0.000 description 48
- 239000010410 layer Substances 0.000 description 46
- 108091006146 Channels Proteins 0.000 description 44
- 229920002120 photoresistant polymer Polymers 0.000 description 27
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 25
- 229910021342 tungsten silicide Inorganic materials 0.000 description 25
- 239000011229 interlayer Substances 0.000 description 19
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 10
- 239000005380 borophosphosilicate glass Substances 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000007769 metal material Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000007740 vapor deposition Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 1
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 150000001639 boron compounds Chemical class 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 サブスレッショルド係数と低電圧動作化され
た半導体装置のリーク電流をの抑制する。 【解決手段】 半導体基板の表面にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜の上にシリコン薄膜を形
成する工程と、前記シリコン薄膜にＰ型の不純物をイオ
ン注入する工程と、前記基板を７００〜９００℃の温度
で熱処理することにより、前記シリコン薄膜をＰ型化す
る工程と、前記シリコン薄膜の上にシリサイド膜を形成
する工程と、ゲート電極をパターニングして形成する工
程と、前記半導体基板の表面全面に５〜１０００ÅのＣ
ＶＤ絶縁膜を形成する工程と、前記ゲート電極をマスク
として不純物を前記半導体基板の表面にイオン注入する
ことによりソース・ドレイン領域を形成する工程とから
なる半導体装置及びその製造方法。
た半導体装置のリーク電流をの抑制する。 【解決手段】 半導体基板の表面にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜の上にシリコン薄膜を形
成する工程と、前記シリコン薄膜にＰ型の不純物をイオ
ン注入する工程と、前記基板を７００〜９００℃の温度
で熱処理することにより、前記シリコン薄膜をＰ型化す
る工程と、前記シリコン薄膜の上にシリサイド膜を形成
する工程と、ゲート電極をパターニングして形成する工
程と、前記半導体基板の表面全面に５〜１０００ÅのＣ
ＶＤ絶縁膜を形成する工程と、前記ゲート電極をマスク
として不純物を前記半導体基板の表面にイオン注入する
ことによりソース・ドレイン領域を形成する工程とから
なる半導体装置及びその製造方法。
Description
【０００１】
【産業上の利用分野】本発明は低電圧動作可能な電界効
果型半導体装置及びその製造方法に関する。
果型半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図２に従来の製造方法で作成した半導体
装置の最終断面図を示す。半導体基板表面１０２のＮ型
半導体領域の上に熱酸化処理を行いゲート絶縁膜１０３
を形成する。このゲート絶縁膜越しにＮ型半導体領域へ
チャネルドープ１０４を行う。ゲート絶縁膜の上にはシ
リコン薄膜１０５をＣＶＤ法により堆積させ、Ｐ型の不
純物ボロンをイオン注入した後熱処理を施しシリコン薄
膜をＰ型化する。さらにポリシリコン薄膜の上にシリサ
イド膜１０６を堆積させ、フォトレジストをパターニン
グしシリコン薄膜とシリサイド膜を同じタイミングでエ
ッチングしてゲート電極を形成する。次に半導体基板表
面を熱酸化して酸化膜を形成したあと、ゲート電極をマ
スクとして用い不純物をイオン注入してソース／ドレイ
ン領域１０８を形成する。続いて全面にＢＰＳＧ層間膜
１０９を成膜する。この層間膜は例えばＣＶＤ法等によ
り形成され引き続き熱処理により平坦化される。この後
層間膜を選択的にエッチングし熱処理してソース／ドレ
イン領域及びゲート電極に連通するコンタクトホールを
形成する。続いて真空蒸着あるいはスパッタリング等に
より金属材料等を全面的に成膜した後フォトリソグラフ
ィ及びエッチングを行いパターニングされたメタル配線
１１０を形成する。最後に基板の全体を表面保護膜で被
覆する。
装置の最終断面図を示す。半導体基板表面１０２のＮ型
半導体領域の上に熱酸化処理を行いゲート絶縁膜１０３
を形成する。このゲート絶縁膜越しにＮ型半導体領域へ
チャネルドープ１０４を行う。ゲート絶縁膜の上にはシ
リコン薄膜１０５をＣＶＤ法により堆積させ、Ｐ型の不
純物ボロンをイオン注入した後熱処理を施しシリコン薄
膜をＰ型化する。さらにポリシリコン薄膜の上にシリサ
イド膜１０６を堆積させ、フォトレジストをパターニン
グしシリコン薄膜とシリサイド膜を同じタイミングでエ
ッチングしてゲート電極を形成する。次に半導体基板表
面を熱酸化して酸化膜を形成したあと、ゲート電極をマ
スクとして用い不純物をイオン注入してソース／ドレイ
ン領域１０８を形成する。続いて全面にＢＰＳＧ層間膜
１０９を成膜する。この層間膜は例えばＣＶＤ法等によ
り形成され引き続き熱処理により平坦化される。この後
層間膜を選択的にエッチングし熱処理してソース／ドレ
イン領域及びゲート電極に連通するコンタクトホールを
形成する。続いて真空蒸着あるいはスパッタリング等に
より金属材料等を全面的に成膜した後フォトリソグラフ
ィ及びエッチングを行いパターニングされたメタル配線
１１０を形成する。最後に基板の全体を表面保護膜で被
覆する。
【０００３】
【発明が解決しようとする課題】携帯機器や卓上機器は
通常電池を電源として利用している。機器の小型化及び
省電力化の観点から例えば乾電池１個の電源電圧（１．
５Ｖ程度）での動作が要求される機器が増えてきてい
る。従って、低電圧動作ＩＣが重要な開発項目に挙げら
れている。
通常電池を電源として利用している。機器の小型化及び
省電力化の観点から例えば乾電池１個の電源電圧（１．
５Ｖ程度）での動作が要求される機器が増えてきてい
る。従って、低電圧動作ＩＣが重要な開発項目に挙げら
れている。
【０００４】動作電圧を下げるためにはＭＯＳトランジ
スタのしきい値電圧を低く抑える必要がある。しかしな
がら、ＭＯＳトランジスタのしきい値電圧を１．５Ｖ動
作に必要な例えば０．５Ｖ程度まで下げた場合、ＭＯＳ
トランジスタのリーク電流が増大するという課題あるい
は問題点がある。リーク電流が増えれば、電池を使用す
る携帯機器等は作動させなくても電池が急激に消耗さ
れ、電池が早くなくなってしまうという問題になる。
スタのしきい値電圧を低く抑える必要がある。しかしな
がら、ＭＯＳトランジスタのしきい値電圧を１．５Ｖ動
作に必要な例えば０．５Ｖ程度まで下げた場合、ＭＯＳ
トランジスタのリーク電流が増大するという課題あるい
は問題点がある。リーク電流が増えれば、電池を使用す
る携帯機器等は作動させなくても電池が急激に消耗さ
れ、電池が早くなくなってしまうという問題になる。
【０００５】しかしながら、上記のような半導体製造方
法ではソース／ドレインイオン注入前の酸化膜形成が熱
酸化で行われているためプロセス温度が高く、Ｐ型化し
たポリシリコン中のボロンがシリサイド膜に拡散してポ
リシリコン中の濃度が薄くなってしまう。このようなゲ
ート電極の電界効果トランジスタは、ゲート電極内で空
乏層ができてしまうためにしきい値電圧が変動したり、
チャネルコンダクタンスが小さくなったり、リーク電流
が多くなったりする。
法ではソース／ドレインイオン注入前の酸化膜形成が熱
酸化で行われているためプロセス温度が高く、Ｐ型化し
たポリシリコン中のボロンがシリサイド膜に拡散してポ
リシリコン中の濃度が薄くなってしまう。このようなゲ
ート電極の電界効果トランジスタは、ゲート電極内で空
乏層ができてしまうためにしきい値電圧が変動したり、
チャネルコンダクタンスが小さくなったり、リーク電流
が多くなったりする。
【０００６】
【課題を解決するための手段】上述した課題を解決する
ために以下の製造手段を講じた。即ち、 （１） 半導体基板の表面にゲート絶縁膜を形成し、前
記ゲート絶縁膜の上にゲート電極をパターニングして形
成し、前記半導体基板の表面全面に８５０℃以下の温度
で膜厚５〜１０００ÅのＣＶＤ絶縁膜を形成し、前記ゲ
ート電極をマスクとして不純物を前記半導体基板の表面
にイオン注入することによりソース・ドレイン領域を形
成した。
ために以下の製造手段を講じた。即ち、 （１） 半導体基板の表面にゲート絶縁膜を形成し、前
記ゲート絶縁膜の上にゲート電極をパターニングして形
成し、前記半導体基板の表面全面に８５０℃以下の温度
で膜厚５〜１０００ÅのＣＶＤ絶縁膜を形成し、前記ゲ
ート電極をマスクとして不純物を前記半導体基板の表面
にイオン注入することによりソース・ドレイン領域を形
成した。
【０００７】（２） 前記ゲート電極のパターニング
は、前記ゲート絶縁膜の上にシリコン薄膜を形成し、前
記シリコン薄膜にＰ型の不純物をイオン注入し、前記半
導体基板を７００〜９００℃の温度で熱処理することに
より、前記シリコン薄膜をＰ型化し、前記シリコン薄膜
の上にシリサイド膜を形成した。
は、前記ゲート絶縁膜の上にシリコン薄膜を形成し、前
記シリコン薄膜にＰ型の不純物をイオン注入し、前記半
導体基板を７００〜９００℃の温度で熱処理することに
より、前記シリコン薄膜をＰ型化し、前記シリコン薄膜
の上にシリサイド膜を形成した。
【０００８】（３） 前記ソース・ドレイン領域が８０
０〜１０５０℃の温度で３分以内の短時間熱処理により
活性化した。 （４） 半導体基板の表面に設けられたＮ型半導体領域
とＰ型半導体領域にそれぞれＰ型絶縁ゲート電界効果ト
ランジスタとＮ型絶縁ゲート電界効果トランジスタとを
集積した半導体装置の製造方法であって、前記半導体基
板の表面にゲート絶縁膜を形成し、前記ゲート絶縁膜の
上にシリコン薄膜を形成し、前記Ｎ型半導体領域上のシ
リコン薄膜にＰ型の不純物をイオン注入し、前記Ｐ型半
導体領域上のシリコン薄膜にＮ型の不純物をイオン注入
し、前記半導体基板を７００〜９００℃の温度で熱処理
することにより、前記シリコン薄膜をＰ型及びＮ型化す
る工程と、前記シリコン薄膜の上にシリサイド膜を形成
し、前記シリコン薄膜及び前記シリサイド膜を同時に選
択エッチしてゲート絶縁膜の上にゲート電極を形成し、
前記半導体基板の表面全面に膜厚５〜１０００ÅのＣＶ
Ｄ絶縁膜を形成し、前記ゲート電極をマスクとして前記
Ｎ型半導体領域表面にＰ型不純物をイオン注入すること
によりソース・ドレイン領域を形成し、前記ゲート電極
をマスクとして前記Ｐ型半導体領域表面にＮ型不純物燐
をイオン注入することによりソース・ドレイン領域を形
成した。
０〜１０５０℃の温度で３分以内の短時間熱処理により
活性化した。 （４） 半導体基板の表面に設けられたＮ型半導体領域
とＰ型半導体領域にそれぞれＰ型絶縁ゲート電界効果ト
ランジスタとＮ型絶縁ゲート電界効果トランジスタとを
集積した半導体装置の製造方法であって、前記半導体基
板の表面にゲート絶縁膜を形成し、前記ゲート絶縁膜の
上にシリコン薄膜を形成し、前記Ｎ型半導体領域上のシ
リコン薄膜にＰ型の不純物をイオン注入し、前記Ｐ型半
導体領域上のシリコン薄膜にＮ型の不純物をイオン注入
し、前記半導体基板を７００〜９００℃の温度で熱処理
することにより、前記シリコン薄膜をＰ型及びＮ型化す
る工程と、前記シリコン薄膜の上にシリサイド膜を形成
し、前記シリコン薄膜及び前記シリサイド膜を同時に選
択エッチしてゲート絶縁膜の上にゲート電極を形成し、
前記半導体基板の表面全面に膜厚５〜１０００ÅのＣＶ
Ｄ絶縁膜を形成し、前記ゲート電極をマスクとして前記
Ｎ型半導体領域表面にＰ型不純物をイオン注入すること
によりソース・ドレイン領域を形成し、前記ゲート電極
をマスクとして前記Ｐ型半導体領域表面にＮ型不純物燐
をイオン注入することによりソース・ドレイン領域を形
成した。
【０００９】（５） 前記ソース・ドレイン領域を形成
する工程は、前記ソース・ドレイン領域を８００〜１０
５０℃の温度で３分以内の短時間熱処理により活性化し
て形成した。 （６） 半導体基板上に設けられたゲート絶縁膜と、前
記ゲート絶縁膜の上に設けられたＰ型及びＮ型ポリシリ
コン薄膜と導体薄膜の複数層から成るゲート電極と、前
記ゲート電極の両側の前記半導体領域の表面に互いに離
間して設けられたソース・ドレイン領域から構成される
とともに、前記Ｐ型及びＮ型ポリシリコン薄膜は、前記
導体薄膜と前記半導体基板との間に電圧を印加したとき
に、前記Ｐ型及びＮ型ポリシリコン薄膜に空乏層が形成
されない充分な量の不純物濃度を有するようにした。
する工程は、前記ソース・ドレイン領域を８００〜１０
５０℃の温度で３分以内の短時間熱処理により活性化し
て形成した。 （６） 半導体基板上に設けられたゲート絶縁膜と、前
記ゲート絶縁膜の上に設けられたＰ型及びＮ型ポリシリ
コン薄膜と導体薄膜の複数層から成るゲート電極と、前
記ゲート電極の両側の前記半導体領域の表面に互いに離
間して設けられたソース・ドレイン領域から構成される
とともに、前記Ｐ型及びＮ型ポリシリコン薄膜は、前記
導体薄膜と前記半導体基板との間に電圧を印加したとき
に、前記Ｐ型及びＮ型ポリシリコン薄膜に空乏層が形成
されない充分な量の不純物濃度を有するようにした。
【００１０】（７） 前記Ｐ型ポリシリコン薄膜にＰ型
不純物濃度を２Ｅ１９ａｔｏｍ／ｃｍ3以上及び前記Ｎ
型ポリシリコン薄膜にＮ型不純物濃度を２Ｅ１９ａｔｏ
ｍ／ｃｍ3以上含むようにした。 （８） 半導体基板の表面に設けられたＮ型半導体領域
とＰ型半導体領域にそれぞれＰ型絶縁ゲート電界効果ト
ランジスタとＮ型絶縁ゲート電界効果トランジスタとを
集積したＣＭＯＳ半導体装置の製造方法であって、前記
半導体基板の表面にゲート絶縁膜を形成し、前記Ｎ型半
導体領域表面にＮ型不純物をイオン注入することよりチ
ャネルドープ領域を形成し、前記Ｐ型半導体領域表面に
Ｐ型不純物をイオン注入することよりチャネルドープ領
域を形成し、前記ゲート絶縁膜の上にシリコン薄膜を形
成し、前記Ｎ型半導体領域上のシリコン薄膜にＰ型の不
純物をイオン注入し、前記Ｐ型半導体領域上のシリコン
薄膜にＮ型の不純物をイオン注入し、前記半導体基板を
７００〜９００℃の温度で熱処理することにより、前記
シリコン薄膜をＰ型及びＮ型化し、前記シリコン薄膜の
上にシリサイド膜を形成し、前記シリコン薄膜及び前記
シリサイド膜を同時に選択エッチしてゲート絶縁膜の上
にゲート電極を形成し、前記半導体基板の表面全面に膜
厚５〜１０００ÅのＣＶＤ絶縁膜を形成する工程と、前
記ゲート電極をマスクとして前記Ｎ型半導体領域表面に
Ｐ型不純物をイオン注入することによりソース・ドレイ
ン領域を形成し、前記ゲート電極をマスクとして前記Ｐ
型半導体領域表面にＮ型不純物燐をイオン注入すること
によりソース・ドレイン領域を形成し、前記ソース・ド
レイン領域を８００〜１０５０℃の温度で３分以内の短
時間熱処理により活性化して形成した。
不純物濃度を２Ｅ１９ａｔｏｍ／ｃｍ3以上及び前記Ｎ
型ポリシリコン薄膜にＮ型不純物濃度を２Ｅ１９ａｔｏ
ｍ／ｃｍ3以上含むようにした。 （８） 半導体基板の表面に設けられたＮ型半導体領域
とＰ型半導体領域にそれぞれＰ型絶縁ゲート電界効果ト
ランジスタとＮ型絶縁ゲート電界効果トランジスタとを
集積したＣＭＯＳ半導体装置の製造方法であって、前記
半導体基板の表面にゲート絶縁膜を形成し、前記Ｎ型半
導体領域表面にＮ型不純物をイオン注入することよりチ
ャネルドープ領域を形成し、前記Ｐ型半導体領域表面に
Ｐ型不純物をイオン注入することよりチャネルドープ領
域を形成し、前記ゲート絶縁膜の上にシリコン薄膜を形
成し、前記Ｎ型半導体領域上のシリコン薄膜にＰ型の不
純物をイオン注入し、前記Ｐ型半導体領域上のシリコン
薄膜にＮ型の不純物をイオン注入し、前記半導体基板を
７００〜９００℃の温度で熱処理することにより、前記
シリコン薄膜をＰ型及びＮ型化し、前記シリコン薄膜の
上にシリサイド膜を形成し、前記シリコン薄膜及び前記
シリサイド膜を同時に選択エッチしてゲート絶縁膜の上
にゲート電極を形成し、前記半導体基板の表面全面に膜
厚５〜１０００ÅのＣＶＤ絶縁膜を形成する工程と、前
記ゲート電極をマスクとして前記Ｎ型半導体領域表面に
Ｐ型不純物をイオン注入することによりソース・ドレイ
ン領域を形成し、前記ゲート電極をマスクとして前記Ｐ
型半導体領域表面にＮ型不純物燐をイオン注入すること
によりソース・ドレイン領域を形成し、前記ソース・ド
レイン領域を８００〜１０５０℃の温度で３分以内の短
時間熱処理により活性化して形成した。
【００１１】（９） 前記チャネルドープ領域を形成す
る工程においてチャネルドープ種及びイオン注入加速エ
ネルギーは、Ｎ型不純物は燐で３０ＫｅＶ以下または砒
素で７０ＫｅＶ以下、Ｐ型不純物はＢＦ2で７０ＫｅＶ
以下とした。 （１０） 前記チャネルドープ領域を形成する工程にお
いて半導体基板全面にＰ型不純物ＢＦ2をイオン注入し
た後、前記Ｎ型半導体領域表面にＮ型不純物燐をイオン
注入することよりチャネルドープ領域を形成した。
る工程においてチャネルドープ種及びイオン注入加速エ
ネルギーは、Ｎ型不純物は燐で３０ＫｅＶ以下または砒
素で７０ＫｅＶ以下、Ｐ型不純物はＢＦ2で７０ＫｅＶ
以下とした。 （１０） 前記チャネルドープ領域を形成する工程にお
いて半導体基板全面にＰ型不純物ＢＦ2をイオン注入し
た後、前記Ｎ型半導体領域表面にＮ型不純物燐をイオン
注入することよりチャネルドープ領域を形成した。
【００１２】（１１） 前記ＣＭＯＳ半導体装置の製造
方法において、前記ゲート絶縁膜の上にシリコン薄膜を
形成し、前記シリコン薄膜にＰ型の不純物をイオン注入
し、前記半導体基板を７００〜９００℃の温度で熱処理
することにより、前記シリコン薄膜をＰ型化し、前記シ
リコン薄膜の上にシリサイド膜を形成し、前記シリコン
薄膜及び前記シリサイド膜を同時に選択エッチしてゲー
ト絶縁膜の上にゲート電極を形成し、前記半導体基板の
表面全面に酸素雰囲気８００〜１０５０℃の温度で３分
以内の短時間熱処理で絶縁膜を形成し、前記ゲート電極
をマスクとして前記Ｐ型半導体領域表面にＮ型不純物を
イオン注入することによりソース・ドレイン領域を形成
すると同時に前記シリサイド膜にイオン注入し、前記ゲ
ート電極をマスクとして前記Ｎ型半導体領域表面にＰ型
不純物をイオン注入することによりソース・ドレイン領
域を形成し、前記ソース・ドレイン領域を８００〜１０
５０℃の温度で３分以内の短時間熱処理により活性化し
て形成すると同時に、前記Ｐ型半導体領域表面の前記Ｐ
型シリコン薄膜をイオン注入された前記シリサイド膜か
らシリサイド膜下の前記シリコン薄膜へＮ型不純物を拡
散させＮ型シリコン薄膜に変えた。
方法において、前記ゲート絶縁膜の上にシリコン薄膜を
形成し、前記シリコン薄膜にＰ型の不純物をイオン注入
し、前記半導体基板を７００〜９００℃の温度で熱処理
することにより、前記シリコン薄膜をＰ型化し、前記シ
リコン薄膜の上にシリサイド膜を形成し、前記シリコン
薄膜及び前記シリサイド膜を同時に選択エッチしてゲー
ト絶縁膜の上にゲート電極を形成し、前記半導体基板の
表面全面に酸素雰囲気８００〜１０５０℃の温度で３分
以内の短時間熱処理で絶縁膜を形成し、前記ゲート電極
をマスクとして前記Ｐ型半導体領域表面にＮ型不純物を
イオン注入することによりソース・ドレイン領域を形成
すると同時に前記シリサイド膜にイオン注入し、前記ゲ
ート電極をマスクとして前記Ｎ型半導体領域表面にＰ型
不純物をイオン注入することによりソース・ドレイン領
域を形成し、前記ソース・ドレイン領域を８００〜１０
５０℃の温度で３分以内の短時間熱処理により活性化し
て形成すると同時に、前記Ｐ型半導体領域表面の前記Ｐ
型シリコン薄膜をイオン注入された前記シリサイド膜か
らシリサイド膜下の前記シリコン薄膜へＮ型不純物を拡
散させＮ型シリコン薄膜に変えた。
【００１３】（１２） 半導体基板の表面に設けられた
前記Ｎ型半導体領域と前記Ｐ型半導体領域にそれぞれ前
記Ｐ型絶縁ゲート電界効果トランジスタと前記Ｎ型絶縁
ゲート電界効果トランジスタとを集積した半導体装置で
あって、半導体基板の表面に３０〜２００Åのゲート絶
縁膜を形成し、前記ゲート絶縁膜の上に形成されたゲー
ト電極の最少の長さが１．０μｍで構成した。
前記Ｎ型半導体領域と前記Ｐ型半導体領域にそれぞれ前
記Ｐ型絶縁ゲート電界効果トランジスタと前記Ｎ型絶縁
ゲート電界効果トランジスタとを集積した半導体装置で
あって、半導体基板の表面に３０〜２００Åのゲート絶
縁膜を形成し、前記ゲート絶縁膜の上に形成されたゲー
ト電極の最少の長さが１．０μｍで構成した。
【００１４】（１３） 一つのマスクを使用してＰ型ウ
ェル層とＮ型ウェル層とを半導体基板に形成する半導体
製造方法において、Ｐ型ウェル層を形成した後にＮ型ウ
ェル層を形成した。 （１４） 半導体基板上にシリコン酸化膜とシリコン窒
化膜を順次形成し、フォトマスク処理により前記シリコ
ン窒化膜を選択的に除去して前記Ｐウェル層の領域を規
定し、Ｐ型不純物を前記半導体基板にイオン注入し、前
記シリコン窒化膜が除去されたＰウェル領域にシリコン
酸化膜を形成し、前記シリコン窒化膜を除去してＮウェ
ル層の領域を規定し、Ｎ型不純物を前記半導体基板にイ
オン注入し、前記半導体基板を熱処理して不純物を拡散
及び活性化した。
ェル層とＮ型ウェル層とを半導体基板に形成する半導体
製造方法において、Ｐ型ウェル層を形成した後にＮ型ウ
ェル層を形成した。 （１４） 半導体基板上にシリコン酸化膜とシリコン窒
化膜を順次形成し、フォトマスク処理により前記シリコ
ン窒化膜を選択的に除去して前記Ｐウェル層の領域を規
定し、Ｐ型不純物を前記半導体基板にイオン注入し、前
記シリコン窒化膜が除去されたＰウェル領域にシリコン
酸化膜を形成し、前記シリコン窒化膜を除去してＮウェ
ル層の領域を規定し、Ｎ型不純物を前記半導体基板にイ
オン注入し、前記半導体基板を熱処理して不純物を拡散
及び活性化した。
【００１５】
【実施例】本発明にかかる半導体製造方法の第一実施例
を詳細に説明する。図１を参照してＰ+ポリサイドゲー
ト構造のＰＭＯＳトランジスタの形成工程を説明する。
工程Ａにおいて、Ｐ型シリコン基板１の表面にＮ型の不
純物例えばリンをイオン注入して１１５０℃で熱処理を
施し、注入された不純物リンの拡散及び活性化を行い図
示するようにＮウェル層２を形成する（Ｐ型シリコン基
板にＮウェル層を形成する代わりに、Ｎ型シリコン基板
を用いても良い）。その上にゲート酸化膜３例えば１５
０Åを８６０℃の熱処理で形成した後チャネルドープ４
を行う。このチャネルドープ４はＰＭＯＳトランジスタ
のしきいち電圧調整のために行うものであり、Ｎ型の不
純物例えばリンや砒素を注入する。
を詳細に説明する。図１を参照してＰ+ポリサイドゲー
ト構造のＰＭＯＳトランジスタの形成工程を説明する。
工程Ａにおいて、Ｐ型シリコン基板１の表面にＮ型の不
純物例えばリンをイオン注入して１１５０℃で熱処理を
施し、注入された不純物リンの拡散及び活性化を行い図
示するようにＮウェル層２を形成する（Ｐ型シリコン基
板にＮウェル層を形成する代わりに、Ｎ型シリコン基板
を用いても良い）。その上にゲート酸化膜３例えば１５
０Åを８６０℃の熱処理で形成した後チャネルドープ４
を行う。このチャネルドープ４はＰＭＯＳトランジスタ
のしきいち電圧調整のために行うものであり、Ｎ型の不
純物例えばリンや砒素を注入する。
【００１６】次に工程Ｂにおいてゲート酸化膜上にポリ
シリコン５をＣＶＤ法により堆積させる。本発明品では
２０００Åのポリシリコンを形成している。このポリシ
リコンをＰ型化するためにＰ型の不純物をイオン注入す
る。本発明品では、Ｐ型の不純物としてボロン単体では
なくボロンの化合物ＢＦ2をイオン種として用い注入を
行っている。注入濃度はイオン注入／ポリシリコン膜厚
＝２Ｅ１９ａｔｏｍ／ｃｍ3以上にする。つまりポリシ
リコン膜厚が２０００Åのときは４Ｅ１４ａｔｏｍ／ｃ
ｍ2以上さらに好ましくは８Ｅ１５ａｔｏｍ／ｃｍ2をイ
オン注入する。またはポリシリコン膜厚が３０００Åの
ときは６Ｅ１４ａｔｏｍ／ｃｍ2以上さらに好ましくは
１．２Ｅ１６ａｔｏｍ／ｃｍ2をイオン注入する。イオ
ン注入は濃度が濃い（多い）程注入時間が長くなる。従
ってイオン注入濃度が少ない程短時間で処理できるが、
薄すぎると以下のような問題が生じる。ＭＯＳトランジ
スタはドレインに一定電圧を加え、ゲート電極にしきい
値電圧以上の電圧を加えることよりチャネルが反転しソ
ースとドレインとの間に電流が流れ、動作する。濃度が
薄いとポリシリコン中で空乏層ができ印加電圧が空乏層
に取られてしまうので必要以上に電圧が必要となる。そ
して結果的にしきいち電圧が絶対値で上がってしまうこ
ととなる。もっと分かりやすく説明すると、しきい値電
圧は簡単にＶＴＨ＝ＶFB＋２ΦF−ＱB／ＣOXと表され
る。ここでＶFBはフラットバンド電圧、ΦFはフェルミ
ポテンシャル、ＱBは基板表面空乏層電荷、ＣOXはゲー
ト酸化膜容量である。ポリシリコン中の空乏層は容量を
もっていてゲート酸化膜容量と直列につながった形にな
るため見かけ上ＣOXが小さくなったのと同じになりＶＴ
Ｈは負のほうに大きくなり絶対値で上がってしまう。
シリコン５をＣＶＤ法により堆積させる。本発明品では
２０００Åのポリシリコンを形成している。このポリシ
リコンをＰ型化するためにＰ型の不純物をイオン注入す
る。本発明品では、Ｐ型の不純物としてボロン単体では
なくボロンの化合物ＢＦ2をイオン種として用い注入を
行っている。注入濃度はイオン注入／ポリシリコン膜厚
＝２Ｅ１９ａｔｏｍ／ｃｍ3以上にする。つまりポリシ
リコン膜厚が２０００Åのときは４Ｅ１４ａｔｏｍ／ｃ
ｍ2以上さらに好ましくは８Ｅ１５ａｔｏｍ／ｃｍ2をイ
オン注入する。またはポリシリコン膜厚が３０００Åの
ときは６Ｅ１４ａｔｏｍ／ｃｍ2以上さらに好ましくは
１．２Ｅ１６ａｔｏｍ／ｃｍ2をイオン注入する。イオ
ン注入は濃度が濃い（多い）程注入時間が長くなる。従
ってイオン注入濃度が少ない程短時間で処理できるが、
薄すぎると以下のような問題が生じる。ＭＯＳトランジ
スタはドレインに一定電圧を加え、ゲート電極にしきい
値電圧以上の電圧を加えることよりチャネルが反転しソ
ースとドレインとの間に電流が流れ、動作する。濃度が
薄いとポリシリコン中で空乏層ができ印加電圧が空乏層
に取られてしまうので必要以上に電圧が必要となる。そ
して結果的にしきいち電圧が絶対値で上がってしまうこ
ととなる。もっと分かりやすく説明すると、しきい値電
圧は簡単にＶＴＨ＝ＶFB＋２ΦF−ＱB／ＣOXと表され
る。ここでＶFBはフラットバンド電圧、ΦFはフェルミ
ポテンシャル、ＱBは基板表面空乏層電荷、ＣOXはゲー
ト酸化膜容量である。ポリシリコン中の空乏層は容量を
もっていてゲート酸化膜容量と直列につながった形にな
るため見かけ上ＣOXが小さくなったのと同じになりＶＴ
Ｈは負のほうに大きくなり絶対値で上がってしまう。
【００１７】またチャネルコンダクタンスｇmは、ｇm＝
（Ｗ／Ｌ）＊μＣOXＶD（ここでＷはトランジスタのゲ
ート電極の幅、Ｌはトランジスタのゲート電極の長さ、
μは移動度、ＶDはドレイン電圧）で表され、ＣOXが小
さくなりチャネルコンダクタンスは小さくなる。
（Ｗ／Ｌ）＊μＣOXＶD（ここでＷはトランジスタのゲ
ート電極の幅、Ｌはトランジスタのゲート電極の長さ、
μは移動度、ＶDはドレイン電圧）で表され、ＣOXが小
さくなりチャネルコンダクタンスは小さくなる。
【００１８】それにしきい値電圧が０．５Ｖ程度に低く
なるとゲート電圧を加えなくても、チャネルが弱反転し
てしまい、ソースとドレインとの間に電流が流れてしま
う（リーク電流）。これを理解しやすくするために図３
を用いて説明する。グラフは横軸にゲート電圧ＶG、縦
軸にドレイン電流ＩDを対数メモリでとってあり、ドレ
イン電圧ＶD＝０．１Ｖで測定したデータを示してあ
る。値はすべて絶対値である。これによるとゲート電圧
ＶG＝０Ｖでドレイン電流ＩD≠０Ａとなっている。つま
りＭＯＳトランジスタを動作させなくても電流が流れて
しまっている。ここでこの特性の傾きの逆数ＶG／ｌｏ
ｇ（ＩD）をサブスレッショルド係数Ｓといい、ＭＯＳ
トランジスタのスイッチング性能を決める重要な値で、
ＣD／ＣOX（ＣDは基板表面空乏層容量）に比例する。従
ってＣOXが小さくなると言う事は、Ｓが大きくなりリー
ク電流が大きくなるということである。イオン注入加速
エネルギーとしては例えば４０ＫｅＶ程度に設定する。
ＢＦ2はＢ単体に比べて分子量が大きいためイオン注入
時の飛程が小さいのでポリシリコンの表面にイオン注入
できる。逆にＢは飛程が大きいためＢＦ2と同じ加速エ
ネルギーで行うと、ボロンがシリコン基板にまで入って
しまう。入らないようにするには、かなり加速エネルギ
ーを低くしなければならない。その後イオン注入した不
純物を活性化及び拡散を行うために７００〜９００℃の
温度例えば８５０℃で熱処理をしてポリシリコンをＰ型
化する。熱処理が不十分だとボロンがポリシリコン中で
均一に分布しないで表面に多く存在する形になり空乏層
ができやすくなる。逆に高温熱処理してしまうとボロン
がゲート酸化膜を越えてシリコン基板まで拡散して、し
きい値電圧を変動（絶対値で低くなる）させる。
なるとゲート電圧を加えなくても、チャネルが弱反転し
てしまい、ソースとドレインとの間に電流が流れてしま
う（リーク電流）。これを理解しやすくするために図３
を用いて説明する。グラフは横軸にゲート電圧ＶG、縦
軸にドレイン電流ＩDを対数メモリでとってあり、ドレ
イン電圧ＶD＝０．１Ｖで測定したデータを示してあ
る。値はすべて絶対値である。これによるとゲート電圧
ＶG＝０Ｖでドレイン電流ＩD≠０Ａとなっている。つま
りＭＯＳトランジスタを動作させなくても電流が流れて
しまっている。ここでこの特性の傾きの逆数ＶG／ｌｏ
ｇ（ＩD）をサブスレッショルド係数Ｓといい、ＭＯＳ
トランジスタのスイッチング性能を決める重要な値で、
ＣD／ＣOX（ＣDは基板表面空乏層容量）に比例する。従
ってＣOXが小さくなると言う事は、Ｓが大きくなりリー
ク電流が大きくなるということである。イオン注入加速
エネルギーとしては例えば４０ＫｅＶ程度に設定する。
ＢＦ2はＢ単体に比べて分子量が大きいためイオン注入
時の飛程が小さいのでポリシリコンの表面にイオン注入
できる。逆にＢは飛程が大きいためＢＦ2と同じ加速エ
ネルギーで行うと、ボロンがシリコン基板にまで入って
しまう。入らないようにするには、かなり加速エネルギ
ーを低くしなければならない。その後イオン注入した不
純物を活性化及び拡散を行うために７００〜９００℃の
温度例えば８５０℃で熱処理をしてポリシリコンをＰ型
化する。熱処理が不十分だとボロンがポリシリコン中で
均一に分布しないで表面に多く存在する形になり空乏層
ができやすくなる。逆に高温熱処理してしまうとボロン
がゲート酸化膜を越えてシリコン基板まで拡散して、し
きい値電圧を変動（絶対値で低くなる）させる。
【００１９】次に工程Ｃにおいてポリシリコン５上にタ
ングステンシリサイド６を２０００Å以下例えば１００
０Åの膜をＣＶＤ法により堆積させフォトレジストをパ
ターニングしポリシリコンとシリサイド膜を同じタイミ
ングでエッチングしてポリサイドゲート電極を形成す
る。
ングステンシリサイド６を２０００Å以下例えば１００
０Åの膜をＣＶＤ法により堆積させフォトレジストをパ
ターニングしポリシリコンとシリサイド膜を同じタイミ
ングでエッチングしてポリサイドゲート電極を形成す
る。
【００２０】次に工程Ｄにおいて基板の表面全面に８５
０℃以下の温度例えば４００℃で５〜１０００ÅのＣＶ
Ｄ絶縁膜７を形成する。図４にＣＶＤ膜厚とソース／ド
レイン領域形成イオン注入エネルギーの関係を示す。ソ
ース／ドレイン領域形成はＣＶＤ膜形成工程後行われる
のでイオン注入はこのＣＶＤ膜越しに行われることにな
る。つまり図４はソース／ドレイン領域形成のイオン注
入エネルギーに対するＣＶＤ最大膜厚を表している。イ
オン注入不純物がボロンの場合は右下向き斜め斜線の領
域内、ＢＦ2の場合は左下向き斜め斜線の領域内にする
のが好ましい。本発明品では４００Åまたは４０ÅのＣ
ＶＤ絶縁膜を形成した。従来は熱酸化で膜を形成してい
たためポリシリコン中のボロンがタングステンシリサイ
ドへ拡散し濃度を下げてしきい値電圧を上げるような問
題も生じていた。またポリシリコンの表面にボロンが多
く存在している場合、ポリシリコン中に均一に分布して
いるよりも多くのボロンがタングステンシリサイドへ拡
散してしまうし、またシリサイド膜が厚い程多くのボロ
ンが拡散していまう。絶縁膜７を形成後Ｐ型の不純物を
高濃度でイオン注入しソース／ドレイン領域を形成す
る。本発明品ではＣＶＤ膜厚４００Åにはボロンをエネ
ルギー３０ＫｅＶで行い、４０ÅにはＢＦ2を８０Ｋｅ
Ｖで行った。
０℃以下の温度例えば４００℃で５〜１０００ÅのＣＶ
Ｄ絶縁膜７を形成する。図４にＣＶＤ膜厚とソース／ド
レイン領域形成イオン注入エネルギーの関係を示す。ソ
ース／ドレイン領域形成はＣＶＤ膜形成工程後行われる
のでイオン注入はこのＣＶＤ膜越しに行われることにな
る。つまり図４はソース／ドレイン領域形成のイオン注
入エネルギーに対するＣＶＤ最大膜厚を表している。イ
オン注入不純物がボロンの場合は右下向き斜め斜線の領
域内、ＢＦ2の場合は左下向き斜め斜線の領域内にする
のが好ましい。本発明品では４００Åまたは４０ÅのＣ
ＶＤ絶縁膜を形成した。従来は熱酸化で膜を形成してい
たためポリシリコン中のボロンがタングステンシリサイ
ドへ拡散し濃度を下げてしきい値電圧を上げるような問
題も生じていた。またポリシリコンの表面にボロンが多
く存在している場合、ポリシリコン中に均一に分布して
いるよりも多くのボロンがタングステンシリサイドへ拡
散してしまうし、またシリサイド膜が厚い程多くのボロ
ンが拡散していまう。絶縁膜７を形成後Ｐ型の不純物を
高濃度でイオン注入しソース／ドレイン領域を形成す
る。本発明品ではＣＶＤ膜厚４００Åにはボロンをエネ
ルギー３０ＫｅＶで行い、４０ÅにはＢＦ2を８０Ｋｅ
Ｖで行った。
【００２１】最後に工程Ｅにおいて全面にＢＰＳＧ層間
膜９を成膜する。この層間膜９は例えばＣＶＤ法等によ
り形成され引き続き熱処理により平坦化される。従来熱
処理は９２０℃で７５分程度で平坦化を行っていたため
前でも述べたようにポリシリコン中のボロンがタングス
テンシリサイドへ拡散し濃度を下げてしきい値電圧を上
げていた。本発明では８００〜１０５０℃の温度で短時
間熱処理（ＲＴＡ）例えば１０２５℃程度で４５秒程熱
処理し、かつ平坦化しやすいようにＢＰＳＧ層間膜のリ
ンの割合を５ｗｔ％から６ｗｔ％に変えた。これにより
ボロンのタングステンシリサイドへ拡散を抑制した。こ
の熱処理でイオン注入したソース／ドレイン領域の不純
物の活性化及び拡散も行っている。続いて層間膜９を選
択的にエッチングしソース／ドレイン領域及びゲート電
極に連通するコンタクトホールを形成する。この後コン
タクトリフロー処理を行うが、これも従来が８８０℃３
０分程の熱処理に対して８５０℃で３０秒程の熱処理
（ＲＴＡ）で行いボロンのタングステンシリサイドへ拡
散を抑制した。続いて真空蒸着あるいはスパッタリング
等により金属材料等を全面的に成膜した後フォトリソグ
ラフィ及びエッチングを行いパターニングされたメタル
配線１０を形成する。最後に基板１の全体を表面保護膜
１１で被覆する。
膜９を成膜する。この層間膜９は例えばＣＶＤ法等によ
り形成され引き続き熱処理により平坦化される。従来熱
処理は９２０℃で７５分程度で平坦化を行っていたため
前でも述べたようにポリシリコン中のボロンがタングス
テンシリサイドへ拡散し濃度を下げてしきい値電圧を上
げていた。本発明では８００〜１０５０℃の温度で短時
間熱処理（ＲＴＡ）例えば１０２５℃程度で４５秒程熱
処理し、かつ平坦化しやすいようにＢＰＳＧ層間膜のリ
ンの割合を５ｗｔ％から６ｗｔ％に変えた。これにより
ボロンのタングステンシリサイドへ拡散を抑制した。こ
の熱処理でイオン注入したソース／ドレイン領域の不純
物の活性化及び拡散も行っている。続いて層間膜９を選
択的にエッチングしソース／ドレイン領域及びゲート電
極に連通するコンタクトホールを形成する。この後コン
タクトリフロー処理を行うが、これも従来が８８０℃３
０分程の熱処理に対して８５０℃で３０秒程の熱処理
（ＲＴＡ）で行いボロンのタングステンシリサイドへ拡
散を抑制した。続いて真空蒸着あるいはスパッタリング
等により金属材料等を全面的に成膜した後フォトリソグ
ラフィ及びエッチングを行いパターニングされたメタル
配線１０を形成する。最後に基板１の全体を表面保護膜
１１で被覆する。
【００２２】図５はゲート電極の容量特性について示す
図である。図５（ａ）のグラフは横軸にゲート印加電圧
をとってあり、縦軸にはゲート電極の全容量Ｃをゲート
酸化膜容量ＣOXで割った測定値をとってある。図５
（ｂ）は測定したときの基板断面図と結線の様子を示し
たものである。図５（ｃ）は図５（ｂ）の等価回路を示
す。ここでＣPOLYはゲート電極容量である。図５（ａ）
グラフのゲート印加電圧が負の領域はゲート電極及びゲ
ート酸化膜の容量で、正の領域は基板空乏層容量であ
る。ゲート印加電圧が負の領域での本発明品はほとんど
全領域でＣ／ＣOX＝１であるのに対して、従来品は０．
８６となっている。これは以下の通りである。本発明品
のゲート電極内には空乏層が存在しないのでゲート電極
容量ＣPOLYがなくＣ／ＣOX＝ＣOX／ＣOX＝１となるが、
従来品のゲート電極内には空乏層が存在しゲート電極容
量ＣPOLYによりＣ／ＣOX＝ＣPOLY／（ＣOX＋ＣPOLY）と
なるため１以下となる。つまりＣ／ＣOX＜１ということ
はゲート電極の濃度が薄いということである。この両者
でのＰＭＯＳトランジスタのしきい値電圧は本発明が｜
ＶＴＨP｜＝０．０５Ｖに対し従来品は０．７１Ｖと上
がっている。
図である。図５（ａ）のグラフは横軸にゲート印加電圧
をとってあり、縦軸にはゲート電極の全容量Ｃをゲート
酸化膜容量ＣOXで割った測定値をとってある。図５
（ｂ）は測定したときの基板断面図と結線の様子を示し
たものである。図５（ｃ）は図５（ｂ）の等価回路を示
す。ここでＣPOLYはゲート電極容量である。図５（ａ）
グラフのゲート印加電圧が負の領域はゲート電極及びゲ
ート酸化膜の容量で、正の領域は基板空乏層容量であ
る。ゲート印加電圧が負の領域での本発明品はほとんど
全領域でＣ／ＣOX＝１であるのに対して、従来品は０．
８６となっている。これは以下の通りである。本発明品
のゲート電極内には空乏層が存在しないのでゲート電極
容量ＣPOLYがなくＣ／ＣOX＝ＣOX／ＣOX＝１となるが、
従来品のゲート電極内には空乏層が存在しゲート電極容
量ＣPOLYによりＣ／ＣOX＝ＣPOLY／（ＣOX＋ＣPOLY）と
なるため１以下となる。つまりＣ／ＣOX＜１ということ
はゲート電極の濃度が薄いということである。この両者
でのＰＭＯＳトランジスタのしきい値電圧は本発明が｜
ＶＴＨP｜＝０．０５Ｖに対し従来品は０．７１Ｖと上
がっている。
【００２３】図６には各々工程で行ったときのポリシリ
コンへのボロン注入濃度対しきい値電圧の変化量を示
す。横軸にボロン注入濃度をとってあり、縦軸にしきい
値電圧の変化量をとってある。本発明は注入濃度２Ｅ１
９ａｔｏｍ／ｃｍ3以上で｜ＶＴＨ｜は変わっていない
が、従来は１Ｅ２１ａｔｏｍ／ｃｍ3注入しても｜ＶＴ
Ｈ｜が変わっている。濃度１Ｅ２１ａｔｏｍ／ｃｍ3注
入するには、かなりの時間がかかった。
コンへのボロン注入濃度対しきい値電圧の変化量を示
す。横軸にボロン注入濃度をとってあり、縦軸にしきい
値電圧の変化量をとってある。本発明は注入濃度２Ｅ１
９ａｔｏｍ／ｃｍ3以上で｜ＶＴＨ｜は変わっていない
が、従来は１Ｅ２１ａｔｏｍ／ｃｍ3注入しても｜ＶＴ
Ｈ｜が変わっている。濃度１Ｅ２１ａｔｏｍ／ｃｍ3注
入するには、かなりの時間がかかった。
【００２４】本発明にかかる半導体製造方法の第二実施
例を詳細に説明する。図７を参照してＰ+ポリサイドゲ
ート、ＬＤＤ構造のＰＭＯＳトランジスタの形成工程を
説明する。工程Ｉにおいて、Ｐ型シリコン基板１の表面
にＮ型の不純物例えばリンをイオン注入して１１５０℃
で熱処理を施し、注入された不純物リンの拡散及び活性
化を行い図示するようにＮウェル層２を形成する。その
上にゲート酸化膜３例えば１５０Åを８６０℃の熱処理
で形成した後チャネルドープ４を行う。このチャネルド
ープ４はＰＭＯＳトランジスタのしきいち電圧調整のた
めに行うものであり、Ｎ型の不純物例えばリンや砒素を
注入する。次にゲート酸化膜３上にポリシリコン５をＣ
ＶＤ法により堆積させる。本発明品では２０００Åのポ
リシリコンを形成している。このポリシリコンをＰ型化
するためにＰ型の不純物をイオン注入する。本発明品で
は、Ｐ型の不純物としてボロン単体ではなくボロンの化
合物ＢＦ2をイオン種として用い注入を行っている。注
入濃度はイオン注入／ポリシリコン膜厚＝２Ｅ１９ａｔ
ｏｍ／ｃｍ3以上にする。その後イオン注入した不純物
を活性化及び拡散を行うために７００〜９００℃の温度
例えば８５０℃で熱処理をしてポリシリコンをＰ型化す
る。次にポリシリコン５上にタングステンシリサイド６
を２０００Å以下例えば１０００Åの膜をＣＶＤ法によ
り堆積させフォトレジストをパターニングしポリシリコ
ンとシリサイド膜を同じタイミングでエッチングしてポ
リサイドゲート電極を形成する。次に基板の表面全面に
８５０℃以下の温度例えば４００℃で５〜１０００Åの
ＣＶＤ絶縁膜７を形成する。本発明品では４００ÅのＣ
ＶＤ絶縁膜を形成した。従来は熱酸化で膜を形成してい
たためポリシリコン中のボロンがタングステンシリサイ
ドへ拡散し濃度を下げてしきい値電圧を上げるような問
題が生じていた。またポリシリコンの表面にボロンが多
く存在している場合、ポリシリコン中に均一に分布して
いるよりも多くのボロンがタングステンシリサイドへ拡
散してしまう。その後ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅ
ｄＤｒａｉｎ）１２領域を形成する。この場合も上記同
様にＣＶＤ絶縁膜７越しに半導体基板へイオン注入を行
うのでイオン注入エネルギーに対するＣＶＤ最大膜厚が
存在する（図４と同等）。本発明品では不純物ＢＦ2を
加速エネルギー７０ＫｅＶで３Ｅ１３ａｔｏｍ／ｃｍ2
をイオン注入した。またここのＣＶＤ絶縁膜７はＬＤＤ
イオン注入による半導体基板ダメージの緩衝材として用
いている。
例を詳細に説明する。図７を参照してＰ+ポリサイドゲ
ート、ＬＤＤ構造のＰＭＯＳトランジスタの形成工程を
説明する。工程Ｉにおいて、Ｐ型シリコン基板１の表面
にＮ型の不純物例えばリンをイオン注入して１１５０℃
で熱処理を施し、注入された不純物リンの拡散及び活性
化を行い図示するようにＮウェル層２を形成する。その
上にゲート酸化膜３例えば１５０Åを８６０℃の熱処理
で形成した後チャネルドープ４を行う。このチャネルド
ープ４はＰＭＯＳトランジスタのしきいち電圧調整のた
めに行うものであり、Ｎ型の不純物例えばリンや砒素を
注入する。次にゲート酸化膜３上にポリシリコン５をＣ
ＶＤ法により堆積させる。本発明品では２０００Åのポ
リシリコンを形成している。このポリシリコンをＰ型化
するためにＰ型の不純物をイオン注入する。本発明品で
は、Ｐ型の不純物としてボロン単体ではなくボロンの化
合物ＢＦ2をイオン種として用い注入を行っている。注
入濃度はイオン注入／ポリシリコン膜厚＝２Ｅ１９ａｔ
ｏｍ／ｃｍ3以上にする。その後イオン注入した不純物
を活性化及び拡散を行うために７００〜９００℃の温度
例えば８５０℃で熱処理をしてポリシリコンをＰ型化す
る。次にポリシリコン５上にタングステンシリサイド６
を２０００Å以下例えば１０００Åの膜をＣＶＤ法によ
り堆積させフォトレジストをパターニングしポリシリコ
ンとシリサイド膜を同じタイミングでエッチングしてポ
リサイドゲート電極を形成する。次に基板の表面全面に
８５０℃以下の温度例えば４００℃で５〜１０００Åの
ＣＶＤ絶縁膜７を形成する。本発明品では４００ÅのＣ
ＶＤ絶縁膜を形成した。従来は熱酸化で膜を形成してい
たためポリシリコン中のボロンがタングステンシリサイ
ドへ拡散し濃度を下げてしきい値電圧を上げるような問
題が生じていた。またポリシリコンの表面にボロンが多
く存在している場合、ポリシリコン中に均一に分布して
いるよりも多くのボロンがタングステンシリサイドへ拡
散してしまう。その後ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅ
ｄＤｒａｉｎ）１２領域を形成する。この場合も上記同
様にＣＶＤ絶縁膜７越しに半導体基板へイオン注入を行
うのでイオン注入エネルギーに対するＣＶＤ最大膜厚が
存在する（図４と同等）。本発明品では不純物ＢＦ2を
加速エネルギー７０ＫｅＶで３Ｅ１３ａｔｏｍ／ｃｍ2
をイオン注入した。またここのＣＶＤ絶縁膜７はＬＤＤ
イオン注入による半導体基板ダメージの緩衝材として用
いている。
【００２５】工程IIにおいて、基板の表面全面にＣＶＤ
絶縁膜例えば２５００Åを堆積させエッチングすること
よりサイドスペーサ１３を形成する。工程IIIにおい
て、酸素雰囲気で８００〜１０５０℃の温度で短時間熱
処理で例えば９６０℃程度で４５秒程熱処理し、酸化膜
１４を形成するとともに前工程のエッチングによるダメ
ージを回復させる。従来は９５０℃４５分の熱酸化で膜
を形成していたためポリシリコン中のボロンがタングス
テンシリサイドへ拡散し濃度を下げてしきい値電圧を上
げるような問題が生じていた。次に酸化膜１４を介して
Ｐ型の不純物を高濃度でイオン注入しソース／ドレイン
領域を形成する。本発明品では不純物ＢＦ2を８０Ｋｅ
Ｖで５Ｅ１５ａｔｏｍ／ｃｍ2をイオン注入した。
絶縁膜例えば２５００Åを堆積させエッチングすること
よりサイドスペーサ１３を形成する。工程IIIにおい
て、酸素雰囲気で８００〜１０５０℃の温度で短時間熱
処理で例えば９６０℃程度で４５秒程熱処理し、酸化膜
１４を形成するとともに前工程のエッチングによるダメ
ージを回復させる。従来は９５０℃４５分の熱酸化で膜
を形成していたためポリシリコン中のボロンがタングス
テンシリサイドへ拡散し濃度を下げてしきい値電圧を上
げるような問題が生じていた。次に酸化膜１４を介して
Ｐ型の不純物を高濃度でイオン注入しソース／ドレイン
領域を形成する。本発明品では不純物ＢＦ2を８０Ｋｅ
Ｖで５Ｅ１５ａｔｏｍ／ｃｍ2をイオン注入した。
【００２６】最後に工程IVにおいて全面にＢＰＳＧ層間
膜９を成膜する。この層間膜９は例えばＣＶＤ法等によ
り形成され引き続き熱処理により平坦化される。従来熱
処理は９２０℃で７５分程度で平坦化を行っていたため
前でも述べたようにポリシリコン中のボロンがタングス
テンシリサイドへ拡散し濃度を下げてしきい値電圧を上
げていた。本発明では８００〜１０５０℃の温度で短時
間熱処理（ＲＴＡ）例えば９８０℃程度で４５秒程熱処
理し、かつ平坦化しやすいようにＢＰＳＧ層間膜のリン
の割合を５ｗｔ％から６ｗｔ％に変えた。これによりボ
ロンのタングステンシリサイドへ拡散を抑制した。この
熱処理でイオン注入したソース／ドレイン領域の不純物
の活性化及び拡散も行っている。続いて層間膜９を選択
的にエッチングしソース／ドレイン領域及びゲート電極
に連通するコンタクトホールを形成する。この後コンタ
クトリフロー処理を行うが、これも従来が８８０℃３０
分程の熱処理に対して８５０℃で３０秒程の熱処理（Ｒ
ＴＡ）で行いボロンのタングステンシリサイドへ拡散を
抑制した。続いて真空蒸着あるいはスパッタリング等に
より金属材料等を全面的に成膜した後フォトリソグラフ
ィ及びエッチングを行いパターニングされたメタル配線
１０を形成する。最後に基板１の全体を表面保護膜１１
で被覆する。
膜９を成膜する。この層間膜９は例えばＣＶＤ法等によ
り形成され引き続き熱処理により平坦化される。従来熱
処理は９２０℃で７５分程度で平坦化を行っていたため
前でも述べたようにポリシリコン中のボロンがタングス
テンシリサイドへ拡散し濃度を下げてしきい値電圧を上
げていた。本発明では８００〜１０５０℃の温度で短時
間熱処理（ＲＴＡ）例えば９８０℃程度で４５秒程熱処
理し、かつ平坦化しやすいようにＢＰＳＧ層間膜のリン
の割合を５ｗｔ％から６ｗｔ％に変えた。これによりボ
ロンのタングステンシリサイドへ拡散を抑制した。この
熱処理でイオン注入したソース／ドレイン領域の不純物
の活性化及び拡散も行っている。続いて層間膜９を選択
的にエッチングしソース／ドレイン領域及びゲート電極
に連通するコンタクトホールを形成する。この後コンタ
クトリフロー処理を行うが、これも従来が８８０℃３０
分程の熱処理に対して８５０℃で３０秒程の熱処理（Ｒ
ＴＡ）で行いボロンのタングステンシリサイドへ拡散を
抑制した。続いて真空蒸着あるいはスパッタリング等に
より金属材料等を全面的に成膜した後フォトリソグラフ
ィ及びエッチングを行いパターニングされたメタル配線
１０を形成する。最後に基板１の全体を表面保護膜１１
で被覆する。
【００２７】本発明にかかる半導体製造方法の第三実施
例を詳細に説明する。まず図８を参照して両極ポリサイ
ドゲート構造のＣＭＯＳトランジスタのゲート酸化膜形
成工程までを説明する。工程ａにおいて、Ｐ型シリコン
基板１の表面にＮウェル層２を形成する。基板表面にマ
スクとして所定の形状にパターニングされた酸化膜１４
を形成した後、Ｎ型の不純物例えば燐を２Ｅ１２ａｔｏ
ｍ／ｃｍ2のドーズ量でイオン注入する。この後、１１
５０℃で６時間加熱処理を施し、注入された不純物燐の
拡散及び活性化を行い図示するようにＮウェル層２を形
成する。このＮウェル層２にＰチャネルＭＯＳトランジ
スタが形成され、隣接部分にＮチャネルＭＯＳトランジ
スタが形成される事になる。
例を詳細に説明する。まず図８を参照して両極ポリサイ
ドゲート構造のＣＭＯＳトランジスタのゲート酸化膜形
成工程までを説明する。工程ａにおいて、Ｐ型シリコン
基板１の表面にＮウェル層２を形成する。基板表面にマ
スクとして所定の形状にパターニングされた酸化膜１４
を形成した後、Ｎ型の不純物例えば燐を２Ｅ１２ａｔｏ
ｍ／ｃｍ2のドーズ量でイオン注入する。この後、１１
５０℃で６時間加熱処理を施し、注入された不純物燐の
拡散及び活性化を行い図示するようにＮウェル層２を形
成する。このＮウェル層２にＰチャネルＭＯＳトランジ
スタが形成され、隣接部分にＮチャネルＭＯＳトランジ
スタが形成される事になる。
【００２８】工程ｂにおいてフィールドドープを行う。
この為に、まずトランジスタ素子の形成される活性領域
を被覆するようにシリコン窒化膜１５をパターニング形
成する。特に、Ｎウェル２の上にはシリコン窒化膜１５
に重ねてフォトレジスト１６も形成する。この状態で不
純物ボロンを３０ＫｅＶの加速エネルギー及び２Ｅ１３
ａｔｏｍ／ｃｍ2のドーズ量でイオン注入しフィールド
ドープを行う。図示するように、素子領域を囲む部分に
フィールドドープ領域が形成される。
この為に、まずトランジスタ素子の形成される活性領域
を被覆するようにシリコン窒化膜１５をパターニング形
成する。特に、Ｎウェル２の上にはシリコン窒化膜１５
に重ねてフォトレジスト１６も形成する。この状態で不
純物ボロンを３０ＫｅＶの加速エネルギー及び２Ｅ１３
ａｔｏｍ／ｃｍ2のドーズ量でイオン注入しフィールド
ドープを行う。図示するように、素子領域を囲む部分に
フィールドドープ領域が形成される。
【００２９】続いて工程ｃにおいて所謂ＬＯＣＯＳ処理
を行い素子領域を囲むようにフィールド酸化膜１７を形
成する。この後、犠牲酸化及びその除去処理を行い、基
板１の表面に残された異物を除去し清浄化する。最後に
工程ｄにおいて基板１表面の熱酸化処理を行い素子領域
を覆うようにゲート酸化膜３を形成する。この熱酸化処
理はＨ2Ｏ雰囲気中で８６０℃の温度で行い約１５０Å
程度に酸化膜を成膜する。
を行い素子領域を囲むようにフィールド酸化膜１７を形
成する。この後、犠牲酸化及びその除去処理を行い、基
板１の表面に残された異物を除去し清浄化する。最後に
工程ｄにおいて基板１表面の熱酸化処理を行い素子領域
を覆うようにゲート酸化膜３を形成する。この熱酸化処
理はＨ2Ｏ雰囲気中で８６０℃の温度で行い約１５０Å
程度に酸化膜を成膜する。
【００３０】続いて図９を参照して後続工程を説明す
る。まず工程ｅにおいてＰチャネルＭＯＳトランジスタ
のしきい値電圧調整のためのチャネルドープを行う。Ｐ
チャネルＭＯＳトランジスタが形成されるＮウェル層２
の上以外にフォトレジスト１６をパターニングして形成
する。そしてＮ型の不純物例えば燐や砒素を注入する。
ＮチャネルＭＯＳトランジスタが形成される予定の隣接
領域にはフォトレジスト１６がマスクとなり不純物はさ
れない。注入加速エネルギーはイオン注入する際に介在
する酸化膜厚に対して不純物ごとに最小と最大があり、
その関係を図１２に示す。図１２の縦軸にゲート酸化膜
厚、横軸にチャネルドープエネルギーをとってある。可
能な加速エネルギー領域は各種不純物のＭＩＮ線の右側
よりＭＡＸ線の左側の範囲である。例えば酸化膜厚が１
５０Åの場合、砒素は１６ＫｅＶから６１ＫｅＶで、燐
は１２ＫｅＶから２６ＫｅＶとなり、１２０Åの場合、
砒素は１３ＫｅＶから５８ＫｅＶで、燐は１０ＫｅＶか
ら２５ＫｅＶとなり、１００Åの場合、砒素は１１Ｋｅ
Ｖから５６ＫｅＶで、燐は８ＫｅＶから２４ＫｅＶとな
る。図１３にＰチャネルＭＯＳトランジスタのしきい値
電圧に対する単位ゲート電極幅当たりのリーク電流を示
す。図１３の縦軸にリーク電流、横軸にしきい値電圧を
とってある。ここでチャネルドープはＮ型の不純物燐を
２５ＫｅＶの加速エネルギーでイオン注入した。またＰ
チャネルＭＯＳトランジスタのゲート電極長が１．４μ
ｍで、ドレイン電圧（Ｖｄ）が−１．５Ｖのときのリー
ク電流を測定した。ゲート酸化膜厚（Ｇａｔｅ）が１２
０Åに対して１００Åのリーク電流は約４倍増加してい
ることがわかる。これはゲート酸化膜１００Åに対し２
５ＫｅＶの加速エネルギーでイオン注入したためであ
る。次に図１４にチャネルドープエネルギーに対するサ
ブスレッショルド係数Ｓを示す。図１４の縦軸にサブス
レッショルド係数Ｓ、横軸にチャネルドープエネルギー
をとってあり、ゲート酸化膜厚１５０Åでしきい値（絶
対値）０．４Ｖのとき測定したものである。これよりエ
ネルギーが小さいほどＳは小さくなることがわかる。砒
素は加速エネルギーが６０ＫｅＶでＳが７１．８ｍＶ／
ｄｅｃａｄｅ以下であるのに対し、燐は４０ＫｅＶで７
４．７ｍＶ／ｄｅｃａｄｅになっている。これは砒素の
方が同じエネルギーでも燐よりＳを小さくすることがで
きるということである。前にも述べたようにＳは小さい
ほどトランジスタが高速に動作し、且つしきい値電圧が
低いときのリーク電流を抑制することができる。図１５
にＰチャネルＭＯＳトランジスタのサブスレッショルド
係数ｖｓ単位ゲート電極幅当たりのリーク電流を示す。
図１５の縦軸にリーク電流、横軸にサブスレッショルド
係数Ｓをとってあり、ゲート酸化膜厚が１５０Åのと
き、リーク電流はドレイン電圧（Ｖｄ）が−．５Ｖで、
しきい値電圧としては−０．４Ｖのとき測定した。Ｓが
７４ｍＶ／ｄｅｃａｄｅを越えるとリーク電流は約２倍
以上に増えることがわかる。
る。まず工程ｅにおいてＰチャネルＭＯＳトランジスタ
のしきい値電圧調整のためのチャネルドープを行う。Ｐ
チャネルＭＯＳトランジスタが形成されるＮウェル層２
の上以外にフォトレジスト１６をパターニングして形成
する。そしてＮ型の不純物例えば燐や砒素を注入する。
ＮチャネルＭＯＳトランジスタが形成される予定の隣接
領域にはフォトレジスト１６がマスクとなり不純物はさ
れない。注入加速エネルギーはイオン注入する際に介在
する酸化膜厚に対して不純物ごとに最小と最大があり、
その関係を図１２に示す。図１２の縦軸にゲート酸化膜
厚、横軸にチャネルドープエネルギーをとってある。可
能な加速エネルギー領域は各種不純物のＭＩＮ線の右側
よりＭＡＸ線の左側の範囲である。例えば酸化膜厚が１
５０Åの場合、砒素は１６ＫｅＶから６１ＫｅＶで、燐
は１２ＫｅＶから２６ＫｅＶとなり、１２０Åの場合、
砒素は１３ＫｅＶから５８ＫｅＶで、燐は１０ＫｅＶか
ら２５ＫｅＶとなり、１００Åの場合、砒素は１１Ｋｅ
Ｖから５６ＫｅＶで、燐は８ＫｅＶから２４ＫｅＶとな
る。図１３にＰチャネルＭＯＳトランジスタのしきい値
電圧に対する単位ゲート電極幅当たりのリーク電流を示
す。図１３の縦軸にリーク電流、横軸にしきい値電圧を
とってある。ここでチャネルドープはＮ型の不純物燐を
２５ＫｅＶの加速エネルギーでイオン注入した。またＰ
チャネルＭＯＳトランジスタのゲート電極長が１．４μ
ｍで、ドレイン電圧（Ｖｄ）が−１．５Ｖのときのリー
ク電流を測定した。ゲート酸化膜厚（Ｇａｔｅ）が１２
０Åに対して１００Åのリーク電流は約４倍増加してい
ることがわかる。これはゲート酸化膜１００Åに対し２
５ＫｅＶの加速エネルギーでイオン注入したためであ
る。次に図１４にチャネルドープエネルギーに対するサ
ブスレッショルド係数Ｓを示す。図１４の縦軸にサブス
レッショルド係数Ｓ、横軸にチャネルドープエネルギー
をとってあり、ゲート酸化膜厚１５０Åでしきい値（絶
対値）０．４Ｖのとき測定したものである。これよりエ
ネルギーが小さいほどＳは小さくなることがわかる。砒
素は加速エネルギーが６０ＫｅＶでＳが７１．８ｍＶ／
ｄｅｃａｄｅ以下であるのに対し、燐は４０ＫｅＶで７
４．７ｍＶ／ｄｅｃａｄｅになっている。これは砒素の
方が同じエネルギーでも燐よりＳを小さくすることがで
きるということである。前にも述べたようにＳは小さい
ほどトランジスタが高速に動作し、且つしきい値電圧が
低いときのリーク電流を抑制することができる。図１５
にＰチャネルＭＯＳトランジスタのサブスレッショルド
係数ｖｓ単位ゲート電極幅当たりのリーク電流を示す。
図１５の縦軸にリーク電流、横軸にサブスレッショルド
係数Ｓをとってあり、ゲート酸化膜厚が１５０Åのと
き、リーク電流はドレイン電圧（Ｖｄ）が−．５Ｖで、
しきい値電圧としては−０．４Ｖのとき測定した。Ｓが
７４ｍＶ／ｄｅｃａｄｅを越えるとリーク電流は約２倍
以上に増えることがわかる。
【００３１】次に工程ｆにおいてＮチャネルＭＯＳトラ
ンジスタのしきい値電圧調整のためのチャネルドープを
行う。前工程で形成されたフォトレジスト１６を除去し
た後ＮチャネルＭＯＳトランジスタが形成される領域以
外はフォトレジスト１６でマスクしておき、Ｐ型の不純
物例えばＢＦ2を注入する。加速エネルギーはＰチャネ
ルＭＯＳトランジスタのときと同様にイオン注入する際
に介在する酸化膜厚に対して不純物ごとに最小と最大が
ある（図１２）。例えば酸化膜厚が１５０Åの場合、２
０ＫｅＶから６０ＫｅＶで、１２０Åの場合、１６Ｋｅ
Ｖから５８ＫｅＶで、１００Åの場合、１４ＫｅＶから
５６ＫｅＶとなる。図１６にＮチャネルＭＯＳトランジ
スタのしきい値電圧に対する単位ゲート電極幅当たりの
リーク電流を示す。図１６の縦軸にリーク電流、横軸に
しきい値電圧をとってある。ここでチャネルドープはＰ
型の不純物ＢＦ2を２５ＫｅＶの加速エネルギーでイオ
ン注入した。またＰチャネルＭＯＳトランジスタのゲー
ト電極長が１．０と１．４と１０μｍで、ドレイン電圧
（Ｖｄ）が−１．５Ｖのときのリーク電流を測定した。
それぞれのゲート電極長でゲート酸化膜厚（Ｇａｔｅ）
が１００及び１２０Åのリーク電流はほぼ同じ。
ンジスタのしきい値電圧調整のためのチャネルドープを
行う。前工程で形成されたフォトレジスト１６を除去し
た後ＮチャネルＭＯＳトランジスタが形成される領域以
外はフォトレジスト１６でマスクしておき、Ｐ型の不純
物例えばＢＦ2を注入する。加速エネルギーはＰチャネ
ルＭＯＳトランジスタのときと同様にイオン注入する際
に介在する酸化膜厚に対して不純物ごとに最小と最大が
ある（図１２）。例えば酸化膜厚が１５０Åの場合、２
０ＫｅＶから６０ＫｅＶで、１２０Åの場合、１６Ｋｅ
Ｖから５８ＫｅＶで、１００Åの場合、１４ＫｅＶから
５６ＫｅＶとなる。図１６にＮチャネルＭＯＳトランジ
スタのしきい値電圧に対する単位ゲート電極幅当たりの
リーク電流を示す。図１６の縦軸にリーク電流、横軸に
しきい値電圧をとってある。ここでチャネルドープはＰ
型の不純物ＢＦ2を２５ＫｅＶの加速エネルギーでイオ
ン注入した。またＰチャネルＭＯＳトランジスタのゲー
ト電極長が１．０と１．４と１０μｍで、ドレイン電圧
（Ｖｄ）が−１．５Ｖのときのリーク電流を測定した。
それぞれのゲート電極長でゲート酸化膜厚（Ｇａｔｅ）
が１００及び１２０Åのリーク電流はほぼ同じ。
【００３２】次に工程ｇにおいて前工程で形成されたフ
ォトレジスト１６を除去した後ゲート酸化膜上にポリシ
リコン５をＣＶＤ法により堆積させる。本発明品では２
０００Åのポリシリコンを形成している。ＮチャネルＭ
ＯＳトランジスタ用のゲート電極を形成するため、まず
ＮチャネルＭＯＳトランジスタが形成される領域以外は
フォトレジスト１６でマスクしておく。続いてこのポリ
シリコンをＮ型化するためにＮ型の不純物をイオン注入
する。本発明品では、Ｎ型の不純物として燐または砒素
をイオン種として用い注入を行っている。注入濃度はイ
オン注入／ポリシリコン膜厚＝２Ｅ１９ａｔｏｍ／ｃｍ
3以上にする。つまりポリシリコン膜厚が２０００Åの
ときは４Ｅ１４ａｔｏｍ／ｃｍ2以上さらに好ましくは
５Ｅ１５ａｔｏｍ／ｃｍ2をイオン注入する。またはポ
リシリコン膜厚が３０００Åのときは６Ｅ１４ａｔｏｍ
／ｃｍ2以上さらに好ましくは８Ｅ１５ａｔｏｍ／ｃｍ2
をイオン注入する。イオン注入は濃度が濃い（多い）程
注入時間が長くなる。イオン注入加速エネルギーは、ポ
リシリコン膜厚が２０００Åのときは例えば燐は４０Ｋ
ｅＶ程度に、砒素は９０ＫｅＶ程度に、または３０００
Åのときは例えば燐は６０ＫｅＶ程度に、砒素は１１０
ＫｅＶ程度に設定する。
ォトレジスト１６を除去した後ゲート酸化膜上にポリシ
リコン５をＣＶＤ法により堆積させる。本発明品では２
０００Åのポリシリコンを形成している。ＮチャネルＭ
ＯＳトランジスタ用のゲート電極を形成するため、まず
ＮチャネルＭＯＳトランジスタが形成される領域以外は
フォトレジスト１６でマスクしておく。続いてこのポリ
シリコンをＮ型化するためにＮ型の不純物をイオン注入
する。本発明品では、Ｎ型の不純物として燐または砒素
をイオン種として用い注入を行っている。注入濃度はイ
オン注入／ポリシリコン膜厚＝２Ｅ１９ａｔｏｍ／ｃｍ
3以上にする。つまりポリシリコン膜厚が２０００Åの
ときは４Ｅ１４ａｔｏｍ／ｃｍ2以上さらに好ましくは
５Ｅ１５ａｔｏｍ／ｃｍ2をイオン注入する。またはポ
リシリコン膜厚が３０００Åのときは６Ｅ１４ａｔｏｍ
／ｃｍ2以上さらに好ましくは８Ｅ１５ａｔｏｍ／ｃｍ2
をイオン注入する。イオン注入は濃度が濃い（多い）程
注入時間が長くなる。イオン注入加速エネルギーは、ポ
リシリコン膜厚が２０００Åのときは例えば燐は４０Ｋ
ｅＶ程度に、砒素は９０ＫｅＶ程度に、または３０００
Åのときは例えば燐は６０ＫｅＶ程度に、砒素は１１０
ＫｅＶ程度に設定する。
【００３３】次に工程ｈにおいて前工程で形成されたフ
ォトレジスト１６を除去した後ＰチャネルＭＯＳトラン
ジスタ用のゲート電極を形成するため、まず先にＮ型不
純物をイオン注入した領域はフォトレジスト１６でマス
クしておく。続いてこのポリシリコンをＰ型化するため
にＰ型の不純物をイオン注入する。本発明品では、Ｐ型
の不純物としてボロン単体ではなくボロンの化合物ＢＦ
2をイオン種として用い注入を行っている。注入濃度は
イオン注入／ポリシリコン膜厚＝２Ｅ１９ａｔｏｍ／ｃ
ｍ3以上にする。イオン注入加速エネルギーとしては例
えば４０ＫｅＶ程度に設定する。ＢＦ2はＢ単体に比べ
て分子量が大きいためイオン注入時の飛程が小さいので
ポリシリコンの表面にイオン注入できる。逆にＢは飛程
が大きいためＢＦ2と同じ加速エネルギーで行うと、ボ
ロンがシリコン基板にまで入ってしまう。入らないよう
にするには、かなり加速エネルギーを低くしなければな
らない。その後イオン注入した不純物を活性化及び拡散
を行うために７００〜９００℃の温度例えば８５０℃で
熱処理をしてポリシリコンをＮ／Ｐ型化する。
ォトレジスト１６を除去した後ＰチャネルＭＯＳトラン
ジスタ用のゲート電極を形成するため、まず先にＮ型不
純物をイオン注入した領域はフォトレジスト１６でマス
クしておく。続いてこのポリシリコンをＰ型化するため
にＰ型の不純物をイオン注入する。本発明品では、Ｐ型
の不純物としてボロン単体ではなくボロンの化合物ＢＦ
2をイオン種として用い注入を行っている。注入濃度は
イオン注入／ポリシリコン膜厚＝２Ｅ１９ａｔｏｍ／ｃ
ｍ3以上にする。イオン注入加速エネルギーとしては例
えば４０ＫｅＶ程度に設定する。ＢＦ2はＢ単体に比べ
て分子量が大きいためイオン注入時の飛程が小さいので
ポリシリコンの表面にイオン注入できる。逆にＢは飛程
が大きいためＢＦ2と同じ加速エネルギーで行うと、ボ
ロンがシリコン基板にまで入ってしまう。入らないよう
にするには、かなり加速エネルギーを低くしなければな
らない。その後イオン注入した不純物を活性化及び拡散
を行うために７００〜９００℃の温度例えば８５０℃で
熱処理をしてポリシリコンをＮ／Ｐ型化する。
【００３４】続いて図１０を参照して後続工程を説明す
る。工程ｉにおいてポリシリコン５上にタングステンシ
リサイド６を２０００Å以下例えば１０００Åの膜をＣ
ＶＤ法により堆積させフォトレジストをパターニングし
ポリシリコンとシリサイド膜を同じタイミングでエッチ
ングしてＰ型ポリサイドゲート電極１８及びＮ型ポリサ
イドゲート電極１９を形成する。シリサイド膜が厚い程
ポリシリコン中のボロンがシリサイドへ多く拡散する。
る。工程ｉにおいてポリシリコン５上にタングステンシ
リサイド６を２０００Å以下例えば１０００Åの膜をＣ
ＶＤ法により堆積させフォトレジストをパターニングし
ポリシリコンとシリサイド膜を同じタイミングでエッチ
ングしてＰ型ポリサイドゲート電極１８及びＮ型ポリサ
イドゲート電極１９を形成する。シリサイド膜が厚い程
ポリシリコン中のボロンがシリサイドへ多く拡散する。
【００３５】次に工程ｊにおいて基板の表面全面に８５
０℃以下の温度例えば４００℃で５〜１０００ÅのＣＶ
Ｄ絶縁膜７を形成する。前にも述べたようにＣＶＤ絶縁
膜厚は、後工程のソース／ドレイン領域形成のイオン注
入エネルギーに依存する。本発明品では４００Åまたは
４０ÅのＣＶＤ絶縁膜を形成した。従来は熱酸化で膜を
形成していたためポリシリコン中のボロンがタングステ
ンシリサイドへ拡散し濃度を下げてしきい値電圧を上げ
るような問題が生じていた。またポリシリコンの表面に
ボロンが多く存在している場合、ポリシリコン中に均一
に分布しているよりも多くのボロンがタングステンシリ
サイドへ拡散してしまう。
０℃以下の温度例えば４００℃で５〜１０００ÅのＣＶ
Ｄ絶縁膜７を形成する。前にも述べたようにＣＶＤ絶縁
膜厚は、後工程のソース／ドレイン領域形成のイオン注
入エネルギーに依存する。本発明品では４００Åまたは
４０ÅのＣＶＤ絶縁膜を形成した。従来は熱酸化で膜を
形成していたためポリシリコン中のボロンがタングステ
ンシリサイドへ拡散し濃度を下げてしきい値電圧を上げ
るような問題が生じていた。またポリシリコンの表面に
ボロンが多く存在している場合、ポリシリコン中に均一
に分布しているよりも多くのボロンがタングステンシリ
サイドへ拡散してしまう。
【００３６】次に工程ｋにおいてＮチャネルＭＯＳトラ
ンジスタのソース／ドレイン領域を形成する。この際、
ＰチャネルＭＯＳトランジスタの形成されるＮウェル層
２の上はフォトレジスト１６でマスクしておく。この状
態でゲート電極１９をマスクに利用したセルファアライ
メントによりＮ型不純物燐をイオン注入する。イオン注
入の条件はＣＶＤ膜厚４００Åには燐を７０ＫｅＶのエ
ネルギーで５Ｅ１５ａｔｏｍ／ｃｍ2のドーズにし、４
０Åには４０ＫｅＶのエネルギーで３．５Ｅ１５ａｔｏ
ｍ／ｃｍ2のドーズで行った。従来と異なりＮ型の不純
物として燐を用いているのでこの後熱処理を行わなくて
も所定のソース／ドレイン領域の導電率を得ることがで
きる。従来はＮ型の不純物として拡散係数が小さな砒素
を用いていたので、９５０℃で３０分程度の高温熱拡散
処理が必要であったためポリシリコン中のボロンがタン
グステンシリサイドへ拡散し濃度を下げてしきい値電圧
を上げるような問題が生じていた。
ンジスタのソース／ドレイン領域を形成する。この際、
ＰチャネルＭＯＳトランジスタの形成されるＮウェル層
２の上はフォトレジスト１６でマスクしておく。この状
態でゲート電極１９をマスクに利用したセルファアライ
メントによりＮ型不純物燐をイオン注入する。イオン注
入の条件はＣＶＤ膜厚４００Åには燐を７０ＫｅＶのエ
ネルギーで５Ｅ１５ａｔｏｍ／ｃｍ2のドーズにし、４
０Åには４０ＫｅＶのエネルギーで３．５Ｅ１５ａｔｏ
ｍ／ｃｍ2のドーズで行った。従来と異なりＮ型の不純
物として燐を用いているのでこの後熱処理を行わなくて
も所定のソース／ドレイン領域の導電率を得ることがで
きる。従来はＮ型の不純物として拡散係数が小さな砒素
を用いていたので、９５０℃で３０分程度の高温熱拡散
処理が必要であったためポリシリコン中のボロンがタン
グステンシリサイドへ拡散し濃度を下げてしきい値電圧
を上げるような問題が生じていた。
【００３７】最後に工程ｌにおいて残されたＰチャネル
ＭＯＳトランジスタのソース／ドレイン領域を形成す
る。この際には先に形成されたＮチャネルＭＯＳトラン
ジスタの部分をフォトレジスト１６でマスクしておく。
この状態でゲート電極１８をマスクに利用したセルファ
アライメントによりＰ型不純物を高濃度でイオン注入す
る。本発明品ではＣＶＤ膜厚４００Åにはボロンを３０
ＫｅＶのエネルギーで５Ｅ１５ａｔｏｍ／ｃｍ2または
ＢＦ2を８０ＫｅＶのエネルギーで６Ｅ１５ａｔｏｍ／
ｃｍ2のドーズで行い、４０ÅにはＢＦ2を８０ＫｅＶの
エネルギーで５Ｅ１５ａｔｏｍ／ｃｍ2または３．５Ｅ
１５ａｔｏｍ／ｃｍ2のドーズで行った。
ＭＯＳトランジスタのソース／ドレイン領域を形成す
る。この際には先に形成されたＮチャネルＭＯＳトラン
ジスタの部分をフォトレジスト１６でマスクしておく。
この状態でゲート電極１８をマスクに利用したセルファ
アライメントによりＰ型不純物を高濃度でイオン注入す
る。本発明品ではＣＶＤ膜厚４００Åにはボロンを３０
ＫｅＶのエネルギーで５Ｅ１５ａｔｏｍ／ｃｍ2または
ＢＦ2を８０ＫｅＶのエネルギーで６Ｅ１５ａｔｏｍ／
ｃｍ2のドーズで行い、４０ÅにはＢＦ2を８０ＫｅＶの
エネルギーで５Ｅ１５ａｔｏｍ／ｃｍ2または３．５Ｅ
１５ａｔｏｍ／ｃｍ2のドーズで行った。
【００３８】続いて図１１を参照してメタル配線等の工
程を説明する。なお図１１は両極ポリサイドゲート構造
のＣＭＯＳトランジスタの完成状態を示している。図示
するように、ＰチャネルＭＯＳトランジスタのソース／
ドレイン領域を形成した後フォトレジスト１６を除去し
全面にＢＰＳＧ層間膜９を成膜する。この層間膜９は例
えばＣＶＤ法等により形成され引き続き熱処理により平
坦化される。従来熱処理は９２０℃で７５分程度で平坦
化を行っていたため前でも述べたようにポリシリコン中
のボロンがタングステンシリサイドへ拡散し濃度を下げ
てしきい値電圧を上げていた。本発明では８００〜１０
５０℃の温度で短時間熱処理（ＲＴＡ）例えば１０００
℃程度で４５秒程熱処理し、かつ平坦化しやすいように
ＢＰＳＧ層間膜のリンの割合を５ｗｔ％から６ｗｔ％に
変えた。これによりボロンのタングステンシリサイドへ
拡散を抑制した。この熱処理でイオン注入したソース／
ドレイン領域の不純物の活性化及び拡散も行っている。
続いて層間膜９を選択的にエッチングしソース／ドレイ
ン領域及びゲート電極に連通するコンタクトホールを形
成する。この後コンタクトリフロー処理を行うが、これ
も従来が８８０℃３０分程の熱処理に対して８５０℃で
３０秒程の熱処理（ＲＴＡ）で行いボロンのタングステ
ンシリサイドへ拡散を抑制した。続いて真空蒸着あるい
はスパッタリング等により金属材料等を全面的に成膜し
た後フォトリソグラフィ及びエッチングを行いパターニ
ングされたメタル配線１０を形成する。最後に基板１の
全体を表面保護膜１１で被覆する。
程を説明する。なお図１１は両極ポリサイドゲート構造
のＣＭＯＳトランジスタの完成状態を示している。図示
するように、ＰチャネルＭＯＳトランジスタのソース／
ドレイン領域を形成した後フォトレジスト１６を除去し
全面にＢＰＳＧ層間膜９を成膜する。この層間膜９は例
えばＣＶＤ法等により形成され引き続き熱処理により平
坦化される。従来熱処理は９２０℃で７５分程度で平坦
化を行っていたため前でも述べたようにポリシリコン中
のボロンがタングステンシリサイドへ拡散し濃度を下げ
てしきい値電圧を上げていた。本発明では８００〜１０
５０℃の温度で短時間熱処理（ＲＴＡ）例えば１０００
℃程度で４５秒程熱処理し、かつ平坦化しやすいように
ＢＰＳＧ層間膜のリンの割合を５ｗｔ％から６ｗｔ％に
変えた。これによりボロンのタングステンシリサイドへ
拡散を抑制した。この熱処理でイオン注入したソース／
ドレイン領域の不純物の活性化及び拡散も行っている。
続いて層間膜９を選択的にエッチングしソース／ドレイ
ン領域及びゲート電極に連通するコンタクトホールを形
成する。この後コンタクトリフロー処理を行うが、これ
も従来が８８０℃３０分程の熱処理に対して８５０℃で
３０秒程の熱処理（ＲＴＡ）で行いボロンのタングステ
ンシリサイドへ拡散を抑制した。続いて真空蒸着あるい
はスパッタリング等により金属材料等を全面的に成膜し
た後フォトリソグラフィ及びエッチングを行いパターニ
ングされたメタル配線１０を形成する。最後に基板１の
全体を表面保護膜１１で被覆する。
【００３９】本発明にかかる半導体製造方法の第四実施
例を詳細に説明する。図１７を参照して両極ポリサイド
ゲート構造のＣＭＯＳトランジスタのチャネルドープ層
の形成工程を説明する。工程αまでに至る工程は図８と
同じである。工程αにおいてＮチャネルＭＯＳトランジ
スタのチャネルドープを行う。半導体基板全面にＰ型の
不純物ＢＦ2を注入する。
例を詳細に説明する。図１７を参照して両極ポリサイド
ゲート構造のＣＭＯＳトランジスタのチャネルドープ層
の形成工程を説明する。工程αまでに至る工程は図８と
同じである。工程αにおいてＮチャネルＭＯＳトランジ
スタのチャネルドープを行う。半導体基板全面にＰ型の
不純物ＢＦ2を注入する。
【００４０】次に工程βにおいて、先にＢＦ2がドープ
されたＮチャネルＭＯＳトランジスタ形成領域をフォト
レジスト１６でマスクし、ＰチャネルＭＯＳトランジス
タのチャネルドープつまりＮ型の不純物燐を注入する。
この時、先に形成されたＰ型の領域を打ちかえしてＮ型
のチャネル層を形成することになる。これによれば図９
のｆのようにＮチャネルＭＯＳトランジスタのチャネル
ドープを行う際、ＰチャネルＭＯＳトランジスタ形成領
域をフォトレジスト１６でマスクする必要がなく、工程
が短くなる。しかし燐の変わりに飛程の小さい砒素を用
いると、先に形成されたＰ型の領域を完全に打ちかえす
ことができず、リーク電流が増えてしまう。図１８にＰ
チャネルＭＯＳトランジスタのチャネルドープ層の不純
物プロファイルを示す。図１８の縦軸に不純物濃度、横
軸に距離をとってある。図１８（ａ）にイオン注入する
不純物として燐を用いたときのプロファイルを示す。こ
れよりチャネルドープ層は完全にＮ型になっているのに
対し、不純物として砒素を用いたときは（図１８
（ｂ））、Ｐ型領域が残っていることがわかる。また逆
に最初にＮ型の不純物燐を半導体基板全面にイオン注入
して、ＰチャネルＭＯＳトランジスタ領域をフォトレジ
スト１６でマスクし、ＮチャネルＭＯＳトランジスタの
チャネルドープつまりＰ型の不純物ＢＦ2またはボロン
をイオン注入した場合でもできる。
されたＮチャネルＭＯＳトランジスタ形成領域をフォト
レジスト１６でマスクし、ＰチャネルＭＯＳトランジス
タのチャネルドープつまりＮ型の不純物燐を注入する。
この時、先に形成されたＰ型の領域を打ちかえしてＮ型
のチャネル層を形成することになる。これによれば図９
のｆのようにＮチャネルＭＯＳトランジスタのチャネル
ドープを行う際、ＰチャネルＭＯＳトランジスタ形成領
域をフォトレジスト１６でマスクする必要がなく、工程
が短くなる。しかし燐の変わりに飛程の小さい砒素を用
いると、先に形成されたＰ型の領域を完全に打ちかえす
ことができず、リーク電流が増えてしまう。図１８にＰ
チャネルＭＯＳトランジスタのチャネルドープ層の不純
物プロファイルを示す。図１８の縦軸に不純物濃度、横
軸に距離をとってある。図１８（ａ）にイオン注入する
不純物として燐を用いたときのプロファイルを示す。こ
れよりチャネルドープ層は完全にＮ型になっているのに
対し、不純物として砒素を用いたときは（図１８
（ｂ））、Ｐ型領域が残っていることがわかる。また逆
に最初にＮ型の不純物燐を半導体基板全面にイオン注入
して、ＰチャネルＭＯＳトランジスタ領域をフォトレジ
スト１６でマスクし、ＮチャネルＭＯＳトランジスタの
チャネルドープつまりＰ型の不純物ＢＦ2またはボロン
をイオン注入した場合でもできる。
【００４１】本発明にかかる半導体製造方法の第五実施
例を詳細に説明する。図１９を参照して両極ポリサイド
ゲート構造のＣＭＯＳトランジスタのゲート電極の形成
工程を説明する。工程Ａまでに至る工程は図９のｆまで
同じである。工程Ａにおいて前工程で形成されたフォト
レジスト１６を除去した後ゲート酸化膜上にポリシリコ
ン５をＣＶＤ法により堆積させる。ポリシリコン５全面
にＰ型の不純物ＢＦ2をイオン注入し、７００〜９００
℃の温度例えば８５０℃で熱処理をして注入した不純物
の活性化及び拡散を行いポリシリコンをＰ型化する。
例を詳細に説明する。図１９を参照して両極ポリサイド
ゲート構造のＣＭＯＳトランジスタのゲート電極の形成
工程を説明する。工程Ａまでに至る工程は図９のｆまで
同じである。工程Ａにおいて前工程で形成されたフォト
レジスト１６を除去した後ゲート酸化膜上にポリシリコ
ン５をＣＶＤ法により堆積させる。ポリシリコン５全面
にＰ型の不純物ＢＦ2をイオン注入し、７００〜９００
℃の温度例えば８５０℃で熱処理をして注入した不純物
の活性化及び拡散を行いポリシリコンをＰ型化する。
【００４２】工程Ｂにおいてポリシリコン５上にタング
ステンシリサイドを２０００Å以下例えば１０００Åの
膜をＣＶＤ法により堆積させフォトレジストをパターニ
ングしポリシリコンとシリサイド膜を同じタイミングで
エッチングしてゲート電極を形成する。このときゲート
電極はＰチャネルＭＯＳトランジスタが形成されるＮウ
ェル層２上のゲート電極及びＮチャネルＭＯＳトランジ
スタが形成される領域上のゲート電極は共にＰ型のポリ
サイドゲート電極１８になっている。その後酸素雰囲気
で８００〜１０５０℃の温度で短時間熱処理で例えば９
６０℃程度で４５秒程熱処理し酸化膜１４を形成する。
ステンシリサイドを２０００Å以下例えば１０００Åの
膜をＣＶＤ法により堆積させフォトレジストをパターニ
ングしポリシリコンとシリサイド膜を同じタイミングで
エッチングしてゲート電極を形成する。このときゲート
電極はＰチャネルＭＯＳトランジスタが形成されるＮウ
ェル層２上のゲート電極及びＮチャネルＭＯＳトランジ
スタが形成される領域上のゲート電極は共にＰ型のポリ
サイドゲート電極１８になっている。その後酸素雰囲気
で８００〜１０５０℃の温度で短時間熱処理で例えば９
６０℃程度で４５秒程熱処理し酸化膜１４を形成する。
【００４３】次に工程ＣにおいてＮチャネルＭＯＳトラ
ンジスタのソース／ドレイン領域を形成する。この際、
ＰチャネルＭＯＳトランジスタの形成されるＮウェル層
２の上はフォトレジスト１６でマスクしておく。この状
態でゲート電極１８をマスクに利用したセルファアライ
メントによりＮ型不純物燐を例えば７０ＫｅＶのエネル
ギーで５Ｅ１５ａｔｏｍ／ｃｍ2のドーズをイオン注入
する。この際にタングステンシリサイド中にも燐が入
る。
ンジスタのソース／ドレイン領域を形成する。この際、
ＰチャネルＭＯＳトランジスタの形成されるＮウェル層
２の上はフォトレジスト１６でマスクしておく。この状
態でゲート電極１８をマスクに利用したセルファアライ
メントによりＮ型不純物燐を例えば７０ＫｅＶのエネル
ギーで５Ｅ１５ａｔｏｍ／ｃｍ2のドーズをイオン注入
する。この際にタングステンシリサイド中にも燐が入
る。
【００４４】工程ＤにおいてＰチャネルＭＯＳトランジ
スタのソース／ドレイン領域を形成する。この際には先
に形成されたＮチャネルＭＯＳトランジスタの部分をフ
ォトレジスト１６でマスクしておく。この状態でゲート
電極１８をマスクに利用したセルファアライメントによ
りＰ型不純物ＢＦ2またはボロンをイオン注入する。本
発明ではボロンを３０ＫｅＶのエネルギーで５Ｅ１５ａ
ｔｏｍ／ｃｍ2またはＢＦ2を８０ＫｅＶのエネルギーで
５Ｅ１５ａｔｏｍ／ｃｍ2の濃度で行った。その後フォ
トレジスト１６を除去し全面にＢＰＳＧ層間膜９を成膜
する。この層間膜９は例えばＣＶＤ法等により形成され
引き続き熱処理により平坦化される。本発明では８００
〜１０５０℃の温度で短時間熱処理（ＲＴＡ）例えば１
０００℃程度で４５秒程熱処理する。この時にＮチャネ
ルＭＯＳトランジスタのソース／ドレイン領域形成時ゲ
ート電極のタングステンシリサイドに入った燐を下のポ
リシリコンに拡散させてＰ型ポリサイドゲート電極をＮ
型ポリサイドゲート電極にする。またこの熱処理でイオ
ン注入したソース／ドレイン領域の不純物の活性化及び
拡散も行っている。続いて層間膜９を選択的にエッチン
グしソース／ドレイン領域及びゲート電極に連通するコ
ンタクトホールを形成する。この後コンタクトリフロー
処理を行うが、これも従来が８８０℃３０分程の熱処理
に対して８５０℃で３０秒程の熱処理（ＲＴＡ）で行い
ボロンのタングステンシリサイドへ拡散を抑制した。続
いて真空蒸着あるいはスパッタリング等により金属材料
等を全面的に成膜した後フォトリソグラフィ及びエッチ
ングを行いパターニングされたメタル配線１０を形成す
る。最後に基板１の全体を表面保護膜１１で被覆して図
１１と同じ構造を製造する。
スタのソース／ドレイン領域を形成する。この際には先
に形成されたＮチャネルＭＯＳトランジスタの部分をフ
ォトレジスト１６でマスクしておく。この状態でゲート
電極１８をマスクに利用したセルファアライメントによ
りＰ型不純物ＢＦ2またはボロンをイオン注入する。本
発明ではボロンを３０ＫｅＶのエネルギーで５Ｅ１５ａ
ｔｏｍ／ｃｍ2またはＢＦ2を８０ＫｅＶのエネルギーで
５Ｅ１５ａｔｏｍ／ｃｍ2の濃度で行った。その後フォ
トレジスト１６を除去し全面にＢＰＳＧ層間膜９を成膜
する。この層間膜９は例えばＣＶＤ法等により形成され
引き続き熱処理により平坦化される。本発明では８００
〜１０５０℃の温度で短時間熱処理（ＲＴＡ）例えば１
０００℃程度で４５秒程熱処理する。この時にＮチャネ
ルＭＯＳトランジスタのソース／ドレイン領域形成時ゲ
ート電極のタングステンシリサイドに入った燐を下のポ
リシリコンに拡散させてＰ型ポリサイドゲート電極をＮ
型ポリサイドゲート電極にする。またこの熱処理でイオ
ン注入したソース／ドレイン領域の不純物の活性化及び
拡散も行っている。続いて層間膜９を選択的にエッチン
グしソース／ドレイン領域及びゲート電極に連通するコ
ンタクトホールを形成する。この後コンタクトリフロー
処理を行うが、これも従来が８８０℃３０分程の熱処理
に対して８５０℃で３０秒程の熱処理（ＲＴＡ）で行い
ボロンのタングステンシリサイドへ拡散を抑制した。続
いて真空蒸着あるいはスパッタリング等により金属材料
等を全面的に成膜した後フォトリソグラフィ及びエッチ
ングを行いパターニングされたメタル配線１０を形成す
る。最後に基板１の全体を表面保護膜１１で被覆して図
１１と同じ構造を製造する。
【００４５】この手段をとれば第三実施例で説明した製
造方法よりポリサイドゲート電極を形成するためのマス
ク工程を省くことができるので、製造工程が短くなる。
図２０を参照して本発明にかかる半導体製造方法の第六
実施例を詳細に説明する。ｐ-型である半導体基板１の
表面に９００℃で熱処理を施し熱酸化膜１４を形成し、
その上にシリコン窒化膜１５を成膜させる。Ｐ型ウェル
領域マスクを使用してパターニングしたフォトレジスト
を用いてシリコン窒化膜１５を選択エッチングした後、
Ｐ型の不純物ボロンを１Ｅ１２／ｃｍ2から５Ｅ１２／
ｃｍ2のドーズ量の範囲でイオン注入する。より好適に
は３Ｅ１２／ｃｍ2のドーズ量でイオン注入する。シリ
コン窒化膜１５がある領域は、これがインプラマスクと
なりボロンが注入されない。この後、９５０℃の熱処理
を施しシリコン窒化膜１５がない領域に熱酸化膜１４を
更に成長させる。他の領域はシリコン窒化膜１５が存在
するため熱酸化膜１４が成長しない。このとき注入され
た不純物ボロンは拡散及び活性化が行われＰウェル層２
０が形成される。次に残りのシリコン窒化膜１５のみを
除去し、Ｎ型の不純物燐を例えば２Ｅ１２／ｃｍ2のド
ーズ量でイオン注入する。このとき先に形成されたＰウ
ェル層２０の上には、厚い熱酸化膜１４が形成されてい
るためにこれがマスクとなり、燐はＰウェル層内には入
らないですむ。この後、１１５０℃で６時間加熱処理を
施し注入された不純物燐の拡散及び活性化を行い図示す
るようにＮウェル層２を形成する。このとき先に形成さ
れたＰウェル層２０が熱処理を受け、更に拡散する。後
の工程でこのＰウェル層２０にＮチャネルＭＯＳトラン
ジスタ、Ｎウェル層２にＰチャネルＭＯＳトランジスタ
が形成されることになる。
造方法よりポリサイドゲート電極を形成するためのマス
ク工程を省くことができるので、製造工程が短くなる。
図２０を参照して本発明にかかる半導体製造方法の第六
実施例を詳細に説明する。ｐ-型である半導体基板１の
表面に９００℃で熱処理を施し熱酸化膜１４を形成し、
その上にシリコン窒化膜１５を成膜させる。Ｐ型ウェル
領域マスクを使用してパターニングしたフォトレジスト
を用いてシリコン窒化膜１５を選択エッチングした後、
Ｐ型の不純物ボロンを１Ｅ１２／ｃｍ2から５Ｅ１２／
ｃｍ2のドーズ量の範囲でイオン注入する。より好適に
は３Ｅ１２／ｃｍ2のドーズ量でイオン注入する。シリ
コン窒化膜１５がある領域は、これがインプラマスクと
なりボロンが注入されない。この後、９５０℃の熱処理
を施しシリコン窒化膜１５がない領域に熱酸化膜１４を
更に成長させる。他の領域はシリコン窒化膜１５が存在
するため熱酸化膜１４が成長しない。このとき注入され
た不純物ボロンは拡散及び活性化が行われＰウェル層２
０が形成される。次に残りのシリコン窒化膜１５のみを
除去し、Ｎ型の不純物燐を例えば２Ｅ１２／ｃｍ2のド
ーズ量でイオン注入する。このとき先に形成されたＰウ
ェル層２０の上には、厚い熱酸化膜１４が形成されてい
るためにこれがマスクとなり、燐はＰウェル層内には入
らないですむ。この後、１１５０℃で６時間加熱処理を
施し注入された不純物燐の拡散及び活性化を行い図示す
るようにＮウェル層２を形成する。このとき先に形成さ
れたＰウェル層２０が熱処理を受け、更に拡散する。後
の工程でこのＰウェル層２０にＮチャネルＭＯＳトラン
ジスタ、Ｎウェル層２にＰチャネルＭＯＳトランジスタ
が形成されることになる。
【００４６】図２１はｐ-型シリコン基板１に形成した
Ｎウェル層の不純物燐濃度の深さ方向プロファイルを示
すグラフである。グラフの縦軸には不純物濃度をとって
あり横軸には深さをとってある。ここでイオン注入の加
速エネルギーは１５０ＫｅＶで行った。発明品の場合濃
度プロファイルカーブは基板表面近傍で立ち上がり表面
濃度も少なくなっている。一方、従来品の場合プロファ
イルカーブはなだらかに立ち上がりっており、表面濃度
も多くなっている。その結果基板表面の不純物濃度とし
ては発明品の方が薄くなっていることになる。濃度が薄
いと図３で説明したサブスッレショルド係数Ｓが小さく
なるので、発明品の特性は図のように傾きが小さく、ゲ
ート電圧ＶＧ＝０Ｖのときのドレイン電流ＩＤが小さく
なりリーク電流が少なくなるので高速駆動が可能になる
とともに低電圧駆動化が図れる。
Ｎウェル層の不純物燐濃度の深さ方向プロファイルを示
すグラフである。グラフの縦軸には不純物濃度をとって
あり横軸には深さをとってある。ここでイオン注入の加
速エネルギーは１５０ＫｅＶで行った。発明品の場合濃
度プロファイルカーブは基板表面近傍で立ち上がり表面
濃度も少なくなっている。一方、従来品の場合プロファ
イルカーブはなだらかに立ち上がりっており、表面濃度
も多くなっている。その結果基板表面の不純物濃度とし
ては発明品の方が薄くなっていることになる。濃度が薄
いと図３で説明したサブスッレショルド係数Ｓが小さく
なるので、発明品の特性は図のように傾きが小さく、ゲ
ート電圧ＶＧ＝０Ｖのときのドレイン電流ＩＤが小さく
なりリーク電流が少なくなるので高速駆動が可能になる
とともに低電圧駆動化が図れる。
【００４７】以上シリコン薄膜としてポリシリコン薄膜
を用いた実施例について説明してきたが、シリコン単結
晶シリコン薄膜やアモルファスシリコン薄膜を用いるこ
とができ、ポリシリコン薄膜に限定されるものではな
い。更に基板としてＰ型シリコン基板を用いているがＮ
型シリコン基板を用いることもできる。
を用いた実施例について説明してきたが、シリコン単結
晶シリコン薄膜やアモルファスシリコン薄膜を用いるこ
とができ、ポリシリコン薄膜に限定されるものではな
い。更に基板としてＰ型シリコン基板を用いているがＮ
型シリコン基板を用いることもできる。
【００４８】
【発明の効果】本発明は以上説明したようにゲート電極
内に空乏層が存在しないので、サブスレッショルド係数
Ｓを小さくすることができる。その結果ＭＯＳトランジ
スタのスイッチング性能を向上させることができる。ま
たさらにしきい値電圧を低くすることによるリーク電流
増加を抑制することが可能となり、高速動作化及び低電
圧化が図れる。
内に空乏層が存在しないので、サブスレッショルド係数
Ｓを小さくすることができる。その結果ＭＯＳトランジ
スタのスイッチング性能を向上させることができる。ま
たさらにしきい値電圧を低くすることによるリーク電流
増加を抑制することが可能となり、高速動作化及び低電
圧化が図れる。
【図１】本発明の第一実施例の製造方法を示す工程図で
ある。
ある。
【図２】従来の製造方法での最終断面図である。
【図３】ＭＯＳトランジスタのサブスレッショルド特性
である。
である。
【図４】ソース／ドレイン領域形成のイオン注入エネル
ギーに対するＣＶＤ最大膜厚である。
ギーに対するＣＶＤ最大膜厚である。
【図５】ゲート電極の容量特性である。
【図６】ポリシリコンへのボロン注入濃度対しきい値電
圧の変化量である。
圧の変化量である。
【図７】本発明の第二実施例の製造方法を示す工程図で
ある。
ある。
【図８】本発明の第三実施例の製造方法を示す工程図で
ある。
ある。
【図９】本発明の第三実施例の製造方法を示す工程図で
ある。
ある。
【図１０】本発明の第三実施例の製造方法を示す工程図
である。
である。
【図１１】本発明の第三実施例の完成品状態を示すを工
程図である。
程図である。
【図１２】ゲート酸化膜厚に対するチャネルドープエネ
ルギー範囲である。
ルギー範囲である。
【図１３】ＰチャネルＭＯＳトランジスタのしきい値電
圧に対するリーク電流である。
圧に対するリーク電流である。
【図１４】チャネルドープエネルギーに対するサブスレ
ッショルド特性である。
ッショルド特性である。
【図１５】ＰチャネルＭＯＳトランジスタのサブスレッ
ショルド係数に対するリーク電流である。
ショルド係数に対するリーク電流である。
【図１６】ＮチャネルＭＯＳトランジスタのしきい値電
圧に対するリーク電流である。
圧に対するリーク電流である。
【図１７】本発明の第四実施例の製造方法を示す工程図
である。
である。
【図１８】ＰチャネルＭＯＳトランジスタのチャネルド
ープ層の不純物プロファイルである。
ープ層の不純物プロファイルである。
【図１９】本発明の第五実施例の製造方法を示すを工程
図である。
図である。
【図２０】本発明の第六実施例の製造方法を示すを工程
図である。
図である。
【図２１】Ｎウェル層の不純物プロファイル
１ ｐ-型Ｓｉ基板 ２ Ｎウェル層 ３ ゲート酸化膜 ４ チャネルドープ層 ５ ポリシリコン ６ タングステンシリサイド ７ 酸化膜 ８ ソース／ドレイン ９ ＢＰＳＧ層間膜 １０ メタル配線 １１ 表面保護膜 １２ ＬＤＤ １３ サイドスペーサ １４ 酸化膜 １５ シリコン窒化膜 １６ フォトレジスト １７ フィールド酸化膜 １８ Ｐ型ポリサイドゲート電極 １９ Ｎ型ポリサイドゲート電極 ２０ Ｐウェル層
Claims (15)
- 【請求項１】 半導体基板の表面にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜の上にゲート電極をパタ
ーニングして形成する工程と、前記半導体基板の表面全
面に膜厚５〜１０００ÅのＣＶＤ絶縁膜を形成する工程
と、前記ゲート電極をマスクとして不純物を前記半導体
基板の表面にイオン注入することによりソース・ドレイ
ン領域を形成する工程とからなる半導体装置の製造方
法。 - 【請求項２】 前記ゲート電極をパターニングして形成
する工程は、前記ゲート絶縁膜の上にシリコン薄膜を形
成する工程と、前記シリコン薄膜にＰ型の不純物をイオ
ン注入する工程と、前記半導体基板を７００〜９００℃
の温度で熱処理することにより、前記シリコン薄膜をＰ
型化する工程と、前記シリコン薄膜の上にシリサイド膜
を形成する工程とからなる請求項１記載の半導体装置の
製造方法。 - 【請求項３】 前記ソース・ドレイン領域が８００〜１
０５０℃の温度で３分以内の短時間熱処理により活性化
して形成することを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項４】 半導体基板の表面に設けられたＮ型半導
体領域とＰ型半導体領域にそれぞれＰ型絶縁ゲート電界
効果トランジスタとＮ型絶縁ゲート電界効果トランジス
タとを集積した半導体装置の製造方法において、前記半
導体基板の表面にゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜の上にシリコン薄膜を形成する工程と、前
記Ｎ型半導体領域上のシリコン薄膜にＰ型の不純物をイ
オン注入する工程と、前記Ｐ型半導体領域上のシリコン
薄膜にＮ型の不純物をイオン注入する工程と、前記半導
体基板を７００〜９００℃の温度で熱処理することによ
り、前記シリコン薄膜をＰ型及びＮ型化する工程と、前
記シリコン薄膜の上にシリサイド膜を形成する工程と、
前記シリコン薄膜及び前記シリサイド膜を同時に選択エ
ッチしてゲート絶縁膜の上にゲート電極を形成する工程
と、前記半導体基板の表面全面に膜厚５〜１０００Åの
ＣＶＤ絶縁膜を形成する工程と、前記ゲート電極をマス
クとして前記Ｎ型半導体領域表面にＰ型不純物をイオン
注入することによりソース・ドレイン領域を形成する工
程と、前記ゲート電極をマスクとして前記Ｐ型半導体領
域表面にＮ型不純物燐をイオン注入することによりソー
ス・ドレイン領域を形成する工程とからなる半導体装置
の製造方法。 - 【請求項５】 前記ソース・ドレイン領域を形成する工
程は、前記ソース・ドレイン領域を８００〜１０５０℃
の温度で３分以内の短時間熱処理により活性化して形成
することを特徴とする請求項４記載の半導体装置の製造
方法。 - 【請求項６】 半導体基板上に設けられたゲート絶縁膜
と、前記ゲート絶縁膜の上に設けられたＰ型及びＮ型ポ
リシリコン薄膜と導体薄膜の複数層から成るゲート電極
と、前記ゲート電極の両側の前記半導体領域の表面に互
いに離間して設けられたソース・ドレイン領域から構成
されるとともに、前記Ｐ型及びＮ型ポリシリコン薄膜
は、前記導体薄膜と前記半導体基板との間に電圧を印加
したときに、前記Ｐ型及びＮ型ポリシリコン薄膜に空乏
層が形成されない充分な量の不純物濃度を有することを
特徴とする半導体装置。 - 【請求項７】 前記Ｐ型ポリシリコン薄膜にＰ型不純物
濃度を２Ｅ１９ａｔｏｍ／ｃｍ3以上及び前記Ｎ型ポリ
シリコン薄膜にＮ型不純物濃度を２Ｅ１９ａｔｏｍ／ｃ
ｍ3以上含むことを特徴とする請求項６記載の半導体装
置。 - 【請求項８】 半導体基板の表面に設けられたＮ型半導
体領域とＰ型半導体領域にそれぞれＰ型絶縁ゲート電界
効果トランジスタとＮ型絶縁ゲート電界効果トランジス
タとを集積したＣＭＯＳ半導体装置の製造方法におい
て、前記半導体基板の表面にゲート絶縁膜を形成する工
程と、前記Ｎ型半導体領域表面にＮ型不純物をイオン注
入することよりチャネルドープ領域を形成する工程と、
前記Ｐ型半導体領域表面にＰ型不純物をイオン注入する
ことよりチャネルドープ領域を形成する工程と、前記ゲ
ート絶縁膜の上にシリコン薄膜を形成する工程と、前記
Ｎ型半導体領域上のシリコン薄膜にＰ型の不純物をイオ
ン注入する工程と、前記Ｐ型半導体領域上のシリコン薄
膜にＮ型の不純物をイオン注入する工程と、前記半導体
基板を７００〜９００℃の温度で熱処理することによ
り、前記シリコン薄膜をＰ型及びＮ型化する工程と、前
記シリコン薄膜の上にシリサイド膜を形成する工程と、
前記シリコン薄膜及び前記シリサイド膜を同時に選択エ
ッチしてゲート絶縁膜の上にゲート電極を形成する工程
と、前記半導体基板の表面全面に膜厚５〜１０００Åの
ＣＶＤ絶縁膜を形成する工程と、前記ゲート電極をマス
クとして前記Ｎ型半導体領域表面にＰ型不純物をイオン
注入することによりソース・ドレイン領域を形成する工
程と、前記ゲート電極をマスクとして前記Ｐ型半導体領
域表面にＮ型不純物燐をイオン注入することによりソー
ス・ドレイン領域を形成する工程と、前記ソース・ドレ
イン領域を８００〜１０５０℃の温度で３分以内の短時
間熱処理により活性化して形成する工程とからなる半導
体装置の製造方法。 - 【請求項９】 前記チャネルドープ領域を形成する工程
においてチャネルドープ種及びイオン注入加速エネルギ
ーは、Ｎ型不純物は燐で３０ＫｅＶ以下または砒素で７
０ＫｅＶ以下、Ｐ型不純物はＢＦ2で７０ＫｅＶ以下と
することを特徴とする請求項８記載の半導体装置の製造
方法。 - 【請求項１０】 前記チャネルドープ領域を形成する工
程において半導体基板全面にＰ型不純物ＢＦ2をイオン
注入した後、前記Ｎ型半導体領域表面にＮ型不純物燐を
イオン注入することよりチャネルドープ領域を形成する
ことを特徴とする請求項８記載の半導体装置の製造方
法。 - 【請求項１１】 前記チャネルドープ領域を形成する工
程において半導体基板全面にＮ型不純物燐をイオン注入
した後、前記Ｐ型半導体領域表面にＰ型不純物をイオン
注入することによりチャネルドープ領域を形成すること
を特徴とする請求項８記載の半導体装置の製造方法。 - 【請求項１２】 半導体基板の表面に設けられたＮ型半
導体領域とＰ型半導体領域にそれぞれＰ型絶縁ゲート電
界効果トランジスタとＮ型絶縁ゲート電界効果トランジ
スタとを集積した半導体装置の製造方法において、前記
半導体基板の表面にゲート絶縁膜を形成する工程と、前
記Ｎ型およびＰ型半導体領域の表面にＰ型およびＮ型不
純物をそれぞれイオン注入する工程と、前記ゲート絶縁
膜の上にシリコン薄膜を形成する工程と、前記シリコン
薄膜にＰ型の不純物をイオン注入する工程と、前記半導
体基板を７００〜９００℃の温度で熱処理することによ
り、前記シリコン薄膜をＰ型化する工程と、前記シリコ
ン薄膜の上にシリサイド膜を形成する工程と、前記シリ
コン薄膜及び前記シリサイド膜を同時に選択エッチして
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記半導体基板の表面全面に酸素雰囲気８００〜１０５
０℃の温度で３分以内の短時間熱処理で絶縁膜を形成す
る工程と、前記ゲート電極をマスクとして前記Ｐ型半導
体領域の表面にＮ型不純物をイオン注入することにより
ソース・ドレイン領域を形成すると同時に前記シリサイ
ド膜にイオン注入する工程と、前記ゲート電極をマスク
として前記Ｎ型半導体領域の表面にＰ型不純物をイオン
注入することによりソース・ドレイン領域を形成する工
程と、前記ソース・ドレイン領域を８００〜１０５０℃
の温度で３分以内の短時間熱処理により活性化して形成
すると同時に、前記Ｐ型半導体領域表面の前記Ｐ型シリ
コン薄膜をイオン注入された前記シリサイド膜からシリ
サイド膜下の前記シリコン薄膜へＮ型不純物を拡散させ
Ｎ型シリコン薄膜に変える工程とからなる半導体装置の
製造方法。 - 【請求項１３】 半導体基板の表面に設けられた前記Ｎ
型半導体領域と前記Ｐ型半導体領域にそれぞれ前記Ｐ型
絶縁ゲート電界効果トランジスタと前記Ｎ型絶縁ゲート
電界効果トランジスタとを集積した半導体装置におい
て、半導体基板の表面に３０〜２００Åのゲート絶縁膜
を形成し、前記ゲート絶縁膜の上に形成されたゲート電
極の最少の長さが１．０μｍで構成していることを特徴
とする請求項８乃至１２記載の半導体装置の製造方法。 - 【請求項１４】 一つのマスクを使用してＰ型ウェル層
とＮ型ウェル層とを半導体基板に形成する半導体製造方
法において、Ｐ型ウェル層を形成した後にＮ型ウェル層
を形成することを特徴とする半導体製造方法。 - 【請求項１５】 半導体基板上にシリコン酸化膜とシリ
コン窒化膜を順次形成する工程と、フォトマスク処理に
より前記シリコン窒化膜を選択的に除去して前記Ｐウェ
ル層の領域を規定する工程と、Ｐ型不純物を前記半導体
基板にイオン注入する工程と、前記シリコン窒化膜が除
去されたＰウェル領域にシリコン酸化膜を形成する工程
と、前記シリコン窒化膜を除去してＮウェル層の領域を
規定する工程と、Ｎ型不純物を前記半導体基板にイオン
注入する工程と、前記半導体基板を熱処理して不純物を
拡散及び活性化する工程とを含むことを特徴とする請求
項１４記載の半導体製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8017836A JPH09205203A (ja) | 1995-03-24 | 1996-02-02 | 半導体装置及びその製造方法 |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6640395 | 1995-03-24 | ||
| JP13696395 | 1995-06-02 | ||
| JP7-136963 | 1995-06-02 | ||
| JP30478195 | 1995-11-22 | ||
| JP7-66403 | 1995-11-22 | ||
| JP7-304781 | 1995-11-22 | ||
| JP8017836A JPH09205203A (ja) | 1995-03-24 | 1996-02-02 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205203A true JPH09205203A (ja) | 1997-08-05 |
Family
ID=27456843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8017836A Pending JPH09205203A (ja) | 1995-03-24 | 1996-02-02 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205203A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6963100B2 (en) | 1997-08-26 | 2005-11-08 | Renesas Technology Corp. | Semiconductor device having gate electrode in which depletion layer can be generated |
| JP2010267991A (ja) * | 2010-07-20 | 2010-11-25 | Toshiba Corp | 半導体装置及び配線 |
| US8497205B2 (en) | 2004-12-28 | 2013-07-30 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method, wiring and semiconductor device |
-
1996
- 1996-02-02 JP JP8017836A patent/JPH09205203A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6963100B2 (en) | 1997-08-26 | 2005-11-08 | Renesas Technology Corp. | Semiconductor device having gate electrode in which depletion layer can be generated |
| US8497205B2 (en) | 2004-12-28 | 2013-07-30 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method, wiring and semiconductor device |
| JP2010267991A (ja) * | 2010-07-20 | 2010-11-25 | Toshiba Corp | 半導体装置及び配線 |
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