[go: up one dir, main page]

JPH0918329A - 可変レベルシフタ及びマルチプライヤ - Google Patents

可変レベルシフタ及びマルチプライヤ

Info

Publication number
JPH0918329A
JPH0918329A JP7167435A JP16743595A JPH0918329A JP H0918329 A JPH0918329 A JP H0918329A JP 7167435 A JP7167435 A JP 7167435A JP 16743595 A JP16743595 A JP 16743595A JP H0918329 A JPH0918329 A JP H0918329A
Authority
JP
Japan
Prior art keywords
differential
pair
voltage
output terminal
level shifter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7167435A
Other languages
English (en)
Inventor
Satoshi Tanoi
聡 田野井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP7167435A priority Critical patent/JPH0918329A/ja
Priority to KR1019960005454A priority patent/KR100321660B1/ko
Priority to US08/661,922 priority patent/US5751177A/en
Priority to EP96109430A priority patent/EP0813163B1/en
Priority to DE69616524T priority patent/DE69616524T2/de
Priority to TW085107851A priority patent/TW311203B/zh
Publication of JPH0918329A publication Critical patent/JPH0918329A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06GANALOGUE COMPUTERS
    • G06G7/00Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/14Arrangements for performing computing operations, e.g. operational amplifiers for addition or subtraction 
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06GANALOGUE COMPUTERS
    • G06G7/00Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/16Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
    • G06G7/164Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using means for evaluating powers, e.g. quarter square multiplier

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【目的】 低電圧にも対応できる、差動信号をも処理し
得る線形性が良好な可変レベルシフタを実現する。 【構成】 ソース共通の電界効果型トランジスタ対を備
えた第1〜第3のトランスコンダクタセル(以下、セル
と略す)T11〜T13を有する。そして、当該可変レ
ベルシフタの第1の差動電圧入力端子対が第1のセルの
差動電圧入力端子対に接続されると共に、当該可変レベ
ルシフタの第2の差動電圧入力端子対が第2及び第3の
セルの差動電圧入力端子対のそれぞれに接続される。ま
た、第1のセルの第1の差動電流出力端子と第3のセル
の第1の差動電流出力端子とが接続され、第1のセルの
第2の差動電流出力端子と第2のセルの第1の差動電流
出力端子とが接続され、第2のセルの第2の差動電流出
力端子と第3のセルの第2の差動電流出力端子とが所定
電位に接続される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、制御用電圧信号によっ
てレベルシフト量を制御できる可変レベルシフタ、及
び、可変レベルシフタを用いたマルチプライヤに関す
る。
【0002】
【従来の技術】
文献1『A.B.Grebene ,“Bipolar and MOS Analog Int
egrated Circuit Design”,John Wiley社,1983,PP.2
74-276,PP.278-280,PP.456-459』 図2は、文献1の274〜276頁に開示される従来の
アナログレベルシフタの例を示すものである。
【0003】このレベルシフタは、電源電圧Vcc及びグ
ランドGND間に、ソースフォロワとして働らくNMO
SトランジスタN21のドレイン−ソースと、電流源と
して働らくNMOSトランジスタN22のドレイン−ソ
ースとを直列に接続したものである。NMOSトランジ
スタN22によるドレイン電流の一定化の状況において
は、NMOSトランジスタN21のゲート・ソース間電
圧は一定であり、これにより、NMOSトランジスタN
21のゲート端子G21に印加された電圧が所定電圧だ
けシフトダウンされて出力端子Oから出力される。ここ
で、NMOSトランジスタN22のゲート端子G22の
レベルが上昇すると、NMOSトランジスタN22及び
N21を流れるドレイン電流が増加し、飽和状態にある
NMOSトランジスタN21のゲート・ソース間電圧が
大きくなる。その結果、シフトする電圧は大きくなる。
【0004】図3は、文献1の456〜459頁に開示
される従来より知られるギルバートのマルチプライヤ
(2重平衡型差動増幅回路)をMOS回路に置き換えた
ものである。すなわち、ソースが共通のMOSトランジ
スタ対(差動増幅回路)が縦積みされて構成された回路
となっている。
【0005】図3において、電流源(1段目のNMOS
トランジスタ)IS3による定電流は、NMOSトラン
ジスタ対(2段目)N31、N32によって、第1の入
力端子対IA、IAbに印加された第1の相補信号のレ
ベルに応じて分流される。一方の分流電流は、さらに、
MOSトランジスタ対(3段目)N33、N34によっ
て、第2の入力端子対IB、IBbに印加された第2の
相補信号のレベルに応じて分流され、他方の分流電流も
さらに、MOSトランジスタ対(3段目)N35、N3
6によって、第2の入力端子対IB、IBbに印加され
た第2の相補信号のレベルに応じて分流される。かくし
て、抵抗R3には、NMOSトランジスタN33による
分流電流及びNMOSトランジスタN35による分流電
流の和電流が流れて電流電圧変換され、出力端子Oから
出力されると共に、抵抗R3b(=R3)には、NMO
SトランジスタN35による分流電流及びNMOSトラ
ンジスタN36による分流電流の和電流が流れて電流電
圧変換され、出力端子Obから出力される。このように
して、第1の相補信号レベル及び第2の相補信号レベル
の積に応じて相補的に変動する出力信号が出力される。
【0006】
【発明が解決しようとする課題】しかしながら、図2に
示した従来のレベルシフタは、以下に示す課題を有する
ものであった。
【0007】(1) シングルエンドの入力となっているた
め差動入力電圧の信号をレベルシフトしたり、差動入力
電圧によるシフト電圧の制御に向いていない。
【0008】(2) 出力端子Oより、電源電圧Vcc側のN
MOSトランジスタN21も、グランドGND側のNM
OSトランジスタN22も飽和していなければならず、
ゲート端子G21の入力信号を高いレベルに、ゲート端
子G22の入力信号を低いレベルにバイアスしなければ
ならず、用途が制限されている。
【0009】(3) 上記(2) の理由に加え、シフトダウン
電圧がNMOSトランジスタN21のしきい値より小さ
くできないため、低電圧動作において十分な出力振幅を
得られない。
【0010】(4) NMOSトランジスタN21及びN2
2は共にドレイン・ソース間電圧は変化するため、ゲー
ト端子G22へ加わる制御電圧とシフト電圧との関係に
おいて良好な線形性が得られない。
【0011】一方、図3に示した従来のギルバートのマ
ルチプライヤにおいても、以下のような課題を有するも
のであった。
【0012】(1) 図3に示すように、乗算される2つの
差動電圧入力端子対の一方が、グランドGNDからみ
て、電流源IS3をも数えて2段目のトランジスタ対N
31、N32に、他方が3段目の2対のトランジスタ対
N33〜N36に入力され、このように段数が異なるた
め、入力端子対毎にゲインや周波数特性が異なており、
入力に対する異なる制約を与えている。
【0013】(2) 電流源IS3をも数えてMOSトラン
ジスタの3段の縦積み回路となっており、いずれのMO
Sトランジスタも飽和している必要から、出力電圧の振
幅を十分大きくできず、低電圧動作に不利になってい
る。
【0014】
【課題を解決するための手段】第1の本発明による可変
レベルシフタは、ソースが共通に接続された電界効果型
トランジスタ対を備え、当該トランスコンダクタセルの
差動電圧入力端子対への入力電圧対に応じて、電界効果
型トランジスタ対が差動動作し、この差動動作による電
界効果型トランジスタ対のドレイン電流が当該トランス
コンダクタセルの差動電流出力端子対に流れる、以下の
ような接続状態にある第1、第2及び第3のトランスコ
ンダクタセルを有する。
【0015】当該可変レベルシフタの第1の差動電圧入
力端子対は、第1のトランスコンダクタセルの差動電圧
入力端子対に接続されると共に、当該可変レベルシフタ
の第2の差動電圧入力端子対は、第2及び第3のトラン
スコンダクタセルの差動電圧入力端子対のそれぞれに接
続されている。また、第1のトランスコンダクタセルの
第1の差動電流出力端子と第3のトランスコンダクタセ
ルの第1の差動電流出力端子とが接続され、第1のトラ
ンスコンダクタセルの第2の差動電流出力端子と第2の
トランスコンダクタセルの第1の差動電流出力端子とが
接続され、第2のトランスコンダクタセルの第2の差動
電流出力端子と第3のトランスコンダクタセルの第2の
差動電流出力端子とが所定電位に接続されている。
【0016】第2の本発明による可変レベルシフタは、
ソースが共通に接続された電界効果型トランジスタ対を
備え、当該トランスコンダクタセルの差動電圧入力端子
対への入力電圧対に応じて、電界効果型トランジスタ対
が差動動作し、この差動動作による電界効果型トランジ
スタ対のドレイン電流が当該トランスコンダクタセルの
差動電流出力端子対に流れる、以下のような接続状態に
ある第1、第2、第3及び第4のトランスコンダクタセ
ルを有する。
【0017】当該可変レベルシフタの第1の差動電圧入
力端子対は、第1及び第4のトランスコンダクタセルの
差動電圧入力端子対のそれぞれに接続されると共に、当
該可変レベルシフタの第2の差動電圧入力端子対が第2
及び第3のトランスコンダクタセルの差動電圧入力端子
対のそれぞれにに接続されている。また、第1のトラン
スコンダクタセルの第2の差動電流出力端子と第3のト
ランスコンダクタセルの第1の差動電流出力端子とが接
続され、第1のトランスコンダクタセルの第1の差動電
流出力端子と第2のトランスコンダクタセルの第1の差
動電流出力端子とが接続され、第4のトランスコンダク
タセルの第1の差動電流出力端子と第3のトランスコン
ダクタセルの第2の差動電流出力端子とが接続され、第
4のトランスコンダクタセルの第2の差動電流出力端子
と第2のトランスコンダクタセルの第2の差動電流出力
端子とが接続されている。
【0018】第3の本発明によるマルチプライヤは、可
変レベルシフタと乗算回路部とを備えて構成されてい
る。
【0019】ここで、可変レベルシフタは、当該マルチ
プライヤの第1の差動電圧入力端子対への第1の入力電
圧対に比例した振幅の差動電圧出力信号を、当該マルチ
プライヤの第2の差動電圧入力端子対への第2の入力電
圧対に比例した電圧分だけ、レベルアップした第1の出
力電圧対を第1の差動電圧出力端子対に出力すると共
に、当該マルチプライヤの第1の差動電圧入力端子対へ
の第1の入力電圧対に比例した振幅の差動電圧出力信号
を、当該マルチプライヤの第2の差動電圧入力端子対へ
の第2の入力電圧対に比例した電圧分だけ、レベルダウ
ンした第2の出力電圧対を第1の差動電圧出力端子対に
出力するものである。
【0020】また、乗算回路部は、ソースが共通に接続
された第1及び第2の電界効果型トランジスタ対を有
し、第1の電界効果型トランジスタ対の各ゲートが可変
レベルシフタの第1の差動電圧出力端子対に接続され、
第2の電界効果型トランジスタ対の各ゲートが可変レベ
ルシフタの第2の差動電圧出力端子対に接続され、第2
の電界効果型トランジスタ対のドレインが第1の電界効
果型トランジスタ対のドレインに対して互いに交差接続
されて構成されているものである。
【0021】
【作用】第1の本発明による可変レベルシフタにおい
て、第1のトランスコンダクタセルの第1の差動電流出
力端子と第3のトランスコンダクタセルの第1の差動電
流出力端子との接続点における第1の合成電流と、第1
のトランスコンダクタセルの第2の差動電流出力端子と
第2のトランスコンダクタセルの第1の差動電流出力端
子との接続点における第2の合成電流との差分電流は、
第1の差動電圧入力端子対の入力電圧対にほぼ比例した
振幅の電流信号を、第2の差動電圧入力端子対の入力電
圧対にほぼ比例した分だけレベルシフトしたものとな
る。
【0022】第2の本発明による可変レベルシフタにお
いて、第1のトランスコンダクタセルの第2の差動電流
出力端子と第3のトランスコンダクタセルの第1の差動
電流出力端子との接続点における第1の合成電流と、第
1のトランスコンダクタセルの第1の差動電流出力端子
と第2のトランスコンダクタセルの第1の差動電流出力
端子との接続点における第2の合成電流との差分電流
は、第1の差動電圧入力端子対の入力電圧対にほぼ比例
した振幅の電流信号を、第2の差動電圧入力端子対の入
力電圧対にほぼ比例した分だけレベルアップ(又はレベ
ルダウン)したものとなる。一方、第4のトランスコン
ダクタセルの第1の差動電流出力端子と第3のトランス
コンダクタセルの第2の差動電流出力端子との接続点に
おける第3の合成電流と、第4のトランスコンダクタセ
ルの第2の差動電流出力端子と第2のトランスコンダク
タセルの第2の差動電流出力端子との接続点における第
4の合成電流との差分電流は、第1の差動電圧入力端子
対の入力電圧対にほぼ比例した振幅の電流信号を、第2
の差動電圧入力端子対の入力電圧対にほぼ比例した分だ
けレベルダウン(又はレベルアップ)したものとなる。
【0023】このように、第2の本発明による可変レベ
ルシフタにおいては、シフト方向が異なる2種類の出力
信号を同時に得ることができる。
【0024】第3の本発明によるマルチプライヤにおい
て、第1の電界効果型トランジスタ対の一方の電界効果
型トランジスタのドレインと、第2の電界効果型トラン
ジスタ対の一方の電界効果型トランジスタのドレインと
の接続点における第1の合成電流と、第1の電界効果型
トランジスタ対の他方の電界効果型トランジスタのドレ
インと、第2の電界効果型トランジスタ対の他方の電界
効果型トランジスタのドレインとの接続点における第2
の合成電流との差分電流は、第1の差動電圧入力端子対
への入力電圧対の差電圧と、第2の差動電圧入力端子対
への入力電圧対の差電圧との積に比例する。
【0025】
【実施例】
(A)可変レベルシフタの第1実施例 (A−1)第1実施例のレベルシフタの構成 図1は、本発明による可変レベルシフタの第1実施例の
構成を示す回路図である。この第1実施例のレベルシフ
タは、制御信号に応じて、シフト量を可変し得るもので
ある。
【0026】図1において、第1実施例のレベルシフタ
は、3個のトランスコンダクタセルT11、T12、T
13を含んで構成されている。各トランスコンダクタセ
ルT11、T12、T13はそれぞれ、1個の電流源I
S11、IS12、IS13と、この電流源IS11、
IS12、IS13にソースが共通に接続された一対の
NMOSトランジスタN11及びN12、N13及びN
14、N15及びN16で構成されている。各トランス
コンダクタセルT11、T12、T13において、一方
のNMOSトランジスタN11、N13、N15のゲー
トがそのセルの一方の入力端子Iに接続され、ドレイン
がそのセルの一方の出力端子Obに接続されており、他
方のNMOSトランジスタN12、N14、N16のゲ
ートがそのセルの他方の入力端子Ibに接続され、ドレ
インが他方の出力端子Oに接続されている。
【0027】ここで、トランスコンダクタセルT11、
T12及びT13は、同一の特性を有するものである必
要はないが、同一の特性のものであることが好ましく、
この第1実施例は同一特性であることを意識している。
【0028】このような内部構成を有する3個のトラン
スコンダクタセルT11、T12、T13は、次のよう
に接続されている。
【0029】トランスコンダクタセルT11の入力端子
Iは、このレベルシフタへの第1の差動電圧の入力端子
対の一方の入力端子InAに接続され、そのトランスコ
ンダクタセルT11の入力端子Ibは、第1の差動電圧
の入力端子対の他方の入力端子InAbに接続されてい
る。他の2個のトランスコンダクタセルT12及びT1
3の入力端子Iは共に、このレベルシフタへの第2の差
動電圧の入力端子対の一方の入力端子InBに接続さ
れ、これらセルT12及びT13の入力端子Ibは共
に、第2の差動電圧の入力端子対の他方の入力端子In
Bbに接続されている。
【0030】また、トランスコンダクタセルT11の出
力端子ObとトランスコンダクタセルT13の出力端子
Obとは共に、一端が電源電圧端子Vccに接続されてい
る一方の負荷抵抗Rbの他端と、当該レベルシフタの一
方の出力端子Outbとに接続され、トランスコンダク
タセルT11の出力端子OとトランスコンダクタセルT
12の出力端子Obとが共に、一端が電源電圧端子Vcc
に接続されている他方の負荷抵抗Rの他端と、当該レベ
ルシフタの他方の出力端子Outとに接続されている。
さらに、トランスコンダクタセルT12及びT13の出
力端子Oは電源電圧端子Vccに接続されている。
【0031】なお、各負荷抵抗R及びRbとしては、拡
散抵抗や、非飽和状態のPMOSトランジスタや、ゲー
トがドレインに接続されたNMOSトランジスタ等が用
いられる。また、これら負荷抵抗R及びRbの抵抗値
(rとする)は等しく選定されている。
【0032】(A−2)第1実施例のレベルシフタの動
作 図4(a)、(b)は、第1実施例のレベルシフタの入
出力直流電圧特性である。図中、各入力端子InA、I
nAb、InB、InBbの電圧レベルをそれぞれVA
、VAb、VB 、VBbとし、各出力端子Out、Out
bのレベルをVout 、Voutbとしている。また、NMO
SトランジスタN11のドレイン電流をI1b、NMOS
トランジスタN12のドレイン電流をI1 とし、定電流
源IS11による定電流を2・I0 とする。さらに、第
2の差動電圧VB 及びVBbが共通に入力されるトランス
コンダクタセルT12及びT13のNMOSトランジス
タN13及びN15のドレイン電流は等しく、その電流
をIsfとする。
【0033】この場合、各出力電圧Vout 、Voutbは、
(1,1) 式及び(1,2) 式で表される。但し、rは負荷抵抗
R、Rbの抵抗値である。
【0034】 Voutb=Vcc−r(I1b+Isf) …(1,1) Vout =Vcc−r(I1 +Isf) …(1,2) NMOSトランジスタN11のドレイン電流I1b、及
び、NMOSトランジスタN12のドレイン電流をI1
は、トランスコンダクタセルT11での差動増幅動作に
よって、第1の差動電圧VA 及びVAbが等しい場合の電
流I0 から、第1の差動電圧VA 及びVAb間の電位差V
A −VAbに比例して変化するので、(1,3)式及び(1,4)
式で表すことができる。従って、(1,1) 式及び(1,2) 式
は、(1,5)式及び(1,6) 式に変形できる。なお、αは定
数である。
【0035】 I1b=I0 (1−α(VA −VAb)) …(1,3) I1 =I0 (1+α(VA −VAb)) …(1,4) Voutb=Vcc−rIsf+rI0 (1−α(VA −VAb)) …(1,5) Vout =Vcc−rIsf+rI0 (1+α(VA −VAb)) …(1,6) ここで、入力端子対InA、InAbに入力された第1
の差動電圧VA 及びVAbが等しく、かつ、入力端子対I
nB、InBbに入力された第2の差動電圧VB 及びV
Bbが等しく、さらに、第1の差動電圧VA 及びVAbと、
第2の差動電圧VB 及びVBbとも等しい場合を考えてみ
る。この場合、(1,5) 式及び(1,6) 式から、出力端子対
OUTb、OUTのレベルVout 及びVoutbは、等しく
なることが分かる。すなわち、Vout =Voutb=Vcc−
rIsf+rI0 =VO となることが分かる。
【0036】上述したように、トランスコンダクタセル
T12及びT13には共に、第2の差動電圧VB 及びV
Bbが印加されているので、負荷抵抗Rbからトランスコ
ンダクタセルT13へ流れる電流と、負荷抵抗Rからト
ランスコンダクタセルT12へ流れる電流とは、常に等
しい電流Isfである。第2の差動電圧VB 及びVBbが等
しいときのこの電流IsfをIsf0 とおく。
【0037】ここで、VB =VBbの条件下で、VA −V
Abが0から負又は正へ変化した場合を考えてみる。この
場合、電流Isf(Isf0 )は変化しない。従って、各出
力電圧Vout 、Voutbは、(1,5) 式及び(1,6) 式を変形
した(1,7) 式及び(1,8) 式で表すことができる。但し、
k0 はrαI0 であって定数である。
【0038】 Voutb=V0 −k0 (VA −VAb) …(1,7) Vout =V0 +k0 (VA −VAb) …(1,8) これにより、当該レベルシフタのダイナミックレンジ内
では第1の差動入力電圧VA −VAbにほぼ比例した出力
電圧Vout −Voutb(=2k0 (VA −VAb))が得ら
れる。
【0039】次に、第2の差動電圧VB 及びVBb間の関
係がVB −VBb(=Vs )>0となった場合を検討す
る。この場合、トランスコンダクタセルT12、T13
へ流れる電流Isfは増加し、(1,9) 式で表すことができ
る。ここで、電流増加分ΔIsfは、|VB −VBb|に比
例する。
【0040】 Isf=Isf0 +ΔIsf …(1,9) この電流Isfを、上記(1,5) 式及び(1,6) 式に適用して
整理すると、(1,10)式及び(1,11)式が得られる。これら
の式において、ΔVs はrΔIsfである。これら(1,10)
式及び(1,11)式からは、出力電圧Vout 、Voutbは共
に、第2の差動電圧VB 及びVBbが等しい場合に比較し
て、ΔVs 分だけ低下していることが分かる。
【0041】 Voutb=Vcc−r(Isf0 +ΔIsf)+rI0 (1−α(VA −VAb)) =V0 −k0 (VA −VAb)−ΔVs …(1,10) Vout =Vcc−r(Isf0 +ΔIsf)+rI0 (1+α(VA −VAb)) =V0 +k0 (VA −VAb)−ΔVs …(1,11) 一方、第2の差動電圧VB 及びVBb間の関係がVB −V
Bb=−Vs <0となった場合を検討する。この場合、ト
ランスコンダクタセルT12、T13へ流れる電流Isf
は減少し、(1,12)式で表すことができる。ここで、電流
減少分ΔIsfは、|VB −VBb|に比例する。
【0042】 Isf=Isf0 −ΔIsf …(1,12) この電流Isfを、上記(1,5) 式及び(1,6) 式に適用して
整理すると、(1,13)式及び(1,14)式が得られる。これら
の式において、ΔVs はrΔIsfである。これら(1,13)
式及び(1,14)式からは、出力電圧Vout 、Voutbは共
に、第2の差動電圧VB 及びVBbが等しい場合に比較し
て、ΔVs 分だけ上昇していることが分かる。
【0043】 Voutb=Vcc−r(Isf0 −ΔIsf)+rI0 (1−α(VA −VAb)) =V0 −k0 (VA −VAb)+ΔVs …(1,13) Vout =Vcc−r(Isf0 −ΔIsf)+rI0 (1+α(VA −VAb)) =V0 +k0 (VA −VAb)+ΔVs …(1,14) 電圧変化分ΔVs はrΔIsfに等しく、電流変化分ΔI
sfは|VB −VBb|に比例するので、電圧変化分ΔVs
は|VB −VBb|に比例する。従って、出力電圧Vout
、Voutbは、(1,15)式及び(1,16)式に示すように、第
1の差動電圧VA及びVAbの差電圧にほぼ比例すると共
に、この出力の電位が、第2の差動電圧VB 及びVBbの
差電圧にほぼ比例する所定電圧だけレベルシフトされ
る。なお、,k1 は定数である。
【0044】 Voutb=V0 −k0 (VA −VAb)−k1 (VB −VBb) …(1,15) Vout =V0 +k0 (VA −VAb)−k1 (VB −VBb) …(1,16) (A−3)レベルシフタの第1実施例の効果 以上述べたように、この第1実施例の可変レベルシフタ
によれば、第1の差動電圧入力端子間の入力電圧にほぼ
比例した振幅の差動電圧出力信号を、第2の差動電圧入
力端子間の入力電圧にほぼ比例した電圧分だけレベルシ
フトして出力できる電圧制御型の可変レベルシフタが得
られる。
【0045】また、この実施例では、対称性のよい特性
が得られる。すなわち、入力端子によらず同じゲイン、
周波数応答が得られ(k0 =k1 にでき)、バイアス条
件も同じで良い。図1から明かなように、第1の差動電
圧入力端子対(InA、InAb)と第2の入力端子対
(InB、InBb)は共に、出力端子及びGNDから
みて同段数目のMOSトランジスタに接続されているか
ら、一方を他方と異なるレベルにバイアスする必要がな
い。また、各トランスコンダクタセルの素子定数を同一
にして入力端子によらず、ゲインや周波数応答を同じに
できる。
【0046】さらに、レベルシフトの方向や最小レベル
シフトの大きさがMOSトランジスタのしきい値によっ
て制限されることがないので、制御電圧の極性に対応し
て正から負の範囲のレベルシフトが可能となり、しか
も、低電圧動作に適用することができる。
【0047】さらにまた、電流源を含み差動増幅動作を
行なう各トランスコンダクタセルを用いて構成したの
で、電流源のインピーダンスを高くすることで一般の差
動増幅回路と同様に良好な線形性が得られる。
【0048】(B)可変レベルシフタの第2実施例 図5は、本発明による可変レベルシフタの第2実施例の
構成を示す回路図である。この第2実施例のレベルシフ
タも、制御信号(第2の差動電圧)に応じて、シフト量
を可変し得るものであるが、第1実施例との相違点は、
減少方向にシフトした出力信号と、増加方向にシフトし
た出力信号とを同時に出力し得るようにしたものであ
る。
【0049】図1に示す第1実施例の構成を2個設け
て、一方を減少方向にシフトした出力信号の発生に用い
ると共に、他方を増加方向にシフトした出力信号の発生
に用いて、シフト方向が異なる出力信号を同時に出力す
ることもできる。しかし、この場合、トランスコンダク
タセルが6個必要となり、全体構成が大形化する。
【0050】第2実施例の可変レベルシフタは、トラン
スコンダクタセルを4個使用して、シフト方向が異なる
出力信号を同時に出力できるようにしたものである。
【0051】図5において、第2実施例のレベルシフタ
は、上述したように、第1実施例のトランスコンダクタ
セルと同一の内部構成を有する4個のトランスコンダク
タセルT51、T52、T53及びT54を備えてい
る。
【0052】トランスコンダクタセルT51及びT54
の入力端子Iはそれぞれ、第1の差動電圧の入力端子対
の一方の入力端子InAに接続され、これらトランスコ
ンダクタセルT51及びT54の他方の入力端子Ibは
それぞれ、第1の差動電圧の入力端子対の他方の入力端
子InAbに接続されている。また、トランスコンダク
タセルT52及びT53の入力端子Iはそれぞれ、第2
の差動電圧の入力端子対の一方の入力端子InBに接続
され、これらトランスコンダクタセルT52及びT53
の他方の入力端子Ibはそれぞれ、第2の差動電圧の入
力端子対の他方の入力端子InBbに接続されている。
【0053】第1の差動電圧の出力端子対の一方の出力
端子OutMbには、トランスコンダクタセルT51の
出力端子Ob、トランスコンダクタセルT52の出力端
子Ob、及び、負荷抵抗Rblの一端が接続されてお
り、第1の差動電圧の出力端子対の他方の出力端子Ou
tMには、トランスコンダクタセルT51の出力端子
O、トランスコンダクタセルT53の出力端子Ob、及
び、負荷抵抗Rlの一端が接続されている。
【0054】また、第2の差動電圧の出力端子対の一方
の出力端子OutPbには、トランスコンダクタセルT
54の出力端子Ob、トランスコンダクタセルT53の
出力端子O、及び、負荷抵抗Rb2の一端が接続されて
おり、第2の差動電圧の出力端子対の他方の出力端子O
utPには、トランスコンダクタセルT54の出力端子
O、トランスコンダクタセルT52の出力端子O、及
び、負荷抵抗R2の一端が接続されている。
【0055】なお、4個の負荷抵抗R1、R1b、R2
及びR2bの抵抗値は等しく選定されている。また、ト
ランスコンダクタセルT51及びT54の特性は同じに
選定されており、トランスコンダクタセルT52及びT
53の特性も同じに選定されている(4個のセルが全て
同じ特性であっても良い)。
【0056】第2の入力差動電圧対が印加されるトラン
スコンダクタセルT52及びT53において、両印加電
圧が等しい状態から変化すると、その一方のNMOSト
ランジスタ(ここではN53、N55とする)に流れる
ドレイン電流は、変化前の電流Isf0 から所定分ΔIsf
だけ増加し、他方のNMOSトランジスタN54、N5
6に流れるドレイン電流は、変化前の電流Isf0 から所
定分ΔIsfだけ減少する。
【0057】第1の差動電圧の出力端子対OutMb、
OutMに接続されている負荷抵抗R1及びRb1から
電流経路を見ると、図5の接続から明らかなように、ト
ランスコンダクタセルT51と、トランスコンダクタセ
ルT52及びT53の一方のNMOSトランジスタN5
3、N55とが経路上の要素であり、かかる部分だけを
捕らえると、第1実施例と同様な構成になっている。
【0058】そのため、これらNMOSトランジスタN
53及びN55に流れる電流が所定分ΔIsfだけ増加す
ると、第1実施例で説明したと同じ動作原理により、第
1の差動電圧の出力端子対OutMb、OutMにおけ
る出力電位はそれぞれ、変化前の出力電位より、第2の
差動電圧入力端子対に加えられた電圧に比例した電圧分
(ΔVsf=rΔIsf)だけ低下する。
【0059】また、第2の差動電圧の出力端子対Out
Pb、OutPに接続されている負荷抵抗R2及びRb
2から電流経路を見ると、図5の接続から明らかなよう
に、トランスコンダクタセルT54と、トランスコンダ
クタセルT52及びT53の他方のNMOSトランジス
タN54、N56とが経路上の要素であり、かかる部分
だけを捕らえると、第1実施例と同様な構成になってい
る。
【0060】そのため、これらNMOSトランジスタN
54及びN56に流れる電流が所定分ΔIsfだけ減少す
ると、第1実施例で説明したと同じ動作原理により、第
2の差動電圧の出力端子対OutPb、OutPにおけ
る出力電位はそれぞれ、変化前の出力電位より、第2の
差動電圧入力端子対に加えられた電圧に比例した電圧分
(ΔVsf=rΔIsf)だけ上昇する。
【0061】以上のように、第2実施例のレベルシフタ
によれば、第1の差動電圧入力端子間の入力電圧にほぼ
比例した振幅の差動電圧出力信号を、第2の差動電圧入
力端子間の入力電圧にほぼ比例した電圧分だけ、レベル
アップした第1の出力電圧信号と、レベルダウンした第
2の出力電圧信号とを同時に得ることができる、簡単な
構成の電圧制御型の可変レベルシフタを得ることができ
る。
【0062】また、トランスコンダクタセルT52及び
T53の出力端子対の接続が回路的に互いに対称となっ
ているので、第1実施例以上に入出力特性の線形性が良
好になることが期待できる。
【0063】(C)マルチプライヤの実施例 次に、本発明によるマルチプライヤの実施例を図面を参
照しながら説明する。ここで、図6が、この実施例のマ
ルチプライヤの構成を示す回路図である。
【0064】(C−1)実施例のマルチプライヤの構成 図6において、この実施例のマルチプライヤ回路は、可
変レベルシフタ60と乗算回路部61とを備えている。
【0065】可変レベルシフタ60は、上述した図5に
示す第2実施例の可変レベルシフタを適用している。こ
の可変レベルシフタ60の第1の差動電圧入力端子対I
nA、InAbに、当該マルチプライヤの第1の差動電
圧入力端子対INA、INAbが結合され、可変レベル
シフタ60の第2の差動電圧入力端子対InB、InB
bに、当該マルチプライヤの第2の差動電圧入力端子対
INB、INBbに結合されている。また、可変レベル
シフタ60の第1の差動電圧出力端子対OutP、Ou
tPbが乗算回路部61の第1の差動電圧入力端子対I
nP、InPbに接続されており、可変レベルシフタ6
0の第2の差動電圧出力端子対OutM、OutMbが
乗算回路部61の第2の差動電圧入力端子対InM、I
nMbに接続されている。
【0066】さらに、乗算回路部61の差動電流出力端
子対のそれそれが対応する負荷抵抗RL、RLbと、当
該マルチプライヤの差動電圧出力端子対Out、Out
bとに接続されている。
【0067】乗算回路部61は、2個の電流源ISm1
及びISm2と、一方の電流源ISmにソースが共通に
接続されているNMOSトランジスタN61及びN62
と、他方の電流源ISm2にソースが共通に接続されて
いるNMOSトランジスタN63及びN64とを備えて
いる。
【0068】NMOSトランジスタN61のゲートに電
圧入力端子InPが接続され、NMOSトランジスタN
62のゲートに電圧入力端子InPbが接続されてお
り、両NMOSトランジスタN61及びN62が第1の
差動電圧入力端子対InP、InPbの印加電圧に応じ
て差動増幅動作を行なうようになされている。また、N
MOSトランジスタN63のゲートに電圧入力端子In
Mが接続され、NMOSトランジスタN64のゲートに
電圧入力端子InMbが接続されており、両NMOSト
ランジスタN63及びN64が第2の差動電圧入力端子
対InM、InMbの印加電圧に応じて差動増幅動作を
行なうようになされている。
【0069】NMOSトランジスタN61のドレインと
NMOSトランジスタN64のドレインとが、負荷抵抗
RLbと差動電流出力端子対の一方の出力端子Outb
に接続され、NMOSトランジスタN62のドレインと
NMOSトランジスタN63のドレインとが、負荷抵抗
RLと差動電流出力端子対の他方の出力端子Outに接
続されている。
【0070】(C−2)実施例のマルチプライヤの動作
(作用) 以下、実施例のマルチプライヤの動作(作用)につい
て、特に、乗算回路部61の動作(作用)を中心に説明
する。
【0071】乗算回路部61において、入力端子InP
の電位をVp 、端子InPbの電位をVpb、入力端子I
nMの電位をVM 、入力端子InMbの電位をVMbとす
る。また、当該乗算回路部61内の全てのNMOSトラ
ンジスタN61〜N64は飽和しているものとし、これ
らNMOSトランジスタN61〜N64のソース電位を
VS とし、しきい値電圧をVT とする。
【0072】この場合、出力端子Outbと負荷抵抗R
Lbとの接続点を流れる電流IObは、NMOSトランジ
スタN61のドレイン電流及びNMOSトランジスタN
64のドレイン電流の和であるので、(2,1) 式で表すこ
とができ、出力端子Outと負荷抵抗RLとの接続点を
流れる電流IO は、NMOSトランジスタN62のドレ
イン電流及びNMOSトランジスタN63のドレイン電
流の和であるので、(2,2) 式で表すことができる。な
お、これらの式におけるKは定数である。
【0073】 IOb=K(VP −VS −VT )2 +K(VMb−VS −VT )2 …(2,1) IO =K(VPb−VS −VT )2 +K(VM −VS −VT )2 …(2,2) 一方、当該マルチプライヤへの第1の差動電圧入力端子
対INA、INAb間の電位差をΔVA 、第2の差動電
圧入力端子対INB、INBb間の電位差をΔVB とす
ると、上記可変レベルシフタの第1及び第2の実施例の
説明から明らかなように((1,15)式及び(1,16)式参
照)、乗算回路部61の各入力端子InP、InPb、
InM、InMb(言い換えると、可変レベルシフタ6
0の各出力端子OutP、OutPb、OutM、Ou
tMb)の電位VP 、VPb、VM 、VMbはそれぞれ、
(2,3) 式、(2,4) 式、(2,5) 式、(2,6) 式で表すことが
できる。なお、(1,15)式及び(1,16)式等におけるk0 と
k1 とは等しいとしており、kで表している。
【0074】 VP =V0 +kΔVA +kΔVB …(2,3) VPb=V0 −kΔVA +kΔVB …(2,4) VM =V0 +kΔVA −kΔVB …(2,5) VMb=V0 −kΔVA −kΔVB …(2,6) ここで、VX 、α、βをそれぞれ、(2,7) 式、(2,8)
式、(2,9) 式に示すように定義し、(2,1) 式及び(2,2)
式に(2,3) 式〜(2,6) 式を代入した式を、これらVX 、
α、βを用いて整理すると、電流IO 及びIObはそれぞ
れ、(2,10)式、(2,11)式で表すことができる。
【0075】 VX =V0 −VS −VT …(2,7) α=kΔVB +VX …(2,8) β=−kΔVB +VX …(2,9) IO =K(kΔVA +α)2 +K(−kΔVA +β)2 …(2,10) IOb=K(−kΔVA +α)2 +K(kΔVA +β)2 …(2,11) 従って、差動電流出力Iout (=IO −IOb)は、各N
MOSトランジスタN61、…、N64による非線形項
の影響が相殺されて、(2,12)式で表すことができる。こ
の(2,12)式のα及びβに、(2,8) 式及び(2,9) 式を適用
して整理すると、(2,13)式が得られる。(2,13)式におけ
るK´は4k2 Kである。
【0076】 Iout =K(2kαΔVA −2kβΔVA ) …(2,12) Iout =K´ΔVA ΔVB …(2,13) この(2,13)式からは、当該マルチプライヤによって、当
該マルチプライヤへの各入力電圧ΔVA 及びΔVB の積
に比例した差動電流Iout (=IO −IOb)が得られる
ことが分かり、これが負荷抵抗RL 及びRLbによって電
圧に変換されて差動電流出力端子Out及びOutb間
に出力される。
【0077】(C−3)実施例のマルチプライヤの効果 以上、述べたように、この実施例のマルチプライヤによ
れば、可変レベルシフタ60と乗算回路部61を組み合
わせると共に、乗算回路部61をソースが共通に接続さ
れる2組のMOSトランジスタ対のドレインを互いに交
差接続したので、各トランジスタにおける電流式の非線
形項が互いに相殺されて、線形性に優れた乗算特性が得
られる。
【0078】また、可変レベルシフタ60及び乗算回路
部61は共に、各入力端子に対して対称な回路接続とな
っているので、入力端子毎に異なるバイアスレベルを加
える必要がなく、また、どのような入力信号に対しても
同じゲインと周波数応答が得られる。
【0079】さらに、可変レベルシフタ60及び乗算回
路部61は共に、電流源をも含めてMOSトランジスタ
の2段の縦積み回路であるから、従来のものより、回路
を構成する各トランジスタに加えられる電圧の割合を大
きくできて、低電圧動作に有利なものが得られる。
【0080】(D)他の実施例 (1) 第1及び第2実施例の可変レベルシフタや上記実施
例のマルチプライヤは、それ単体で特徴を有するもので
あり、その用途が限定されるものではない。しかし、上
述した可変レベルシフタやマルチプライヤは、各入力電
圧信号に対する出力特性が対称となって入力端子間の特
性差がないことから、例えばPLLに用いられる精度の
高い位相差検出器に応用でき、低電圧動作に有利である
ので、携帯用通信機器等における変調復調回路の一部と
して有用である。
【0081】(2) 第1及び第2実施例の可変レベルシフ
タにおける各トランスコンダクタセルとして、ソースフ
ォロア型レベルシフタを含むワングのトランスコンダク
タセル(上記文献2参照)を用いても良い。このように
した場合には、さらに良好な線形性が期待できる。この
トランスコンダクタセル内に含まれるレベルシフタは、
入力電圧信号に拘らず常に一定電圧だけレベルシフトす
れば良いので、その出力電位の可動範囲が小さく、従来
のソースフォロア型のレベルシフタを用いても本発明の
レベルシフタの利点である良好な低電圧動作を損なうこ
とはない。
【0082】文献2『Z.Wang,“Novel Linearisation
Technique for Implementing Large-Signal MOS Tunabl
e Transconductor”,Electronics Letters ,Junuary
,1990,PP.138- 139 』 (3) 上記実施例のマルチプライヤにおいて、乗算回路部
61内の2個の電流源ISm1及びISm2が同一電流
能力のものであれば、これらを共通に1個の電流源に置
き換えても良い。
【0083】(4) 上記実施例のマルチプライヤにおいて
は、可変レベルシフタとして、本発明のレベルシフタの
第2実施例の構成のものを適用したものを示したが、第
1実施例の構成のものを2組適用したものを用いても良
く、さらには、本発明のレベルシフタの第2実施例と同
一の入出力特性を有する他の構成のものを適用しても良
い。
【0084】(5) 第1及び第2実施例の可変レベルシフ
タや上記実施例のマルチプライヤにおいて、負荷抵抗を
除去し、文献3『特開平6−203561号公報』に記
載の電流アンプに電流を入力し、その出力から大きく増
幅された電圧出力を得るようにしても良い。
【0085】(6) 第1及び第2実施例の可変レベルシフ
タや上記実施例のマルチプライヤにおいて、各差動電圧
入力端子対の一方に必要に応じて所定の参照レベルを与
え、シングルエンド型の回路として用いようにしても良
い。
【0086】(7) 第1及び第2実施例の可変レベルシフ
タや上記実施例のマルチプライヤにおいて、NMOSト
ランジスタに代えて、PMOSトランジスタを適用して
も良い。さらに、MOSトランジスタに代えて、同様な
特性を有するMESトランジスタ、MISトランジス
タ、MNOSトランジスタ等の電界効果型トランジスタ
を適用しても良い。
【0087】
【発明の効果】第1の本発明の可変レベルシフタによれ
ば、ソースが共通に接続された電界効果型トランジスタ
対を備え、自己の差動電圧入力端子対への入力電圧対に
応じて、電界効果型トランジスタ対が差動動作し、この
差動動作による電界効果型トランジスタ対のドレイン電
流が自己の差動電流出力端子対に流れる、第1、第2及
び第3のトランスコンダクタセルを所定の接続状態にな
るように接続したので、第1の差動電圧入力端子対の入
力電圧対にほぼ比例した振幅の電流信号を、第2の差動
電圧入力端子対の入力電圧対にほぼ比例した分だけレベ
ルシフトした出力電流対を得ることができる、線形性が
良好なしかも低電圧にも容易に対応できる、さらに差動
信号をも処理し得る可変レベルシフタを実現できる。
【0088】第2の本発明の可変レベルシフタによれ
ば、ソースが共通に接続された電界効果型トランジスタ
対を備え、自己の差動電圧入力端子対への入力電圧対に
応じて、電界効果型トランジスタ対が差動動作し、この
差動動作による電界効果型トランジスタ対のドレイン電
流が自己の差動電流出力端子対に流れる、第1、第2、
第3及び第4のトランスコンダクタセルを所定の接続状
態になるように接続したので、簡単な構成により、第1
の差動電圧入力端子対の入力電圧対にほぼ比例した振幅
の電流信号を、第2の差動電圧入力端子対の入力電圧対
にほぼ比例した分だけレベルアップした出力電流対と、
レベルダウンした出力電流対とを同時に得ることができ
る、線形性が良好なしかも低電圧にも容易に対応でき
る、さらに差動信号をも処理し得る可変レベルシフタを
実現できる。
【0089】第3の本発明のマルチプライヤによれば、
可変レベルシフタから出力された、第1の差動電圧入力
端子対の入力電圧対にほぼ比例した振幅の電流信号を第
2の差動電圧入力端子対の入力電圧対にほぼ比例した分
だけレベルアップした出力電圧対とレベルダウンした出
力電圧対とを、ドレインが交差接続されて第1及び第2
の電界効果型トランジスタ対の対応する対の各ゲートに
印加するようにしたので、第1の差動電圧入力端子対へ
の入力電圧対の差電圧と、第2の差動電圧入力端子対へ
の入力電圧対の差電圧との積に比例した出力電流対を得
ることができる、線形性が良好なしかも低電圧にも容易
に対応できる、さらに差動信号をも処理し得るマルチプ
ライヤを実現できる。
【図面の簡単な説明】
【図1】可変レベルシフタの第1実施例を示す回路図で
ある。
【図2】従来の可変レベルシフタを示す回路図である。
【図3】従来のマルチプライヤを示す回路図である。
【図4】可変レベルシフタの第1実施例の動作特性図で
ある。
【図5】可変レベルシフタの第2実施例を示す回路図で
ある。
【図6】マルチプライヤの実施例を示す回路図である。
【符号の説明】
T11〜T13、T51〜T54…トランスコンダクタ
セル、 N11〜N16、N51〜N58、N61〜N64…N
MOSトランジスタ、 IS11〜IS13、IS51〜IS54、ISm1、
ISm2…電流源、 R、Rb、R1、R1b、R2、R2b、RL、RLb
…負荷抵抗、 60…可変レベルシフタ、 61…乗算回路部。

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 ソースが共通に接続された電界効果型ト
    ランジスタ対を備え、当該トランスコンダクタセルの差
    動電圧入力端子対への入力電圧対に応じて、上記電界効
    果型トランジスタ対が差動動作し、この差動動作による
    上記電界効果型トランジスタ対のドレイン電流が当該ト
    ランスコンダクタセルの差動電流出力端子対に流れる、
    第1、第2及び第3のトランスコンダクタセルを有する
    可変レベルシフタであって、 当該可変レベルシフタの第1の差動電圧入力端子対が上
    記第1のトランスコンダクタセルの差動電圧入力端子対
    に接続されると共に、当該可変レベルシフタの第2の差
    動電圧入力端子対が上記第2及び第3のトランスコンダ
    クタセルの差動電圧入力端子対のそれぞれに接続され、 上記第1のトランスコンダクタセルの第1の差動電流出
    力端子と上記第3のトランスコンダクタセルの第1の差
    動電流出力端子とが接続され、上記第1のトランスコン
    ダクタセルの第2の差動電流出力端子と上記第2のトラ
    ンスコンダクタセルの第1の差動電流出力端子とが接続
    され、上記第2のトランスコンダクタセルの第2の差動
    電流出力端子と上記第3のトランスコンダクタセルの第
    2の差動電流出力端子とが所定電位に接続されているこ
    とを特徴とする可変レベルシフタ。
  2. 【請求項2】 ソースが共通に接続された電界効果型ト
    ランジスタ対を備え、当該トランスコンダクタセルの差
    動電圧入力端子対への入力電圧対に応じて、上記電界効
    果型トランジスタ対が差動動作し、この差動動作による
    上記電界効果型トランジスタ対のドレイン電流が当該ト
    ランスコンダクタセルの差動電流出力端子対に流れる、
    第1、第2、第3及び第4のトランスコンダクタセルを
    有する可変レベルシフタであって、 当該可変レベルシフタの第1の差動電圧入力端子対が上
    記第1及び第4のトランスコンダクタセルの差動電圧入
    力端子対のそれぞれに接続されると共に、当該可変レベ
    ルシフタの第2の差動電圧入力端子対が上記第2及び第
    3のトランスコンダクタセルの差動電圧入力端子対のそ
    れぞれにに接続され、 上記第1のトランスコンダクタセルの第2の差動電流出
    力端子と上記第3のトランスコンダクタセルの第1の差
    動電流出力端子とが接続され、上記第1のトランスコン
    ダクタセルの第1の差動電流出力端子と上記第2のトラ
    ンスコンダクタセルの第1の差動電流出力端子とが接続
    され、上記第4のトランスコンダクタセルの第1の差動
    電流出力端子と上記第3のトランスコンダクタセルの第
    2の差動電流出力端子とが接続され、上記第4のトラン
    スコンダクタセルの第2の差動電流出力端子と上記第2
    のトランスコンダクタセルの第2の差動電流出力端子と
    が接続されていることを特徴とする可変レベルシフタ。
  3. 【請求項3】 可変レベルシフタと乗算回路部とを備え
    たマルチプライヤであって、 上記可変レベルシフタが、当該マルチプライヤの第1の
    差動電圧入力端子対への第1の入力電圧対に比例した振
    幅の差動電圧出力信号を、当該マルチプライヤの第2の
    差動電圧入力端子対への第2の入力電圧対に比例した電
    圧分だけ、レベルアップした第1の出力電圧対を第1の
    差動電圧出力端子対に出力すると共に、当該マルチプラ
    イヤの第1の差動電圧入力端子対への第1の入力電圧対
    に比例した振幅の差動電圧出力信号を、当該マルチプラ
    イヤの第2の差動電圧入力端子対への第2の入力電圧対
    に比例した電圧分だけ、レベルダウンした第2の出力電
    圧対を第1の差動電圧出力端子対に出力するものであ
    り、 上記乗算回路部が、ソースが共通に接続された第1及び
    第2の電界効果型トランジスタ対を有し、 上記第1の電界効果型トランジスタ対の各ゲートが上記
    可変レベルシフタの上記第1の差動電圧出力端子対に接
    続され、上記第2の電界効果型トランジスタ対の各ゲー
    トが上記可変レベルシフタの上記第2の差動電圧出力端
    子対に接続され、上記第2の電界効果型トランジスタ対
    のドレインが第1の電界効果型トランジスタ対のドレイ
    ンに対して互いに交差接続されて構成されていることを
    特徴とするマルチプライヤ。
  4. 【請求項4】 上記可変レベルシフタとして、出力電流
    対の電流電圧変換構成を付加した請求項2に記載の可変
    レベルシフタを適用したことを特徴とする請求項3に記
    載のマルチプライヤ。
JP7167435A 1995-07-03 1995-07-03 可変レベルシフタ及びマルチプライヤ Pending JPH0918329A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP7167435A JPH0918329A (ja) 1995-07-03 1995-07-03 可変レベルシフタ及びマルチプライヤ
KR1019960005454A KR100321660B1 (ko) 1995-07-03 1996-02-29 가변레벨시프터및멀티플라이어
US08/661,922 US5751177A (en) 1995-07-03 1996-06-11 Variable level shifter and multiplier suitable for low-voltage differential operation
EP96109430A EP0813163B1 (en) 1995-07-03 1996-06-12 Variable level shifter and multiplier suitable for low-voltage, differential operation
DE69616524T DE69616524T2 (de) 1995-07-03 1996-06-12 Einstellbarer Pegelschieber und Multiplizierer für den Betrieb mit geringen differentiellen Spannungen
TW085107851A TW311203B (ja) 1995-07-03 1996-06-28

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7167435A JPH0918329A (ja) 1995-07-03 1995-07-03 可変レベルシフタ及びマルチプライヤ

Publications (1)

Publication Number Publication Date
JPH0918329A true JPH0918329A (ja) 1997-01-17

Family

ID=15849661

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7167435A Pending JPH0918329A (ja) 1995-07-03 1995-07-03 可変レベルシフタ及びマルチプライヤ

Country Status (6)

Country Link
US (1) US5751177A (ja)
EP (1) EP0813163B1 (ja)
JP (1) JPH0918329A (ja)
KR (1) KR100321660B1 (ja)
DE (1) DE69616524T2 (ja)
TW (1) TW311203B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7492224B2 (en) 2005-12-20 2009-02-17 Oki Electric Industry Co., Ltd. Gain variable circuit and automatic gain control amplifier using the same
US7605610B2 (en) 2005-04-26 2009-10-20 Magnachip Semiconductor, Ltd. Differential current driving type transmission system
JP2011040889A (ja) * 2009-08-07 2011-02-24 Dainippon Printing Co Ltd 増幅回路装置並びにそれを用いた比較回路装置および定電圧出力装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6275178B1 (en) 2000-01-27 2001-08-14 Motorola, Inc. Variable capacitance voltage shifter and amplifier and a method for amplifying and shifting voltage
KR100618821B1 (ko) * 2004-02-16 2006-08-31 삼성전자주식회사 칩 면적이 작고 전류소모도 작은 평면 패널 소오스드라이버의 멀티 레벨 쉬프터 회로
JP2007180796A (ja) * 2005-12-27 2007-07-12 Fujitsu Ltd 差動増幅回路
US20080094107A1 (en) * 2006-10-20 2008-04-24 Cortina Systems, Inc. Signal magnitude comparison apparatus and methods
JP4823024B2 (ja) * 2006-11-09 2011-11-24 株式会社東芝 レベル変換回路
JP4987447B2 (ja) * 2006-11-30 2012-07-25 オンセミコンダクター・トレーディング・リミテッド 半導体集積回路
CN113595546B (zh) * 2021-07-01 2022-05-17 深圳市汇芯通信技术有限公司 宽带高速电平转换电路及高速时钟芯片

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG49135A1 (en) * 1991-03-13 1998-05-18 Nec Corp Multiplier and squaring circuit to be used for the same
JP2875922B2 (ja) * 1992-03-05 1999-03-31 三菱電機株式会社 A/d変換器
JPH07109608B2 (ja) * 1992-10-30 1995-11-22 日本電気株式会社 マルチプライヤ
CA2111945C (en) * 1992-12-21 1997-12-09 Katsuji Kimura Analog multiplier using an octotail cell or a quadritail cell
KR100304813B1 (ko) * 1992-12-28 2001-11-22 사와무라 시코 부성저항회로와이를사용한슈미트트리거회로

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7605610B2 (en) 2005-04-26 2009-10-20 Magnachip Semiconductor, Ltd. Differential current driving type transmission system
US7492224B2 (en) 2005-12-20 2009-02-17 Oki Electric Industry Co., Ltd. Gain variable circuit and automatic gain control amplifier using the same
JP2011040889A (ja) * 2009-08-07 2011-02-24 Dainippon Printing Co Ltd 増幅回路装置並びにそれを用いた比較回路装置および定電圧出力装置

Also Published As

Publication number Publication date
DE69616524D1 (de) 2001-12-06
TW311203B (ja) 1997-07-21
EP0813163A1 (en) 1997-12-17
DE69616524T2 (de) 2002-05-02
KR100321660B1 (ko) 2002-06-20
US5751177A (en) 1998-05-12
EP0813163B1 (en) 2001-10-31

Similar Documents

Publication Publication Date Title
KR100377064B1 (ko) 적응바이어서회로및공통모드궤환회로를갖는완전차동폴디드캐스코드씨모오스(cmos)오피앰프(opamp)회로
JP3875392B2 (ja) 演算増幅器
US6518906B2 (en) Use of current folding to improve the performance of a current -steered DAC operating at low supply voltage
CN1988375A (zh) 增益可变电路及使用该电路的自动增益控制放大器
JPS59212009A (ja) 電流増幅装置
US20180284919A1 (en) Current conveyor circuit, corresponding device, apparatus and method
US6784737B2 (en) Voltage multiplier circuit
US9503022B2 (en) Balanced up-conversion mixer
JPH0918329A (ja) 可変レベルシフタ及びマルチプライヤ
CN109546981B (zh) 差分输入电路及放大电路、显示装置
US6414552B1 (en) Operational transconductance amplifier with a non-linear current mirror for improved slew rate
US20020050862A1 (en) Operational amplifier
US7002405B2 (en) Linear low noise transconductance cell
US10425044B1 (en) Cancellation capacitor for aliasing and distortion improvement
JP4371618B2 (ja) 差動増幅回路
JPH06232655A (ja) シングルエンド−差動変換器
US6906588B2 (en) Variable-gain differential input and output amplifier
Srinivasan et al. Linear current-to-voltage and voltage-to-current converters
RU2310268C1 (ru) Каскодный дифференциальный усилитель с низковольтным питанием
JP3442613B2 (ja) 可変利得増幅器
US8665024B2 (en) Control of minimum current in output transistors of an amplifier output stage
Ramirez-Angulo Highly linear four quadrant analog BiCMOS multiplier for/spl plusmn/1.5 V supply operation
Padilla-Cantoya et al. Four-quadrant multiplier using the floating-bulk technique for rail-to-rail input range and insensitivity to different input dc levels
CN114503430A (zh) 运算放大器
JP3520175B2 (ja) アナログ乗算器