JPH09181077A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 素子分離用絶縁膜上のゲート電極配線の段差
を低減して層間絶縁膜の平坦化を容易にすることがで
き、ゲート電極パターンを正確に形成できる。 【解決手段】 所望の位置に形成された素子分離用絶縁
膜２と素子領域を有する半導体基板１と、この半導体基
板１上の素子分離用絶縁膜２および素子領域にそれぞれ
形成されたゲート電極配線１０を有し、素子分離用絶縁
膜２上のゲート電極配線１０の表面の高さと、素子領域
上のゲート電極配線１０の表面の高さが略同等である。
これにより、ゲート電極配線１０のパターンを形成した
後の表面の段差はゲート電極配線１０の膜厚のみである
ために、堆積する層間絶縁膜の平坦化が容易になる。ま
た、ゲート電極材料４を化学機械研磨を用いて研磨する
ことによりゲート電極配線１０の表面の高さを略同等に
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するものである。

【０００２】

【従来の技術】近年、シリコン半導体素子の微細化にと
もない、各層におけるパターンを正確に描写するために
各層における下地の段差を低減する必要が生じている。
以下図面を参照しながら、従来の半導体装置の一例につ
いて説明する。図１２ないし図１６は従来の半導体装置
の製造方法を説明するための、半導体装置の工程断面図
である。図１２において、１は所望の領域にすでに不純
物導入がされた半導体基板であり、２は素子分離用絶縁
膜であり、例えば素子領域に形成されたシリコン窒化膜
をマスクとして熱酸化により形成された酸化膜である。
３は例えば膜厚が数ｎｍの素子領域に形成されたゲート
酸化膜である。４は例えば減圧ＣＶＤ法により堆積され
たゲート電極材料となるポリシリコンである。つぎに、
図１３に示すように、ポリシリコン４上にタングステン
シリサイド（ＷＳｉ）５をＣＶＤ法やスパッタ法により
堆積した後、図１４に示すように、タングステンシリサ
イド５の上にフォトレジスト７を塗布しマスク８を用い
て露光する。これにより、図１５に示すように、タング
ステンシリサイド５上にフォトレジスト７のパターンを
形成し、図１６に示すように、フォトレジスト７をマス
クとして、ドライエッチングによりポリシリコン４とタ
ングステンシリサイド５を所望のパターンに加工し、ゲ
ート電極配線を形成する。

【０００３】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、以下に記す様な問題を有している。ポリ
シリコン４とタングステンシリサイド５からなるゲート
電極配線のパターンを形成した後に、さらに層間絶縁膜
を堆積してこの層間絶縁膜を平坦化する際に、素子分離
用絶縁膜２上のゲート電極配線自体に段差があるため
に、層間絶縁膜の平坦化が困難になるという問題点があ
る。

【０００４】また、図１４に示したように素子分離用絶
縁膜２の表面に段差Ａがあるために、その上層のポリシ
リコン４とタングステンシリサイド５の表面にも段差が
生じている。このポリシリコン４とタングステンシリサ
イド５をゲート電極配線のパターンに加工するためにタ
ングステンシリサイド５上に感光性フォトレジスト７を
塗布し、露光用の光を照射する際に、前述の段差部で反
射した光が遮光すべきマスクの下部に位置するレジスト
７まで感光させるために、このレジスト７のパターンが
細くなり、ゲート電極配線自体も細くなり、正確なパタ
ーンの描写ができなくなる。ゲート電極配線のパターン
サイズはシュレッシュホールド電圧などのトランジスタ
特性に大きな影響を与えるために重要である。

【０００５】また、ポリシリコン４をゲート電極材料に
用いる場合は、ポリシリコン結晶粒子（グレイン）に起
因する表面の凹凸が存在するために、上記と同様に反射
波の影響でゲート電極配線を正確に描写することが困難
になる。また、ゲート電極パターンの露光時の焦点深度
には限界があり、この焦点深度のマージンが半導体基板
（ウエハ）の膜厚差や、露光機のウエハ支持ステージの
精度やパターンの段差等の合計の範囲内でない場合は正
確なパターンの描写ができなくなる。従ってタングステ
ンシリサイド５表面に段差（高低差）があるために正確
なパターンの描写はさらに困難になる。

【０００６】したがって、この発明の目的は、素子分離
用絶縁膜上のゲート電極配線の段差を低減して層間絶縁
膜の平坦化を容易にすることができ、ゲート電極パター
ンを正確に形成できる半導体装置およびその製造方法を
提供することである。

【０００７】

【課題を解決するための手段】請求項１記載の半導体装
置は、所望の位置に形成された素子分離用絶縁膜と素子
領域を有する半導体基板と、この半導体基板上の素子分
離用絶縁膜および素子領域にそれぞれ形成されたゲート
電極配線を有し、素子分離用絶縁膜上のゲート電極配線
の表面の高さと、素子領域上のゲート電極配線の表面の
高さが略同等であることを特徴とするものである。

【０００８】このように、素子分離用絶縁膜上のゲート
電極配線の表面の高さと、素子領域上のゲート電極配線
の表面の高さが略同等であるので、ゲート電極配線のパ
ターンを形成した後の表面の段差はゲート電極配線の膜
厚のみであるために、ゲート電極配線上に堆積する層間
絶縁膜の平坦化が容易になる。請求項２記載の半導体装
置は、素子分離用絶縁膜が５０ｎｍ以上の段差を有する
ことを特徴とするものである。

【０００９】このように、素子分離用絶縁膜が５０ｎｍ
以上の段差を有していても、素子分離用絶縁膜上のゲー
ト電極配線の表面の高さと、素子領域上のゲート電極配
線の表面の高さが略同等であるので、請求項１と同様の
効果がある。請求項３記載の半導体装置は、請求項１ま
たは２において、ゲート電極配線がポリシリコンを含む
ことを特徴とするものである。

【００１０】このように、ゲート電極材料がポリシリコ
ンを含むので、ポリシリコン結晶粒子に起因する表面の
凹凸が存在するが、素子分離用絶縁膜上のゲート電極配
線の表面の高さと、素子領域上のゲート電極配線の表面
の高さが略同等であるので、請求項１と同様の効果があ
る。請求項４記載の半導体装置は、請求項１，２または
３において、ゲート電極配線が高融点金属を含み、素子
分離領用絶縁膜上の高融点金属の膜厚と、素子領域上の
高融点金属の膜厚が略同等であることを特徴とするもの
である。

【００１１】このように、高融点金属の膜厚が素子分離
絶縁膜上と素子領域上で変わらないために、素子分離用
絶縁膜上の薄いゲート電極配線においても配線抵抗はあ
まり大きくならず、従来と同様の配線パターンの設計を
用いることができる。請求項５記載の半導体装置は、請
求項４において、高融点金属がタングステンシリサイド
であることを特徴とするものである。

【００１２】このように、高融点金属としてタングステ
ンシリサイドを用いることにより、ポリシリコンに比較
して抵抗が低くなり、請求項４と同様の効果がある。請
求項６記載の半導体装置の製造方法は、所望の位置に形
成された素子分離用絶縁膜と素子領域を有する半導体基
板上にゲート電極材料を堆積する工程と、ゲート電極材
料を化学機械研磨を用いて研磨し、露出した表面を平坦
にする工程と、ゲート電極材料を感光性レジストを用い
て所望のパターンに加工することにより素子分離用絶縁
膜上および素子領域上にゲート電極配線を形成する工程
とを含むものである。

【００１３】このように、半導体基板上に堆積されたゲ
ート電極材料を化学機械研磨を用いて平坦にした後に、
このゲート電極材料を感光性レジストを用いて所望のパ
ターンに加工するので、感光性レジストを所望のパター
ンに露光する際に、ゲート電極材料の表面に凹凸がな
く、露光に用いる光が表面の凹凸で反射することがない
ので正確なレジストパターンが形成できる。この際、ゲ
ート電極材料の表面に段差がないためにその上に塗布す
るレジストにも段差がなく、従ってこのレジストを露光
する際の焦点深度のマージンは大きくなり、正確なパタ
ーンの描写が容易になる。また、素子分離用絶縁膜上の
ゲート電極配線の段差を低減することによりゲート電極
配線を形成した後においてゲート電極配線上に堆積する
層間絶縁膜の平坦化が容易になる。

【００１４】請求項７記載の半導体装置の製造方法は、
請求項６において、素子分離用絶縁膜が５０ｎｍ以上の
段差を有することを特徴とするものである。このよう
に、素子分離用絶縁膜が５０ｎｍ以上の段差を有するこ
とにより、ゲート電極材料の表面に段差が生じるが、こ
の段差を請求項６のようにして平坦にした後に、感光性
レジストの露光を行うので、露光に用いる光が段差部で
反射することがなく、正確なレジストパターンを形成す
ることができる。

【００１５】請求項８記載の半導体装置の製造方法は、
請求項６または７において、ゲート電極材料がポリシリ
コンを含むことを特徴とするものである。このように、
ゲート電極材料がポリシリコンを含むので、ポリシリコ
ン結晶粒子に起因する表面の凹凸が存在するが、請求項
６または７のようにして平坦にするので反射波の影響が
なくなり、ゲート電極配線を正確に描写することができ
る。

【００１６】請求項９記載の半導体装置の製造方法は、
請求項８において、ポリシリコンを研磨した後に高融点
金属を堆積することを特徴とするものである。このよう
に、ゲート電極材料であるポリシリコンを研磨して平坦
にした後、ポリシリコンに比較して抵抗が低い高融点金
属を堆積するので、高融点金属の膜厚はポリシリコンの
研磨を行わない場合と比較して変わらない。このため、
素子領域上のゲート電極配線の抵抗はポリシリコンの研
磨を行わない場合と比較して変わらず、また素子分離用
絶縁膜上のゲート電極配線の抵抗もポリシリコンの研磨
を行わない場合とほとんど変わらない抵抗とすることが
できる。

【００１７】請求項１０記載の半導体装置の製造方法
は、請求項９において、高融点金属がタングステンシリ
サイドであることを特徴とするものである。このよう
に、高融点金属としてタングステンシリサイドを用いる
ことにより、ポリシリコンに比較して抵抗が低くなり、
請求項９と同様の効果がある。請求項１１記載の半導体
装置の製造方法は、請求項９または１０において、素子
分離用絶縁膜が露出する前にポリシリコンの研磨を終え
ることを特徴とするものである。

【００１８】このように、素子分離用絶縁膜の表面が露
出する前にポリシリコンの研磨を終えるので、素子分離
用絶縁膜とポリシリコンの研磨の選択比がいかなる場合
でも問題はなくポリシリコンの研磨が行える。また、素
子分離用絶縁膜上のゲート電極配線も、ポリシリコン上
にタングステンシリサイドが形成された構造になる。こ
のために、素子分離用絶縁膜として例えばシリコン酸化
膜を用いる場合は、ゲート電極配線のパターンを形成す
る際のドライエッチングにおいて、シリコン酸化膜に対
して選択比（エッチングレートの比率）の高い条件でポ
リシリコンをエッチングすることが容易であるために、
シリコン酸化膜に対するタングステンシリサイド選択比
が低いという課題も生じない。

【００１９】

【発明の実施の形態】この発明の第１の実施の形態の半
導体装置およびその製造方法を図１ないし図５に基づい
て説明する。図１において、１は半導体基板であり、所
望の領域にすでに不純物導入がされている。この半導体
基板１は所望の位置に形成された素子分離用絶縁膜２と
素子領域を有する。素子分離用絶縁膜２は、例えば素子
領域に形成されたシリコン窒化膜をマスクとして熱酸化
により形成された酸化膜であり、５０ｎｍ以上の段差を
有する。素子領域には例えば膜厚が数ｎｍのゲート酸化
膜３が形成される。また、半導体基板１上の素子分離用
絶縁膜２および素子領域にそれぞれゲート電極配線１０
が形成される。このゲート電極配線１０は、ポリシリコ
ンからなるゲート電極材料４と、このゲート電極材料４
の上に堆積したタングステンシリサイド（ＷＳｉ）から
なる高融点金属５とから構成される。また、素子分離用
絶縁膜２上のゲート電極配線１０の表面の高さと、素子
領域上のゲート電極配線１０の表面の高さを略同等にし
てある。

【００２０】つぎに、この半導体装置の製造方法につい
て説明する。上記のように半導体基板１の所望の位置に
素子分離用絶縁膜２とゲート酸化膜３を形成した後、図
２に示すように、例えば減圧ＣＶＤ法によりゲート電極
材料４を堆積する。つぎに、図３に示すように、ゲート
電極材料４を例えば化学機械研磨（ＣＭＰ）を用いて研
磨を行ない、素子分離用絶縁膜２上のゲート電極材料４
の膜厚が数十ｎｍになるようにして表面を平坦にする。
このとき、素子分離用絶縁膜２が露出する前にゲート電
極材料４の研磨を終える。このゲート電極材料４の上
に、図４に示すように、高融点金属５をＣＶＤ法やスパ
ッタ法により堆積する。つぎに、図５に示すように、高
融点金属５上にフォトレジスト７を塗布しマスク８を用
いて露光する。これにより、高融点金属５上にフォトレ
ジスト７のパターンを形成し、図１に示すように、フォ
トレジスト７をマスクとして、ドライエッチングにより
ゲート電極材料４と高融点金属５を所望のパターンに加
工する。

【００２１】この実施の形態によれば、素子分離用絶縁
膜２上のゲート電極配線１０の表面の高さと、素子領域
上のゲート電極配線１０の表面の高さが略同等であるの
で、ゲート電極配線１０を形成した後も段差はゲート電
極配線１０の膜厚のみであるために、ゲート電極配線１
０上に堆積する層間絶縁膜の平坦化が容易になる。ま
た、半導体基板１上に堆積されたゲート電極材料４を化
学機械研磨を用いて平坦にした後に、このゲート電極材
料４を感光性レジスト７を用いて所望のパターンに加工
するので、感光性レジスト７を所望のパターンに露光す
る際に、ゲート電極材料４の表面に凹凸がなく、露光に
用いる光が表面の凹凸で反射することがないので正確な
レジストパターンが形成できる。この際、ゲート電極材
料４の表面に段差がないためにその上に塗布するレジス
ト７にも段差がなく、従ってこのレジスト７を露光する
際の焦点深度のマージンは大きくなり、正確なパターン
の描写が容易になる。

【００２２】また、素子分離用絶縁膜２が５０ｎｍ以上
の段差を有することにより、ゲート電極材料４の表面に
段差が生じるが、この段差を上記のようにして平坦にし
た後に、感光性レジスト７の露光を行うので、露光に用
いる光が段差部で反射することがなく、正確なレジスト
パターンを形成することができる。また、ゲート電極材
料４がポリシリコンを含むので、ポリシリコン結晶粒子
に起因する表面の凹凸が存在するが、上記のようにして
平坦にするので反射波の影響がなくなり、ゲート電極配
線１０を正確に描写することができる。また、ゲート電
極材料４であるポリシリコンを研磨して平坦にした後、
ポリシリコンに比較して抵抗が低いタングステンシリサ
イドからなる高融点金属５を堆積するので、高融点金属
５の膜厚はゲート電極材料４の研磨を行わない場合と比
較して変わらない。このため、素子領域３上のゲート電
極配線１０の抵抗はゲート電極材料４の研磨を行わない
場合と比較して変わらず、また素子分離用絶縁膜２上の
ゲート電極配線１０の抵抗もゲート電極材料４の研磨を
行わない場合とほとんど変わらない抵抗とすることがで
きる。

【００２３】さらに、素子分離用絶縁膜２の表面が露出
する前にゲート電極材料４の研磨を終えるので、素子分
離用絶縁膜２とゲート電極材料４の研磨の選択比がいか
なる場合でも問題はなくゲート電極材料４の研磨が行え
る。また、素子分離用絶縁膜２上のゲート電極配線１０
も、ゲート電極材料４上に高融点金属５が形成された構
造になる。このために、素子分離用絶縁膜として例えば
シリコン酸化膜２を用い、上記のようにゲート電極材料
をポリシリコン４、高融点金属をタングステンシリサイ
ド５とした場合は、ゲート電極配線１０のパターンを形
成する際のドライエッチングにおいて、シリコン酸化膜
２に対して選択比（エッチングレートの比率）の高い条
件でポリシリコン４をエッチングすることが容易である
ために、シリコン酸化膜２に対するタングステンシリサ
イド５選択比が低いという課題も生じない。

【００２４】なお、研磨後のゲート電極材料４の膜厚は
素子分離用絶縁膜２上で数十ｎｍとしたが、表面が平坦
になっていれば、これ以外の膜厚でも良く、また素子分
離用絶縁膜２の表面は露出するまで研磨を行なってもよ
い。また、高融点金属５としてタングステンシリサイド
を用いたが、チタンシリサイドやモリブデンシリサイド
のような他の高融点金属でもよい。

【００２５】第２の実施の形態を図６ないし図１１に基
づいて説明する。第１の実施の形態と異なるところは、
素子分離用絶縁膜２を形成するまでの工程であり、第１
の実施の形態ではシリコン窒化膜をマスクとして熱酸化
を行なうのに対し、この実施の形態では半導体基板１上
の素子分離領域のシリコンを例えばドライエッチングに
より掘り下げ、その部分に例えばＣＶＤ法により酸化膜
を形成するところである。

【００２６】つぎに、この半導体装置の製造方法につい
て説明する。図６において、半導体基板１は、第１の実
施の形態と同様に所望の領域に不純物導入がされたもの
であり、上面に例えば１００ｎｍ程度のシリコン窒化膜
６が形成してある。シリコン窒化膜６は、後の工程で不
要な素子分離用絶縁膜２をＣＭＰを用いて除去する際の
研磨ストッパーとして用いるものである。そして、素子
分離を行なう領域の半導体基板１およびシリコン窒化膜
６をそれぞれエッチングにより除去し凹部１１を形成す
る。つぎに、図７に示すように、素子分離用絶縁膜２を
例えば高密度プラズマＣＶＤ法や常圧ＣＶＤ法などを用
いて凹部１１に堆積した後に、ＣＭＰを用いて不要な部
分をシリコン窒化膜６をストッパーとして除去する。つ
ぎに、図８に示すように、ストッパーとして用いたシリ
コン窒化膜６を熱リン酸などを用いて除去した後、ゲー
ト酸化膜３を形成し、減圧ＣＶＤ法などによりポリシリ
コンからなるゲート電極材料４を堆積する。

【００２７】その後の工程は、第１の実施の形態の図３
以降の工程と同様である。すなわち、図９に示すよう
に、ゲート電極材料４を化学機械研磨（ＣＭＰ）を用い
て研磨を行ない、素子分離用絶縁膜２上のゲート電極材
料４の膜厚が数十ｎｍになるようにして表面を平坦にす
る。このとき、素子分離用絶縁膜２が露出する前にゲー
ト電極材料４の研磨を終える。このゲート電極材料４の
上に、図１０に示すように、高融点金属５をＣＶＤ法や
スパッタ法により堆積する。つぎに、図１１に示すよう
に、フォトレジストをマスクとしてドライエッチングに
よりゲート電極材料４と高融点金属５を所望のパターン
に加工し、ゲート電極配線１０を形成する。また、その
他の構成効果は、第１の実施の形態と同様である。

【００２８】

【発明の効果】請求項１記載の半導体装置によれば、素
子分離用絶縁膜上のゲート電極配線の表面の高さと、素
子領域上のゲート電極配線の表面の高さが略同等である
ので、ゲート電極配線のパターンを形成した後の表面の
段差はゲート電極配線の膜厚のみであるために、ゲート
電極配線上に堆積する層間絶縁膜の平坦化が容易にな
る。

【００２９】請求項２では、素子分離用絶縁膜が５０ｎ
ｍ以上の段差を有していても、素子分離用絶縁膜上のゲ
ート電極配線の表面の高さと、素子領域上のゲート電極
配線の表面の高さが略同等であるので、請求項１と同様
の効果がある。請求項３では、ゲート電極材料がポリシ
リコンを含むので、ポリシリコン結晶粒子に起因する表
面の凹凸が存在するが、素子分離用絶縁膜上のゲート電
極配線の表面の高さと、素子領域上のゲート電極配線の
表面の高さが略同等であるので、請求項１と同様の効果
がある。

【００３０】請求項４では、高融点金属の膜厚が素子分
離絶縁膜上と素子領域上で変わらないために、素子分離
用絶縁膜上の薄いゲート電極配線においても配線抵抗は
あまり大きくならず、従来と同様の配線パターンの設計
を用いることができる。請求項５では、高融点金属とし
てタングステンシリサイドを用いることにより、ポリシ
リコンに比較して抵抗が低くなり、請求項４と同様の効
果がある。

【００３１】請求項６記載の半導体装置の製造方法によ
れば、半導体基板上に堆積されたゲート電極材料を化学
機械研磨を用いて平坦にした後に、このゲート電極材料
を感光性レジストを用いて所望のパターンに加工するの
で、感光性レジストを所望のパターンに露光する際に、
ゲート電極材料の表面に凹凸がなく、露光に用いる光が
表面の凹凸で反射することがないので正確なレジストパ
ターンが形成できる。この際、ゲート電極材料の表面に
段差がないためにその上に塗布するレジストにも段差が
なく、従ってこのレジストを露光する際の焦点深度のマ
ージンは大きくなり、正確なパターンの描写が容易にな
る。また、素子分離用絶縁膜上のゲート電極配線の段差
を低減することによりゲート電極配線を形成した後にお
いてゲート電極配線上に堆積する層間絶縁膜の平坦化が
容易になる。

【００３２】請求項７では、素子分離用絶縁膜が５０ｎ
ｍ以上の段差を有することにより、ゲート電極材料の表
面に段差が生じるが、この段差を請求項６のようにして
平坦にした後に、感光性レジストの露光を行うので、露
光に用いる光が段差部で反射することがなく、正確なレ
ジストパターンを形成することができる。請求項８で
は、ゲート電極材料がポリシリコンを含むので、ポリシ
リコン結晶粒子に起因する表面の凹凸が存在するが、請
求項６または７のようにして平坦にするので反射波の影
響がなくなり、ゲート電極配線を正確に描写することが
できる。

【００３３】請求項９では、ゲート電極材料であるポリ
シリコンを研磨して平坦にした後、ポリシリコンに比較
して抵抗が低い高融点金属を堆積するので、高融点金属
の膜厚はポリシリコンの研磨を行わない場合と比較して
変わらない。このため、素子領域上のゲート電極配線の
抵抗はポリシリコンの研磨を行わない場合と比較して変
わらず、また素子分離用絶縁膜上のゲート電極配線の抵
抗もポリシリコンの研磨を行わない場合とほとんど変わ
らない抵抗とすることができる。

【００３４】請求項１０では、高融点金属としてタング
ステンシリサイドを用いることにより、ポリシリコンに
比較して抵抗が低くなり、請求項９と同様の効果があ
る。請求項１１では、素子分離用絶縁膜の表面が露出す
る前にポリシリコンの研磨を終えるので、素子分離用絶
縁膜とポリシリコンの研磨の選択比がいかなる場合でも
問題はなくポリシリコンの研磨が行える。また、素子分
離用絶縁膜上のゲート電極配線も、ポリシリコン上にタ
ングステンシリサイドが形成された構造になる。このた
めに、素子分離用絶縁膜として例えばシリコン酸化膜を
用いる場合は、ゲート電極配線のパターンを形成する際
のドライエッチングにおいて、シリコン酸化膜に対して
選択比（エッチングレートの比率）の高い条件でポリシ
リコンをエッチングすることが容易であるために、シリ
コン酸化膜に対するタングステンシリサイド選択比が低
いという課題も生じない。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態の半導体装置の断
面図である。

【図２】第１の実施の形態の半導体装置の製造方法でゲ
ート電極材料を堆積する工程の工程断面図である。

【図３】図２の次工程でゲート電極材料を研磨する工程
の工程断面図である。

【図４】図３の次工程で高融点金属を堆積する工程の工
程断面図である。

【図５】図４の次工程でフォトレジストをマスクとしエ
ッチングする工程の工程断面図である。

【図６】第２の実施の形態の半導体装置の製造方法で半
導体基板の一部を除去する工程の工程断面図である。

【図７】図６の次工程で素子分離用絶縁膜を堆積する工
程の工程断面図である。

【図８】図７の次工程でゲート電極材料を堆積する工程
の工程断面図である。

【図９】図８の次工程でゲート電極材料を研磨する工程
の工程断面図である。

【図１０】図９の次工程で高融点金属を堆積する工程の
工程断面図である。

【図１１】第２の実施の形態の半導体装置の断面図であ
る。

【図１２】従来の半導体装置の製造方法でゲート電極材
料を堆積する工程の工程断面図である。

【図１３】図１２の次工程で高融点金属を堆積する工程
の工程断面図である。

【図１４】図１３の次工程でフォトレジストをマスクと
しエッチングする工程の工程断面図である。

【図１５】図１４の工程によりレジストパターンを形成
した状態の工程断面図である。

【図１６】従来の半導体装置の断面図である。

【符号の説明】

１ 半導体基板 ２ 素子分離用絶縁膜 ３ ゲート酸化膜 ４ ゲート電極材料（ポリシリコン） ５ 高融点金属（タングステンシリサイド） ６ シリコン窒化膜 ７ フォトレジスト ８ マスク １０ ゲート電極配線

Claims (11)

【特許請求の範囲】
1. 【請求項１】 所望の位置に形成された素子分離用絶縁
   膜と素子領域を有する半導体基板と、この半導体基板上
   の前記素子分離用絶縁膜および前記素子領域にそれぞれ
   形成されたゲート電極配線を有し、前記素子分離用絶縁
   膜上の前記ゲート電極配線の表面の高さと、前記素子領
   域上の前記ゲート電極配線の表面の高さが略同等である
   ことを特徴とする半導体装置。
2. 【請求項２】 素子分離用絶縁膜が５０ｎｍ以上の段差
   を有することを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 ゲート電極配線がポリシリコンを含むこ
   とを特徴とする請求項１または２記載の半導体装置。
4. 【請求項４】 ゲート電極配線が高融点金属を含み、前
   記素子分離領用絶縁膜上の前記高融点金属の膜厚と、前
   記素子領域上の前記高融点金属の膜厚が略同等であるこ
   とを特徴とする請求項１，２または３記載の半導体装
   置。
5. 【請求項５】 高融点金属がタングステンシリサイドで
   あることを特徴とする請求項４記載の半導体装置。
6. 【請求項６】 所望の位置に形成された素子分離用絶縁
   膜と素子領域を有する半導体基板上にゲート電極材料を
   堆積する工程と、前記ゲート電極材料を化学機械研磨を
   用いて研磨し、露出した表面を平坦にする工程と、前記
   ゲート電極材料を感光性レジストを用いて所望のパター
   ンに加工することにより前記素子分離用絶縁膜上および
   前記素子領域上にゲート電極配線を形成する工程とを含
   む半導体装置の製造方法。
7. 【請求項７】 素子分離用絶縁膜が５０ｎｍ以上の段差
   を有することを特徴とする請求項６記載の半導体装置の
   製造方法。
8. 【請求項８】 ゲート電極材料がポリシリコンを含むこ
   とを特徴とする請求項６または７記載の半導体装置の製
   造方法。
9. 【請求項９】 ポリシリコンを研磨した後に高融点金属
   を堆積することを特徴とする請求項８記載の半導体装置
   の製造方法。
10. 【請求項１０】 高融点金属がタングステンシリサイド
    であることを特徴とる請求項９記載の半導体装置の製造
    方法。
11. 【請求項１１】 素子分離用絶縁膜が露出する前にポリ
    シリコンの研磨を終ることを特徴とする請求項９または
    １０記載の半導体装置の製造方法。