JPH09162412A - 薄膜トランジスタおよび薄膜トランジスタアレイ - Google Patents
薄膜トランジスタおよび薄膜トランジスタアレイInfo
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Abstract
(57)【要約】
【課題】 アクティブマトリックス液晶パネルに用い
る、リーク電流を低減した薄膜トランジスタと、該薄膜
トランジスタを備え、かつ、小さな面積で大きな蓄積容
量を形成できる薄膜トランジスタアレイとを提供する。 【解決手段】 活性層２０７を第１ゲート電極２０３お
よび第２ゲート電極２０９で挟み、オフセット領域２０
６を第３ゲート電極２０２および第４ゲート電極２１１
と重なる構造とすることにより、高いオン電流と低いリ
ーク電流を同時に実現する。画素の電位低下を抑制する
蓄積容量は透明画素電極２２３と第３蓄積容量用電極２
２２の聞、第３蓄積容量用電極２２２と第２蓄積容量用
電極２２１の間、第２蓄積容量用電極２２１と第１蓄積
容量用電極２２０の間に形成されることにより、小さな
面積で大きな蓄積容量を形成することができる。
る、リーク電流を低減した薄膜トランジスタと、該薄膜
トランジスタを備え、かつ、小さな面積で大きな蓄積容
量を形成できる薄膜トランジスタアレイとを提供する。 【解決手段】 活性層２０７を第１ゲート電極２０３お
よび第２ゲート電極２０９で挟み、オフセット領域２０
６を第３ゲート電極２０２および第４ゲート電極２１１
と重なる構造とすることにより、高いオン電流と低いリ
ーク電流を同時に実現する。画素の電位低下を抑制する
蓄積容量は透明画素電極２２３と第３蓄積容量用電極２
２２の聞、第３蓄積容量用電極２２２と第２蓄積容量用
電極２２１の間、第２蓄積容量用電極２２１と第１蓄積
容量用電極２２０の間に形成されることにより、小さな
面積で大きな蓄積容量を形成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、アクテイブマトリ
ックス液晶パネルに用いる薄膜トランジスタおよび該薄
膜トランジスタを備えた薄膜トランジスタアレイに関す
る。
ックス液晶パネルに用いる薄膜トランジスタおよび該薄
膜トランジスタを備えた薄膜トランジスタアレイに関す
る。
【０００２】
【従来の技術】マルチメディア時代に突入し、マンマシ
ンインターフェースの要となる重要デバイスとして、高
精細・大画面ディスプレイが求められている。液晶プロ
ジェクタはこのような要求を満たすデバイスとして盛ん
に研究され、実用化されつつある。現状の液晶プロジェ
クタの課題として、投射画面の高輝度化が挙げられる。
そのためには、光源の高輝度化と液晶パネルの高開口率
化が必要となる。開口率とはデータ線およびゲート線か
らなる配線、スイッチングトランジスタならびに蓄積容
量用電極を除いた領域が、表示領域全体に占める割合で
ある。従って、高輝度化のためには、配線、スイッチン
グトランジスタおよび蓄積容量用電極の面積を縮小する
必要がある。配線幅の縮小は配線抵抗の増加を招き、信
号遅延の原因となるため限界がある。一方、蓄積容量は
コントラストを高く保つために不可欠である。すなわ
ち、画素電極へのデータ書き込み後、スイッチングトラ
ンジスタでの電流リークによる画素電位の低下を抑制す
る。リーク電流が小さければ、必要となる蓄積容量も小
さくて済む。また、小さな面積で大きな蓄積容量が形成
できれば、大きな開口率が得られる。一方、スイッチン
グトランジスタに関しては、データ書き込み期間中に液
晶容量および蓄積容量を充電するのに必要な大きさのオ
ン電流が必要となる。スイッチングトランジスタの電流
駆動能力を高めることにより、スイッチングトランジス
タの小型化が可能になる。以上から、高輝度化のために
は、スイッチングトランジスタのリーク電流の低減によ
る必要な蓄積容量の縮小、オン電流の向上によるスイッ
チングトランジスタの縮小、蓄積容量用電極面積の縮小
が必要となる。
ンインターフェースの要となる重要デバイスとして、高
精細・大画面ディスプレイが求められている。液晶プロ
ジェクタはこのような要求を満たすデバイスとして盛ん
に研究され、実用化されつつある。現状の液晶プロジェ
クタの課題として、投射画面の高輝度化が挙げられる。
そのためには、光源の高輝度化と液晶パネルの高開口率
化が必要となる。開口率とはデータ線およびゲート線か
らなる配線、スイッチングトランジスタならびに蓄積容
量用電極を除いた領域が、表示領域全体に占める割合で
ある。従って、高輝度化のためには、配線、スイッチン
グトランジスタおよび蓄積容量用電極の面積を縮小する
必要がある。配線幅の縮小は配線抵抗の増加を招き、信
号遅延の原因となるため限界がある。一方、蓄積容量は
コントラストを高く保つために不可欠である。すなわ
ち、画素電極へのデータ書き込み後、スイッチングトラ
ンジスタでの電流リークによる画素電位の低下を抑制す
る。リーク電流が小さければ、必要となる蓄積容量も小
さくて済む。また、小さな面積で大きな蓄積容量が形成
できれば、大きな開口率が得られる。一方、スイッチン
グトランジスタに関しては、データ書き込み期間中に液
晶容量および蓄積容量を充電するのに必要な大きさのオ
ン電流が必要となる。スイッチングトランジスタの電流
駆動能力を高めることにより、スイッチングトランジス
タの小型化が可能になる。以上から、高輝度化のために
は、スイッチングトランジスタのリーク電流の低減によ
る必要な蓄積容量の縮小、オン電流の向上によるスイッ
チングトランジスタの縮小、蓄積容量用電極面積の縮小
が必要となる。
【０００３】オン電流を増加させる方法として、ダブル
ゲート構造が実開昭５７ー８８９４４に開示されてい
る。この構造の薄膜トランジスタに関して図面を用いて
説明する。図４は従来例のダブルゲート構造の薄膜トラ
ンジスタの模式的断面図である。図中、符号４０１は絶
縁性基板、４０３は第１ゲート電極、４０４は第１ゲー
ト絶縁膜、４０５ａはソース電極、４０５ｂはドレイン
電極、４０７は半導体層、４０８は第２ゲート絶縁膜、
４０９は第２ゲート電極である。図４に示すように、絶
縁性基板４０１上に第１ゲート電極４０３が形成され、
これを覆うようにして第１ゲート絶縁膜４０４が形成さ
れている。さらに、この第１ゲート絶縁膜４０４を覆う
ようにして半導体層４０７が形成されており、半導体層
４０７の一部と重なるように、ソース電極４０５ａおよ
びドレイン電極４０５ｂが形成されている。さらに、半
導体層４０７と重なるように第２ゲート絶縁膜４０８が
形成され、第２ゲート絶縁膜４０８上に第１ゲート電極
４０３と重なるように第２ゲート電極４０９が形成され
ている。ここで、この構造の薄膜トランジスタを液晶パ
ネルのスイッチングトランジスタに応用する場合につい
て考える。本構造の薄膜トランジスタはゲート電極が活
性層の上下に形成されているため、活性層の両面にチャ
ネルが形成され、高いオン電流が得られる。しかし、本
構造はオフセット構造となっていないため、ドレイン端
での電界が緩和されず、リーク電流を低減することは困
難である。従って、大きな蓄積容量が必要となり、開口
率を高くすることができない。
ゲート構造が実開昭５７ー８８９４４に開示されてい
る。この構造の薄膜トランジスタに関して図面を用いて
説明する。図４は従来例のダブルゲート構造の薄膜トラ
ンジスタの模式的断面図である。図中、符号４０１は絶
縁性基板、４０３は第１ゲート電極、４０４は第１ゲー
ト絶縁膜、４０５ａはソース電極、４０５ｂはドレイン
電極、４０７は半導体層、４０８は第２ゲート絶縁膜、
４０９は第２ゲート電極である。図４に示すように、絶
縁性基板４０１上に第１ゲート電極４０３が形成され、
これを覆うようにして第１ゲート絶縁膜４０４が形成さ
れている。さらに、この第１ゲート絶縁膜４０４を覆う
ようにして半導体層４０７が形成されており、半導体層
４０７の一部と重なるように、ソース電極４０５ａおよ
びドレイン電極４０５ｂが形成されている。さらに、半
導体層４０７と重なるように第２ゲート絶縁膜４０８が
形成され、第２ゲート絶縁膜４０８上に第１ゲート電極
４０３と重なるように第２ゲート電極４０９が形成され
ている。ここで、この構造の薄膜トランジスタを液晶パ
ネルのスイッチングトランジスタに応用する場合につい
て考える。本構造の薄膜トランジスタはゲート電極が活
性層の上下に形成されているため、活性層の両面にチャ
ネルが形成され、高いオン電流が得られる。しかし、本
構造はオフセット構造となっていないため、ドレイン端
での電界が緩和されず、リーク電流を低減することは困
難である。従って、大きな蓄積容量が必要となり、開口
率を高くすることができない。
【０００４】一方、蓄積容量を小さな面積で形成する方
法として、蓄積容量を積層構造で形成する方法が特開平
４ー４１５に開示されている。本方法により形成した蓄
積容量を液晶パネルに応用した例について図５を参照し
ながら説明する。図５（ａ）は従来例の液晶表示パネル
の模式的平面図、図５（ｂ）は図５（ａ）のＣーＣ’で
の模式的断面図、図５（ｃ）は図５（ａ）のＤーＤ’で
の模式的断面図である。図中、符号５０１はガラス基
板、５０２ａａ、５０２ａｂ、５０２ｂａ、５０２ｂｂ
は画素領域、５０３は下部電極、５０４は接続層、５０
５ａはソース、５０５ｂはドレイン、５０５ｃはチャネ
ル領域、５０９はゲート電極、５１０は層間絶縁膜、５
１５、５１５’、５１５”はデータ線、５１６、５１
６’、５１６”はゲート線、５２２はゲート酸化膜、５
２３は透明画素電極、５２６は誘電絶縁膜である。
法として、蓄積容量を積層構造で形成する方法が特開平
４ー４１５に開示されている。本方法により形成した蓄
積容量を液晶パネルに応用した例について図５を参照し
ながら説明する。図５（ａ）は従来例の液晶表示パネル
の模式的平面図、図５（ｂ）は図５（ａ）のＣーＣ’で
の模式的断面図、図５（ｃ）は図５（ａ）のＤーＤ’で
の模式的断面図である。図中、符号５０１はガラス基
板、５０２ａａ、５０２ａｂ、５０２ｂａ、５０２ｂｂ
は画素領域、５０３は下部電極、５０４は接続層、５０
５ａはソース、５０５ｂはドレイン、５０５ｃはチャネ
ル領域、５０９はゲート電極、５１０は層間絶縁膜、５
１５、５１５’、５１５”はデータ線、５１６、５１
６’、５１６”はゲート線、５２２はゲート酸化膜、５
２３は透明画素電極、５２６は誘電絶縁膜である。
【０００５】図５（ａ）に示すように、データ線５１
５、５１５’、５１５”、・・・とゲート線５１６、５
１６’、５１６”、・・・とが直交し、両者の間に５０
μｍ×５０μｍの大きさで、画素領域５０２ａａ，５０
２ａｂ、５０２ｂａ、５０２ｂｂ、・・・が形成されて
いる。以下、画素領域５０２ａａを例に取って内部構造
を説明する。ゲート線５１６から引き出されたゲート電
極５０９、データ線５１５に接続されたソース５０５
ａ、およびドレイン５０５ｂからなる薄膜トランジスタ
が形成されており、このドレイン５０５ｂに接続層５０
４を介して下部電極５０３が接続され、その上方にゲー
ト線５１６’が重なって形成されている。また、これら
の構造の上方には画素領域５０２ａａのほぼ全面に渡っ
て酸化インジゥム・錫（ＩＴＯ）からなる透明画素電極
５２３が形成されており、この透明画素電極５２３も開
口部を通して薄膜トランジスタのドレイン５０５ｂに接
続されている。ゲート線５１６’下に形成された蓄積容
量の形成領域の断面図は図５（ｃ）のようになってい
る。ガラス基板５０１上に導電性多結晶シリコン層で形
成された矩形状の下部電極５０３の上には、薄膜トラン
ジスタのゲート酸化膜５２２と同時に形成された誘電絶
縁膜５２６があり、この上にゲート線５１６’が下部電
極５０３の延長方向と同じ方向に形成されている。これ
らの上には層間絶縁膜５１０を介して透明画素電極５２
３の一部が存在する。この液晶表示パネルは、導電性多
結晶シリコンで形成した下部電極５０３と上部電極とを
備えた蓄積容量を有している。さらにゲート線を蓄積容
量用電極の一部に用いているため、開口率を犠牲にする
こと無く比較的大きな蓄積容量を形成することができ
る。
５、５１５’、５１５”、・・・とゲート線５１６、５
１６’、５１６”、・・・とが直交し、両者の間に５０
μｍ×５０μｍの大きさで、画素領域５０２ａａ，５０
２ａｂ、５０２ｂａ、５０２ｂｂ、・・・が形成されて
いる。以下、画素領域５０２ａａを例に取って内部構造
を説明する。ゲート線５１６から引き出されたゲート電
極５０９、データ線５１５に接続されたソース５０５
ａ、およびドレイン５０５ｂからなる薄膜トランジスタ
が形成されており、このドレイン５０５ｂに接続層５０
４を介して下部電極５０３が接続され、その上方にゲー
ト線５１６’が重なって形成されている。また、これら
の構造の上方には画素領域５０２ａａのほぼ全面に渡っ
て酸化インジゥム・錫（ＩＴＯ）からなる透明画素電極
５２３が形成されており、この透明画素電極５２３も開
口部を通して薄膜トランジスタのドレイン５０５ｂに接
続されている。ゲート線５１６’下に形成された蓄積容
量の形成領域の断面図は図５（ｃ）のようになってい
る。ガラス基板５０１上に導電性多結晶シリコン層で形
成された矩形状の下部電極５０３の上には、薄膜トラン
ジスタのゲート酸化膜５２２と同時に形成された誘電絶
縁膜５２６があり、この上にゲート線５１６’が下部電
極５０３の延長方向と同じ方向に形成されている。これ
らの上には層間絶縁膜５１０を介して透明画素電極５２
３の一部が存在する。この液晶表示パネルは、導電性多
結晶シリコンで形成した下部電極５０３と上部電極とを
備えた蓄積容量を有している。さらにゲート線を蓄積容
量用電極の一部に用いているため、開口率を犠牲にする
こと無く比較的大きな蓄積容量を形成することができ
る。
【０００６】
【発明が解決しようとする課題】以上述ベたように、従
来のダブルゲート構造の薄膜トランジスタではリーク電
流を低減できなかったため、大きな蓄積容量が必要とな
り、開口率を高くすることができなかった。また遮光層
とソース・ドレイン領域との問に寄生容量が形成され、
データ信号が遅延したり波形が歪む等の問題が生じてい
た。
来のダブルゲート構造の薄膜トランジスタではリーク電
流を低減できなかったため、大きな蓄積容量が必要とな
り、開口率を高くすることができなかった。また遮光層
とソース・ドレイン領域との問に寄生容量が形成され、
データ信号が遅延したり波形が歪む等の問題が生じてい
た。
【０００７】また、従来の蓄積容量の形成方法では、高
精細化に伴って画素を縮小した時、蓄積容量用電極が画
素に対して占める相対的な面積比率が急激に増加し、開
口率が大幅に低下するという問題が生じていた。
精細化に伴って画素を縮小した時、蓄積容量用電極が画
素に対して占める相対的な面積比率が急激に増加し、開
口率が大幅に低下するという問題が生じていた。
【０００８】本発明の目的は、アクティブマトリックス
液晶パネルに用いる、リーク電流を低減した薄膜トラン
ジスタと、該薄膜トランジスタを備え、かつ、小さな面
積で大きな蓄積容量を形成できる薄膜トランジスタアレ
イとを提供することにある。
液晶パネルに用いる、リーク電流を低減した薄膜トラン
ジスタと、該薄膜トランジスタを備え、かつ、小さな面
積で大きな蓄積容量を形成できる薄膜トランジスタアレ
イとを提供することにある。
【０００９】
【課題を解決するための手段】本発明の薄膜トランジス
タは、活性層およびソース・ドレイン領域からなる半導
体層と、半導体層下部に形成された第１ゲート絶縁膜
と、第１ゲート絶縁膜下部に、活性層と重なるようにし
て形成された第１ゲート電極と、半導体層上部に形成さ
れた第２ゲート絶縁膜と、第２ゲート絶縁膜上に、活性
層と重なるようにして形成された第２ゲート電極と、第
２ゲート絶縁膜上部に形成された第１層間絶縁膜とを有
する薄膜トランジスタにおいて、半導体層の活性層と、
ソース・ドレイン領域との間に形成された、不純物濃度
が低い半導体層からなるオフセット領域と、第１ゲート
電極と電気的に接続され、少なくともオフセット領域と
重なるようにして形成され、かつ、ソース・ドレイン領
域と重ならないようにして形成された第３ゲート電極
と、第２ゲート電極と電気的に接続され、少なくともオ
フセット領域と重なるようにして形成され、かつ、ソー
ス・ドレイン領域と重ならないようにして形成された第
４ゲート電極とを有し、かつ、半導体層と第１ゲート電
極との間に形成された第１ゲート絶縁膜の膜厚ｄ１と、
半導体層と第３ゲート電極との間に形成された第１ゲー
ト絶縁膜の膜厚ｄ３との間にはｄ３＞ｄ１なる関係を有
し、かつ、半導体層と第２ゲート電極との間に形成され
た第２ゲート絶縁膜の膜厚ｄ２と、半導体層と第４ゲー
ト電極との間に形成された第２ゲート絶縁膜および第１
層間絶縁膜の膜厚ｄ４との間にはｄ４＞ｄ２なる関係を
有している。
タは、活性層およびソース・ドレイン領域からなる半導
体層と、半導体層下部に形成された第１ゲート絶縁膜
と、第１ゲート絶縁膜下部に、活性層と重なるようにし
て形成された第１ゲート電極と、半導体層上部に形成さ
れた第２ゲート絶縁膜と、第２ゲート絶縁膜上に、活性
層と重なるようにして形成された第２ゲート電極と、第
２ゲート絶縁膜上部に形成された第１層間絶縁膜とを有
する薄膜トランジスタにおいて、半導体層の活性層と、
ソース・ドレイン領域との間に形成された、不純物濃度
が低い半導体層からなるオフセット領域と、第１ゲート
電極と電気的に接続され、少なくともオフセット領域と
重なるようにして形成され、かつ、ソース・ドレイン領
域と重ならないようにして形成された第３ゲート電極
と、第２ゲート電極と電気的に接続され、少なくともオ
フセット領域と重なるようにして形成され、かつ、ソー
ス・ドレイン領域と重ならないようにして形成された第
４ゲート電極とを有し、かつ、半導体層と第１ゲート電
極との間に形成された第１ゲート絶縁膜の膜厚ｄ１と、
半導体層と第３ゲート電極との間に形成された第１ゲー
ト絶縁膜の膜厚ｄ３との間にはｄ３＞ｄ１なる関係を有
し、かつ、半導体層と第２ゲート電極との間に形成され
た第２ゲート絶縁膜の膜厚ｄ２と、半導体層と第４ゲー
ト電極との間に形成された第２ゲート絶縁膜および第１
層間絶縁膜の膜厚ｄ４との間にはｄ４＞ｄ２なる関係を
有している。
【００１０】また、第１ゲート電極および第２ゲート電
極が不純物を高濃度に含有した多結晶シリコンからな
り、かつ、第３ゲート電極および第４ゲート電極が金属
からなっていてもよい。
極が不純物を高濃度に含有した多結晶シリコンからな
り、かつ、第３ゲート電極および第４ゲート電極が金属
からなっていてもよい。
【００１１】本発明によれば、活性層の上部および下部
にゲート電極を設けるダブルゲート構造となり、薄膜ト
ランジスタを小型化しても大きなオン電流が得られる。
さらに、オフセット構造としているためにドレイン端で
の電界を緩和でき、リーク電流を低減することができ
る。さらに、オフセット領域をゲート電極で遮光してい
るため、オフセツト領域に光が入射することによるリー
ク電流の増加を抑制することができる。また、第３ゲー
ト電極および第４ゲート電極はソース・ドレイン領域と
重ならないため、ゲートとソース・ドレインとの間の寄
生容量を低減することができるため、データ信号の伝搬
遅延や波形歪を抑制することができる。
にゲート電極を設けるダブルゲート構造となり、薄膜ト
ランジスタを小型化しても大きなオン電流が得られる。
さらに、オフセット構造としているためにドレイン端で
の電界を緩和でき、リーク電流を低減することができ
る。さらに、オフセット領域をゲート電極で遮光してい
るため、オフセツト領域に光が入射することによるリー
ク電流の増加を抑制することができる。また、第３ゲー
ト電極および第４ゲート電極はソース・ドレイン領域と
重ならないため、ゲートとソース・ドレインとの間の寄
生容量を低減することができるため、データ信号の伝搬
遅延や波形歪を抑制することができる。
【００１２】本発明の薄膜トランジスタを備えた薄膜ト
ランジスタアレイは、独立の直交するデータ線とゲート
線を用いて駆動されるアクティブマトリックス液晶パネ
ルの画素部に用いる薄膜トランジスタアレイにおいて、
複数のデータ線と、これと直交して形成された複数のゲ
ート線との各交点に、上述の薄膜トランジスタが形成さ
れ、データ線と半導体層のソース領域とが電気的に接続
され、かつ、ゲート線と第１ゲート電極および第２ゲー
ト電極とが電気的に接続され、かつ、半導体層のドレイ
ン領域に画素電極が電気的に接続されている。
ランジスタアレイは、独立の直交するデータ線とゲート
線を用いて駆動されるアクティブマトリックス液晶パネ
ルの画素部に用いる薄膜トランジスタアレイにおいて、
複数のデータ線と、これと直交して形成された複数のゲ
ート線との各交点に、上述の薄膜トランジスタが形成さ
れ、データ線と半導体層のソース領域とが電気的に接続
され、かつ、ゲート線と第１ゲート電極および第２ゲー
ト電極とが電気的に接続され、かつ、半導体層のドレイ
ン領域に画素電極が電気的に接続されている。
【００１３】また、半導体層と同一平面上に第２蓄積容
量用電極が形成され、第４ゲート電極上に第２層間絶縁
膜が形成され、第２層間絶縁膜上に、画素電極が形成さ
れ、かつ、ドレイン領域と電気的に接続され、第１ゲー
ト電極もしくは第３ゲート電極と同一平面上に、第２蓄
積容量用電極と重なるように、第１ゲート絶縁膜を介し
て第１蓄積容量用電極が形成され、第２ゲート電極もし
くは第４ゲート電極と同一平面上に、第２蓄積容量用電
極と重なるように、少なくとも第２ゲート絶縁膜を介し
て第３蓄積容量用電極が形成され、画素電極は第２層間
絶縁膜を介して、第２蓄積容量用電極の一部と重なるよ
うにして形成され、かつ、電気的に接続され、第１蓄積
容量用電極と第３蓄積容量用電極とが電気的に接続され
ていてもよい。
量用電極が形成され、第４ゲート電極上に第２層間絶縁
膜が形成され、第２層間絶縁膜上に、画素電極が形成さ
れ、かつ、ドレイン領域と電気的に接続され、第１ゲー
ト電極もしくは第３ゲート電極と同一平面上に、第２蓄
積容量用電極と重なるように、第１ゲート絶縁膜を介し
て第１蓄積容量用電極が形成され、第２ゲート電極もし
くは第４ゲート電極と同一平面上に、第２蓄積容量用電
極と重なるように、少なくとも第２ゲート絶縁膜を介し
て第３蓄積容量用電極が形成され、画素電極は第２層間
絶縁膜を介して、第２蓄積容量用電極の一部と重なるよ
うにして形成され、かつ、電気的に接続され、第１蓄積
容量用電極と第３蓄積容量用電極とが電気的に接続され
ていてもよい。
【００１４】また、第１蓄積容量用電極と第３蓄積容量
用電極のうち、少なくとも一方が、第１ゲート電極およ
び第２ゲート電極の少なくとも一方と電気的に接続され
ていてもよい。
用電極のうち、少なくとも一方が、第１ゲート電極およ
び第２ゲート電極の少なくとも一方と電気的に接続され
ていてもよい。
【００１５】すなわち、蓄積容量用電極を前段のゲート
電極と同電位とすることで、画素電極と前段のゲート電
極との間に蓄積容量を形成することができる。このよう
にすることで、前段の薄膜トランジスタであるスイッチ
ングトランジスタへのデータの書き込み後に発生する、
ゲート電圧の降下に伴うフィードスルーによる画素電位
の変化の影響を最小限に抑えることができる。また、こ
の場合、個々の蓄積容量用電極を同電位とするための電
極線が不要となり、回路が複雑になったり、開口率を犠
牲にすることがない。
電極と同電位とすることで、画素電極と前段のゲート電
極との間に蓄積容量を形成することができる。このよう
にすることで、前段の薄膜トランジスタであるスイッチ
ングトランジスタへのデータの書き込み後に発生する、
ゲート電圧の降下に伴うフィードスルーによる画素電位
の変化の影響を最小限に抑えることができる。また、こ
の場合、個々の蓄積容量用電極を同電位とするための電
極線が不要となり、回路が複雑になったり、開口率を犠
牲にすることがない。
【００１６】また、蓄積容量用電極の一部を２層のゲー
ト電極で挟み込む構造により蓄積容量を形成することに
より、蓄積容量が形成される実効的な面積を増加させる
ことができ、また、重なる画素電極の一部によっても蓄
積容量が増加する。それにより小さな面積で大きな蓄積
容量を形成することができる。
ト電極で挟み込む構造により蓄積容量を形成することに
より、蓄積容量が形成される実効的な面積を増加させる
ことができ、また、重なる画素電極の一部によっても蓄
積容量が増加する。それにより小さな面積で大きな蓄積
容量を形成することができる。
【００１７】従って、本発明により、画質を劣化させる
こと無く、薄膜トランジスタを縮小し、蓄積容量用電極
の面積を縮小することができる。このため、液晶プロジ
ェクタの開口率を増加させることができ、高輝度化を実
現することができる。
こと無く、薄膜トランジスタを縮小し、蓄積容量用電極
の面積を縮小することができる。このため、液晶プロジ
ェクタの開口率を増加させることができ、高輝度化を実
現することができる。
【００１８】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図１を参照して説明する。図１は本発明の第１
の実施の形態のｎチャネルの薄膜トランジスタの模式的
断面図である。図中、符号１０１はガラス基板、１０２
は第３ゲート電極、１０３は第１ゲート電極、１０４は
第１ゲート絶縁膜、１０５はソース・ドレイン領域、１
０６はオフセット領域、１０７は活性層、１０８は第２
ゲート絶縁膜、１０９は第２ゲート電極、１１０は第１
層間絶縁膜、１１１は第４ゲート電極、１１２は第２層
間絶縁膜、１１３は光源からの入射光、１１４は光学系
からの反射光である。
について図１を参照して説明する。図１は本発明の第１
の実施の形態のｎチャネルの薄膜トランジスタの模式的
断面図である。図中、符号１０１はガラス基板、１０２
は第３ゲート電極、１０３は第１ゲート電極、１０４は
第１ゲート絶縁膜、１０５はソース・ドレイン領域、１
０６はオフセット領域、１０７は活性層、１０８は第２
ゲート絶縁膜、１０９は第２ゲート電極、１１０は第１
層間絶縁膜、１１１は第４ゲート電極、１１２は第２層
間絶縁膜、１１３は光源からの入射光、１１４は光学系
からの反射光である。
【００１９】図１に示すように、ガラス基板１０１上に
アルミからなる第３ゲート電極１０２が形成されてお
り、第３ゲート電極１０２上にリンを１×ｌ０20ｃｍ-3
程度含有するｐｏｌｙ−Ｓｉ膜からなる第１ゲート電極
１０３が形成されている。さらに、第１ゲート電極１０
３および第３ゲート電極１０２を覆うようにＳｉＯ2 膜
からなる第１ゲート絶縁膜１０４が形成されており、こ
の上にリンを１×ｌ０20ｃｍ-3程度含有するｐｏｌｙ−
Ｓｉ膜からなるソース・ドレイン領域１０５、リンを１
×１０17ｃｍ-3程度含有するｐｏｌｙ−Ｓｉ膜からなる
オフセット領域１０６、不純物をほとんど含有しないｐ
ｏｌｙ−Ｓｉ膜からなる活性層１０７が形成されてい
る。
アルミからなる第３ゲート電極１０２が形成されてお
り、第３ゲート電極１０２上にリンを１×ｌ０20ｃｍ-3
程度含有するｐｏｌｙ−Ｓｉ膜からなる第１ゲート電極
１０３が形成されている。さらに、第１ゲート電極１０
３および第３ゲート電極１０２を覆うようにＳｉＯ2 膜
からなる第１ゲート絶縁膜１０４が形成されており、こ
の上にリンを１×ｌ０20ｃｍ-3程度含有するｐｏｌｙ−
Ｓｉ膜からなるソース・ドレイン領域１０５、リンを１
×１０17ｃｍ-3程度含有するｐｏｌｙ−Ｓｉ膜からなる
オフセット領域１０６、不純物をほとんど含有しないｐ
ｏｌｙ−Ｓｉ膜からなる活性層１０７が形成されてい
る。
【００２０】ここで、第１ゲート電極１０３上の第１ゲ
ート絶縁膜１０４の膜厚をｄ１とし、第３ゲート電極１
０２上の第１ゲート絶縁膜１０４の膜厚をｄ３とする
と、ｄ３＞ｄ１なる関係が成り立つように形成されてい
る。このような構造は、バイアスエッチング法等により
第１ゲート絶縁膜１０４を平坦化することにより、容易
に形成可能である。
ート絶縁膜１０４の膜厚をｄ１とし、第３ゲート電極１
０２上の第１ゲート絶縁膜１０４の膜厚をｄ３とする
と、ｄ３＞ｄ１なる関係が成り立つように形成されてい
る。このような構造は、バイアスエッチング法等により
第１ゲート絶縁膜１０４を平坦化することにより、容易
に形成可能である。
【００２１】また、第１ゲート電極１０３は活性層１０
７と重なり、第３ゲート電極１０２は活性層１０７およ
びオフセット領域１０６と重なるように形成されてい
る。さらに、ソース・ドレイン領域１０５、オフセット
領域１０６、活性層１０７を覆うようにしてＳｉＯ2 膜
からなる第２ゲート絶縁膜１０８が形成されている。
７と重なり、第３ゲート電極１０２は活性層１０７およ
びオフセット領域１０６と重なるように形成されてい
る。さらに、ソース・ドレイン領域１０５、オフセット
領域１０６、活性層１０７を覆うようにしてＳｉＯ2 膜
からなる第２ゲート絶縁膜１０８が形成されている。
【００２２】さらに、この上にリンを１×ｌ０20ｃｍ-3
程度含有するｐｏｌｙ−Ｓｉ膜からなる第２ゲート電極
１０９が形成されており、第２ゲート電極１０９が形成
されていない領域には第１層間絶縁膜１１０が形成され
ている。第２ゲート電極１０９上には、アルミからなる
第４ゲート電極１１１が形成されている。
程度含有するｐｏｌｙ−Ｓｉ膜からなる第２ゲート電極
１０９が形成されており、第２ゲート電極１０９が形成
されていない領域には第１層間絶縁膜１１０が形成され
ている。第２ゲート電極１０９上には、アルミからなる
第４ゲート電極１１１が形成されている。
【００２３】ここで、第２ゲート電極１０９下の第２ゲ
ート絶縁膜１０８の膜厚をｄ２とし、第４ゲート電極１
１１下の第２ゲート絶縁膜１０８および第１層間絶縁膜
１１０の膜厚をｄ４とすると、ｄ４＞ｄ２なる関係が成
り立つことは明らかである。
ート絶縁膜１０８の膜厚をｄ２とし、第４ゲート電極１
１１下の第２ゲート絶縁膜１０８および第１層間絶縁膜
１１０の膜厚をｄ４とすると、ｄ４＞ｄ２なる関係が成
り立つことは明らかである。
【００２４】また、第２ゲート電極１０９は活性層１０
７と重なり、また、第４ゲート電極１１１は活性層１０
７およびオフセット領域１０６と重なるように形成され
ている。さらに、第４ゲート電極１１１上にＳｉＯ2 膜
からなる第２層間絶縁膜１１２が形成されている。ここ
で、光源からの光の入射方向は図中の１１３であり、光
学系からの反射光の入射方向は１１４である。入射光、
反射光はそれぞれ、第４ゲート電極１１１、第３ゲート
電極１０２により遮光され、オフセット領域１０６及び
活性層１０７には入射されない。また、第１ゲート電極
１０３、第２ゲート電極１０９は電気的に接続されてお
り、活性層１０７において、チャネルは活性層の表面お
よび裏面に形成される。
７と重なり、また、第４ゲート電極１１１は活性層１０
７およびオフセット領域１０６と重なるように形成され
ている。さらに、第４ゲート電極１１１上にＳｉＯ2 膜
からなる第２層間絶縁膜１１２が形成されている。ここ
で、光源からの光の入射方向は図中の１１３であり、光
学系からの反射光の入射方向は１１４である。入射光、
反射光はそれぞれ、第４ゲート電極１１１、第３ゲート
電極１０２により遮光され、オフセット領域１０６及び
活性層１０７には入射されない。また、第１ゲート電極
１０３、第２ゲート電極１０９は電気的に接続されてお
り、活性層１０７において、チャネルは活性層の表面お
よび裏面に形成される。
【００２５】次に、本発明の第２の実施の形態について
図２を参照しながら説明する。図２（ａ）は本発明の薄
膜トランジスタを液晶プロジェクタに応用した例であ
り、画素部のスイッチングアレイの一部の模式的平面図
である。また、図２（ｂ）は図２（ａ）中のＡ−Ａ’に
おける模式的断面図、図２（ｃ）は図２（ａ）中のＢ−
Ｂ’における模式的断面図である。図中、符号２０１は
ガラス基板、２０２は第３ゲート電極、２０３は第１ゲ
ート電極、２０４は第１ゲート絶縁膜、２０５はソース
・ドレイン領域、２０５ｂはドレイン電極、２０６はオ
フセット領域、２０７は活性層、２０８は第２ゲート絶
縁膜、２０９は第２ゲート電極、２１０は第１層間絶縁
膜、２１１は第４ゲート電極、２１２は第２層間絶縁
膜、２１３は光源からの入射光、２１４は光学系からの
反射光、２１５、２１５’はデータ線、２１６、２１
６’はゲート線、２１７は第１コンタクトホール、２１
８は第２コンタクトホール、２１９は第３コンタクトホ
ール、２２０は第１蓄積容量用電極、２２１は第２蓄積
容量用電極、２２２は第３蓄積容量用電極、２２３は透
明画素電極である。
図２を参照しながら説明する。図２（ａ）は本発明の薄
膜トランジスタを液晶プロジェクタに応用した例であ
り、画素部のスイッチングアレイの一部の模式的平面図
である。また、図２（ｂ）は図２（ａ）中のＡ−Ａ’に
おける模式的断面図、図２（ｃ）は図２（ａ）中のＢ−
Ｂ’における模式的断面図である。図中、符号２０１は
ガラス基板、２０２は第３ゲート電極、２０３は第１ゲ
ート電極、２０４は第１ゲート絶縁膜、２０５はソース
・ドレイン領域、２０５ｂはドレイン電極、２０６はオ
フセット領域、２０７は活性層、２０８は第２ゲート絶
縁膜、２０９は第２ゲート電極、２１０は第１層間絶縁
膜、２１１は第４ゲート電極、２１２は第２層間絶縁
膜、２１３は光源からの入射光、２１４は光学系からの
反射光、２１５、２１５’はデータ線、２１６、２１
６’はゲート線、２１７は第１コンタクトホール、２１
８は第２コンタクトホール、２１９は第３コンタクトホ
ール、２２０は第１蓄積容量用電極、２２１は第２蓄積
容量用電極、２２２は第３蓄積容量用電極、２２３は透
明画素電極である。
【００２６】図２（ａ）に示すように、データ線２１
５、２１５’とゲート線２１６、２１６’で囲まれた領
域が単位画素となっている。次に構造について説明す
る。図２（ｂ）（ｃ）に示すように、ガラス基板２０１
上にアルミからなる第３ゲート電極２０２およびアルミ
からなる第１蓄積容量用電極２２０が形成されており、
第３ゲート電極２０２と重なるようにリンを１×１０20
ｃｍ-3程度含有するｐｏｌｙ−Ｓｉ膜からなる第１ゲー
ト電極２０３が形成されている。さらに、第１ゲート電
極２０３、第３ゲート電極２０２および第１蓄積容量用
電極２２０を覆うようにＳｉＯ2 膜からなる第１ゲート
絶縁膜２０４が形成されており、この上にリンを１×１
０20ｃｍ-3程度含有するｐｏｌｙ−Ｓｉ膜からなるソー
ス・ドレイン領域２０５、リンを１×１０17ｃｍ-3程度
含有するｐｏｌｙ−Ｓｉ膜からなるオフセット領域２０
６、不純物をほとんど含有しないｐｏｌｙ−Ｓｉ膜から
なる活性層２０７が形成されている。さらに、第１蓄積
容量用電極２２０と重なるようにリンを１×１０20ｃｍ
-3程度含有した第２蓄積容量用電極２２１が形成されて
いる。ここで、第１ゲート電極２０３は活性層２０７と
重なり、また、第３ゲート電極２０２はオフセツト領域
２０６と重なるように配置されている。
５、２１５’とゲート線２１６、２１６’で囲まれた領
域が単位画素となっている。次に構造について説明す
る。図２（ｂ）（ｃ）に示すように、ガラス基板２０１
上にアルミからなる第３ゲート電極２０２およびアルミ
からなる第１蓄積容量用電極２２０が形成されており、
第３ゲート電極２０２と重なるようにリンを１×１０20
ｃｍ-3程度含有するｐｏｌｙ−Ｓｉ膜からなる第１ゲー
ト電極２０３が形成されている。さらに、第１ゲート電
極２０３、第３ゲート電極２０２および第１蓄積容量用
電極２２０を覆うようにＳｉＯ2 膜からなる第１ゲート
絶縁膜２０４が形成されており、この上にリンを１×１
０20ｃｍ-3程度含有するｐｏｌｙ−Ｓｉ膜からなるソー
ス・ドレイン領域２０５、リンを１×１０17ｃｍ-3程度
含有するｐｏｌｙ−Ｓｉ膜からなるオフセット領域２０
６、不純物をほとんど含有しないｐｏｌｙ−Ｓｉ膜から
なる活性層２０７が形成されている。さらに、第１蓄積
容量用電極２２０と重なるようにリンを１×１０20ｃｍ
-3程度含有した第２蓄積容量用電極２２１が形成されて
いる。ここで、第１ゲート電極２０３は活性層２０７と
重なり、また、第３ゲート電極２０２はオフセツト領域
２０６と重なるように配置されている。
【００２７】さらに、ソース・ドレイン領域２０５、オ
フセット領域２０６、活性層２０７および第２蓄積容量
用電極２２１を覆うようにしてＳｉＯ2 膜からなる第２
ゲート絶縁膜２０８が形成されている。さらに、この上
にリンを１×１０20ｃｍ-3程度含有するｐｏｌｙ−Ｓｉ
膜からなる第２ゲート電極２０９が形成されており、第
２ゲート電極２０９が形成されていない領域には、Ｓｉ
Ｏ2 膜からなる第１層間絶縁膜２１０が形成されてい
る。さらに、第２ゲート電極２０９上にアルミからなる
第４ゲート電極２１１が形成され、第１蓄積容量用電極
２２０および第２蓄積容量用電極２２１の一部と重なる
ようにアルミからなる第３蓄積容量用電極２２２が形成
されている。さらに、第３蓄積容量用電極２２２は第１
コンタクトホール２１７を介して第１蓄積容量用電極２
２０と電気的に接続されている。さらに、第３蓄積容量
用電極２２２および第４ゲート電極２１１を覆うように
ＳｉＯ2 膜からなる第２層間絶縁膜２１２が形成されて
いる。さらに、第２層間絶縁膜２１２上には酸化インジ
ゥム・錫（ＩＴＯ）からなる透明画素電極２２３が形成
されており、第２コンタクトホール２１８を介してドレ
イン電極２０５ｂと電気的に接続され、また第３コンタ
クトホール２１９を介して第２蓄積容量用電極２２１と
電気的に接続されている。
フセット領域２０６、活性層２０７および第２蓄積容量
用電極２２１を覆うようにしてＳｉＯ2 膜からなる第２
ゲート絶縁膜２０８が形成されている。さらに、この上
にリンを１×１０20ｃｍ-3程度含有するｐｏｌｙ−Ｓｉ
膜からなる第２ゲート電極２０９が形成されており、第
２ゲート電極２０９が形成されていない領域には、Ｓｉ
Ｏ2 膜からなる第１層間絶縁膜２１０が形成されてい
る。さらに、第２ゲート電極２０９上にアルミからなる
第４ゲート電極２１１が形成され、第１蓄積容量用電極
２２０および第２蓄積容量用電極２２１の一部と重なる
ようにアルミからなる第３蓄積容量用電極２２２が形成
されている。さらに、第３蓄積容量用電極２２２は第１
コンタクトホール２１７を介して第１蓄積容量用電極２
２０と電気的に接続されている。さらに、第３蓄積容量
用電極２２２および第４ゲート電極２１１を覆うように
ＳｉＯ2 膜からなる第２層間絶縁膜２１２が形成されて
いる。さらに、第２層間絶縁膜２１２上には酸化インジ
ゥム・錫（ＩＴＯ）からなる透明画素電極２２３が形成
されており、第２コンタクトホール２１８を介してドレ
イン電極２０５ｂと電気的に接続され、また第３コンタ
クトホール２１９を介して第２蓄積容量用電極２２１と
電気的に接続されている。
【００２８】ここでは図２（ａ）に示すように、第１蓄
積容量用電極２２０と第３ゲート電極２０２とを同一平
面上に分離せずに形成し、また第３蓄積容量用電極２２
２と第４ゲート電極２１１とを同一平面上に分離せずに
形成した例を示した。このように電気的に接続されてい
る場合は、個々の蓄積容量用電極を一定の電位に固定す
るための電極が不要であるため、高い開口率を維持する
ことができる。また、薄膜トランジスタアレイのスイッ
チングを行うためのゲートパルスは２１６、２１６’の
順序で印加されるため、図２（ａ）のように蓄積容量を
前段のゲート電極との間に形成することにより、ゲート
線２１６のゲートパルスの降伏時に発生するフィードス
ルーによる画素電位の瞬間的な変動は、その直後に画素
電位が書き換えられるため、画素電位にはほとんど影響
を与えない。
積容量用電極２２０と第３ゲート電極２０２とを同一平
面上に分離せずに形成し、また第３蓄積容量用電極２２
２と第４ゲート電極２１１とを同一平面上に分離せずに
形成した例を示した。このように電気的に接続されてい
る場合は、個々の蓄積容量用電極を一定の電位に固定す
るための電極が不要であるため、高い開口率を維持する
ことができる。また、薄膜トランジスタアレイのスイッ
チングを行うためのゲートパルスは２１６、２１６’の
順序で印加されるため、図２（ａ）のように蓄積容量を
前段のゲート電極との間に形成することにより、ゲート
線２１６のゲートパルスの降伏時に発生するフィードス
ルーによる画素電位の瞬間的な変動は、その直後に画素
電位が書き換えられるため、画素電位にはほとんど影響
を与えない。
【００２９】ここで、光源からの入射光２１３は活性層
２０７に対して第２ゲート電極２０９が形成された方向
から入射し、光学系からの反射光２１４は活性層２０７
に対して第１ゲート電極２０３が形成された方向から入
射する。ここで、画素の電位低下を抑制する蓄積容量は
透明画素電極２２３と第３蓄積容量用電極２２２の聞、
第３蓄積容量用電極２２２と第２蓄積容量用電極２２１
の間、第２蓄積容量用電極２２１と第１蓄積容量用電極
２２０の間に形成される。
２０７に対して第２ゲート電極２０９が形成された方向
から入射し、光学系からの反射光２１４は活性層２０７
に対して第１ゲート電極２０３が形成された方向から入
射する。ここで、画素の電位低下を抑制する蓄積容量は
透明画素電極２２３と第３蓄積容量用電極２２２の聞、
第３蓄積容量用電極２２２と第２蓄積容量用電極２２１
の間、第２蓄積容量用電極２２１と第１蓄積容量用電極
２２０の間に形成される。
【００３０】
【発明の効果】以上説明したように本発明は、活性層の
上部および下部にゲート電極を設けるダブルゲート構造
により、スイッチングトランジスタを小型化しても大き
なオン電流が得られるという効果がある。さらに、オフ
セット構造としているためにドレイン端での電界を緩和
でき、リーク電流を低減することができる。
上部および下部にゲート電極を設けるダブルゲート構造
により、スイッチングトランジスタを小型化しても大き
なオン電流が得られるという効果がある。さらに、オフ
セット構造としているためにドレイン端での電界を緩和
でき、リーク電流を低減することができる。
【００３１】また、図１に示すように、光源からの入射
光１１３及び光学系からの反射光１１４は、それぞれ第
４ゲート電極１１１、第３ゲート電極１０２により遮光
されるため、オフセット領域１０６には入射されない。
このため、オフセット領域１０６に光が入射することに
よるリーク電流の増加を防ぐことができ、画素の電位の
低下によるコントラストの低下を抑制することができ
る。具体的な例を図３に示す。図３は２５０Ｗのメタル
ハライドランプを照射したときの、ドレイン電流のゲー
ト電圧依存性を従来例と比較したグラフである。図中、
符号３０１は本発明の場合のドレイン電流のゲート電圧
依存性、３０２は従来例の場合のドレイン電流のゲート
電圧依存性を示す。薄膜トランジスタサイズはゲート幅
５μｍ、ゲート長３μｍ、オフセット長１μｍである。
従来例ではシングルゲート構造の場合を示した。画素が
保持状態（ゲート電圧−２Ｖ、ドレイン電圧１０Ｖ）の
とき、従来法の場合、ドレイン電流は１×１０-11 Ａ流
れていたが、本発明により、５×１０-13 Ａと１／２０
まで低減することができた。また、オン状態（ゲート電
圧１０Ｖ、ドレイン電圧１０Ｖ）でのドレイン電流は、
従来は５×１０-5Ａであったが、本発明によれば１×１
０-4Ａと２倍にすることができ、スイッチングトランジ
スタのサイズを１／２にすることができた。また、第３
ゲート電極１０２および第４ゲート電極１１１はソース
・ドレイン領域１０５と重ならないため、ゲートとソー
ス・ドレインとの間の寄生容量を低減することができる
ため、データ信号の伝搬遅延や波形歪を抑制することが
できる。
光１１３及び光学系からの反射光１１４は、それぞれ第
４ゲート電極１１１、第３ゲート電極１０２により遮光
されるため、オフセット領域１０６には入射されない。
このため、オフセット領域１０６に光が入射することに
よるリーク電流の増加を防ぐことができ、画素の電位の
低下によるコントラストの低下を抑制することができ
る。具体的な例を図３に示す。図３は２５０Ｗのメタル
ハライドランプを照射したときの、ドレイン電流のゲー
ト電圧依存性を従来例と比較したグラフである。図中、
符号３０１は本発明の場合のドレイン電流のゲート電圧
依存性、３０２は従来例の場合のドレイン電流のゲート
電圧依存性を示す。薄膜トランジスタサイズはゲート幅
５μｍ、ゲート長３μｍ、オフセット長１μｍである。
従来例ではシングルゲート構造の場合を示した。画素が
保持状態（ゲート電圧−２Ｖ、ドレイン電圧１０Ｖ）の
とき、従来法の場合、ドレイン電流は１×１０-11 Ａ流
れていたが、本発明により、５×１０-13 Ａと１／２０
まで低減することができた。また、オン状態（ゲート電
圧１０Ｖ、ドレイン電圧１０Ｖ）でのドレイン電流は、
従来は５×１０-5Ａであったが、本発明によれば１×１
０-4Ａと２倍にすることができ、スイッチングトランジ
スタのサイズを１／２にすることができた。また、第３
ゲート電極１０２および第４ゲート電極１１１はソース
・ドレイン領域１０５と重ならないため、ゲートとソー
ス・ドレインとの間の寄生容量を低減することができる
ため、データ信号の伝搬遅延や波形歪を抑制することが
できる。
【００３２】さらに、第２の実施の形態に示したよう
に、第３ゲート電極２０２と同一平面上に第１蓄積容量
用電極２２０を形成し、さらに、ソース・ドレイン領域
２０５と同一平面上に第２蓄積容量用電極２２１を形成
し、さらに、第４ゲート電極２１１と同一平面上に第３
蓄積容量用電極２２２を形成し、さらに、第２層間絶縁
膜２１２上に透明画素電極２２３を形成することによ
り、小さな面積で大きな蓄積容量を形成することができ
る。このため、開口率を犠牲にすることなく、大きな蓄
積容量を形成することができ、高輝度かつ高コントラス
トを同時に実現可能な液晶プロジェクタを作製すること
ができる。本発明により、従来５０％であった開口率は
７０％にまで改善され、その結果、輝度は従来に比ベ４
０％改善することができた。
に、第３ゲート電極２０２と同一平面上に第１蓄積容量
用電極２２０を形成し、さらに、ソース・ドレイン領域
２０５と同一平面上に第２蓄積容量用電極２２１を形成
し、さらに、第４ゲート電極２１１と同一平面上に第３
蓄積容量用電極２２２を形成し、さらに、第２層間絶縁
膜２１２上に透明画素電極２２３を形成することによ
り、小さな面積で大きな蓄積容量を形成することができ
る。このため、開口率を犠牲にすることなく、大きな蓄
積容量を形成することができ、高輝度かつ高コントラス
トを同時に実現可能な液晶プロジェクタを作製すること
ができる。本発明により、従来５０％であった開口率は
７０％にまで改善され、その結果、輝度は従来に比ベ４
０％改善することができた。
【図１】本発明の第１の実施の形態のｎチャネルの薄膜
トランジスタの模式的断面図である。
トランジスタの模式的断面図である。
【図２】本発明の第２の実施の形態の薄膜トランジスタ
を液晶プロジェクタに応用した例の模式図である。 （ａ）画素部のスイッチングアレイの一部の模式的平面
図である。 （ｂ）図２（ａ）中のＡ−Ａ’における模式的断面図で
ある。 （ｃ）図２（ａ）中のＢ−Ｂ’における模式的断面図で
ある。
を液晶プロジェクタに応用した例の模式図である。 （ａ）画素部のスイッチングアレイの一部の模式的平面
図である。 （ｂ）図２（ａ）中のＡ−Ａ’における模式的断面図で
ある。 （ｃ）図２（ａ）中のＢ−Ｂ’における模式的断面図で
ある。
【図３】本発明のドレイン電流のゲート電圧依存性を従
来例と比較したグラフである。
来例と比較したグラフである。
【図４】従来例のダブルゲート構造の薄膜トランジスタ
の模式的断面図である。
の模式的断面図である。
【図５】蓄積容量を積層構造で形成する方法により形成
した蓄積容量を液晶パネルに応用した従来例の模式図で
ある。 （ａ）従来例の液晶表示パネルの模式的平面図である。 （ｂ）図５（ａ）中のＣーＣ’における模式的断面図で
ある。 （ｃ）図５（ａ）中のＤーＤ’における模式的断面図で
ある。
した蓄積容量を液晶パネルに応用した従来例の模式図で
ある。 （ａ）従来例の液晶表示パネルの模式的平面図である。 （ｂ）図５（ａ）中のＣーＣ’における模式的断面図で
ある。 （ｃ）図５（ａ）中のＤーＤ’における模式的断面図で
ある。
１０１、２０１、５０１ ガラス基板 １０２、２０２ 第３ゲート電極 １０３、２０３、４０３ 第１ゲート電極 １０４、２０４、４０４ 第１ゲート絶縁膜 １０５、２０５ ソース・ドレイン領域 １０６、２０６ オフセット領域 １０７、２０７ 活性層 １０８、２０８、４０８ 第２ゲート絶縁膜 １０９、２０９、４０９ 第２ゲート電極 １１０、２１０ 第１層間絶縁膜 １１１、２１１ 第４ゲート電極 １１２、２１２ 第２層間絶縁膜 １１３、２１３ 光源からの入射光 １１４、２１４ 光学系からの反射光 ２０５ｂ、４０５ｂ ドレイン電極 ２１５、２１５’、５１５、５１５’、５１５” デ
ータ線 ２１６、２１６’、５１６、５１６’、５１６” ゲ
ート線 ２１７ 第１コンタクトホール ２１８ 第２コンタクトホール ２１９ 第３コンタクトホール ２２０ 第１蓄積容量用電極 ２２１ 第２蓄積容量用電極 ２２２ 第３蓄積容量用電極 ２２３、５２３ 透明画素電極 ３０１ 本発明の場合のドレイン電流のゲート電圧依
存性 ３０２ 従来例の場合のドレイン電流のゲート電圧依
存性 ４０１ 絶縁性基板 ４０５ａ ソース電極 ４０７ 半導体層 ５０２ａａ、５０２ａｂ、５０２ｂａ、５０２ｂｂ
画素領域 ５０３ 下部電極 ５０４ 接続層 ５０５ａ ソース ５０５ｂ ドレイン ５０５ｃ チャネル領域 ５０９ ゲート電極 ５１０ 層間絶縁膜 ５２２ ゲート酸化膜 ５２６ 誘電絶縁膜
ータ線 ２１６、２１６’、５１６、５１６’、５１６” ゲ
ート線 ２１７ 第１コンタクトホール ２１８ 第２コンタクトホール ２１９ 第３コンタクトホール ２２０ 第１蓄積容量用電極 ２２１ 第２蓄積容量用電極 ２２２ 第３蓄積容量用電極 ２２３、５２３ 透明画素電極 ３０１ 本発明の場合のドレイン電流のゲート電圧依
存性 ３０２ 従来例の場合のドレイン電流のゲート電圧依
存性 ４０１ 絶縁性基板 ４０５ａ ソース電極 ４０７ 半導体層 ５０２ａａ、５０２ａｂ、５０２ｂａ、５０２ｂｂ
画素領域 ５０３ 下部電極 ５０４ 接続層 ５０５ａ ソース ５０５ｂ ドレイン ５０５ｃ チャネル領域 ５０９ ゲート電極 ５１０ 層間絶縁膜 ５２２ ゲート酸化膜 ５２６ 誘電絶縁膜
Claims (5)
- 【請求項１】 活性層およびソース・ドレイン領域から
なる半導体層と、 前記半導体層下部に形成された第１ゲート絶縁膜と、 前記第１ゲート絶縁膜下部に、前記活性層と重なるよう
にして形成された第１ゲート電極と、 前記半導体層上部に形成された第２ゲート絶縁膜と、 前記第２ゲート絶縁膜上に、前記活性層と重なるように
して形成された第２ゲート電極と、 前記第２ゲート絶縁膜上部に形成された第１層間絶縁膜
とを有する薄膜トランジスタにおいて、 前記半導体層の前記活性層と、前記ソース・ドレイン領
域との間に形成された、不純物濃度が低い半導体層から
なるオフセット領域と、 前記第１ゲート電極と電気的に接続され、少なくとも前
記オフセット領域と重なるようにして形成され、かつ、
前記ソース・ドレイン領域と重ならないようにして形成
された第３ゲート電極と、 前記第２ゲート電極と電気的に接続され、少なくとも前
記オフセツト領域と重なるようにして形成され、かつ、
前記ソース・ドレイン領域と重ならないようにして形成
された第４ゲート電極とを有し、 かつ、前記半導体層と前記第１ゲート電極との間に形成
された前記第１ゲート絶縁膜の膜厚ｄ１と、前記半導体
層と前記第３ゲート電極との間に形成された前記第１ゲ
ート絶縁膜の膜厚ｄ３との間にはｄ３＞ｄ１なる関係を
有し、 かつ、前記半導体層と前記第２ゲート電極との間に形成
された前記第２ゲート絶縁膜の膜厚ｄ２と、前記半導体
層と前記第４ゲート電極との間に形成された前記第２ゲ
ート絶縁膜および前記第１層間絶縁膜の膜厚ｄ４との間
にはｄ４＞ｄ２なる関係を有していることを特徴とする
薄膜トランジスタ。 - 【請求項２】 請求項１に記載の薄膜トランジスタにお
いて、 前記第１ゲート電極および前記第２ゲート電極が不純物
を高濃度に含有した多結晶シリコンからなり、かつ、前
記第３ゲート電極および前記第４ゲート電極が金属から
なることを特徴とする薄膜トランジスタ。 - 【請求項３】 独立の直交するデータ線とゲート線を用
いて駆動されるアクティブマトリックス液晶パネルの画
素部に用いる薄膜トランジスタアレイにおいて、 複数の前記データ線と、これと直交して形成された複数
の前記ゲート線との各交点に、請求項１記載の薄膜トラ
ンジスタが形成され、前記データ線と前記半導体層の前
記ソース領域とが電気的に接続され、かつ、前記ゲート
線と前記第１ゲート電極および前記第２ゲート電極とが
電気的に接続され、かつ、前記半導体層の前記ドレイン
領域に画素電極が電気的に接続されていることを特徴と
する薄膜トランジスタアレイ。 - 【請求項４】 請求項３に記載の薄膜トランジスタアレ
イにおいて、 前記半導体層と同一平面上に第２蓄積容量用電極が形成
され、 前記第４ゲート電極上に第２層間絶縁膜が形成され、 前記第２層間絶縁膜上に、前記画素電極が形成され、か
つ、前記ドレイン領域と電気的に接続され、 前記第１ゲート電極もしくは前記第３ゲート電極と同一
平面上に、前記第２蓄積容量用電極と重なるように、前
記第１ゲート絶縁膜を介して第１蓄積容量用電極が形成
され、 前記第２ゲート電極もしくは前記第４ゲート電極と同一
平面上に、前記第２蓄積容量用電極と重なるように、少
なくとも前記第２ゲート絶縁膜を介して第３蓄積容量用
電極が形成され、 前記画素電極は前記第２層間絶縁膜を介して、前記第２
蓄積容量用電極の一部と重なるようにして形成され、か
つ、電気的に接続され、 前記第１蓄積容量用電極と前記第３蓄積容量用電極とが
電気的に接続されていることを特徴とする薄膜トランジ
スタアレイ。 - 【請求項５】 請求項４に記載の薄膜トランジスタアレ
イにおいて、 前記第１蓄積容量用電極と前記第３蓄積容量用電極のう
ち、少なくとも一方が、前記第１ゲート電極および前記
第２ゲート電極の少なくとも一方と電気的に接続されて
いることを特徴とする薄膜トランジスタアレイ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32050695A JP2720862B2 (ja) | 1995-12-08 | 1995-12-08 | 薄膜トランジスタおよび薄膜トランジスタアレイ |
| US08/758,083 US5672888A (en) | 1995-12-08 | 1996-11-27 | Thin-film transistor and thin-film transistor array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32050695A JP2720862B2 (ja) | 1995-12-08 | 1995-12-08 | 薄膜トランジスタおよび薄膜トランジスタアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162412A true JPH09162412A (ja) | 1997-06-20 |
| JP2720862B2 JP2720862B2 (ja) | 1998-03-04 |
Family
ID=18122215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32050695A Expired - Lifetime JP2720862B2 (ja) | 1995-12-08 | 1995-12-08 | 薄膜トランジスタおよび薄膜トランジスタアレイ |
Country Status (2)
| Country | Link |
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| US (1) | US5672888A (ja) |
| JP (1) | JP2720862B2 (ja) |
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