JPH09153300A - 半導体装置 - Google Patents
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- JPH09153300A JPH09153300A JP7335862A JP33586295A JPH09153300A JP H09153300 A JPH09153300 A JP H09153300A JP 7335862 A JP7335862 A JP 7335862A JP 33586295 A JP33586295 A JP 33586295A JP H09153300 A JPH09153300 A JP H09153300A
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/317—Testing of digital circuits
- G01R31/31721—Power aspects, e.g. power supplies for test circuits, power saving during test
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Abstract
(57)【要約】
【課題】 内部発生電位を外部からモニタすることはで
きるがコントロールできない。 【解決手段】 モード検出回路と電位制御回路と電位発
生回路を設け外部入力信号に応答して所定のモードであ
ることを検出し、所定のモード時に所定のピンから与え
られる電位に応じて電位発生回路に活性化または非活性
化が指示され、発生電位を供給、また供給停止をおこな
って発生電位をコントロールすることができる。
きるがコントロールできない。 【解決手段】 モード検出回路と電位制御回路と電位発
生回路を設け外部入力信号に応答して所定のモードであ
ることを検出し、所定のモード時に所定のピンから与え
られる電位に応じて電位発生回路に活性化または非活性
化が指示され、発生電位を供給、また供給停止をおこな
って発生電位をコントロールすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に所定の特性試験を行う半導体装置に関するものであ
る。
特に所定の特性試験を行う半導体装置に関するものであ
る。
【０００２】
【従来の技術】近年、半導体装置は外部より与えられる
電源電位、接地電位以外の電位を内部で発生する内部電
位発生回路有し、性能向上が図られている。そのため半
導体装置の特性試験、特性評価においてこの内部電位発
生回路の他の回路への影響、および内部電位発生回路自
身の性能が大きな問題となる。
電源電位、接地電位以外の電位を内部で発生する内部電
位発生回路有し、性能向上が図られている。そのため半
導体装置の特性試験、特性評価においてこの内部電位発
生回路の他の回路への影響、および内部電位発生回路自
身の性能が大きな問題となる。
【０００３】図２５は例えば特開平6-194424号公報に記
載された半導体装置内部で発生された電位を外部信号に
応答して外部にモニタ出力する半導体装置のモニタ部を
示すブロック図である。図２５において1 は外部入力信
号の状態に応じて、出力バッファ活性化信号IVE を出力
する状態検出回路、2 は出力バッファ活性化信号IVEに
応答して、外部電源電圧Vcc が内部電位発生回路により
発生された内部電源電位IVccを外部ピンに出力する出力
バッファである。状態検出回路1 はシグニチャーモード
信号発生回路3 、第二のタイミング検出回路4 を含み、
このシグニチャーモード信号発生回路3 は第一のタイミ
ング検出回路5 、高電圧検出回路6 を含む。
載された半導体装置内部で発生された電位を外部信号に
応答して外部にモニタ出力する半導体装置のモニタ部を
示すブロック図である。図２５において1 は外部入力信
号の状態に応じて、出力バッファ活性化信号IVE を出力
する状態検出回路、2 は出力バッファ活性化信号IVEに
応答して、外部電源電圧Vcc が内部電位発生回路により
発生された内部電源電位IVccを外部ピンに出力する出力
バッファである。状態検出回路1 はシグニチャーモード
信号発生回路3 、第二のタイミング検出回路4 を含み、
このシグニチャーモード信号発生回路3 は第一のタイミ
ング検出回路5 、高電圧検出回路6 を含む。
【０００４】高電圧検出回路6は、通常入力されるHレベ
ル（高電位）のレベルより高い高電圧の信号が入力され
たのを検知すると高電位検知信号SHVcc を第一のタイミ
ング検出回路5に出力し、第一のタイミング検出回路5は
この高電位検知信号SHVcc と外部より入力される外部入
力信号の状態が予め定められたタイミングであれば内部
電源電位IVccをモニタするモードが設定されたことを示
すシグニチャーモード信号SIGEを第二のタイミング検出
回路4へ出力する。第二のタイミング検出回路4は、外部
より入力される外部入力信号の状態が予め定められたタ
イミングであればこのシグニチャーモード信号SIGEを受
けて出力バッファ活性化信号IVE を出力する。
ル（高電位）のレベルより高い高電圧の信号が入力され
たのを検知すると高電位検知信号SHVcc を第一のタイミ
ング検出回路5に出力し、第一のタイミング検出回路5は
この高電位検知信号SHVcc と外部より入力される外部入
力信号の状態が予め定められたタイミングであれば内部
電源電位IVccをモニタするモードが設定されたことを示
すシグニチャーモード信号SIGEを第二のタイミング検出
回路4へ出力する。第二のタイミング検出回路4は、外部
より入力される外部入力信号の状態が予め定められたタ
イミングであればこのシグニチャーモード信号SIGEを受
けて出力バッファ活性化信号IVE を出力する。
【０００５】次に、高電位検出回路6 の構成について説
明する。図２６は高電位検出回路6を示している。図２
６においてQ11 〜Q1n は各々ゲートとドレインが接続さ
れたすなわちダイオード接続されたn 個のNチャネルMOS
トランジスタで、外部ピンPAiと高電圧検知信号SHVの出
力ノードとの間に外部アドレスピンPAi から高電位検知
信号SHVの出力ノードに向けて順方向となる用に直列に
接続されている。Q4は高電圧検知信号SHVcc の出力ノー
ドと接地電位ノード1aの間に接続され、ゲートに内部電
源電位IVccが印加されている。
明する。図２６は高電位検出回路6を示している。図２
６においてQ11 〜Q1n は各々ゲートとドレインが接続さ
れたすなわちダイオード接続されたn 個のNチャネルMOS
トランジスタで、外部ピンPAiと高電圧検知信号SHVの出
力ノードとの間に外部アドレスピンPAi から高電位検知
信号SHVの出力ノードに向けて順方向となる用に直列に
接続されている。Q4は高電圧検知信号SHVcc の出力ノー
ドと接地電位ノード1aの間に接続され、ゲートに内部電
源電位IVccが印加されている。
【０００６】次に、出力バッファ2の構成について説明
する。図２７は出力バッファ2のを示している。図２７
において7は状態検出回路1から出力される出力バッファ
活性化信号IVEを受ける入力ノードからインバータ6個が
直列に接続された遅延回路、Q6は出力バッファ2の出力
ノードDQと内部電源電位IVcc が現われる内部電源電位
ノード1bとの間に接続されたNチャネルMOSトランジス、
Q5は入力ノードとN チャネルMOS トランジスQ6のゲート
の間に接続され、ゲートに内部電源電ノード1bが接続さ
れている。C1は遅延回路7 とNチャネルMOSトランジスQ7
のゲートの間に接続されるキャパシタで、出力バッファ
活性化時にNチャネルMOSトランジスQ6のゲート電位を昇
圧する。
する。図２７は出力バッファ2のを示している。図２７
において7は状態検出回路1から出力される出力バッファ
活性化信号IVEを受ける入力ノードからインバータ6個が
直列に接続された遅延回路、Q6は出力バッファ2の出力
ノードDQと内部電源電位IVcc が現われる内部電源電位
ノード1bとの間に接続されたNチャネルMOSトランジス、
Q5は入力ノードとN チャネルMOS トランジスQ6のゲート
の間に接続され、ゲートに内部電源電ノード1bが接続さ
れている。C1は遅延回路7 とNチャネルMOSトランジスQ7
のゲートの間に接続されるキャパシタで、出力バッファ
活性化時にNチャネルMOSトランジスQ6のゲート電位を昇
圧する。
【０００７】次に、以上のように構成されたモニタ回路
の動作について説明する。図２８はシグニチャーモード
セットタイミングを示すタイミングチャート図である。
まず、外部からDRAMにおいてテストモードに入るときに
使用される最も一般的なタイミングであるWE、CASビフ
ォアRASのタイミング（以下WCBRと称す）で、行アドレ
スストローブ信号/RAS、列アドレスストローブ信号/CA
S、ライトイネーブル信号/WEを入力する。同時に、外部
アドレスピンPAiに通常の入力信号よりも高い高電位のV
cc＋n・Vthレベルのアドレス信号Aiを入力すると高電位
検出回路6は高電位を検出し高電位検知信号SHVccがHレ
ベルになり、第一のタイミング検出回路5がWCBRのタイ
ミングと高電圧検知信号SHVcc のHレベルである状態を
検出し、シグニチャーモード信号SIGEをHレベルにし
て、内部電源電位IVcc をモニタするモードに設定され
たことを示す。
の動作について説明する。図２８はシグニチャーモード
セットタイミングを示すタイミングチャート図である。
まず、外部からDRAMにおいてテストモードに入るときに
使用される最も一般的なタイミングであるWE、CASビフ
ォアRASのタイミング（以下WCBRと称す）で、行アドレ
スストローブ信号/RAS、列アドレスストローブ信号/CA
S、ライトイネーブル信号/WEを入力する。同時に、外部
アドレスピンPAiに通常の入力信号よりも高い高電位のV
cc＋n・Vthレベルのアドレス信号Aiを入力すると高電位
検出回路6は高電位を検出し高電位検知信号SHVccがHレ
ベルになり、第一のタイミング検出回路5がWCBRのタイ
ミングと高電圧検知信号SHVcc のHレベルである状態を
検出し、シグニチャーモード信号SIGEをHレベルにし
て、内部電源電位IVcc をモニタするモードに設定され
たことを示す。
【０００８】次に、内部電源電圧モニタタイミングにつ
いて説明する。図２９は内部電源電圧モニタタイミング
を示すタイミングチャートである。シグニチャーモード
にセットされている状態で行アドレスストローブ信号/R
AS をHレベルで入力しておく。次にライトイネーブル信
号/WEをLレベルで入力した後、列アドレスストローブ信
号/CASをLレベルで入力する。この時、第二のタイミン
グ検出回路4が出力バッファ活性化信号IVEをHレベルす
る。出力バッファ活性化信号IVEがHレベルになると出力
バッファ2のノードN3の電位レベルが出力バッファ活性
化信号IVE のHレベルから出力バッファ2 のNチャネルMO
SトランジスタQ5のしきい値電圧分低い電位となる。そ
の後、出力バッファ活性化信号IVEのHレベルへの変化が
出力バッファ2の遅延回路7によって遅延されてノードN2
に伝達される。この伝達された信号を受けて、キャパシ
タC1 の容量結合によりノードN3の電位が昇圧される。
ノードN3の電位が昇圧されると出力バッファ2のNチャネ
ルMOSトランジスタQ6が導通状態となり、内部電源電位I
Vccを外部に出力するので、内部電源電圧IVccを外部か
ら直接モニタすることができる。
いて説明する。図２９は内部電源電圧モニタタイミング
を示すタイミングチャートである。シグニチャーモード
にセットされている状態で行アドレスストローブ信号/R
AS をHレベルで入力しておく。次にライトイネーブル信
号/WEをLレベルで入力した後、列アドレスストローブ信
号/CASをLレベルで入力する。この時、第二のタイミン
グ検出回路4が出力バッファ活性化信号IVEをHレベルす
る。出力バッファ活性化信号IVEがHレベルになると出力
バッファ2のノードN3の電位レベルが出力バッファ活性
化信号IVE のHレベルから出力バッファ2 のNチャネルMO
SトランジスタQ5のしきい値電圧分低い電位となる。そ
の後、出力バッファ活性化信号IVEのHレベルへの変化が
出力バッファ2の遅延回路7によって遅延されてノードN2
に伝達される。この伝達された信号を受けて、キャパシ
タC1 の容量結合によりノードN3の電位が昇圧される。
ノードN3の電位が昇圧されると出力バッファ2のNチャネ
ルMOSトランジスタQ6が導通状態となり、内部電源電位I
Vccを外部に出力するので、内部電源電圧IVccを外部か
ら直接モニタすることができる。
【０００９】
【発明が解決しようとする課題】以上のように構成され
た従来の半導体装置においては、所定のモードにおいて
内部発生電位をモニタすることは可能だが、そのモニタ
された内部発生電位に問題があっても、すぐに発生電位
を変更するには、外部電源電位Vcc を変化させるという
方法しかなかったため種々の内部発生電位に依存して起
こる特性不良などの原因を解析するのが困難であるとい
う問題点があった。
た従来の半導体装置においては、所定のモードにおいて
内部発生電位をモニタすることは可能だが、そのモニタ
された内部発生電位に問題があっても、すぐに発生電位
を変更するには、外部電源電位Vcc を変化させるという
方法しかなかったため種々の内部発生電位に依存して起
こる特性不良などの原因を解析するのが困難であるとい
う問題点があった。
【００１０】さらに、一定の外部電源電位に対して内部
発生電位を変化させ、実験を行うためには、FIB や、レ
ーザによる半導体装置の加工をおこなわなければなら
ず、評価用のセラミックパッケージに組み込まれた半導
体装置では内部発生電位を所望の電位に変更させること
は可能だが、モールド樹脂で封入されてしまった製品の
半導体装置ではFIB やレーザによる加工不可能なため、
一定の電源電圧で内部発生電位を変更する実験は不可能
であるいうという問題点があった。
発生電位を変化させ、実験を行うためには、FIB や、レ
ーザによる半導体装置の加工をおこなわなければなら
ず、評価用のセラミックパッケージに組み込まれた半導
体装置では内部発生電位を所望の電位に変更させること
は可能だが、モールド樹脂で封入されてしまった製品の
半導体装置ではFIB やレーザによる加工不可能なため、
一定の電源電圧で内部発生電位を変更する実験は不可能
であるいうという問題点があった。
【００１１】本発明は、上記した点を鑑みてなされたも
のであり、内部発生電位を所定のモード時に外部からコ
ントロールすることが可能な半導体装置を得ることを目
的とする。
のであり、内部発生電位を所定のモード時に外部からコ
ントロールすることが可能な半導体装置を得ることを目
的とする。
【００１２】さらに、本発明は、FIBやレーザ加工を行
わず、またモールド樹脂で封入された半導体装置でも、
新たに外部ピンを設けることなく、内部発生電位をコン
トロール可能な半導体装置を得ることを目的とする。
わず、またモールド樹脂で封入された半導体装置でも、
新たに外部ピンを設けることなく、内部発生電位をコン
トロール可能な半導体装置を得ることを目的とする。
【００１３】
【課題を解決するための手段】号と電位制御信号を受け
前記電位制御信号が活性を指示すると出力ノードに電位
を供給するとともに、前記電位制御信号が非活性を指示
すると電位の供給を中断する電位発生回路、前記モード
検出信号および前記出力ノードの電位を受け、前記検出
信号が第一のモードと異なる第二のモードになったこと
を示すとき、前記出力ノードの電位が所定のレベルに達
すると、非活性を指示し、前記検出信号が第一のモード
になったことを示すと前記出力ノードの電位が外部から
与えられる外部基準電位に応じたレベルにになると非活
性を指示す前記電位制御信号を前記電位発生回路に出力
する電位制御回路を備えるものである。
前記電位制御信号が活性を指示すると出力ノードに電位
を供給するとともに、前記電位制御信号が非活性を指示
すると電位の供給を中断する電位発生回路、前記モード
検出信号および前記出力ノードの電位を受け、前記検出
信号が第一のモードと異なる第二のモードになったこと
を示すとき、前記出力ノードの電位が所定のレベルに達
すると、非活性を指示し、前記検出信号が第一のモード
になったことを示すと前記出力ノードの電位が外部から
与えられる外部基準電位に応じたレベルにになると非活
性を指示す前記電位制御信号を前記電位発生回路に出力
する電位制御回路を備えるものである。
【００１４】請求項２に係る発明の半導体集積回路は、
出力ノードの電位を受け、前記出力ノードの電位が所定
のレベルに達すると第一の状態となる第一の検出信号を
出力する第一の検出回路と、出力ノードの電位および外
部から与えられる外部基準電位を受け、前記出力ノード
の電位が前記外部基準電位に応じたレベルに達すると第
二の状態となる第二の検出信号を出力する第二の検出回
路と前記第一の検出信号、前記第二の検出信号、および
モード検出信号を受け、電位制御信号を出力し、前記モ
ード検出信号が第一のモードを示すときは、前記第二の
検出信号が第二の状態になったのに応じて前記電位制御
信号に非活性を指示させ、前記モード検出信号が第二の
状態になったのに応じて前記電位制御信号に非活性を指
示させる選択回路とを有する請求項１に記載の制御回路
を備えるものである。
出力ノードの電位を受け、前記出力ノードの電位が所定
のレベルに達すると第一の状態となる第一の検出信号を
出力する第一の検出回路と、出力ノードの電位および外
部から与えられる外部基準電位を受け、前記出力ノード
の電位が前記外部基準電位に応じたレベルに達すると第
二の状態となる第二の検出信号を出力する第二の検出回
路と前記第一の検出信号、前記第二の検出信号、および
モード検出信号を受け、電位制御信号を出力し、前記モ
ード検出信号が第一のモードを示すときは、前記第二の
検出信号が第二の状態になったのに応じて前記電位制御
信号に非活性を指示させ、前記モード検出信号が第二の
状態になったのに応じて前記電位制御信号に非活性を指
示させる選択回路とを有する請求項１に記載の制御回路
を備えるものである。
【００１５】請求項３に係る発明の半導体集積回路は、
電源電位ノードと出力ノードとの間に直列に接続される
第一のカレントミラー用素子、モード検出信号が第二の
モードを示すと非導通状態となる第一のスイッチ素子、
および第一の負荷素子と、電源電位ノードと外部基準電
位が与えられる基準電位ノードとの間に直列に接続され
る前記第一のカレントミラー用素子とでカレントミラー
回路を構成する第二のカレントミラー用素子、前記モー
ド検出信号が第二のモードを示すと非導通状態となる第
二のスイッチ素子、および第一の負荷素子と、第一のカ
レントミラー用素子と第一のスイッチ素子との間のノー
ドと第二のカレントミラー用素子と第二のスイッチ素子
との間のノードに現われる電位に応じて第二の検出信号
を出力するドライブ回路とを有する請求項２に記載の第
二の検出回路を備えるものである。
電源電位ノードと出力ノードとの間に直列に接続される
第一のカレントミラー用素子、モード検出信号が第二の
モードを示すと非導通状態となる第一のスイッチ素子、
および第一の負荷素子と、電源電位ノードと外部基準電
位が与えられる基準電位ノードとの間に直列に接続され
る前記第一のカレントミラー用素子とでカレントミラー
回路を構成する第二のカレントミラー用素子、前記モー
ド検出信号が第二のモードを示すと非導通状態となる第
二のスイッチ素子、および第一の負荷素子と、第一のカ
レントミラー用素子と第一のスイッチ素子との間のノー
ドと第二のカレントミラー用素子と第二のスイッチ素子
との間のノードに現われる電位に応じて第二の検出信号
を出力するドライブ回路とを有する請求項２に記載の第
二の検出回路を備えるものである。
【００１６】
実施の形態１．以下にこの発明の実施の形態１であるＤ
ＲＡＭ（Dynamic Random Access Memory）の基板電位
（以下、Vbbと称す）をアウトプットイネーブル信号/OE
が入力される/OEPINから与えられる外部基準電位で制御
するテストモード（以下、VbbFORCEモードと称す）の場
合について説明する。図１は、この発明の実施の形態１
のＤＲＡＭのブロック図を示しており、図１において10
0はＤＲＡＭ、101は複数の行および列に配置された複数
のメモリセルからなるメモリセルアレイ、110 は外部か
ら入力される外部入力信号に含まれる行アドレスストロ
ーブ信号/RAS、列アドレスストローブ信号/CAS、ライト
イネーブル信号/WE 、アウトプットイネーブル信号/OE
を受けて内部の様々な動作を制御する種々のクロックを
発生するクロック発生回路、120は、外部アドレス信号A
i （ｉ＝０，１，２，，，）を受け内部回路のための行
アドレス信号RAi、/RAi列アドレス信号CAi、/CAiを出力
するアドレスバッファ、130はアドレスバッファ120 か
らの行アドレス信号RAi、/RAiを受け対応するワード線
を選択する行デコーダ、140はアドレスバッファ120から
の列アドレス信号CAi、/CAi を受け対応するセンスアン
プ、I/O 回路を選択する列デコーダ、150 はビット線に
読みだされたメモリセルの電位を増幅するセンスアン
プ、およびビット線に読み出されたメモリセルのデータ
をデータ線に転送するためのI/O 回路、160 はクロック
発生回路110 から書き込み、読み出し命令を受け、書き
込みの場合は、外部から入出力ピンDQPINに与えられる
データDinをデータ線を介してI/O回路、センスアンプ15
0に伝え、読み出しの場合は、センスアンプで増幅されI
/O 回路、データ線を通して伝えられるメモリセルの読
み出しデータを入出力ピンDQPINにDoutｔとして外部に
出力する入出力バッファである。
ＲＡＭ（Dynamic Random Access Memory）の基板電位
（以下、Vbbと称す）をアウトプットイネーブル信号/OE
が入力される/OEPINから与えられる外部基準電位で制御
するテストモード（以下、VbbFORCEモードと称す）の場
合について説明する。図１は、この発明の実施の形態１
のＤＲＡＭのブロック図を示しており、図１において10
0はＤＲＡＭ、101は複数の行および列に配置された複数
のメモリセルからなるメモリセルアレイ、110 は外部か
ら入力される外部入力信号に含まれる行アドレスストロ
ーブ信号/RAS、列アドレスストローブ信号/CAS、ライト
イネーブル信号/WE 、アウトプットイネーブル信号/OE
を受けて内部の様々な動作を制御する種々のクロックを
発生するクロック発生回路、120は、外部アドレス信号A
i （ｉ＝０，１，２，，，）を受け内部回路のための行
アドレス信号RAi、/RAi列アドレス信号CAi、/CAiを出力
するアドレスバッファ、130はアドレスバッファ120 か
らの行アドレス信号RAi、/RAiを受け対応するワード線
を選択する行デコーダ、140はアドレスバッファ120から
の列アドレス信号CAi、/CAi を受け対応するセンスアン
プ、I/O 回路を選択する列デコーダ、150 はビット線に
読みだされたメモリセルの電位を増幅するセンスアン
プ、およびビット線に読み出されたメモリセルのデータ
をデータ線に転送するためのI/O 回路、160 はクロック
発生回路110 から書き込み、読み出し命令を受け、書き
込みの場合は、外部から入出力ピンDQPINに与えられる
データDinをデータ線を介してI/O回路、センスアンプ15
0に伝え、読み出しの場合は、センスアンプで増幅されI
/O 回路、データ線を通して伝えられるメモリセルの読
み出しデータを入出力ピンDQPINにDoutｔとして外部に
出力する入出力バッファである。
【００１７】200 は外部入力信号を受け所定のモードで
あることを検出するとモード検出信号VBBFRCを発生する
モード検出回路、300 は外部電源電位Vccと接地電位Vss
を受け、内部回路で使用される内部電位を発生する電位
発生回路群で、基板電位発生回路（以下、Vbb発生回路
と称す）、昇圧電位発生回路（以下、Vpp発生回路と称
す）を含む、400はモード検出回路200からモード検出信
号をうけ、所定の第一のモード時に、すなわち本実施の
形態１ではVbbFORCEモード時に、電位発生回路300で発
生される出力電位VBBTMPが外部端子/OEPIN から与えら
れる外部基準電位に応じたレベルになると非活性を指示
する電位制御信号VBBENを電位発生回路300に出力し、第
二のモード時には、すなわち本実施の形態１ではVbbFOR
CEモード以外のモード時に、電位発生回路300 の出力電
位VBBTMPが所定のレベルに達すると非活性を指示する電
位制御信号VBBENを電位発生回路300に出力する電位制御
回路である。
あることを検出するとモード検出信号VBBFRCを発生する
モード検出回路、300 は外部電源電位Vccと接地電位Vss
を受け、内部回路で使用される内部電位を発生する電位
発生回路群で、基板電位発生回路（以下、Vbb発生回路
と称す）、昇圧電位発生回路（以下、Vpp発生回路と称
す）を含む、400はモード検出回路200からモード検出信
号をうけ、所定の第一のモード時に、すなわち本実施の
形態１ではVbbFORCEモード時に、電位発生回路300で発
生される出力電位VBBTMPが外部端子/OEPIN から与えら
れる外部基準電位に応じたレベルになると非活性を指示
する電位制御信号VBBENを電位発生回路300に出力し、第
二のモード時には、すなわち本実施の形態１ではVbbFOR
CEモード以外のモード時に、電位発生回路300 の出力電
位VBBTMPが所定のレベルに達すると非活性を指示する電
位制御信号VBBENを電位発生回路300に出力する電位制御
回路である。
【００１８】図２は図１に示された本発明の実施の形態
１におけるＤＲＡＭ100 のモード検出回路200の構成を
示すブロック図である。図２において210はテストモー
ドエントリー検出回路で、列アドレスストローブ信号/C
ASが行アドレスストローブ信号/RASがより先に立ち下が
ったことを検出信号ZCBRとして出力するCBR検出回路22
0、CBR検出回路220 からの検出信号ZCBRとライトイネー
ブル信号/WEが行アドレスストローブ信号/RASより先に
立ち下がったことを検出する信号ZWBRによって検出信号
WCBRを出力するWCBR検出回路230、検出信号WCBRを受け
て高電位検出回路250を活性化する所定のパルス信号FSE
HおよびSVAHを発生するパルス発生回路240 、アドレス
ピンAiPINから入力される高電位SVccを検出する高電位
検出回路250、インバータ270、271、NAND280を含む。
１におけるＤＲＡＭ100 のモード検出回路200の構成を
示すブロック図である。図２において210はテストモー
ドエントリー検出回路で、列アドレスストローブ信号/C
ASが行アドレスストローブ信号/RASがより先に立ち下が
ったことを検出信号ZCBRとして出力するCBR検出回路22
0、CBR検出回路220 からの検出信号ZCBRとライトイネー
ブル信号/WEが行アドレスストローブ信号/RASより先に
立ち下がったことを検出する信号ZWBRによって検出信号
WCBRを出力するWCBR検出回路230、検出信号WCBRを受け
て高電位検出回路250を活性化する所定のパルス信号FSE
HおよびSVAHを発生するパルス発生回路240 、アドレス
ピンAiPINから入力される高電位SVccを検出する高電位
検出回路250、インバータ270、271、NAND280を含む。
【００１９】高電位検出回路250 は二つのアドレスピン
A0PINおよびA1PINに対応した高電位検出回路260a、260b
を含み、高電位検出回路260a、260b共に同じ構成であ
る。テパルス回路240 からのパルス信号FSEHおよびSVAH
をを受け活性化された高電位検出回路260a、260b は外
部アドレス信号A0およびA1から電源電位Vccよりも高い
高電位SVccが入力されると高電位検出信号SVHF0およびS
VHF1がH レベルとなり高電位SVccが入力さｘれたことを
検出する。高電位検出信号SVHF0がLレベルSVHF1がHレベ
ルの時、テストコード受け付け信号SVHがHレベルとな
る。290 はテストコード受け付け信号SVHがHレベルの期
間中に外部アドレス信号A0からH レベルすなわち電源電
位Vccレベルの入力を受けて、各種テストコードのなか
でVbbFORCE モードのテストコードを生成し、VbbFORCE
モードの検出信号VBBFRCのH レベルを出力するテストコ
ード生成回路である。
A0PINおよびA1PINに対応した高電位検出回路260a、260b
を含み、高電位検出回路260a、260b共に同じ構成であ
る。テパルス回路240 からのパルス信号FSEHおよびSVAH
をを受け活性化された高電位検出回路260a、260b は外
部アドレス信号A0およびA1から電源電位Vccよりも高い
高電位SVccが入力されると高電位検出信号SVHF0およびS
VHF1がH レベルとなり高電位SVccが入力さｘれたことを
検出する。高電位検出信号SVHF0がLレベルSVHF1がHレベ
ルの時、テストコード受け付け信号SVHがHレベルとな
る。290 はテストコード受け付け信号SVHがHレベルの期
間中に外部アドレス信号A0からH レベルすなわち電源電
位Vccレベルの入力を受けて、各種テストコードのなか
でVbbFORCE モードのテストコードを生成し、VbbFORCE
モードの検出信号VBBFRCのH レベルを出力するテストコ
ード生成回路である。
【００２０】図３は図２に示されたCBR検出回路220の回
路図であり、図４は図３に示されたCBR 検出回路の動作
を示すタイミングチャートである。図３において221a、
221b、221c、221dはインバータ、222a、222b、222c、22
2dはNANDである。図４のタイミングチャートに示すよう
に行アドレスストローブ信号/RASがH レベルの間に列ア
ドレスストローブ信号/CASがHレベルからLレベルになる
と次に行アドレスストローブ信号/RASがHレベルからLレ
ベルに変化したのに応じてCBR検出信号ZCBRがHレベルか
らLレベルになる。その後、行アドレスストローブ信号/
RASがLレベルからHレベルにもどるのに応じてCBR検出信
号ZCBRがLレベルからHレベルになる。
路図であり、図４は図３に示されたCBR 検出回路の動作
を示すタイミングチャートである。図３において221a、
221b、221c、221dはインバータ、222a、222b、222c、22
2dはNANDである。図４のタイミングチャートに示すよう
に行アドレスストローブ信号/RASがH レベルの間に列ア
ドレスストローブ信号/CASがHレベルからLレベルになる
と次に行アドレスストローブ信号/RASがHレベルからLレ
ベルに変化したのに応じてCBR検出信号ZCBRがHレベルか
らLレベルになる。その後、行アドレスストローブ信号/
RASがLレベルからHレベルにもどるのに応じてCBR検出信
号ZCBRがLレベルからHレベルになる。
【００２１】図５は図２に示されたWCBR検出回路230 の
回路図であり、図６は図５に示されたWCBR検出回路の動
作を示すタイミングチャートである。図５において231
はライトイネーブル信号/WEが行アドレスストローブ信
号/RAS より先に立ち下がったことを検出するZWBR検出
回路で、インバータ231a、231bおよびNAND231c、231d、
231e、231fを含むみ検出信号ZWBRを出力する。232はCBR
検出信号ZCBR、ZWBR検出信号ZWBRが共にLレベルのと
き、すなわち列アドレスストローブ信号/CAS が行アド
レスストローブ信号/RASがより先に立ち下がり、かつ、
ライトイネーブル信号/WEが行アドレスストローブ信号/
RASより先に立ち下がったときにHレベルをとなるWCBR信
号を出力する論理ゲートでインバータ232a、232b、232d
とNAND232cを含む。
回路図であり、図６は図５に示されたWCBR検出回路の動
作を示すタイミングチャートである。図５において231
はライトイネーブル信号/WEが行アドレスストローブ信
号/RAS より先に立ち下がったことを検出するZWBR検出
回路で、インバータ231a、231bおよびNAND231c、231d、
231e、231fを含むみ検出信号ZWBRを出力する。232はCBR
検出信号ZCBR、ZWBR検出信号ZWBRが共にLレベルのと
き、すなわち列アドレスストローブ信号/CAS が行アド
レスストローブ信号/RASがより先に立ち下がり、かつ、
ライトイネーブル信号/WEが行アドレスストローブ信号/
RASより先に立ち下がったときにHレベルをとなるWCBR信
号を出力する論理ゲートでインバータ232a、232b、232d
とNAND232cを含む。
【００２２】図６のタイミングチャートに示すように行
アドレスストローブ信号/RAS がHレベルの間にライトイ
ネーブル信号/WE がHレベルからLレベルになるとその
後、行アドレスストローブ信号/RASがHレベルからLレベ
ルに変化したのに応じてZWBR信号がHレベルからLレベル
になる。同様に行アドレスストローブ信号/RASがH レベ
ルの間に列アドレスストローブ信号/CASがHレベルからL
レベルになると図４のタイミングチャートに示されるよ
うに行アドレスストローブ信号/RASがH レベルからLレ
ベルに変化したのに応じてZCBR信号がH レベルからLレ
ベルになる。ZWBR信号とZCBR信号が共にLレベルになる
と論理ゲート232から出力されるWCBR信号がLレベルから
H レベルに変化する。その後、次に行アドレスストロー
ブ信号/RASがLレベルからHレベルになったのに応じてZW
BR信号とZCBR信号が共にLレベルからHレベルとなりWCBR
検出信号がHレベルからLレベルになる。
アドレスストローブ信号/RAS がHレベルの間にライトイ
ネーブル信号/WE がHレベルからLレベルになるとその
後、行アドレスストローブ信号/RASがHレベルからLレベ
ルに変化したのに応じてZWBR信号がHレベルからLレベル
になる。同様に行アドレスストローブ信号/RASがH レベ
ルの間に列アドレスストローブ信号/CASがHレベルからL
レベルになると図４のタイミングチャートに示されるよ
うに行アドレスストローブ信号/RASがH レベルからLレ
ベルに変化したのに応じてZCBR信号がH レベルからLレ
ベルになる。ZWBR信号とZCBR信号が共にLレベルになる
と論理ゲート232から出力されるWCBR信号がLレベルから
H レベルに変化する。その後、次に行アドレスストロー
ブ信号/RASがLレベルからHレベルになったのに応じてZW
BR信号とZCBR信号が共にLレベルからHレベルとなりWCBR
検出信号がHレベルからLレベルになる。
【００２３】図７は図２に示されたパルス発生回路240
の回路図であり、図８は図７に示されたパルス発生回路
240の動作を示すタイミングチャートである。図８にお
いて241は行アドレスストローブ信号/RASを遅延させる
遅延回路、242 はWCBR検出信号の立ち上がりに応じて立
ち上がり行アドレスストローブ信号/RASの立ち上がりか
ら遅延回路241によって定められる一定期間後に立ち下
がる信号FSEを出力する論理回路で、NAND242a、インバ
ータ242bで構成される。243は信号FSEを受けて信号FSE
応じて、立ち上がりが早く、立ち下がりが遅いパルス信
号FSEHと信号FSE応じて立ち上がりが遅く、立ち下がり
が早いパルス信号SVAEを発生するパルス波形生成回路
で、遅延回路243a、NAND243b、NOR243c、インバータ243
d、243eを含む。
の回路図であり、図８は図７に示されたパルス発生回路
240の動作を示すタイミングチャートである。図８にお
いて241は行アドレスストローブ信号/RASを遅延させる
遅延回路、242 はWCBR検出信号の立ち上がりに応じて立
ち上がり行アドレスストローブ信号/RASの立ち上がりか
ら遅延回路241によって定められる一定期間後に立ち下
がる信号FSEを出力する論理回路で、NAND242a、インバ
ータ242bで構成される。243は信号FSEを受けて信号FSE
応じて、立ち上がりが早く、立ち下がりが遅いパルス信
号FSEHと信号FSE応じて立ち上がりが遅く、立ち下がり
が早いパルス信号SVAEを発生するパルス波形生成回路
で、遅延回路243a、NAND243b、NOR243c、インバータ243
d、243eを含む。
【００２４】図８のタイミングチャートに示すように図
５に示されたWCBR検出回路230 から出力されたWCBR検出
信号LレベルからHレベルになるのに応じて信号FSEがLレ
ベルからHレベルになる。これを受けてまずパルス信号F
SEHがLレベルからH レベルになり、次に、パルス信号SV
AEがLレベルからHレベルになる。行アドレスストローブ
信号/RASのHレベルからLレベルへの変化が遅延回路241
を経て論理回路242に伝わると信号FSEがH レベルからL
レベルになる。これを受けてまずパルス信号SVAEがHレ
ベルからLレベルになり、次に、パルス信号FSEHがHレベ
ルからLレベルになる。
５に示されたWCBR検出回路230 から出力されたWCBR検出
信号LレベルからHレベルになるのに応じて信号FSEがLレ
ベルからHレベルになる。これを受けてまずパルス信号F
SEHがLレベルからH レベルになり、次に、パルス信号SV
AEがLレベルからHレベルになる。行アドレスストローブ
信号/RASのHレベルからLレベルへの変化が遅延回路241
を経て論理回路242に伝わると信号FSEがH レベルからL
レベルになる。これを受けてまずパルス信号SVAEがHレ
ベルからLレベルになり、次に、パルス信号FSEHがHレベ
ルからLレベルになる。
【００２５】図９は図２に示された高電位検出回路260a
または260bの回路図であり、図１０は図９に示された高
電位検出回路260aまたは260bの動作を示すタイミングチ
ャートである。図９において261はアドレスAiPINから与
えられる高電位をSVccとするとSVcc-2Vthの電位がノー
ドN261に現われる分圧回路で、アドレスAiPINノードと
接地電位ノード1000との間に直列に接続されたNチャネ
ルMOSトランジシタ261a、261bおよびパルス信号FSEHのH
レベルを受け導通状態となるオン抵抗の十分大きいNチ
ャネルMOSトランジシタ261cから構成される。262はVcc-
Vthの電位がノードN262に現われる基準分圧回路で、電
源電位ノード2000と接地電位ノード1000との間に直列に
接続されたNチャネルMOSトランジシタ262a およびパル
ス信号FSEHのHレベルを受け導通状態となるオン抵抗の
十分大きいNチャネルMOSトランジシタ261bから構成され
る。
または260bの回路図であり、図１０は図９に示された高
電位検出回路260aまたは260bの動作を示すタイミングチ
ャートである。図９において261はアドレスAiPINから与
えられる高電位をSVccとするとSVcc-2Vthの電位がノー
ドN261に現われる分圧回路で、アドレスAiPINノードと
接地電位ノード1000との間に直列に接続されたNチャネ
ルMOSトランジシタ261a、261bおよびパルス信号FSEHのH
レベルを受け導通状態となるオン抵抗の十分大きいNチ
ャネルMOSトランジシタ261cから構成される。262はVcc-
Vthの電位がノードN262に現われる基準分圧回路で、電
源電位ノード2000と接地電位ノード1000との間に直列に
接続されたNチャネルMOSトランジシタ262a およびパル
ス信号FSEHのHレベルを受け導通状態となるオン抵抗の
十分大きいNチャネルMOSトランジシタ261bから構成され
る。
【００２６】263は比較回路でカレントミラー型差動増
幅回路で構成され、パルス信号SVAEがHレベルになると
活性化される。比較回路263は電源電圧ノード2000から
並列に接続された二つのPチャネルMOSトランジシタ263
a、263b、PチャネルMOSトランジシタ263aに接続され、
分圧回路261 の出力ノードであるノードN261とゲートが
接続されたNチャネルMOSトランジシタ263c、PチャネルM
OSトランジシタ263bに接続され、基準分圧回路262の出
力ノードであるノードN262とゲートが接続されたNチャ
ネルMOSトランジシタ263d、カレントミラー型差動増幅
回路263の活性化トランジスタであるパルス信号SVAEに
より導通状態となるNチャネルMOSトランジシタ263eで構
成される。264は比較回路263の比較結果を出力するノー
ドN263と電源電位ノード2000との間に接続され、パルス
信号FSEH がLレベルの時に導通状態となり、ノードN263
の電位をプルアップして電源電位ノード2000 と等しく
するPチャネルMOSトランジシタである。265は比較回路2
63 の比較結果を反転して高電位検出信号SVHFを出力す
るインバータである。
幅回路で構成され、パルス信号SVAEがHレベルになると
活性化される。比較回路263は電源電圧ノード2000から
並列に接続された二つのPチャネルMOSトランジシタ263
a、263b、PチャネルMOSトランジシタ263aに接続され、
分圧回路261 の出力ノードであるノードN261とゲートが
接続されたNチャネルMOSトランジシタ263c、PチャネルM
OSトランジシタ263bに接続され、基準分圧回路262の出
力ノードであるノードN262とゲートが接続されたNチャ
ネルMOSトランジシタ263d、カレントミラー型差動増幅
回路263の活性化トランジスタであるパルス信号SVAEに
より導通状態となるNチャネルMOSトランジシタ263eで構
成される。264は比較回路263の比較結果を出力するノー
ドN263と電源電位ノード2000との間に接続され、パルス
信号FSEH がLレベルの時に導通状態となり、ノードN263
の電位をプルアップして電源電位ノード2000 と等しく
するPチャネルMOSトランジシタである。265は比較回路2
63 の比較結果を反転して高電位検出信号SVHFを出力す
るインバータである。
【００２７】図１０のタイミングチャートに示すように
図２に示されたパルス発生回路240から出力されたパル
ス信号FSEHがLレベルからHレベルになると分圧回路261
と基準分圧回路262が活性化され、ノードN261、N262 に
分圧された電位が出力される。る。次に、パルス発生回
路240から出力されたパルス信号SVAEがL レベルからHレ
ベルになると比較回路263が活性化される。アドレスピ
ンAiPINから高電位SVccが与えられるとノードN261の電
位がSVccー2Vthとなる。ノードN261の電位SVccー2Vthと
基準分圧回路の出力であるノードN262の電位Vcc-Vthと
が比較回路263で比較され、ノードN261の電位SVccー2Vt
hがノードN262の電位Vcc-Vth より高くなると高電位検
出信号SVHFがLレベルからHレベルになってアドレスピン
AiPIN から高電位SVcc＞Vcc＋2Vthが与えられたことを
検出する。その後、パルス信号FSEHがHレベルからLレベ
ルになるか、アドレスピンAiPINから高電位SVcc＞Vcc＋
2Vth が与えられなくなると、高電位検出信号SVHFがHレ
ベルからLレベルとなる。
図２に示されたパルス発生回路240から出力されたパル
ス信号FSEHがLレベルからHレベルになると分圧回路261
と基準分圧回路262が活性化され、ノードN261、N262 に
分圧された電位が出力される。る。次に、パルス発生回
路240から出力されたパルス信号SVAEがL レベルからHレ
ベルになると比較回路263が活性化される。アドレスピ
ンAiPINから高電位SVccが与えられるとノードN261の電
位がSVccー2Vthとなる。ノードN261の電位SVccー2Vthと
基準分圧回路の出力であるノードN262の電位Vcc-Vthと
が比較回路263で比較され、ノードN261の電位SVccー2Vt
hがノードN262の電位Vcc-Vth より高くなると高電位検
出信号SVHFがLレベルからHレベルになってアドレスピン
AiPIN から高電位SVcc＞Vcc＋2Vthが与えられたことを
検出する。その後、パルス信号FSEHがHレベルからLレベ
ルになるか、アドレスピンAiPINから高電位SVcc＞Vcc＋
2Vth が与えられなくなると、高電位検出信号SVHFがHレ
ベルからLレベルとなる。
【００２８】図１１は図２に示されたテストコード生成
回路280 の回路図であり、図１２は図１１に示されたテ
ストコード生成回路280 の動作を示すタイミングチャー
トである。図１１において281、282、283、284はNANDで
あり図１２に示すように図２に示されたテストエントリ
ー回路210から出力されたテストモード受け付け信号SVH
がテストコード受け付け期間中であることを示すH レベ
ルを示している間に、アドレスピンA0PINからHレベルが
入力され、H レベルの時にVbbFORCEモードであることを
示すVBBFRC信号が出力される。
回路280 の回路図であり、図１２は図１１に示されたテ
ストコード生成回路280 の動作を示すタイミングチャー
トである。図１１において281、282、283、284はNANDで
あり図１２に示すように図２に示されたテストエントリ
ー回路210から出力されたテストモード受け付け信号SVH
がテストコード受け付け期間中であることを示すH レベ
ルを示している間に、アドレスピンA0PINからHレベルが
入力され、H レベルの時にVbbFORCEモードであることを
示すVBBFRC信号が出力される。
【００２９】図１３は図１に示された本発明の実施の形
態１におけるＤＲＡＭ100 の電位発生回路群300の構成
を示すブロック図である。図１３において310 はVbb発
生回路、320はVpp発回路を示す。
態１におけるＤＲＡＭ100 の電位発生回路群300の構成
を示すブロック図である。図１３において310 はVbb発
生回路、320はVpp発回路を示す。
【００３０】次に、Vbb発生回路310の構成について図１
３に基づき説明する。図１３において311は電位制御信
号VBBENを受け、電位制御信号VBBENがHレベルの時に活
性化され、クロック信号CLK1を発振するリングオシレー
タで、電位制御信号VBBEN で制御され、PチャネルMOSト
ランジスタ311p、NチャネルMOSトランジスタ311n、イン
バータ311bからなるクロックドインバータ311I、クロッ
クドインバータ311Iの出力ノードから直列にk個接続さ
れるインバータ311d1〜311dk、電位制御信号VBBENを反
転するインバータ311a、ドライブ用の二つのインバータ
311eを含む。312 はクロック信号CLK1 を受け、Vbb電位
VBBTMPを発生するチャージポンプ回路で、インバータ31
2 、キャパシタ312c1、312c2、PチャネルMOSトランジシ
タ312p1、312p2、312p3、312p4を含む。リングオシレー
タ311とチャージポンプ回路312で第一のVbb発生回路310
aが構成される。313は、電位制御信号VBBEN によって活
性化が指示された時に行アドレスストローブ信号/RAS
、または、列アドレスストローブ信号/CASに同期して
クロック信号CLK2を出力するクロック回路で、行アドレ
スストローブ信号/RAS、または、列アドレスストローブ
信号/CASを反転するインバータ313a、電位制御信号VBBE
Nとインバータ313a の出力を入力とするNANDを含む。ク
ロック回路313とチャージポンプ回路312で第二のVbb発
生回路310bが構成される。
３に基づき説明する。図１３において311は電位制御信
号VBBENを受け、電位制御信号VBBENがHレベルの時に活
性化され、クロック信号CLK1を発振するリングオシレー
タで、電位制御信号VBBEN で制御され、PチャネルMOSト
ランジスタ311p、NチャネルMOSトランジスタ311n、イン
バータ311bからなるクロックドインバータ311I、クロッ
クドインバータ311Iの出力ノードから直列にk個接続さ
れるインバータ311d1〜311dk、電位制御信号VBBENを反
転するインバータ311a、ドライブ用の二つのインバータ
311eを含む。312 はクロック信号CLK1 を受け、Vbb電位
VBBTMPを発生するチャージポンプ回路で、インバータ31
2 、キャパシタ312c1、312c2、PチャネルMOSトランジシ
タ312p1、312p2、312p3、312p4を含む。リングオシレー
タ311とチャージポンプ回路312で第一のVbb発生回路310
aが構成される。313は、電位制御信号VBBEN によって活
性化が指示された時に行アドレスストローブ信号/RAS
、または、列アドレスストローブ信号/CASに同期して
クロック信号CLK2を出力するクロック回路で、行アドレ
スストローブ信号/RAS、または、列アドレスストローブ
信号/CASを反転するインバータ313a、電位制御信号VBBE
Nとインバータ313a の出力を入力とするNANDを含む。ク
ロック回路313とチャージポンプ回路312で第二のVbb発
生回路310bが構成される。
【００３１】図１４は図１３に示されたVbb発生回路310
b の動作を示すタイミングチャートである。電位制御信
号VBBENがHレベルになり電位発生回路に活性化を指示す
ると、行アドレスストローブ信号/RASに同期してCLK2が
発振され、チャージポンプ回路312がVbb電位に電位を供
給し、Vbb電位VBBTMPが降下する。図１３に示されたVbb
発生回路の供給限界電位は-（Vcc＋Vth） となる。ここ
で、発生電位の絶対値をより大きくすることを電位を供
給するとした。すなわち、Vbb 発生回路では、より深い
Vbb電位を、Vpp発生回路では、より高いVpp 電位を発生
させる時電位を供給する、とする。
b の動作を示すタイミングチャートである。電位制御信
号VBBENがHレベルになり電位発生回路に活性化を指示す
ると、行アドレスストローブ信号/RASに同期してCLK2が
発振され、チャージポンプ回路312がVbb電位に電位を供
給し、Vbb電位VBBTMPが降下する。図１３に示されたVbb
発生回路の供給限界電位は-（Vcc＋Vth） となる。ここ
で、発生電位の絶対値をより大きくすることを電位を供
給するとした。すなわち、Vbb 発生回路では、より深い
Vbb電位を、Vpp発生回路では、より高いVpp 電位を発生
させる時電位を供給する、とする。
【００３２】図１５は図１に示された電位制御回路400
の構成を示すブロック図である。図１５において410は
モード検出回路200から出力されたモード検出信号VBBFR
Cに応じてVbbFORCEモード時に第二の検出回路430を活性
化し、選択回路440に第二の検出回路430 の検出信号VBB
EFRCを電位制御信号VBBENとして選択させるFORCEA信号
を出力するFORCE信号発生回路、420はVbb発生回路310の
出力電位VBBTMPが予め定められた電位レベルに達したの
を検出す第一の検出回路、430はFORCE信号発生回路410
からFORCEA信号を受けVbb発生回路310 の出力電位VBBTM
Pが外部のアウトプットイネーブルピン/OEPIN から与え
られた外部基準電位VBBOEレベルに達したのを検出する
第二の検出回路、440はFORCE信号発生回路410からFORCE
A信号を受けFORCEA信号がHレベルの時すなわちVbbFORCE
モード時に第二の検出回路の検出信号VBBEFRCを電位制
御信号VBBENとして出力し、FORCEA信号がLレベルの時す
なわちVbbFORCEモード以外の時に第一の検出回路の検出
信号VBBENRMを電位制御信号VBBENとして出力する選択回
路である。
の構成を示すブロック図である。図１５において410は
モード検出回路200から出力されたモード検出信号VBBFR
Cに応じてVbbFORCEモード時に第二の検出回路430を活性
化し、選択回路440に第二の検出回路430 の検出信号VBB
EFRCを電位制御信号VBBENとして選択させるFORCEA信号
を出力するFORCE信号発生回路、420はVbb発生回路310の
出力電位VBBTMPが予め定められた電位レベルに達したの
を検出す第一の検出回路、430はFORCE信号発生回路410
からFORCEA信号を受けVbb発生回路310 の出力電位VBBTM
Pが外部のアウトプットイネーブルピン/OEPIN から与え
られた外部基準電位VBBOEレベルに達したのを検出する
第二の検出回路、440はFORCE信号発生回路410からFORCE
A信号を受けFORCEA信号がHレベルの時すなわちVbbFORCE
モード時に第二の検出回路の検出信号VBBEFRCを電位制
御信号VBBENとして出力し、FORCEA信号がLレベルの時す
なわちVbbFORCEモード以外の時に第一の検出回路の検出
信号VBBENRMを電位制御信号VBBENとして出力する選択回
路である。
【００３３】図１６は図１５に示されたFORCE 信号発生
回路の構成を示す回路図である。図１６において411はV
bbFORCE モード検出信号を入力とするレベルシフト回路
で、インバータ411a、PチャネルMOS トランジスタ411p1
、411p2、NチャネルMOSトランジスタ411n1、411n2から
なる。412はレベルシフト回路411の出力を反転するイン
バータ、413はインバータ412の出力を入力とするレベル
シフト回路で、インバータ413a、PチャネルMOSトランジ
スタ413p1、413p2、NチャネルMOSトランジスタ413n1、4
13n2からなり、Lレベルの出力が接地電位VssからVBBTMP
電位にレベル変換するようにNチャネルMOSトランジスタ
413n1、413n2には接地電位ノード1000の代わりVbb電位
ノード3000が接続されている。414はレベルシフト回路4
13 の第一の出力ノードN414 に現われる信号を入力と
し、反転してFORCEA信号を出力するPチャネルMOSトラン
ジスタ414p とNチャネルMOSトランジスタ414nから構成
されるインバータで、NチャネルMOSトランジスタ414n
は接地電位ノード1000の代わりVbb電位ノード3000が接
続されている。415はレベルシフト回路413の第二の出力
ノードN415に現われる信号を入力とし、反転してZFORCE
A信号を出力するPチャネルMOSトランジスタ415pとNチャ
ネルMOSトランジスタ415n から構成されるインバータ
で、NチャネルMOSトランジスタ415nは接地電位ノード10
00 の代わりVbb電位ノード3000が接続されている。
回路の構成を示す回路図である。図１６において411はV
bbFORCE モード検出信号を入力とするレベルシフト回路
で、インバータ411a、PチャネルMOS トランジスタ411p1
、411p2、NチャネルMOSトランジスタ411n1、411n2から
なる。412はレベルシフト回路411の出力を反転するイン
バータ、413はインバータ412の出力を入力とするレベル
シフト回路で、インバータ413a、PチャネルMOSトランジ
スタ413p1、413p2、NチャネルMOSトランジスタ413n1、4
13n2からなり、Lレベルの出力が接地電位VssからVBBTMP
電位にレベル変換するようにNチャネルMOSトランジスタ
413n1、413n2には接地電位ノード1000の代わりVbb電位
ノード3000が接続されている。414はレベルシフト回路4
13 の第一の出力ノードN414 に現われる信号を入力と
し、反転してFORCEA信号を出力するPチャネルMOSトラン
ジスタ414p とNチャネルMOSトランジスタ414nから構成
されるインバータで、NチャネルMOSトランジスタ414n
は接地電位ノード1000の代わりVbb電位ノード3000が接
続されている。415はレベルシフト回路413の第二の出力
ノードN415に現われる信号を入力とし、反転してZFORCE
A信号を出力するPチャネルMOSトランジスタ415pとNチャ
ネルMOSトランジスタ415n から構成されるインバータ
で、NチャネルMOSトランジスタ415nは接地電位ノード10
00 の代わりVbb電位ノード3000が接続されている。
【００３４】以上のように構成されたFORCE信号発生回
路410では、VbbFORCEモード検出信号VBBFRCがLレベルか
らHレベルに変化すると、FORCEA信号がLレベルからHレ
ベルに変化し、ZFORCEA信号がLレベルからH レベルに変
化する。また、VbbFORCEモード検出信号VBBFRCがHレベ
ルからLレベルに変化すると、FORCEA信号がHレベルから
Lレベルに変化し、ZFORCEA信号がHレベルからL レベル
に変化する。但し、FORCEA信号、ZFORCEA信号共にLレベ
ルはVbb電位VBBTMPと同じ電位である。
路410では、VbbFORCEモード検出信号VBBFRCがLレベルか
らHレベルに変化すると、FORCEA信号がLレベルからHレ
ベルに変化し、ZFORCEA信号がLレベルからH レベルに変
化する。また、VbbFORCEモード検出信号VBBFRCがHレベ
ルからLレベルに変化すると、FORCEA信号がHレベルから
Lレベルに変化し、ZFORCEA信号がHレベルからL レベル
に変化する。但し、FORCEA信号、ZFORCEA信号共にLレベ
ルはVbb電位VBBTMPと同じ電位である。
【００３５】図１７は図１５に示された第一の検出回路
420 の構成を示す回路図である。図１７において421は
電源電位ノード2000と接地電位ノード1000 の間に電流
源421aと抵抗素子421rが直列に接続され、N421に予め定
められた電位を出力する分圧回路、422はVbb電位VBBTMP
が所定の電位になるに達したこと検知する比較回路で、
PチャネルMOSトランジスタ422p1、422p2、NチャネルMOS
トランジスタ422n1、422n2、抵抗素子422r1 から構成さ
れる。電源電位ノード2000と接地電位ノード1000との間
にPチャネルMOSトランジスタ422p2、NチャネルMOSトラ
ンジスタ422n2が直列に接続され、その接続ノードN421
から第一の検知信号Bを出力する。電源電位ノード2000
とVbb電位ノード3000 との間にPチャネルMOSトランジス
タ422p1、NチャネルMOSトランジスタ422n1 、抵抗素子4
22r1が直列に接続され、その接続ノードN422から第二の
検知信号A を出力する。PチャネルMOSトランジスタ422p
1とPチャネルMOSトランジスタ422p2のゲートは共にN422
に接続され、NチャネルMOSトランジスタ422n1とNチャネ
ルMOSトランジスタ422n2のゲートは共にN421に接続され
ている。423はカレントミラー型差動増幅回路でノードN
421に現われる電位BとノードN422に現われる電位Aとを
の差を増幅し、PチャネルMOSトランジスタ423p1、423p
2、NチャネルMOSトランジスタ423n1 、423n2を含む。42
4は差動増幅回路423の出力を入力とするレベルシフト回
路でPチャネルMOSトランジスタ424p1、424p2、Nチャネ
ルMOSトランジスタ424n1、424n2 、インバータ424aを含
む。425はレベルシフト回路424の出力をドライブするド
ライブ用インバータである。
420 の構成を示す回路図である。図１７において421は
電源電位ノード2000と接地電位ノード1000 の間に電流
源421aと抵抗素子421rが直列に接続され、N421に予め定
められた電位を出力する分圧回路、422はVbb電位VBBTMP
が所定の電位になるに達したこと検知する比較回路で、
PチャネルMOSトランジスタ422p1、422p2、NチャネルMOS
トランジスタ422n1、422n2、抵抗素子422r1 から構成さ
れる。電源電位ノード2000と接地電位ノード1000との間
にPチャネルMOSトランジスタ422p2、NチャネルMOSトラ
ンジスタ422n2が直列に接続され、その接続ノードN421
から第一の検知信号Bを出力する。電源電位ノード2000
とVbb電位ノード3000 との間にPチャネルMOSトランジス
タ422p1、NチャネルMOSトランジスタ422n1 、抵抗素子4
22r1が直列に接続され、その接続ノードN422から第二の
検知信号A を出力する。PチャネルMOSトランジスタ422p
1とPチャネルMOSトランジスタ422p2のゲートは共にN422
に接続され、NチャネルMOSトランジスタ422n1とNチャネ
ルMOSトランジスタ422n2のゲートは共にN421に接続され
ている。423はカレントミラー型差動増幅回路でノードN
421に現われる電位BとノードN422に現われる電位Aとを
の差を増幅し、PチャネルMOSトランジスタ423p1、423p
2、NチャネルMOSトランジスタ423n1 、423n2を含む。42
4は差動増幅回路423の出力を入力とするレベルシフト回
路でPチャネルMOSトランジスタ424p1、424p2、Nチャネ
ルMOSトランジスタ424n1、424n2 、インバータ424aを含
む。425はレベルシフト回路424の出力をドライブするド
ライブ用インバータである。
【００３６】図１８は図１７に示された第一の検出回路
の動作を示すタイミングチャートである。まず、Vbb電
位VBBTMPが接地電位ノード1000の電位Vssと等しい時、
比較回路422の抵抗素子422r1 のためNチャネルMOSトラ
ンジスタ422n1とNチャネルMOSトランジスタ422n2のゲー
ト・ソース間電圧はNチャネルMOSトランジスタ422n2の
方が大きいので、NチャネルMOSトランジスタ422n2がNチ
ャネルMOSトランジスタ422n1に比べ強く導通状態とな
り、ノードN421の電位BよりノードN422の電位Aが高くな
る。差動増幅回路423は、ノードN421 の電位BとノードN
422の電位Aを電位差を増幅し、差動増幅回路423の出力
ノードN423 の電位CがLレベルとなり、レベルシフト回
路424、ドライブ用インバータ425によってアナグ信号か
らデジタル信号へ変換された電位制御信号VBBENRMがLレ
ベルとなる。その後、Vbb電位VBBTMP の下降にしたがっ
て比較回路422のNチャネルMOSトランジスタ422n1とNチ
ャネルMOSトランジスタ422n2 のゲート・ソース間電圧
の大小が入れ替わり、NチャネルMOSトランジスタ422n1
がNチャネルMOSトランジスタ422n2に比べ強く導通状態
となり、ノードN421の電位BはHレベル、ノードN422の電
位AはLレベルへと移っていく。この電位変化に応じて差
動増幅回路423 の出力ノードN423の電位CはHレベルへと
移り、レベルシフト回路424、ドライブ用インバータ425
によってアナグ信号からデジタル信号へ変換された電位
制御信号VBBENRMがLレベルからHレベル変化する。
の動作を示すタイミングチャートである。まず、Vbb電
位VBBTMPが接地電位ノード1000の電位Vssと等しい時、
比較回路422の抵抗素子422r1 のためNチャネルMOSトラ
ンジスタ422n1とNチャネルMOSトランジスタ422n2のゲー
ト・ソース間電圧はNチャネルMOSトランジスタ422n2の
方が大きいので、NチャネルMOSトランジスタ422n2がNチ
ャネルMOSトランジスタ422n1に比べ強く導通状態とな
り、ノードN421の電位BよりノードN422の電位Aが高くな
る。差動増幅回路423は、ノードN421 の電位BとノードN
422の電位Aを電位差を増幅し、差動増幅回路423の出力
ノードN423 の電位CがLレベルとなり、レベルシフト回
路424、ドライブ用インバータ425によってアナグ信号か
らデジタル信号へ変換された電位制御信号VBBENRMがLレ
ベルとなる。その後、Vbb電位VBBTMP の下降にしたがっ
て比較回路422のNチャネルMOSトランジスタ422n1とNチ
ャネルMOSトランジスタ422n2 のゲート・ソース間電圧
の大小が入れ替わり、NチャネルMOSトランジスタ422n1
がNチャネルMOSトランジスタ422n2に比べ強く導通状態
となり、ノードN421の電位BはHレベル、ノードN422の電
位AはLレベルへと移っていく。この電位変化に応じて差
動増幅回路423 の出力ノードN423の電位CはHレベルへと
移り、レベルシフト回路424、ドライブ用インバータ425
によってアナグ信号からデジタル信号へ変換された電位
制御信号VBBENRMがLレベルからHレベル変化する。
【００３７】図１９は図１５に示された第二の検出回路
を示す回路図である。図１９において431はVbbFORCEモ
ード時にノードN431 からVBBOE＋Vthのレベルを出力す
る分圧回路で、VbbFORCEモード時すなわち、FORCE信号
がH レベルで、ZFORCE信がLレベルの時に導通するPチャ
ネルMOSトランジスタ431p1とNチャネルMOSトランジスタ
431n1からなるトランスミッションゲート431a と外部基
準電位VBBOEが与えられるノード4000の間に接続されたN
チャネルMOSトランジスタ431n2で構成される。
を示す回路図である。図１９において431はVbbFORCEモ
ード時にノードN431 からVBBOE＋Vthのレベルを出力す
る分圧回路で、VbbFORCEモード時すなわち、FORCE信号
がH レベルで、ZFORCE信がLレベルの時に導通するPチャ
ネルMOSトランジスタ431p1とNチャネルMOSトランジスタ
431n1からなるトランスミッションゲート431a と外部基
準電位VBBOEが与えられるノード4000の間に接続されたN
チャネルMOSトランジスタ431n2で構成される。
【００３８】432は比較回路で、電源電位ノード2000とV
bb電位ノード3000との間にカレントミラー用PチャネルM
OSトランジスタ432p1、FORCE信号がHレベルで、ZFORCE
信がLレベルの時に導通するPチャネルMOSトランジスタ4
32p2 とNチャネルMOSトランジスタ432n2からなるトラン
スミッションゲート432a、NチャネルMOSトランジスタ43
2n1、抵抗素子432r1が直列に接続され、電源電位ノード
2000と外部基準電位VBBOEが与えられるノード4000との
間にカレントミラー用PチャネルMOSトランジスタ432p
3、FORCE信号がHレベルで、ZFORCE信がLレベルの時に導
通するPチャネルMOSトランジスタ432p4とNチャネルMOS
トランジスタ432n4からなるトランスミッションゲート4
32b、NチャネルMOSトランジスタ432n3、抵抗素子432r2
が直列に接続され、PチャネルMOSトランジスタ432p1の
ゲートとPチャネルMOSトランジスタ432p3のゲートがPチ
ャネルMOSトランジスタ432p1 とトランスミッションゲ
ート432aの接続ノードN432aに接続され、カレントミラ
ーの構成となっている。PチャネルMOSトランジスタ432p
3とトランスミッションゲート432b の接続ノードN432b
とし、電源電位ノード1000と接続ノードN432aと接続ノ
ードN432bの間に並列に接続されたPチャネルMOSトラン
ジスタ432p5、432p6はFORCE信号がHレベルの時、非導通
状態となる。433はFORCE信号がH レベルの時に活性化さ
れるカレントミラー型差動増幅回路でノードN432a、N43
2bに現われる電位差を増幅する。434、436はインバー
タ、435はレベルシフト回路、437は436はZFORCE信号がH
レベルの時導通し、差動増幅回路433の出力ノードN433
の電位を接地電位ノード1000と等しくNチャネルMOSトラ
ンジスタである。
bb電位ノード3000との間にカレントミラー用PチャネルM
OSトランジスタ432p1、FORCE信号がHレベルで、ZFORCE
信がLレベルの時に導通するPチャネルMOSトランジスタ4
32p2 とNチャネルMOSトランジスタ432n2からなるトラン
スミッションゲート432a、NチャネルMOSトランジスタ43
2n1、抵抗素子432r1が直列に接続され、電源電位ノード
2000と外部基準電位VBBOEが与えられるノード4000との
間にカレントミラー用PチャネルMOSトランジスタ432p
3、FORCE信号がHレベルで、ZFORCE信がLレベルの時に導
通するPチャネルMOSトランジスタ432p4とNチャネルMOS
トランジスタ432n4からなるトランスミッションゲート4
32b、NチャネルMOSトランジスタ432n3、抵抗素子432r2
が直列に接続され、PチャネルMOSトランジスタ432p1の
ゲートとPチャネルMOSトランジスタ432p3のゲートがPチ
ャネルMOSトランジスタ432p1 とトランスミッションゲ
ート432aの接続ノードN432aに接続され、カレントミラ
ーの構成となっている。PチャネルMOSトランジスタ432p
3とトランスミッションゲート432b の接続ノードN432b
とし、電源電位ノード1000と接続ノードN432aと接続ノ
ードN432bの間に並列に接続されたPチャネルMOSトラン
ジスタ432p5、432p6はFORCE信号がHレベルの時、非導通
状態となる。433はFORCE信号がH レベルの時に活性化さ
れるカレントミラー型差動増幅回路でノードN432a、N43
2bに現われる電位差を増幅する。434、436はインバー
タ、435はレベルシフト回路、437は436はZFORCE信号がH
レベルの時導通し、差動増幅回路433の出力ノードN433
の電位を接地電位ノード1000と等しくNチャネルMOSトラ
ンジスタである。
【００３９】図２０は図１９に示された第二の検出回路
の動作を示すタイミングチャートである。図２０におい
てアウトプットイネーブルピン/OEPINから与えられる外
部基準電位VBBOEの電位変化を点線で示し、VBBOE がVbb
電位よりも深いレベルの場合を説明する。外部基準電位
VBBOEの電位がVbb電位VBBTMPより深い時、NチャネルMOS
トランジスタ432n1とNチャネルMOSトランジスタ432n4の
ゲート・ソース間電圧はNチャネルMOSトランジスタ432n
4 の方が大きいので、NチャネルMOSトランジスタ432n4
がNチャネルMOSトランジスタ432n1に比べ強く導通状態
となり、ノードN432bの電位がノードN432aの電位より低
くなる。差動増幅回路423は、ノードN432bの電位とノー
ドN432aの電位との電位差を増幅し、ノードN433の電位
がLレベルとなって電位制御信号VBBEFRCがLレベルとな
り、安定する。
の動作を示すタイミングチャートである。図２０におい
てアウトプットイネーブルピン/OEPINから与えられる外
部基準電位VBBOEの電位変化を点線で示し、VBBOE がVbb
電位よりも深いレベルの場合を説明する。外部基準電位
VBBOEの電位がVbb電位VBBTMPより深い時、NチャネルMOS
トランジスタ432n1とNチャネルMOSトランジスタ432n4の
ゲート・ソース間電圧はNチャネルMOSトランジスタ432n
4 の方が大きいので、NチャネルMOSトランジスタ432n4
がNチャネルMOSトランジスタ432n1に比べ強く導通状態
となり、ノードN432bの電位がノードN432aの電位より低
くなる。差動増幅回路423は、ノードN432bの電位とノー
ドN432aの電位との電位差を増幅し、ノードN433の電位
がLレベルとなって電位制御信号VBBEFRCがLレベルとな
り、安定する。
【００４０】図２１は図１５に示された選択回路440の
回路図である。図２１において441は第一の検出回路420
の出力ノードとノードN443 との間に接続されたトラン
スミッションゲートで、PチャネルMOSトランジスタ441p
とNチャネルMOSトランジスタ441nで構成され、FORCEA信
号がLレベル、ZFORCEA 信号がHレベルの時に導通状態と
なる。442は第二の検出回路430の出力ノードとノードN4
43との間に接続されたトランスミッションゲートで、P
チャネルMOSトランジスタ442pとNチャネルMOSトランジ
スタ442nで構成され、FORCEA信号がH レベル、ZFORCEA
信号がLレベルの時に導通状態となる。443はインバータ
でノードN443 に現われる信号を反転させ、電位制御信
号VBBENを出力する。
回路図である。図２１において441は第一の検出回路420
の出力ノードとノードN443 との間に接続されたトラン
スミッションゲートで、PチャネルMOSトランジスタ441p
とNチャネルMOSトランジスタ441nで構成され、FORCEA信
号がLレベル、ZFORCEA 信号がHレベルの時に導通状態と
なる。442は第二の検出回路430の出力ノードとノードN4
43との間に接続されたトランスミッションゲートで、P
チャネルMOSトランジスタ442pとNチャネルMOSトランジ
スタ442nで構成され、FORCEA信号がH レベル、ZFORCEA
信号がLレベルの時に導通状態となる。443はインバータ
でノードN443 に現われる信号を反転させ、電位制御信
号VBBENを出力する。
【００４１】以上のように構成された本発明の実施の形
態１におけるDRAMの動作について図２２に基づいて説明
する。図２２において、（a）は行アドレスストローブ
信号/RASの電位変化、（b）は列アドレスストローブ信
号/CAS の電位変化、（c）はライトイネーブル信号/WE
の電位変化、（d）はアウトプットイネーブル信号/OE
の電位変化、（e）アドレス信号A0の電位変化、（f）ア
ドレス信号A1の電位変を示し（a）〜（f）は外部より入
力される信号の電位変化を示している。（g）〜（l）
は、（a）〜（f）に示される外部入力信号によって発生
される内部信号の電位変化を示す。（g）はテストコー
ド受け付け信号SVHの電位変化、（h）はVbb電位VBBTMP
の電位変化および外部基準電位VBBOEの電位変化を示
す。（i）はVbbFORCEモードを示すモード検出信号VBBFR
C の電位変化、（j）は第一の検出回路の検出信号VBBEN
RMの電位変化、（k）は第二の検出回路の検出信号VBBEF
RC の電位変化、（l）は電位制御信号VBBENの電位変化
を示す。
態１におけるDRAMの動作について図２２に基づいて説明
する。図２２において、（a）は行アドレスストローブ
信号/RASの電位変化、（b）は列アドレスストローブ信
号/CAS の電位変化、（c）はライトイネーブル信号/WE
の電位変化、（d）はアウトプットイネーブル信号/OE
の電位変化、（e）アドレス信号A0の電位変化、（f）ア
ドレス信号A1の電位変を示し（a）〜（f）は外部より入
力される信号の電位変化を示している。（g）〜（l）
は、（a）〜（f）に示される外部入力信号によって発生
される内部信号の電位変化を示す。（g）はテストコー
ド受け付け信号SVHの電位変化、（h）はVbb電位VBBTMP
の電位変化および外部基準電位VBBOEの電位変化を示
す。（i）はVbbFORCEモードを示すモード検出信号VBBFR
C の電位変化、（j）は第一の検出回路の検出信号VBBEN
RMの電位変化、（k）は第二の検出回路の検出信号VBBEF
RC の電位変化、（l）は電位制御信号VBBENの電位変化
を示す。
【００４２】まず、図２２において、期間T0はDRAM100
が外部から電源を投入（電源電位Vcc）されてからVbb
電位が予め定められた所定の電位に安定するまでの期間
を示す。時刻T00で電源が投入された時、Vbb 電位VBBTM
Pは接地電位Vssであるため図１７に示される第一の検出
回路420の比較回路422のNチャネルMOSトランジスタ422n
2がNチャネルMOSトランジスタ422n1より強く導通状態と
なり、第一の検出回路420の検出信号VBBENRMがLレベル
を示す。選択回路440はこれを受けて電位制御信号VBBEN
のHレベルをVbb発生回路へ伝え、これによってVbb発生
回路が活性化を指示されて、Vbb電位が供給される。す
なわち、Vbb電位VBBTMPが降下する。
が外部から電源を投入（電源電位Vcc）されてからVbb
電位が予め定められた所定の電位に安定するまでの期間
を示す。時刻T00で電源が投入された時、Vbb 電位VBBTM
Pは接地電位Vssであるため図１７に示される第一の検出
回路420の比較回路422のNチャネルMOSトランジスタ422n
2がNチャネルMOSトランジスタ422n1より強く導通状態と
なり、第一の検出回路420の検出信号VBBENRMがLレベル
を示す。選択回路440はこれを受けて電位制御信号VBBEN
のHレベルをVbb発生回路へ伝え、これによってVbb発生
回路が活性化を指示されて、Vbb電位が供給される。す
なわち、Vbb電位VBBTMPが降下する。
【００４３】次に、時刻T10で、Vbb電位VBBTMPが、予め
定められた所定の電位に達すると今度は、図１７に示さ
れる第一の検出回路420の比較回路422のNチャネルMOSト
ランジスタ422n1がNチャネルMOSトランジスタ422n2より
強く導通状態となり、第一の検出回路420の検出信号VBB
ENRMがLレベルからHレベルに変化する。選択回路440は
これを受けて電位制御信号VBBENをHレベルからLレベル
とし、Vbb 発生回路へ伝え、これによってVbb発生回路
が非活性化を指示されて、Vbb電位の供給が停止され
る。すなわち、Vbb電位VBBTMPの降下が停止する。
定められた所定の電位に達すると今度は、図１７に示さ
れる第一の検出回路420の比較回路422のNチャネルMOSト
ランジスタ422n1がNチャネルMOSトランジスタ422n2より
強く導通状態となり、第一の検出回路420の検出信号VBB
ENRMがLレベルからHレベルに変化する。選択回路440は
これを受けて電位制御信号VBBENをHレベルからLレベル
とし、Vbb 発生回路へ伝え、これによってVbb発生回路
が非活性化を指示されて、Vbb電位の供給が停止され
る。すなわち、Vbb電位VBBTMPの降下が停止する。
【００４４】以後、期間T1は、Vbb 電位VBBTMPの安定期
間を示す。図２３はこの安定期間T0のVbb電位VBBTMPの
微妙な電位変化を示す。時刻T10でVBBTMPが予め定めら
れた所定の電位VBBREFに達し、この電位より深くなると
電位制御信号VBBENをHレベルからLレベルとなり、Vbb発
生回路への電位の供給が停止される。電位の供給が停止
されればVbb電位VBBTMPは少しづつ上昇し、時刻T11で電
位VBBREFより浅くなる。すると今度は、電位制御信号VB
BENをLレベルからHレベルとなり、Vbb発生回路への電位
の供給が再開される。以上の動作の繰り返しでVbb 電位
VBBTMPは予め定められた所定の電位VBBREFで微妙に変化
を繰り返している。
間を示す。図２３はこの安定期間T0のVbb電位VBBTMPの
微妙な電位変化を示す。時刻T10でVBBTMPが予め定めら
れた所定の電位VBBREFに達し、この電位より深くなると
電位制御信号VBBENをHレベルからLレベルとなり、Vbb発
生回路への電位の供給が停止される。電位の供給が停止
されればVbb電位VBBTMPは少しづつ上昇し、時刻T11で電
位VBBREFより浅くなる。すると今度は、電位制御信号VB
BENをLレベルからHレベルとなり、Vbb発生回路への電位
の供給が再開される。以上の動作の繰り返しでVbb 電位
VBBTMPは予め定められた所定の電位VBBREFで微妙に変化
を繰り返している。
【００４５】次に、期間T2でVbbFORCEテストモードに入
る。まず、外部入力信号から行アドレスストローブ信号
/RAS、列アドレスストローブ信号/CAS、ライトイネーブ
ル信号/WEがWCBRのタイミングで入力され、アドレス信
号A0 に高電位SVccが与えられると、図２に示されるテ
ストモードエントリー回路がテストコード受け付け期間
中であることを示すテストコード受け付け信号SVHがHレ
ベルとなる。この時、アドレス信号A1からHレベルを与
えると、図２に示されるテストコード生成回路がVbbFOR
CEテストモード検出信号をHレベルとし、VbbFORCEテス
トモードに入る。VbbFORCEテストモードに入ると、図１
５に示される第二の検出回路430 が活性され、第二の検
出回路430の検出信号VBBEFRCが第一の検出回路420の検
出信号VBBENRMの代わりに電位制御信号VBBENとしてVbb
発生回路を制御する。
る。まず、外部入力信号から行アドレスストローブ信号
/RAS、列アドレスストローブ信号/CAS、ライトイネーブ
ル信号/WEがWCBRのタイミングで入力され、アドレス信
号A0 に高電位SVccが与えられると、図２に示されるテ
ストモードエントリー回路がテストコード受け付け期間
中であることを示すテストコード受け付け信号SVHがHレ
ベルとなる。この時、アドレス信号A1からHレベルを与
えると、図２に示されるテストコード生成回路がVbbFOR
CEテストモード検出信号をHレベルとし、VbbFORCEテス
トモードに入る。VbbFORCEテストモードに入ると、図１
５に示される第二の検出回路430 が活性され、第二の検
出回路430の検出信号VBBEFRCが第一の検出回路420の検
出信号VBBENRMの代わりに電位制御信号VBBENとしてVbb
発生回路を制御する。
【００４６】まず、期間T2ではアウトプットイネーブル
ピン/OEPINから与えられる外部基準電位VBBOEがVBBREF
より深い場合について示してある。時刻T21でVbbFORCE
テストモード検出信号がLレベルからH レベルになると
それに応じて第二の検出回路430が活性化される。図１
９の第二の検出回路430のVbb電位ノード3000に現われる
電位VBBTMP 外部基準電位ノー4000ド現われる電位VBBO
が比較回路432よって比較される。今、期間T2では外部
基準電位VBBOEがVBBREFより深いので比較回路432の出力
ノードN432bに現われる電位よりN432aに現われる電位の
方が高くこの電位差を差動増幅回路433で増幅し、第二
の検出回路430の出力がLレベルとなり、VbbFORCEモード
期間であるため選択回路440がVBBEFECに応じて電位制御
信号VBBENをHレベルとする。このためVbb発生回路は活
性化されVbb 電位を供給し、VBBTMPはVBBOEに達するま
で降下する。Vbb電位VBBTMPがVBBOEに達すると期間T1と
同じ外部基準電位VBBOEでの安定状態となる。
ピン/OEPINから与えられる外部基準電位VBBOEがVBBREF
より深い場合について示してある。時刻T21でVbbFORCE
テストモード検出信号がLレベルからH レベルになると
それに応じて第二の検出回路430が活性化される。図１
９の第二の検出回路430のVbb電位ノード3000に現われる
電位VBBTMP 外部基準電位ノー4000ド現われる電位VBBO
が比較回路432よって比較される。今、期間T2では外部
基準電位VBBOEがVBBREFより深いので比較回路432の出力
ノードN432bに現われる電位よりN432aに現われる電位の
方が高くこの電位差を差動増幅回路433で増幅し、第二
の検出回路430の出力がLレベルとなり、VbbFORCEモード
期間であるため選択回路440がVBBEFECに応じて電位制御
信号VBBENをHレベルとする。このためVbb発生回路は活
性化されVbb 電位を供給し、VBBTMPはVBBOEに達するま
で降下する。Vbb電位VBBTMPがVBBOEに達すると期間T1と
同じ外部基準電位VBBOEでの安定状態となる。
【００４７】次に、期間T3ではアウトプットイネーブル
ピン/OEPINから与えられる外部基準電位VBBOEがVBBREF
より浅い場合について示してある。時刻T30で外部基準
電位VBBOE が図２２の点線で示されるように浅く変化す
ると、それに応じて第二の検出回路430の比較回路432の
出力ノードN432bに現われる電位よりN432aに現われる電
位の方が低くなる。この電位差を差動増幅回路433で増
幅し、第二の検出回路430の出力がHレベルとなり、VbbF
ORCE モード期間であるため選択回路440がVBBEFECに応
じて電位制御信号VBBENをL レベルとする。このためVbb
発生回路は非活性化されVbb電位の供給を停止する。VBB
TMPはVBBOEに達するまで上昇し、Vbb電位VBBTMPがVBBOE
に達すると期間T1と同じ外部基準電位VBBOEでの安定状
態となる。
ピン/OEPINから与えられる外部基準電位VBBOEがVBBREF
より浅い場合について示してある。時刻T30で外部基準
電位VBBOE が図２２の点線で示されるように浅く変化す
ると、それに応じて第二の検出回路430の比較回路432の
出力ノードN432bに現われる電位よりN432aに現われる電
位の方が低くなる。この電位差を差動増幅回路433で増
幅し、第二の検出回路430の出力がHレベルとなり、VbbF
ORCE モード期間であるため選択回路440がVBBEFECに応
じて電位制御信号VBBENをL レベルとする。このためVbb
発生回路は非活性化されVbb電位の供給を停止する。VBB
TMPはVBBOEに達するまで上昇し、Vbb電位VBBTMPがVBBOE
に達すると期間T1と同じ外部基準電位VBBOEでの安定状
態となる。
【００４８】その後、期間T4に示されるように、外部入
力信号から行アドレスストローブ信号/RAS、列アドレス
ストローブ信号/CAS、ライトイネーブル信号/WE がWCBR
のタイミングで入力され、アドレス信号A0に高電位SVcc
が与えられ、アドレス信号A1にLレベルが与えられる
と、テストモードがリセットされる。
力信号から行アドレスストローブ信号/RAS、列アドレス
ストローブ信号/CAS、ライトイネーブル信号/WE がWCBR
のタイミングで入力され、アドレス信号A0に高電位SVcc
が与えられ、アドレス信号A1にLレベルが与えられる
と、テストモードがリセットされる。
【００４９】以上、本発明の実施の形態１におけるDRAM
のVbb 電位をアウトプットイネーブルピン/OEPINから入
力される電位でコントロールするVBBFORCEモードについ
てせ説明したが、Vbb発生回路だけでなく、Vpp発生回路
等にも適用できる。また、アウトプットイネーブルピン
/OEPINを外部基準電位入力のピンとして、使用したが、
その他のピンでも可能である。
のVbb 電位をアウトプットイネーブルピン/OEPINから入
力される電位でコントロールするVBBFORCEモードについ
てせ説明したが、Vbb発生回路だけでなく、Vpp発生回路
等にも適用できる。また、アウトプットイネーブルピン
/OEPINを外部基準電位入力のピンとして、使用したが、
その他のピンでも可能である。
【００５０】また、図２５はテストコード生成回路の他
の例であり、このように構成することによってアドレス
信号A0、A2、A3をデコードしてTC1〜TC4 の4種類のテス
トモードを設け仕分けることも可能である。
の例であり、このように構成することによってアドレス
信号A0、A2、A3をデコードしてTC1〜TC4 の4種類のテス
トモードを設け仕分けることも可能である。
【００５１】
【発明の効果】請求項１に係る発明においては、外部か
ら入力された信号に応じて、所定のモードであることを
検出すモード検出回路と、電位制御回路に発生電位の電
位をコントロールされる電位発生回路と、電位発生回路
の電位供給を外部からコントロールできる電位制御回路
とを備えた半導体装置が得られるという効果がある。
ら入力された信号に応じて、所定のモードであることを
検出すモード検出回路と、電位制御回路に発生電位の電
位をコントロールされる電位発生回路と、電位発生回路
の電位供給を外部からコントロールできる電位制御回路
とを備えた半導体装置が得られるという効果がある。
【００５２】請求項２に係る発明においては、所定のモ
ード時に、第一の検出回路と第二の検出回路の検出信号
を選択して電位制御信号として電位発生回路に活性、非
活性を指示する電位制御回路を備えた請求項１に記載の
半導体装置が得られるという効果がある。。
ード時に、第一の検出回路と第二の検出回路の検出信号
を選択して電位制御信号として電位発生回路に活性、非
活性を指示する電位制御回路を備えた請求項１に記載の
半導体装置が得られるという効果がある。。
【００５３】請求項３に係る発明においては、接地電位
Vssと電源電位Vccの間にない電位の大小を比較できる第
二の検出回路を備えた請求項２に記載の半導体装置が得
られるという効果がある。
Vssと電源電位Vccの間にない電位の大小を比較できる第
二の検出回路を備えた請求項２に記載の半導体装置が得
られるという効果がある。
【図１】 この発明の実施の形態１のDRAMのブロック図
である。
である。
【図２】 この発明の実施の形態１におけるモード検出
回路のブロック図である。
回路のブロック図である。
【図３】 この発明の実施の形態１におけるCBR 検出回
路の回路図である。
路の回路図である。
【図４】 この発明の実施の形態１のCBR 検出回路の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図５】 この発明の実施の形態１におけるWCBR検出回
路の回路図である。
路の回路図である。
【図６】 この発明の実施の形態１のWCBR検出回路の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図７】 この発明の実施の形態１におけるパルス発生
回路である。
回路である。
【図８】 この発明の実施の形態１におけるパルス発生
回路の動作を示すタイミングチャートである。
回路の動作を示すタイミングチャートである。
【図９】 この発明の実施の形態１における高電位検出
回路の回路図である。
回路の回路図である。
【図１０】 この発明の実施の形態１における高電位検
出回路の動作を示すタイミングチャートである。
出回路の動作を示すタイミングチャートである。
【図１１】 この発明の実施の形態１におけるテストコ
ード生成回路の回路図である。
ード生成回路の回路図である。
【図１２】 この発明の実施の形態１におけるテストコ
ード生成回路の動作を示すタイミングチャートである。
ード生成回路の動作を示すタイミングチャートである。
【図１３】 この発明の実施の形態１における電位発生
回路群を示す図である。
回路群を示す図である。
【図１４】 この発明の実施の形態１におけるＶbb発生
回路の動作を示すタイミングチャートである。
回路の動作を示すタイミングチャートである。
【図１５】 この発明の実施の形態１における電位制御
回路のブロック図である。
回路のブロック図である。
【図１６】 この発明の実施の形態１におけるFORCE 信
号発生回路の回路図である。
号発生回路の回路図である。
【図１７】 この発明の実施の形態１における第一の検
出回路の回路図である。
出回路の回路図である。
【図１８】 この発明の実施の形態１における第一の検
出回路の回路図の動作を示すタイミングチャートであ
る。
出回路の回路図の動作を示すタイミングチャートであ
る。
【図１９】 この発明の実施の形態１における第二の検
出回路の回路図である。
出回路の回路図である。
【図２０】 この発明の実施の形態１における第二の検
出回路の回路図の動作を示すタイミングチャートであ
る。
出回路の回路図の動作を示すタイミングチャートであ
る。
【図２１】 この発明の実施の形態１における選択回路
の回路図である。
の回路図である。
【図２２】 この発明の実施の形態１におけるDRAMの動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図２３】 この発明の実施の形態１における図２２に
示される期間T1の動作を示すタイミングチャートであ
る。
示される期間T1の動作を示すタイミングチャートであ
る。
【図２４】 この発明の実施の形態１における他のテス
トコード生成回路を示す回路図である。
トコード生成回路を示す回路図である。
【図２５】 従来のモニタ回路を示すブロック図であ
る。
る。
【図２６】 従来の高電位検出回路を示す回路図であ
る。
る。
【図２７】 従来の出力バッファの動作を示すイミング
チャートである。
チャートである。
【図２８】 従来のシグニチャーモード信号発生回路の
動作を示すイミングチャートである。
動作を示すイミングチャートである。
【図２９】 従来の出力バッファの動作を示すイミング
チャートである。
チャートである。
100 ＤＲＡＭ 200 モード検出回路 300 電位制御回路 310 Vbb発生回路 320 Vpp発生回路 400 電位発生回路 420 第一の検出回路 430 第二の検出回路 432 比較回路 432a，432b スイッチ回路 432p1，432p2，432p3，432p4 PチャネルMOSトランジス
タ 432n1，432n2，432n3，432n4 NチャネルMOSトランジス
タ 432r1，432r2 抵抗素子 1000 接地電位ノード 2000 電源電位ノード 3000 Vbb電位ノード 4000 外部基準電位ノード
タ 432n1，432n2，432n3，432n4 NチャネルMOSトランジス
タ 432r1，432r2 抵抗素子 1000 接地電位ノード 2000 電源電位ノード 3000 Vbb電位ノード 4000 外部基準電位ノード
Claims (3)
- 【請求項１】 外部入力信号に応答して第一のモードに
なったことを示すモード検出信号を出力するモード検出
回路と電位制御信号を受け前記電位制御信号が活性を指
示すると出力ノードに電位を供給するとともに、前記電
位制御信号が非活性を指示すると電位の供給を中断する
電位発生回路、前記モード検出信号および前記出力ノー
ドの電位を受け、前記検出信号が第一のモードと異なる
第二のモードになったことを示すとき、前記出力ノード
の電位が所定のレベルに達すると、非活性を指示し、前
記検出信号が第一のモードになったことを示すと前記出
力ノードの電位が外部から与えられる外部基準電位に応
じたレベルにになると非活性を指示す前記電位制御信号
を前記電位発生回路に出力する電位制御回路を備える半
導体装置。 - 【請求項２】 電位制御回路は、出力ノードの電位を受
け、前記出力ノードの電位が所定のレベルに達すると第
一の状態となる第一の検出信号を出力する第一の検出回
路と、出力ノードの電位および外部から与えられる外部
基準電位を受け、前記出力ノードの電位が前記外部基準
電位に応じたレベルに達すると第二の状態となる第二の
検出信号を出力する第二の検出回路と前記第一の検出信
号、前記第二の検出信号、およびモード検出信号に応じ
た信号を受け、電位制御信号を出力し、前記モード検出
信号が第一のモードを示すときは、前記第二の検出信号
が第二の状態になったのに応じて前記電位制御信号に非
活性を指示させ、前記モード検出信号が第二のモードを
示すときは、前期第一の検出信号が第一の状態となった
のに応じて前記電位制御信号に非活性を指示させる選択
回路とを有する請求項１記載の半導体装置。 - 【請求項３】 第二の検出回路は、電源電位ノードと出
力ノードとの間に直列に接続される第一のカレントミラ
ー用素子、モード検出信号が第二のモードを示すと非導
通状態となる第一のスイッチ素子、および第一の負荷素
子と、電源電位ノードと外部基準電位が与えられる基準
電位ノードとの間に直列に接続される前記第一のカレン
トミラー用素子とでカレントミラー回路を構成する第二
のカレントミラー用素子、前記モード検出信号が第二の
モードを示すと非導通状態となる第二のスイッチ素子、
および第一の負荷素子と、第一のカレントミラー用素子
と第一のスイッチ素子との間のノードと第二のカレント
ミラー用素子と第二のスイッチ素子との間のノードに現
われる電位に応じて第二の検出信号を出力するドライブ
回路とを有する請求項２記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33586295A JP3738070B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体装置 |
| US08/757,861 US5847595A (en) | 1995-11-29 | 1996-11-27 | Semiconductor device having controllable internal potential generating circuit |
| KR1019960059478A KR100225716B1 (ko) | 1995-11-29 | 1996-11-29 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33586295A JP3738070B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153300A true JPH09153300A (ja) | 1997-06-10 |
| JP3738070B2 JP3738070B2 (ja) | 2006-01-25 |
Family
ID=18293219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33586295A Expired - Fee Related JP3738070B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5847595A (ja) |
| JP (1) | JP3738070B2 (ja) |
| KR (1) | KR100225716B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6480053B1 (en) | 1999-06-07 | 2002-11-12 | Nec Corporation | Semiconductor device having an internal power supply circuit |
| JP2002358800A (ja) * | 2001-05-28 | 2002-12-13 | Mitsubishi Electric Corp | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4306821B2 (ja) * | 1997-10-07 | 2009-08-05 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6167543A (en) * | 1998-04-21 | 2000-12-26 | Nanoamp Solutions, Inc. | Memory test mode circuit |
| JP4656747B2 (ja) * | 2001-03-30 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7183792B2 (en) * | 2003-04-01 | 2007-02-27 | Micron Technology, Inc. | Method and system for detecting a mode of operation of an integrated circuit, and a memory device including same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2955156B2 (ja) * | 1992-10-29 | 1999-10-04 | 三菱電機株式会社 | 半導体装置 |
| FR2719135B1 (fr) * | 1994-04-21 | 1996-06-28 | Sgs Thomson Microelectronics | Circuit de limitation de tension avec comparateur à hystérésis. |
-
1995
- 1995-11-29 JP JP33586295A patent/JP3738070B2/ja not_active Expired - Fee Related
-
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- 1996-11-29 KR KR1019960059478A patent/KR100225716B1/ko not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6480053B1 (en) | 1999-06-07 | 2002-11-12 | Nec Corporation | Semiconductor device having an internal power supply circuit |
| JP2002358800A (ja) * | 2001-05-28 | 2002-12-13 | Mitsubishi Electric Corp | 半導体装置 |
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