JPH09107048A - 半導体パッケージ - Google Patents
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Abstract
(57)【要約】
【課題】 半導体装置としての信頼性の低下を防止した
半導体パッケージ、およびＣＳＰの特徴を有効に利用し
た半導体パッケージを提供する。 【解決手段】 半導体チップ１に形成されたパッド２
と、ボードとの接続のために半導体チップ１の主面上に
形成されたバンプ電極４と、パッド２とバンプ電極４と
の間を接続する接続配線３とからなる外部接続用配線体
が２列に平行に複数段形成されている。バンプ電極４
は、センスアンプ領域ＳＲの上部以外に設けられてい
る。
半導体パッケージ、およびＣＳＰの特徴を有効に利用し
た半導体パッケージを提供する。 【解決手段】 半導体チップ１に形成されたパッド２
と、ボードとの接続のために半導体チップ１の主面上に
形成されたバンプ電極４と、パッド２とバンプ電極４と
の間を接続する接続配線３とからなる外部接続用配線体
が２列に平行に複数段形成されている。バンプ電極４
は、センスアンプ領域ＳＲの上部以外に設けられてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、チップ占有率が高
く実装密度を飛躍的に向上できるＣＳＰ（Chip Scale P
ackage）構造およびＢＧＡ（Ball Grid Array ）構造の
半導体パッケージに関し、特に半導体装置としての信頼
性の低下を防止したＣＳＰ構造およびＢＧＡ構造の半導
体パッケージに関する。
く実装密度を飛躍的に向上できるＣＳＰ（Chip Scale P
ackage）構造およびＢＧＡ（Ball Grid Array ）構造の
半導体パッケージに関し、特に半導体装置としての信頼
性の低下を防止したＣＳＰ構造およびＢＧＡ構造の半導
体パッケージに関する。
【０００２】
【従来の技術】近年、チップ占有率が高く（９０％以
上）、実装密度を飛躍的に向上できる半導体パッケージ
として、ＣＳＰ構造の半導体パッケージが開発され、た
とえばＩＳＳＣＣ（International Solid-State Circui
ts Conference ）９４等で発表されている。
上）、実装密度を飛躍的に向上できる半導体パッケージ
として、ＣＳＰ構造の半導体パッケージが開発され、た
とえばＩＳＳＣＣ（International Solid-State Circui
ts Conference ）９４等で発表されている。
【０００３】ＣＳＰ構造の半導体パッケージ（以下、Ｃ
ＳＰと呼称）は、図３０に示すように半導体チップ１
と、接続配線３と、バンプ電極４と、モールド樹脂５と
を有している。半導体チップ１は、半導体集積回路と、
その半導体集積回路に電気的に接続されたボンディング
パッド（以下パッドと省略）２とを有している。このパ
ッド２は、写真製版で形成された接続配線３を介してバ
ンプ電極４に接続されている。モールド樹脂５はバンプ
電極４の頭部以外を覆っている。このＣＳＰ構造の半導
体パッケージは、バンプ電極４を溶融することで所定の
ボードに実装される。
ＳＰと呼称）は、図３０に示すように半導体チップ１
と、接続配線３と、バンプ電極４と、モールド樹脂５と
を有している。半導体チップ１は、半導体集積回路と、
その半導体集積回路に電気的に接続されたボンディング
パッド（以下パッドと省略）２とを有している。このパ
ッド２は、写真製版で形成された接続配線３を介してバ
ンプ電極４に接続されている。モールド樹脂５はバンプ
電極４の頭部以外を覆っている。このＣＳＰ構造の半導
体パッケージは、バンプ電極４を溶融することで所定の
ボードに実装される。
【０００４】ＣＳＰでは半導体チップ１の上に接続配線
３およびバンプ電極４が形成されるので、従来のパッケ
ージのようなリードピンおよび、リードピンと半導体チ
ップのパッドとを接続するワイヤなどが不要となる。し
たがって、リードピンおよびワイヤを覆うのに必要であ
った厚いモールドが不要となり、モールドの厚みを飛躍
的に薄くすることができる。極論すれば、ＣＳＰは半導
体チップとほぼ同寸法のパッケージを得ることができ
る。
３およびバンプ電極４が形成されるので、従来のパッケ
ージのようなリードピンおよび、リードピンと半導体チ
ップのパッドとを接続するワイヤなどが不要となる。し
たがって、リードピンおよびワイヤを覆うのに必要であ
った厚いモールドが不要となり、モールドの厚みを飛躍
的に薄くすることができる。極論すれば、ＣＳＰは半導
体チップとほぼ同寸法のパッケージを得ることができ
る。
【０００５】また、写真製版で接続配線３を形成するの
で、接続配線３の長さ、経路形状を自在に設定でき、バ
ンプ電極４およびパッド２を任意の位置に形成した場合
にも、バンプ電極４とパッド２間の接続を問題なく行う
ことができる。また、バンプ電極４とパッド２との間の
長さが短くなるように接続配線３を形成することで、ワ
イヤインダクタンスや入力容量を改善して電気特性を向
上することができる。
で、接続配線３の長さ、経路形状を自在に設定でき、バ
ンプ電極４およびパッド２を任意の位置に形成した場合
にも、バンプ電極４とパッド２間の接続を問題なく行う
ことができる。また、バンプ電極４とパッド２との間の
長さが短くなるように接続配線３を形成することで、ワ
イヤインダクタンスや入力容量を改善して電気特性を向
上することができる。
【０００６】図３１に、パッド２を任意の位置に配置し
て接続配線３を施した場合のＣＳＰを示す。図３１に示
すように、パッド２は任意の位置に形成され、写真製版
によって縦横に形成された接続配線３によってバンプ電
極４と接続されている。
て接続配線３を施した場合のＣＳＰを示す。図３１に示
すように、パッド２は任意の位置に形成され、写真製版
によって縦横に形成された接続配線３によってバンプ電
極４と接続されている。
【０００７】
【発明が解決しようとする課題】図３１に示すように、
ＣＳＰでは、パッド２、接続配線３およびバンプ電極４
を半導体チップ１上の任意の位置に形成することができ
る。しかし、バンプ電極４の形成時およびＣＳＰをボー
ドに実装する際には、バンプ電極４の下層に形成された
半導体素子にストレスが加わる。このため、バンプ電極
４の形成時およびＣＳＰのボード実装時にはできるだけ
ストレスを加えないように注意を払う必要があった。
ＣＳＰでは、パッド２、接続配線３およびバンプ電極４
を半導体チップ１上の任意の位置に形成することができ
る。しかし、バンプ電極４の形成時およびＣＳＰをボー
ドに実装する際には、バンプ電極４の下層に形成された
半導体素子にストレスが加わる。このため、バンプ電極
４の形成時およびＣＳＰのボード実装時にはできるだけ
ストレスを加えないように注意を払う必要があった。
【０００８】また、ＣＳＰはパッド２などを半導体チッ
プ１上の任意の位置に形成できるという特徴を有してい
るにもかかわらず、図３０および図３１に示すように、
この特徴は、パッド２とバンプ電極４との間を接続配線
３によって実際に接続する程度に利用されているにすぎ
なかった。
プ１上の任意の位置に形成できるという特徴を有してい
るにもかかわらず、図３０および図３１に示すように、
この特徴は、パッド２とバンプ電極４との間を接続配線
３によって実際に接続する程度に利用されているにすぎ
なかった。
【０００９】またＤＲＡＭ（Dynamic Random Access Me
mory）などの半導体メモリでは、大容量化が進むにつれ
て、チップ面積が増大していくが、性能の方は高速化、
低消費電力化がますます要求されている。しかしなが
ら、チップ面積増大により、チップ上の配線経路が長く
なり、信号伝達の遅延が大きくなり、高速化が妨げられ
る。
mory）などの半導体メモリでは、大容量化が進むにつれ
て、チップ面積が増大していくが、性能の方は高速化、
低消費電力化がますます要求されている。しかしなが
ら、チップ面積増大により、チップ上の配線経路が長く
なり、信号伝達の遅延が大きくなり、高速化が妨げられ
る。
【００１０】また多ビット構成への要求に対応して、た
とえば従来のデータの入出力ピン数についても、×１／
×４／×８構成より×１６／×３２／×６４構成が要求
されている。この多ビット化は出力バッファの数やボン
ディングパッド数を増やし、チップ面積の増大を生じさ
せ、さらに電源ノイズなども増大させる。
とえば従来のデータの入出力ピン数についても、×１／
×４／×８構成より×１６／×３２／×６４構成が要求
されている。この多ビット化は出力バッファの数やボン
ディングパッド数を増やし、チップ面積の増大を生じさ
せ、さらに電源ノイズなども増大させる。
【００１１】またメモリとロジックとを混載したシステ
ムチップへの流れも考えられており、それに対応するた
めの実装技術も要求されている。
ムチップへの流れも考えられており、それに対応するた
めの実装技術も要求されている。
【００１２】それゆえ、本発明の一の目的は、下層に形
成された半導体素子にストレスが加わることを考慮して
バンプ電極を配置し、半導体装置としての信頼性の低下
を防止した半導体パッケージを提供することである。
成された半導体素子にストレスが加わることを考慮して
バンプ電極を配置し、半導体装置としての信頼性の低下
を防止した半導体パッケージを提供することである。
【００１３】また本発明の他の目的は、ＣＳＰの特徴を
有効に利用した半導体パッケージを提供することであ
る。
有効に利用した半導体パッケージを提供することであ
る。
【００１４】また本発明のさらに他の目的は、大容量の
半導体メモリにおいても、高速動作を維持可能な半導体
パッケージを提供することである。
半導体メモリにおいても、高速動作を維持可能な半導体
パッケージを提供することである。
【００１５】また本発明のさらに他の目的は、多ビット
化しても、チップ面積の増大を抑制でき、かつ電源ノイ
ズの増大も抑制可能な半導体パッケージを提供すること
である。
化しても、チップ面積の増大を抑制でき、かつ電源ノイ
ズの増大も抑制可能な半導体パッケージを提供すること
である。
【００１６】
【課題を解決するための手段】本発明の半導体パッケー
ジは、半導体集積回路を有する半導体チップの主面上に
外部との接続のために形成されたバンプ電極と、半導体
集積回路との接続のために半導体チップに形成されたパ
ッドと、写真製版法で半導体チップの主面上に形成さ
れ、パッドとバンプ電極との間を電気的に接続する接続
配線とで構成された外部接続用配線体を複数備える半導
体パッケージであることを前提として以下の特徴を有し
ている。
ジは、半導体集積回路を有する半導体チップの主面上に
外部との接続のために形成されたバンプ電極と、半導体
集積回路との接続のために半導体チップに形成されたパ
ッドと、写真製版法で半導体チップの主面上に形成さ
れ、パッドとバンプ電極との間を電気的に接続する接続
配線とで構成された外部接続用配線体を複数備える半導
体パッケージであることを前提として以下の特徴を有し
ている。
【００１７】本発明の一の局面に従う半導体パッケージ
では、半導体集積回路が、機械的ストレスを含む外的要
因により回路特性の変化を生じやすい脆弱回路を有する
場合に、バンプ電極は、脆弱回路が設けられた領域の上
部以外に形成されている。
では、半導体集積回路が、機械的ストレスを含む外的要
因により回路特性の変化を生じやすい脆弱回路を有する
場合に、バンプ電極は、脆弱回路が設けられた領域の上
部以外に形成されている。
【００１８】本発明の一の局面に従う半導体パッケージ
では、バンプ電極は、脆弱回路が設けられた領域の上部
以外に形成されているため、機械的にストレスがバンプ
電極を介して脆弱回路に加わることが防止される。
では、バンプ電極は、脆弱回路が設けられた領域の上部
以外に形成されているため、機械的にストレスがバンプ
電極を介して脆弱回路に加わることが防止される。
【００１９】上記局面において好ましくは、脆弱回路
が、トランジスタ対で構成され、ビット線対間の微小電
位差を検出して増幅するセンスアンプ回路である。
が、トランジスタ対で構成され、ビット線対間の微小電
位差を検出して増幅するセンスアンプ回路である。
【００２０】脆弱回路がトランジスタ回路である為、バ
ンプ電極を介して加わる機械的ストレスによりトランジ
スタ対の動作特性がアンバランスになることが防止さ
れ、センスアンプ回路のセンス動作が低下することが防
止される。
ンプ電極を介して加わる機械的ストレスによりトランジ
スタ対の動作特性がアンバランスになることが防止さ
れ、センスアンプ回路のセンス動作が低下することが防
止される。
【００２１】上記局面において好ましくは、脆弱回路
が、微小電流で動作するアナログ回路である。
が、微小電流で動作するアナログ回路である。
【００２２】脆弱回路がアナログ回路であるため、バン
プ電極を介して加わる機械的ストレスによりアナログ回
路の動作が阻害されることが防止される。
プ電極を介して加わる機械的ストレスによりアナログ回
路の動作が阻害されることが防止される。
【００２３】本発明の他の局面に従う半導体パッケージ
は、１以上の電源パッドと、電源配線とを備えている。
１以上の電源パッドは、半導体チップの主面上に、半導
体集積回路に電力を供給するために設けられている。電
源配線は、電源パッドに接続され、複数の外部接続用配
線体の少なくとも一部を個々に取囲むように設けられて
いる。
は、１以上の電源パッドと、電源配線とを備えている。
１以上の電源パッドは、半導体チップの主面上に、半導
体集積回路に電力を供給するために設けられている。電
源配線は、電源パッドに接続され、複数の外部接続用配
線体の少なくとも一部を個々に取囲むように設けられて
いる。
【００２４】本発明の他の局面に従う半導体パッケージ
では、複数の外部接続用配線体の少なくとも一部を個々
に取囲むように電源配線が設けられているため、電源配
線によって取囲まれた外部接続用配線体は電気的にシー
ルドされ、他の外部接続用配線体からの電気的影響、お
よび他の外部接続用配線体への電気的影響を防止するこ
とができる。
では、複数の外部接続用配線体の少なくとも一部を個々
に取囲むように電源配線が設けられているため、電源配
線によって取囲まれた外部接続用配線体は電気的にシー
ルドされ、他の外部接続用配線体からの電気的影響、お
よび他の外部接続用配線体への電気的影響を防止するこ
とができる。
【００２５】上記局面において好ましくは、複数の外部
接続用配線体の少なくとも一部を個々に取囲む電源配線
は、相互に接続してメッシュ状をなしている。このメッ
シュ状の電源配線に対して電源インピーダンスが小さく
なるように電源パッドが複数配置されている。
接続用配線体の少なくとも一部を個々に取囲む電源配線
は、相互に接続してメッシュ状をなしている。このメッ
シュ状の電源配線に対して電源インピーダンスが小さく
なるように電源パッドが複数配置されている。
【００２６】電源インピーダンスが小さくなるように、
メッシュ状の電源配線に複数の電源パッドが配置されて
いるため、電源の負荷を低減することができる。
メッシュ状の電源配線に複数の電源パッドが配置されて
いるため、電源の負荷を低減することができる。
【００２７】上記局面において好ましくは、バンプ電極
の真下であって、接続配線と半導体チップの主面との間
に、バンプ電極を介して半導体チップに加わる機械的ス
トレスを緩和するストレス緩和材が備えられている。
の真下であって、接続配線と半導体チップの主面との間
に、バンプ電極を介して半導体チップに加わる機械的ス
トレスを緩和するストレス緩和材が備えられている。
【００２８】バンプ電極の真下の接続配線と半導体チッ
プの主面との間に、バンプ電極を介して半導体チップに
加わる機械的ストレスを緩和するストレス緩和材が備え
られているため、半導体集積回路に機械的にストレスが
加わることが防止される。
プの主面との間に、バンプ電極を介して半導体チップに
加わる機械的ストレスを緩和するストレス緩和材が備え
られているため、半導体集積回路に機械的にストレスが
加わることが防止される。
【００２９】本発明のさらに他の局面に従う半導体パッ
ケージでは、半導体集積回路はパッドに直接接続される
入力／出力バッファ回路を有している。パッドを介在し
て入力／出力バッファ回路に電気的に接続されるバンプ
電極は、入力／出力バッファ回路の近傍上に設けられて
いる。
ケージでは、半導体集積回路はパッドに直接接続される
入力／出力バッファ回路を有している。パッドを介在し
て入力／出力バッファ回路に電気的に接続されるバンプ
電極は、入力／出力バッファ回路の近傍上に設けられて
いる。
【００３０】本発明のさらに他の局面に従う半導体パッ
ケージでは、バンプ電極が、入力／出力バッファ回路の
近傍上に設けられているため、バンプ電極から入力／出
力バッファ回路までの配線経路を短くできる。よって、
バンプ電極と入力／出力バッファ回路との間の信号伝達
の遅延を防止できる。したがって、半導体メモリなどが
大容量化されても高速動作を維持することができる。ま
た、配線経路を短くできるため、アドレスセットアップ
やホールドマージンを改良することができる。
ケージでは、バンプ電極が、入力／出力バッファ回路の
近傍上に設けられているため、バンプ電極から入力／出
力バッファ回路までの配線経路を短くできる。よって、
バンプ電極と入力／出力バッファ回路との間の信号伝達
の遅延を防止できる。したがって、半導体メモリなどが
大容量化されても高速動作を維持することができる。ま
た、配線経路を短くできるため、アドレスセットアップ
やホールドマージンを改良することができる。
【００３１】上記局面において好ましくは、半導体集積
回路は、複数のメモリマットと、複数のメモリマットを
分割しかつメモリマットを独立して制御するためのマス
ター周辺回路とを有している。メモリマットは、メモリ
素子を有する複数のメモリ領域と、複数のメモリ領域を
分割しかつ各メモリ領域のメモリ素子を独立して制御す
るためのローカル周辺回路とを有している。
回路は、複数のメモリマットと、複数のメモリマットを
分割しかつメモリマットを独立して制御するためのマス
ター周辺回路とを有している。メモリマットは、メモリ
素子を有する複数のメモリ領域と、複数のメモリ領域を
分割しかつ各メモリ領域のメモリ素子を独立して制御す
るためのローカル周辺回路とを有している。
【００３２】半導体集積回路は、いわゆる階層メモリ構
成を有している。このため、大容量化されても高速動作
を維持可能な階層メモリ構成を有する半導体メモリを得
ることができる。
成を有している。このため、大容量化されても高速動作
を維持可能な階層メモリ構成を有する半導体メモリを得
ることができる。
【００３３】上記局面において好ましくは、半導体チッ
プの主面上に形成された第２の接続配線がさらに備えら
れている。マスター周辺回路とローカル周辺回路とは、
この第２の接続配線によって電気的に接続されている。
プの主面上に形成された第２の接続配線がさらに備えら
れている。マスター周辺回路とローカル周辺回路とは、
この第２の接続配線によって電気的に接続されている。
【００３４】第２の接続配線は、半導体チップの主面上
に形成される。この半導体チップの主面上には素子や回
路などは形成されていないため、第２の接続配線の線幅
を大きく確保することができる。また第２の接続配線の
材料に対する制約も少ないため、配線に適した材料を選
択することができる。よって、第２の接続配線のインピ
ーダンスは小さくでき、それゆえ時定数を低減できると
ともに信号の伝達の遅延を防止することができる。
に形成される。この半導体チップの主面上には素子や回
路などは形成されていないため、第２の接続配線の線幅
を大きく確保することができる。また第２の接続配線の
材料に対する制約も少ないため、配線に適した材料を選
択することができる。よって、第２の接続配線のインピ
ーダンスは小さくでき、それゆえ時定数を低減できると
ともに信号の伝達の遅延を防止することができる。
【００３５】上記局面において好ましくは、マスター周
辺回路を通じて複数のメモリマットの各々に伝達される
信号を入力するためのバンプ電極は、マスター周辺回路
が設けられた領域上に形成されている。複数のメモリマ
ットの各々は、バンプ電極の位置に対して対称となるよ
うに配置されている。バンプ電極から複数のメモリマッ
トに接続される配線は、バンプ電極の位置に対して対称
となるように配置されている。
辺回路を通じて複数のメモリマットの各々に伝達される
信号を入力するためのバンプ電極は、マスター周辺回路
が設けられた領域上に形成されている。複数のメモリマ
ットの各々は、バンプ電極の位置に対して対称となるよ
うに配置されている。バンプ電極から複数のメモリマッ
トに接続される配線は、バンプ電極の位置に対して対称
となるように配置されている。
【００３６】バンプ電極に対して、複数のメモリマット
の各々が対称に配置されているため、バンプ電極から複
数のメモリマットの各々に接続される各配線も、バンプ
電極に対して対称となるように配置できる。また入力信
号は、各メモリマットを制御するためのマスター周辺回
路にまず入力される。このため、バンプ電極から複数の
メモリマットの各々に入力される信号の伝達距離が略同
一となる。したがって、各メモリマットに入力される信
号の位相ずれ、いわゆるスキューを非常に小さくするこ
とができる。
の各々が対称に配置されているため、バンプ電極から複
数のメモリマットの各々に接続される各配線も、バンプ
電極に対して対称となるように配置できる。また入力信
号は、各メモリマットを制御するためのマスター周辺回
路にまず入力される。このため、バンプ電極から複数の
メモリマットの各々に入力される信号の伝達距離が略同
一となる。したがって、各メモリマットに入力される信
号の位相ずれ、いわゆるスキューを非常に小さくするこ
とができる。
【００３７】上記局面において好ましくは、バンプ電極
から複数のメモリマットの各々に入力される信号の伝達
距離が略同一である。
から複数のメモリマットの各々に入力される信号の伝達
距離が略同一である。
【００３８】バンプ電極から複数のメモリマットの各々
に入力される信号の伝達距離が略同一であるため、各メ
モリマットに対してのスキューを非常に小さくすること
ができる。
に入力される信号の伝達距離が略同一であるため、各メ
モリマットに対してのスキューを非常に小さくすること
ができる。
【００３９】上記局面において好ましくは、メモリ素子
からの出力信号を外部へ出力するための出力用のバンプ
電極は、ローカル周辺回路領域内に設けられた出力バッ
ファ回路に電気的に接続されている。この出力用のバン
プ電極は、ローカル周辺回路が設けられた領域上に配置
されている。
からの出力信号を外部へ出力するための出力用のバンプ
電極は、ローカル周辺回路領域内に設けられた出力バッ
ファ回路に電気的に接続されている。この出力用のバン
プ電極は、ローカル周辺回路が設けられた領域上に配置
されている。
【００４０】出力用のバンプ電極はローカル周辺回路領
域上に配置され出力バッファ回路の近傍上に配置でき
る。よって、出力バッファ回路からバンプ電極への出力
信号の遅延を防止することが出来る。
域上に配置され出力バッファ回路の近傍上に配置でき
る。よって、出力バッファ回路からバンプ電極への出力
信号の遅延を防止することが出来る。
【００４１】上記局面において好ましくは、接続配線
は、半導体チップの主面上の異なる高さ位置に延在し、
かつ互いに電気的に絶縁された第１および第２の接続配
線を有している。
は、半導体チップの主面上の異なる高さ位置に延在し、
かつ互いに電気的に絶縁された第１および第２の接続配
線を有している。
【００４２】互いに異なる高さ位置に延在するように第
１および第２の接続配線が設けられているため、互いに
同じ高さ位置に形成された場合と比較して接続配線の配
置の自由度が高くなる。したがって、第１および第２の
接続配線を電気的に絶縁した状態を維持したまま、各種
の配線構造に対応することは容易である。
１および第２の接続配線が設けられているため、互いに
同じ高さ位置に形成された場合と比較して接続配線の配
置の自由度が高くなる。したがって、第１および第２の
接続配線を電気的に絶縁した状態を維持したまま、各種
の配線構造に対応することは容易である。
【００４３】上記局面において好ましくは、接続配線
は、半導体チップの主面上の同一の高さ位置に延在する
第１および第２の接続配線を有している。第１および第
２の接続配線の交差部において、第１および第２の接続
配線の一方が半導体チップ内に形成された導電層と電気
的に接続されることで第１および第２の接続配線の電気
的な絶縁状態が保持される。
は、半導体チップの主面上の同一の高さ位置に延在する
第１および第２の接続配線を有している。第１および第
２の接続配線の交差部において、第１および第２の接続
配線の一方が半導体チップ内に形成された導電層と電気
的に接続されることで第１および第２の接続配線の電気
的な絶縁状態が保持される。
【００４４】半導体チップ内の導電層を用いることで、
互いに同一の高さ位置に延在する第１および第２の接続
配線を絶縁状態を保持できるため、各種の配線構造に対
応することは容易である。
互いに同一の高さ位置に延在する第１および第２の接続
配線を絶縁状態を保持できるため、各種の配線構造に対
応することは容易である。
【００４５】上記局面において好ましくは、出力バッフ
ァ回路に電源を供給するための電源用のバンプ電極は、
出力バッファ回路を有するローカル周辺回路が設けられ
た領域上に配置されている。
ァ回路に電源を供給するための電源用のバンプ電極は、
出力バッファ回路を有するローカル周辺回路が設けられ
た領域上に配置されている。
【００４６】出力バッファ回路に電源を供給するための
電源用のバンプ電極が出力バッファ回路領域上に形成さ
れているため、短い配線経路でバンプ電極から出力バッ
ファ回路へ電源を供給することができる。よって電源ノ
イズの小さい安定した低インピーダンス電源を実現する
ことができる。
電源用のバンプ電極が出力バッファ回路領域上に形成さ
れているため、短い配線経路でバンプ電極から出力バッ
ファ回路へ電源を供給することができる。よって電源ノ
イズの小さい安定した低インピーダンス電源を実現する
ことができる。
【００４７】上記局面において好ましくは、メモリ領域
内の複数のメモリ素子の各々に電気的に接続され、複数
のメモリ素子のデータを入出力するためのデータバスに
電気的に接続される出力用のバンプ電極は、メモリ領域
の近傍上に配置されている。
内の複数のメモリ素子の各々に電気的に接続され、複数
のメモリ素子のデータを入出力するためのデータバスに
電気的に接続される出力用のバンプ電極は、メモリ領域
の近傍上に配置されている。
【００４８】データバスに電気的に接続されるバンプ電
極をメモリ領域の近傍上に配置できるため、データバス
を短くすることができる。したがって、多ビット化によ
りアクセスが劣化することはない。
極をメモリ領域の近傍上に配置できるため、データバス
を短くすることができる。したがって、多ビット化によ
りアクセスが劣化することはない。
【００４９】上記局面において好ましくは、マスター周
辺回路は、複数のメモリマットのうち何れか１つを選択
して動作可能な状態にするとともに、非選択のメモリマ
ット内のローカル周辺回路への電源供給を断つためのマ
ットセレクト回路を有している。
辺回路は、複数のメモリマットのうち何れか１つを選択
して動作可能な状態にするとともに、非選択のメモリマ
ット内のローカル周辺回路への電源供給を断つためのマ
ットセレクト回路を有している。
【００５０】マットセレクト回路により特定のマットを
選択して、そのマットのみ動作させることができる。ま
た非選択のマットについてはローカル周辺回路への電源
供給がマットセレクト回路により断たれるため、非選択
のマットに所定の電圧を印加してスタンバイ状態にする
場合に比べて、消費電力を低減することができる。
選択して、そのマットのみ動作させることができる。ま
た非選択のマットについてはローカル周辺回路への電源
供給がマットセレクト回路により断たれるため、非選択
のマットに所定の電圧を印加してスタンバイ状態にする
場合に比べて、消費電力を低減することができる。
【００５１】上記局面において好ましくは、マスター周
辺回路は、選択すべきメモリマットの個数を選択して、
その選択された個数のメモリマットを動作可能な状態に
するとともに、非選択のメモリマット内のローカル周辺
回路への電源供給を断つためのマットセレクト回路を有
している。
辺回路は、選択すべきメモリマットの個数を選択して、
その選択された個数のメモリマットを動作可能な状態に
するとともに、非選択のメモリマット内のローカル周辺
回路への電源供給を断つためのマットセレクト回路を有
している。
【００５２】マットセレクト回路により、選択すべきメ
モリマットの個数を選べるため、この選んだメモリマッ
トの個数によりビット数を変えることができる。よっ
て、ビットサイズが可変なモジュールのように取り扱う
ことができる。また非選択のメモリマットについては、
ローカル周辺回路への電源供給がマットセレクト回路に
より断たれるため、上述と同様、消費電力を低減するこ
とができる。
モリマットの個数を選べるため、この選んだメモリマッ
トの個数によりビット数を変えることができる。よっ
て、ビットサイズが可変なモジュールのように取り扱う
ことができる。また非選択のメモリマットについては、
ローカル周辺回路への電源供給がマットセレクト回路に
より断たれるため、上述と同様、消費電力を低減するこ
とができる。
【００５３】上記局面において好ましくは、電源電圧を
半導体集積回路内の素子に供給するための電源用導電層
が半導体チップ内に形成されている。バンプ電極から電
源電圧を与えられる接続配線は、電源用導電層の延びる
方向と交差する方向に延びており、かつ電源用導電層と
電気的に接続されている。
半導体集積回路内の素子に供給するための電源用導電層
が半導体チップ内に形成されている。バンプ電極から電
源電圧を与えられる接続配線は、電源用導電層の延びる
方向と交差する方向に延びており、かつ電源用導電層と
電気的に接続されている。
【００５４】接続配線を電源用導電層に電気的に接続す
ることにより、電源用導電層の電位を強化することがで
きる。
ることにより、電源用導電層の電位を強化することがで
きる。
【００５５】上記局面において好ましくは、素子は、ト
ランジスタ対で構成され、ビット線対間の微小電位差を
検出して増幅するセンスアンプ回路であり、接続配線と
電源用導電層とは平面的にメッシュ状となるように配置
されている。
ランジスタ対で構成され、ビット線対間の微小電位差を
検出して増幅するセンスアンプ回路であり、接続配線と
電源用導電層とは平面的にメッシュ状となるように配置
されている。
【００５６】センスアンプ回路に接続される電源用導電
層の電位が強化されるため、センスアンプ回路の安定し
た動作を得ることができる。
層の電位が強化されるため、センスアンプ回路の安定し
た動作を得ることができる。
【００５７】上記局面において好ましくは、半導体チッ
プは、テストモード時にプローバの探針を接触させるた
めのテスト用パッドを有している。テスト用パッドは、
半導体チップの主面であって、半導体集積回路が設けら
れた領域の上部以外に形成されている。
プは、テストモード時にプローバの探針を接触させるた
めのテスト用パッドを有している。テスト用パッドは、
半導体チップの主面であって、半導体集積回路が設けら
れた領域の上部以外に形成されている。
【００５８】テスト用パッドを有しているため、この半
導体チップはプローバによるウェハテストを行うことが
できる。
導体チップはプローバによるウェハテストを行うことが
できる。
【００５９】上記局面において好ましくは、テストモー
ド時において、外部からのテスト信号により活性化され
る発振器と、発振器によって各制御信号を発生させる制
御信号発生器とがさらに備えられている。制御信号発生
器から出力される信号がマスター周辺回路に入力される
ように制御信号発生器がマスター周辺回路に接続されて
いる。
ド時において、外部からのテスト信号により活性化され
る発振器と、発振器によって各制御信号を発生させる制
御信号発生器とがさらに備えられている。制御信号発生
器から出力される信号がマスター周辺回路に入力される
ように制御信号発生器がマスター周辺回路に接続されて
いる。
【００６０】外部からのテスト信号により半導体チップ
内でＲＡＳ、ＣＡＳなどの各アドレス信号等の制御信号
やテストパターンなどを発生することができるため、こ
れらの信号を半導体チップの外部から入力する場合に比
べて、半導体チップのテスト用パッド数を減らすことが
できる。
内でＲＡＳ、ＣＡＳなどの各アドレス信号等の制御信号
やテストパターンなどを発生することができるため、こ
れらの信号を半導体チップの外部から入力する場合に比
べて、半導体チップのテスト用パッド数を減らすことが
できる。
【００６１】上記局面において好ましくは、テストモー
ド時において、複数のメモリマットの各々から得られた
テストデータの良・不良を順次記憶し、その記憶された
テストデータの良・不良を順次出力するシフトレジスタ
がさらに備えられている。
ド時において、複数のメモリマットの各々から得られた
テストデータの良・不良を順次記憶し、その記憶された
テストデータの良・不良を順次出力するシフトレジスタ
がさらに備えられている。
【００６２】上記局面において好ましくは、シフトレジ
スタから出力されるテストデータの良・不良を示す信号
は、半導体チップに設けられたテスト用のパッドから出
力される。
スタから出力されるテストデータの良・不良を示す信号
は、半導体チップに設けられたテスト用のパッドから出
力される。
【００６３】シフトレジスタにより１つの出力用のパッ
ドに複数のテストデータの良・不良を順次出力すること
ができる。このため、半導体チップのテスト用パッド数
を減らすことができる。
ドに複数のテストデータの良・不良を順次出力すること
ができる。このため、半導体チップのテスト用パッド数
を減らすことができる。
【００６４】上記局面において好ましくは、テスト用パ
ッドとパッドとは、異なる配線経路でローカル周辺回路
に電気的に接続されている。テスト用パッドとローカル
周辺回路との間の第１の配線は接続と非接続との切換え
が可能であり、かつパッドとローカル周辺回路との間の
第２の配線も接続と非接続との切換えが可能である。テ
ストモード時には第１配線は接続状態で、かつ第２の配
線は非接続状態である。通常動作時には、第１の配線は
非接続状態で、かつ第２の配線は接続状態である。
ッドとパッドとは、異なる配線経路でローカル周辺回路
に電気的に接続されている。テスト用パッドとローカル
周辺回路との間の第１の配線は接続と非接続との切換え
が可能であり、かつパッドとローカル周辺回路との間の
第２の配線も接続と非接続との切換えが可能である。テ
ストモード時には第１配線は接続状態で、かつ第２の配
線は非接続状態である。通常動作時には、第１の配線は
非接続状態で、かつ第２の配線は接続状態である。
【００６５】第１および第２の配線の接続・非接続を選
択できるため、テストモード時にはテスト用パッドとロ
ーカル周辺回路とを電気的に接続でき、かつ通常動作時
にはパッドとローカル周辺回路とを電気的に接続するこ
とができる。
択できるため、テストモード時にはテスト用パッドとロ
ーカル周辺回路とを電気的に接続でき、かつ通常動作時
にはパッドとローカル周辺回路とを電気的に接続するこ
とができる。
【００６６】上記局面において好ましくは、テストモー
ド時において、複数のメモリマットの各々から得られた
テストデータの良・不良からメモリ素子の不良アドレス
を判別し、記録する手段がさらに備えられている。この
手段から不良アドレスの信号が順次出力される。
ド時において、複数のメモリマットの各々から得られた
テストデータの良・不良からメモリ素子の不良アドレス
を判別し、記録する手段がさらに備えられている。この
手段から不良アドレスの信号が順次出力される。
【００６７】上記局面において好ましくは、不良アドレ
スを選別し記録する手段から出力される不良アドレスの
信号は、半導体チップに設けられたテスト用のパッドか
ら出力される。
スを選別し記録する手段から出力される不良アドレスの
信号は、半導体チップに設けられたテスト用のパッドか
ら出力される。
【００６８】メモリ素子の不良アドレスを判別し記録す
る手段を有するため、不良アドレスをパケットで出力す
ることができる。
る手段を有するため、不良アドレスをパケットで出力す
ることができる。
【００６９】上記局面において好ましくは、所定の電位
が与えられる接続配線を取囲むように半導体チップの主
面上に電源配線が設けられている。この電源配線は、電
流が流れないように構成されている。
が与えられる接続配線を取囲むように半導体チップの主
面上に電源配線が設けられている。この電源配線は、電
流が流れないように構成されている。
【００７０】電流の流れないように構成された電源配線
によって接続配線が取り囲まれるため、この接続配線は
電気的にシールドされ、他の外部接続用配線体からの電
気的影響および他の外部接続用配線体への電気的影響を
防止することができる。
によって接続配線が取り囲まれるため、この接続配線は
電気的にシールドされ、他の外部接続用配線体からの電
気的影響および他の外部接続用配線体への電気的影響を
防止することができる。
【００７１】上記局面において好ましくは、複数のバン
プ電極は、互いに分離されて半導体パッケージの表面全
面に露出するように配置されている。
プ電極は、互いに分離されて半導体パッケージの表面全
面に露出するように配置されている。
【００７２】上記局面において好ましくは、複数のバン
プ電極には、パッドと電気的に接続されていないバンプ
電極が含まれている。
プ電極には、パッドと電気的に接続されていないバンプ
電極が含まれている。
【００７３】複数のバンプ電極が半導体パッケージの表
面全面に形成されているため、半導体パッケージの放熱
性を高めることができる。それによって熱抵抗を下げる
ことができる。
面全面に形成されているため、半導体パッケージの放熱
性を高めることができる。それによって熱抵抗を下げる
ことができる。
【００７４】上記局面において好ましくは、バンプ電極
は各々分離されて半導体パッケージの裏面にも配置され
ている。
は各々分離されて半導体パッケージの裏面にも配置され
ている。
【００７５】裏面にも複数のバンプ電極が形成されるこ
とにより、一層パッケージの放熱性を高めることがで
き、熱抵抗を下げることができる。
とにより、一層パッケージの放熱性を高めることがで
き、熱抵抗を下げることができる。
【００７６】上記局面において好ましくは、テストモー
ド時においてメモリマットから所定数のメモリ素子を選
択し、所定数のメモリ素子のロジックの一致／不一致を
判別し、その判別結果を出力するコンパレータが、複数
のメモリマットのうちのいずれか１つにのみ接続されて
いる。
ド時においてメモリマットから所定数のメモリ素子を選
択し、所定数のメモリ素子のロジックの一致／不一致を
判別し、その判別結果を出力するコンパレータが、複数
のメモリマットのうちのいずれか１つにのみ接続されて
いる。
【００７７】バンプ電極から複数のメモリマットの各々
に入力される信号の伝達距離が略同一であるため、これ
らのマットへのアクセス時間も略同一となる。したがっ
て、コンパレータを１つのメモリマットにのみ設けてそ
のメモリマットのアクセス時間を測定すれば、他のメモ
リマットのアクセス時間の測定を省略することができ、
いわゆるＩ／Ｏの擬似縮退テストが可能となる。
に入力される信号の伝達距離が略同一であるため、これ
らのマットへのアクセス時間も略同一となる。したがっ
て、コンパレータを１つのメモリマットにのみ設けてそ
のメモリマットのアクセス時間を測定すれば、他のメモ
リマットのアクセス時間の測定を省略することができ、
いわゆるＩ／Ｏの擬似縮退テストが可能となる。
【００７８】本発明のさらに他の局面に従う半導体パッ
ケージは、半導体集積回路を有する半導体チップを備え
た半導体パッケージであって、半導体集積回路は、複数
のメモリマットと、複数のメモリマットを分割しかつメ
モリマットを独立して制御するためのマスター周辺回路
とを有している。メモリマットは複数のメモリ素子を有
している。テストモード時において複数のメモリマット
の各々から得られたテストデータの良・不良からメモリ
素子の不良アドレスを判別し記録する手段がさらに備え
られている。この手段から不良アドレスの信号が順次出
力される。
ケージは、半導体集積回路を有する半導体チップを備え
た半導体パッケージであって、半導体集積回路は、複数
のメモリマットと、複数のメモリマットを分割しかつメ
モリマットを独立して制御するためのマスター周辺回路
とを有している。メモリマットは複数のメモリ素子を有
している。テストモード時において複数のメモリマット
の各々から得られたテストデータの良・不良からメモリ
素子の不良アドレスを判別し記録する手段がさらに備え
られている。この手段から不良アドレスの信号が順次出
力される。
【００７９】本発明のさらに他の局面に従う半導体パッ
ケージでは、メモリ素子の不良アドレスを判別し記録す
る手段を有するため、不良アドレスをパケットで出力す
ることができる。
ケージでは、メモリ素子の不良アドレスを判別し記録す
る手段を有するため、不良アドレスをパケットで出力す
ることができる。
【００８０】本発明のさらに他の局面に従う半導体パッ
ケージは、半導体集積回路を有する半導体チップの主面
上に外部等の接続のために形成されたバンプ電極と、半
導体集積回路との接続のために半導体チップに形成され
たパッドと、写真製版法で半導体チップの主面上に形成
され、パッドとバンプ電極との間を電気的に接続する接
続配線とで構成された外部接続用配線体を複数備える半
導体パッケージにおいて、所定の電位が与えられる接続
配線を取り囲むように半導体チップの主面上に電源配線
が設けられている。この電源配線は、電流が流れないよ
うに構成されている。
ケージは、半導体集積回路を有する半導体チップの主面
上に外部等の接続のために形成されたバンプ電極と、半
導体集積回路との接続のために半導体チップに形成され
たパッドと、写真製版法で半導体チップの主面上に形成
され、パッドとバンプ電極との間を電気的に接続する接
続配線とで構成された外部接続用配線体を複数備える半
導体パッケージにおいて、所定の電位が与えられる接続
配線を取り囲むように半導体チップの主面上に電源配線
が設けられている。この電源配線は、電流が流れないよ
うに構成されている。
【００８１】本発明のさらに他の局面に従う半導体パッ
ケージでは、電流の流れないように構成された電源配線
によって接続配線が取り囲まれるため、この接続配線は
電気的にシールドされ、他の外部接続用配線体からの電
気的影響および他の外部接続配線体への電気的影響を防
止することができる。
ケージでは、電流の流れないように構成された電源配線
によって接続配線が取り囲まれるため、この接続配線は
電気的にシールドされ、他の外部接続用配線体からの電
気的影響および他の外部接続配線体への電気的影響を防
止することができる。
【００８２】本発明のさらに他の局面に従う半導体パッ
ケージは、半導体集積回路を有する半導体チップの主面
にパッドを備えた半導体パッケージであって、半導体集
積回路は複数のメモリマットと、複数のメモリマットを
分割しかつメモリマットを独立して制御するためのマス
ター周辺回路とを有している。メモリマットは複数のメ
モリ素子を有している。複数のメモリマットの各々は、
パッドから複数のメモリマットの各々に入力される信号
の伝達距離が略同一となるように配置されている。テス
トモード時においてメモリマットから所定数のメモリ素
子を選択し、所定数のメモリ素子のロジックの一致／不
一致を判別し、その判別結果を出力するコンパレータ
が、複数のメモリマットのうちのいずれか１つにのみ接
続されている。
ケージは、半導体集積回路を有する半導体チップの主面
にパッドを備えた半導体パッケージであって、半導体集
積回路は複数のメモリマットと、複数のメモリマットを
分割しかつメモリマットを独立して制御するためのマス
ター周辺回路とを有している。メモリマットは複数のメ
モリ素子を有している。複数のメモリマットの各々は、
パッドから複数のメモリマットの各々に入力される信号
の伝達距離が略同一となるように配置されている。テス
トモード時においてメモリマットから所定数のメモリ素
子を選択し、所定数のメモリ素子のロジックの一致／不
一致を判別し、その判別結果を出力するコンパレータ
が、複数のメモリマットのうちのいずれか１つにのみ接
続されている。
【００８３】本発明のさらに他の局面に従う半導体パッ
ケージでは、バンプ電極から複数のメモリマットの各々
に入力される信号の伝達距離が略同一であるため、これ
らのマットへのアクセス時間も略同一となる。したがっ
て、コンパレータを１つのメモリマットにのみ設けてそ
のメモリマットのアクセス時間を測定すれば、他のメモ
リマットのアクセス時間の測定を省略することができ、
いわゆるＩ／Ｏの擬似縮退テストが可能となる。
ケージでは、バンプ電極から複数のメモリマットの各々
に入力される信号の伝達距離が略同一であるため、これ
らのマットへのアクセス時間も略同一となる。したがっ
て、コンパレータを１つのメモリマットにのみ設けてそ
のメモリマットのアクセス時間を測定すれば、他のメモ
リマットのアクセス時間の測定を省略することができ、
いわゆるＩ／Ｏの擬似縮退テストが可能となる。
【００８４】本発明のさらに他の局面に従う半導体パッ
ケージは、半導体集積回路を有する半導体チップの主面
上に外部の端子との接続のために形成されたバンプ電極
と、半導体集積回路との接続のために半導体チップに形
成されたパッドと、パッドとバンプ電極との間を電気的
に接続する接続配線とで構成された外部接続用配線体を
複数備える半導体パッケージにおいて、半導体集積回路
は、複数のメモリマットと、複数のメモリマットを分割
してかつ各メモリマットを独立して制御するためのマス
タ周辺回路とを有している。このメモリマットは、複数
のメモリアレイと、複数のメモリアレイを分割しかつ各
メモリアレイを独立して制御するためのローカル周辺回
路とを有している。
ケージは、半導体集積回路を有する半導体チップの主面
上に外部の端子との接続のために形成されたバンプ電極
と、半導体集積回路との接続のために半導体チップに形
成されたパッドと、パッドとバンプ電極との間を電気的
に接続する接続配線とで構成された外部接続用配線体を
複数備える半導体パッケージにおいて、半導体集積回路
は、複数のメモリマットと、複数のメモリマットを分割
してかつ各メモリマットを独立して制御するためのマス
タ周辺回路とを有している。このメモリマットは、複数
のメモリアレイと、複数のメモリアレイを分割しかつ各
メモリアレイを独立して制御するためのローカル周辺回
路とを有している。
【００８５】本発明のさらに他の局面に従う半導体パッ
ケージでは、ＣＳＰ構造やＢＧＡ構造のように外部の端
子との接続のためにバンプ電極が設けられている。この
バンプ電極は、半導体チップの表面全面に配置できる。
このため、階層化され高集積化されたメモリを半導体パ
ッケージに搭載した場合でも、ＱＦＰなどのように半導
体パッケージの寸法が大きくなったり、リード間に大き
な容量が生じることが防止される。
ケージでは、ＣＳＰ構造やＢＧＡ構造のように外部の端
子との接続のためにバンプ電極が設けられている。この
バンプ電極は、半導体チップの表面全面に配置できる。
このため、階層化され高集積化されたメモリを半導体パ
ッケージに搭載した場合でも、ＱＦＰなどのように半導
体パッケージの寸法が大きくなったり、リード間に大き
な容量が生じることが防止される。
【００８６】
［実施の形態１］本発明の実施の形態１に係る半導体パ
ッケージとして、下層に形成されたセンスアンプ回路を
考慮してバンプ電極の配置を行なったＣＳＰのＤＲＡＭ
パッケージについて説明する。
ッケージとして、下層に形成されたセンスアンプ回路を
考慮してバンプ電極の配置を行なったＣＳＰのＤＲＡＭ
パッケージについて説明する。
【００８７】一般的に、ＤＲＡＭ等のセンスアンプ回路
は、製造時の機械的ストレスや使用時の機械的ストレス
などの外的要因により回路特性の変化を生じやすい脆弱
な回路である。一方、バンプ電極の形成時および、バン
プ電極のボード実装時にはバンプ電極には機械的なスト
レスが加わるので、バンプ電極の真下にセンスアンプ回
路を配置することは回避しなければならない。
は、製造時の機械的ストレスや使用時の機械的ストレス
などの外的要因により回路特性の変化を生じやすい脆弱
な回路である。一方、バンプ電極の形成時および、バン
プ電極のボード実装時にはバンプ電極には機械的なスト
レスが加わるので、バンプ電極の真下にセンスアンプ回
路を配置することは回避しなければならない。
【００８８】図１は、本発明の実施の形態１に係る半導
体パッケージの構成を概略的に示す平面図であり、ＣＳ
ＰのＤＲＡＭパッケージのセンスアンプ回路とバンプ電
極との位置関係を示す図である。
体パッケージの構成を概略的に示す平面図であり、ＣＳ
ＰのＤＲＡＭパッケージのセンスアンプ回路とバンプ電
極との位置関係を示す図である。
【００８９】図１を参照して、半導体チップ１の主面に
は、半導体チップ１の内部に造り込まれた種々の入出力
端子に接続されるパッド２が形成されている。このパッ
ド２と、ボードとの接続のためのバンプ電極４と、パッ
ド２とバンプ電極４との間を接続する接続配線３とから
なる外部との接続のための構成（以後、外部接続用配線
体と呼称）が２列に平行に複数段形成されている。
は、半導体チップ１の内部に造り込まれた種々の入出力
端子に接続されるパッド２が形成されている。このパッ
ド２と、ボードとの接続のためのバンプ電極４と、パッ
ド２とバンプ電極４との間を接続する接続配線３とから
なる外部との接続のための構成（以後、外部接続用配線
体と呼称）が２列に平行に複数段形成されている。
【００９０】ここで、半導体チップ１はセンスアンプ回
路を有しており、センスアンプ回路が設けられた領域を
センスアンプ領域ＳＲとして示し、メモリセルが設けら
れた領域をメモリセル領域ＭＲとして示す。通常、セン
スアンプ領域ＳＲやメモリセル領域ＭＲは絶縁層などに
覆われて見えないが、便宜上、実線でその位置を示して
いる。
路を有しており、センスアンプ回路が設けられた領域を
センスアンプ領域ＳＲとして示し、メモリセルが設けら
れた領域をメモリセル領域ＭＲとして示す。通常、セン
スアンプ領域ＳＲやメモリセル領域ＭＲは絶縁層などに
覆われて見えないが、便宜上、実線でその位置を示して
いる。
【００９１】図１に示すように、センスアンプ領域ＳＲ
の上部にはバンプ電極４は設けられていない。バンプ電
極４は主に、メモリセル領域ＭＲに形成され、パッド２
もセンスアンプ領域ＳＲの上部以外に形成されている。
の上部にはバンプ電極４は設けられていない。バンプ電
極４は主に、メモリセル領域ＭＲに形成され、パッド２
もセンスアンプ領域ＳＲの上部以外に形成されている。
【００９２】バンプ電極４は、センスアンプ領域ＳＲの
上部以外であれば任意の位置に形成でき、写真製版によ
り接続配線３が任意の経路をとるように配線できるので
図４に示すような構成を得ることができる。
上部以外であれば任意の位置に形成でき、写真製版によ
り接続配線３が任意の経路をとるように配線できるので
図４に示すような構成を得ることができる。
【００９３】センスアンプはトランジスタ対で構成さ
れ、ビット線対間の微小電位差を検出して増幅する回路
であるので、このように構成することにより、トランジ
スタ対に機械的なストレスが加わることでトランジスタ
対の動作特性がアンバランスになることが防止され、セ
ンス動作が低下することを防止することができる。
れ、ビット線対間の微小電位差を検出して増幅する回路
であるので、このように構成することにより、トランジ
スタ対に機械的なストレスが加わることでトランジスタ
対の動作特性がアンバランスになることが防止され、セ
ンス動作が低下することを防止することができる。
【００９４】また、半導体チップ１が微小電流で動作す
る回路、たとえば定電流源であるカレントミラー回路な
どのアナログ回路を有しているような場合においても同
様であり、アナログ回路が形成されている領域の上部に
はバンプ電極４は形成されない構成とする。
る回路、たとえば定電流源であるカレントミラー回路な
どのアナログ回路を有しているような場合においても同
様であり、アナログ回路が形成されている領域の上部に
はバンプ電極４は形成されない構成とする。
【００９５】［実施の形態２］本発明の実施の形態２に
係る半導体パッケージとして、パッド、接続配線および
バンプ電極を半導体チップ上の任意の位置に形成するこ
とができるという特徴を有効に利用したＣＳＰの一例に
ついて説明する。
係る半導体パッケージとして、パッド、接続配線および
バンプ電極を半導体チップ上の任意の位置に形成するこ
とができるという特徴を有効に利用したＣＳＰの一例に
ついて説明する。
【００９６】図２は、本発明の実施の形態２に係る半導
体パッケージの構成を概略的に示す平面図である。図２
を参照して、半導体チップ１の主面には、半導体チップ
１の内部に造り込まれた種々の入出力端子に接続される
パッド２が形成されている。このパッド２と、ボードと
の接続のためのバンプ電極４と、パッド２とバンプ電極
４との間を接続する接続配線３とからなる外部接続用配
線体が２列に平行に複数段形成されている。それぞれの
外部接続用配線体を取り囲むように電源配線ＰＬがメッ
シュ状に形成されている。
体パッケージの構成を概略的に示す平面図である。図２
を参照して、半導体チップ１の主面には、半導体チップ
１の内部に造り込まれた種々の入出力端子に接続される
パッド２が形成されている。このパッド２と、ボードと
の接続のためのバンプ電極４と、パッド２とバンプ電極
４との間を接続する接続配線３とからなる外部接続用配
線体が２列に平行に複数段形成されている。それぞれの
外部接続用配線体を取り囲むように電源配線ＰＬがメッ
シュ状に形成されている。
【００９７】図２においては、電源電圧を供給する電源
電位パッドＶｃｃに接続されるメッシュと、電源電位と
なる接地電位パッドＶｓｓに接続されるメッシュとに分
割されている。なお、写真製版により任意の配線経路を
形成できるというＣＳＰの特徴を有効に利用して電源配
線ＰＬが形成されるので、メッシュ間隔やメッシュ形状
などを任意に設定できることは言うまでもない。
電位パッドＶｃｃに接続されるメッシュと、電源電位と
なる接地電位パッドＶｓｓに接続されるメッシュとに分
割されている。なお、写真製版により任意の配線経路を
形成できるというＣＳＰの特徴を有効に利用して電源配
線ＰＬが形成されるので、メッシュ間隔やメッシュ形状
などを任意に設定できることは言うまでもない。
【００９８】このように、外部接続用配線体を個々に電
源配線ＰＬで囲むことで、半導体チップ１の内部に造り
込まれた種々の入出力端子が電気的にシールドされるこ
とになる。このため、たとえば隣接するクロック端子間
においてはノイズ低減を図ることが可能となる。
源配線ＰＬで囲むことで、半導体チップ１の内部に造り
込まれた種々の入出力端子が電気的にシールドされるこ
とになる。このため、たとえば隣接するクロック端子間
においてはノイズ低減を図ることが可能となる。
【００９９】また図２に示すように、パッド２の近傍に
バンプ電極４を形成することで、接続配線３を短くでき
るのでワイヤインダクタンスを小さくでき、データ出力
端子におけるリンギングの問題を改善することができ
る。
バンプ電極４を形成することで、接続配線３を短くでき
るのでワイヤインダクタンスを小さくでき、データ出力
端子におけるリンギングの問題を改善することができ
る。
【０１００】さらに、電源配線ＰＬをメッシュ状に形成
することで、半導体チップ１上の各所に電源電位パッド
Ｖｃｃおよび接地電位パッドＶｓｓを形成できる。これ
により、半導体チップ１上の電源インピーダンスを小さ
くすることが可能となる。従って、複数の半導体パッケ
ージを１つのボード上に搭載するマルチチップモジュー
ルなどのように電源の負荷が大きくなるような構成にお
いて、電源の負荷を極力低減することができる。
することで、半導体チップ１上の各所に電源電位パッド
Ｖｃｃおよび接地電位パッドＶｓｓを形成できる。これ
により、半導体チップ１上の電源インピーダンスを小さ
くすることが可能となる。従って、複数の半導体パッケ
ージを１つのボード上に搭載するマルチチップモジュー
ルなどのように電源の負荷が大きくなるような構成にお
いて、電源の負荷を極力低減することができる。
【０１０１】なお、図２に示した構成においては半導体
チップ１上のすべての外部接続用配線体を電源配線ＰＬ
で取囲んだ例を示したが、必ずしもすべての外部接続用
配線体を電源配線ＰＬで取囲む必要はない。たとえばク
ロック端子、データ入出力端子、リファレンス電圧端子
などに接続される外部接続用配線体のみを電源配線ＰＬ
が選択的に取囲むだけでもよい。
チップ１上のすべての外部接続用配線体を電源配線ＰＬ
で取囲んだ例を示したが、必ずしもすべての外部接続用
配線体を電源配線ＰＬで取囲む必要はない。たとえばク
ロック端子、データ入出力端子、リファレンス電圧端子
などに接続される外部接続用配線体のみを電源配線ＰＬ
が選択的に取囲むだけでもよい。
【０１０２】また、電源電位パッドＶｃｃ、接地電位パ
ッドＶｓｓの双方にメッシュ状の電源配線ＰＬが接続さ
れた例を示したが、どちらか一方のみにメッシュ状の電
源配線ＰＬが接続されてもよい。
ッドＶｓｓの双方にメッシュ状の電源配線ＰＬが接続さ
れた例を示したが、どちらか一方のみにメッシュ状の電
源配線ＰＬが接続されてもよい。
【０１０３】［実施の形態３］以上説明した本発明の実
施の形態１に係る半導体パッケージでは、バンプ電極の
形成時および、バンプ電極とボードとの接合時にバンプ
電極に機械的なストレスが加わることを考慮して、セン
スアンプ回路の上部にはバンプ電極を配置しないＣＳＰ
のＤＲＡＭについて説明したが、本発明の実施の形態３
に係る半導体パッケージでは、機械的なストレスを低減
できるＣＳＰの構造について説明する。
施の形態１に係る半導体パッケージでは、バンプ電極の
形成時および、バンプ電極とボードとの接合時にバンプ
電極に機械的なストレスが加わることを考慮して、セン
スアンプ回路の上部にはバンプ電極を配置しないＣＳＰ
のＤＲＡＭについて説明したが、本発明の実施の形態３
に係る半導体パッケージでは、機械的なストレスを低減
できるＣＳＰの構造について説明する。
【０１０４】図３は、一般的なＣＳＰのバンプ電極が形
成された領域の部分断面図を示している。図３を参照し
て、半導体集積回路などが造り込まれた基板１の上には
パッド２が設けられている。このパッド２を覆うように
全面にわたってパッシベーション膜６が形成されてい
る。
成された領域の部分断面図を示している。図３を参照し
て、半導体集積回路などが造り込まれた基板１の上には
パッド２が設けられている。このパッド２を覆うように
全面にわたってパッシベーション膜６が形成されてい
る。
【０１０５】パッド２の主面上には部分的にパッシベー
ション膜６が存在せず、接続配線３が接触するように設
けられている。接続配線３はパッド２の主面上からパッ
シベーション膜６の表面にかけて形成され、パッシベー
ション膜６の表面上の所定の方向に延在している。パッ
シベーション膜６の主面上には接続配線３を覆うよう
に、全面にわたって層間絶縁膜としてのポリイミド樹脂
７が形成されている。このポリイミド樹脂７の主面上に
は全面にわたってモールド樹脂（エポキシ樹脂）５が形
成されている。接続配線３には部分的にポリイミド樹脂
７およびモールド樹脂５が形成されていない領域があ
り、その部分にバリアメタル層を介在してバンプ電極４
が形成されている。
ション膜６が存在せず、接続配線３が接触するように設
けられている。接続配線３はパッド２の主面上からパッ
シベーション膜６の表面にかけて形成され、パッシベー
ション膜６の表面上の所定の方向に延在している。パッ
シベーション膜６の主面上には接続配線３を覆うよう
に、全面にわたって層間絶縁膜としてのポリイミド樹脂
７が形成されている。このポリイミド樹脂７の主面上に
は全面にわたってモールド樹脂（エポキシ樹脂）５が形
成されている。接続配線３には部分的にポリイミド樹脂
７およびモールド樹脂５が形成されていない領域があ
り、その部分にバリアメタル層を介在してバンプ電極４
が形成されている。
【０１０６】このような構造のＣＳＰにおいては、バン
プ電極４を形成するときや、バンプ電極４をボードに実
装する場合にバンプ電極４直下の半導体チップに機械的
なストレスが加わることになる。半導体チップにストレ
スが印加された場合、半導体チップに造り込まれた半導
体素子において、たとえばトランジスタ特性の変化が生
じたり、リーク電流が誘発されることは一般的に知られ
ている。
プ電極４を形成するときや、バンプ電極４をボードに実
装する場合にバンプ電極４直下の半導体チップに機械的
なストレスが加わることになる。半導体チップにストレ
スが印加された場合、半導体チップに造り込まれた半導
体素子において、たとえばトランジスタ特性の変化が生
じたり、リーク電流が誘発されることは一般的に知られ
ている。
【０１０７】図４は、本発明の実施の形態３に係る半導
体パッケージとして、バンプ電極４の直下にストレス緩
和のためのバッファコートを有するＣＳＰの部分断面図
を示している。
体パッケージとして、バンプ電極４の直下にストレス緩
和のためのバッファコートを有するＣＳＰの部分断面図
を示している。
【０１０８】図４を参照して、本実施の形態では、バン
プ電極４の直下において接続配線３とパッシベーション
膜６との間にストレス緩和材としてバッファコート８が
選択的に形成されている。なお、これ以外の構成につい
ては図３に示す一般的なＣＳＰと同様であるため、同一
の部材については同一の符号を付し、その説明を省略す
る。
プ電極４の直下において接続配線３とパッシベーション
膜６との間にストレス緩和材としてバッファコート８が
選択的に形成されている。なお、これ以外の構成につい
ては図３に示す一般的なＣＳＰと同様であるため、同一
の部材については同一の符号を付し、その説明を省略す
る。
【０１０９】バッファコート８は、たとえばポリイミド
樹脂などの材質よりなり、パッシベーション膜６の全面
にスピンコート法によってポリイミド樹脂を塗布した
後、写真製版によって選択的に形成される。したがっ
て、バッファコート８は、接続配線３やパッド２と同様
に任意の位置に形成することが可能となる。
樹脂などの材質よりなり、パッシベーション膜６の全面
にスピンコート法によってポリイミド樹脂を塗布した
後、写真製版によって選択的に形成される。したがっ
て、バッファコート８は、接続配線３やパッド２と同様
に任意の位置に形成することが可能となる。
【０１１０】バッファコート８が存在することにより、
バンプ電極４を形成するときや、バンプ電極４をボード
に実装する際に、バンプ電極４直下の半導体チップ１に
加わる機械的なストレスが緩和される。従って、この機
械的なストレスに起因して半導体素子の特性が劣化する
ことが防止される。
バンプ電極４を形成するときや、バンプ電極４をボード
に実装する際に、バンプ電極４直下の半導体チップ１に
加わる機械的なストレスが緩和される。従って、この機
械的なストレスに起因して半導体素子の特性が劣化する
ことが防止される。
【０１１１】以上説明したバッファコート８を有するＣ
ＳＰを、図１を用いて説明した実施の形態１に適用する
ことで、センスアンプ回路を保護してセンスアンプ回路
に加わるストレスをさらに低減することができ、回路特
性の変化を防止することができる。
ＳＰを、図１を用いて説明した実施の形態１に適用する
ことで、センスアンプ回路を保護してセンスアンプ回路
に加わるストレスをさらに低減することができ、回路特
性の変化を防止することができる。
【０１１２】また、図２を用いて説明した実施の形態２
に適用することで、下層の半導体素子に機械的なストレ
スが加わる可能性が低減する。このため、バンプ電極の
配置の自由度が増し、より複雑な電源配線の形成も可能
となる。
に適用することで、下層の半導体素子に機械的なストレ
スが加わる可能性が低減する。このため、バンプ電極の
配置の自由度が増し、より複雑な電源配線の形成も可能
となる。
【０１１３】［実施の形態４］図５は、本発明の実施の
形態４に係る半導体パッケージの構成を示す概略平面図
であり、階層構成よりなる大容量ＤＲＡＭのチップイメ
ージを示したものである。また図６は、図５図中左上の
マット（斜線部分）を拡大した概略平面図である。
形態４に係る半導体パッケージの構成を示す概略平面図
であり、階層構成よりなる大容量ＤＲＡＭのチップイメ
ージを示したものである。また図６は、図５図中左上の
マット（斜線部分）を拡大した概略平面図である。
【０１１４】図５と図６とを参照して、半導体チップ１
は、たとえば４つのマット１２と、この各マット１２を
制御するマスター周辺回路１１とを有している。このマ
スター周辺回路１１は、各マット１２の間に十文字のよ
うに配置されている。各マット１２は、メモリアレイ１
４と、対応するメモリアレイ１４を制御するためのロー
カル周辺回路１３とを有している。
は、たとえば４つのマット１２と、この各マット１２を
制御するマスター周辺回路１１とを有している。このマ
スター周辺回路１１は、各マット１２の間に十文字のよ
うに配置されている。各マット１２は、メモリアレイ１
４と、対応するメモリアレイ１４を制御するためのロー
カル周辺回路１３とを有している。
【０１１５】特に図５を参照して、マスター周辺回路１
１の形成領域内には、入力バッファ回路（図示せず）が
形成されている。この入力バッファ回路に、パッドおよ
びフレーム配線（図示せず）を介在して電気的に接続さ
れる入力用のバンプパッド４が形成されている。この入
力用のバンプパッド４は、入力バッファ回路の近傍上に
形成されている。
１の形成領域内には、入力バッファ回路（図示せず）が
形成されている。この入力バッファ回路に、パッドおよ
びフレーム配線（図示せず）を介在して電気的に接続さ
れる入力用のバンプパッド４が形成されている。この入
力用のバンプパッド４は、入力バッファ回路の近傍上に
形成されている。
【０１１６】バンプパッド４は、図７に示すように、入
力バッファ回路を通じて、マスター周辺回路内の入力信
号レベル変換回路１１ａに接続されている。またこの入
力信号レベル変換回路１１ａと各マット内のローカル周
辺回路１３とは、各々半導体チップ１の主面上に形成さ
れたフレーム配線３によって電気的に接続されている。
力バッファ回路を通じて、マスター周辺回路内の入力信
号レベル変換回路１１ａに接続されている。またこの入
力信号レベル変換回路１１ａと各マット内のローカル周
辺回路１３とは、各々半導体チップ１の主面上に形成さ
れたフレーム配線３によって電気的に接続されている。
【０１１７】なお、入力用のバンプパッド４は、フレー
ム配線なしで、直接、パッドに接続されていてもよい。
ム配線なしで、直接、パッドに接続されていてもよい。
【０１１８】特に図６を参照して、ローカル周辺回路１
３の形成領域内には、出力バッファ回路（図示せず）が
設けられている。この出力バッファ回路に、パッド２お
よびフレーム配線３を介在して出力用のバンプパッド４
が電気的に接続されている。この出力用のバンプパッド
４は、出力バッファ回路の近傍上に形成されている。
３の形成領域内には、出力バッファ回路（図示せず）が
設けられている。この出力バッファ回路に、パッド２お
よびフレーム配線３を介在して出力用のバンプパッド４
が電気的に接続されている。この出力用のバンプパッド
４は、出力バッファ回路の近傍上に形成されている。
【０１１９】なお、入力用のバンブパッド４も、フレー
ム配線３なしで、直接、パッド２に接続されていてもよ
い。
ム配線３なしで、直接、パッド２に接続されていてもよ
い。
【０１２０】次に、この半導体パッケージ内における信
号の伝達について説明する。まずマスター周辺回路１１
内に配置された入力用のバンプパッド４に外部から入力
信号が与えられる。この入力信号はマスター周辺回路１
１内において、入力バッファ回路を通じて入力信号レベ
ル変換回路１１ａに入力される。これによって、入力信
号はチップ内部電源レベルに変換され、マスタ信号とし
てＣＳＰのフレーム配線３（通常パッケージのワイヤリ
ングに相当）により各マット１２に伝達される。この信
号は、各マット１２の中央付近に配置されているローカ
ル周辺回路１３に入力される。この後、信号はローカル
周辺回路を経てメモリアレイ１４に入力される。
号の伝達について説明する。まずマスター周辺回路１１
内に配置された入力用のバンプパッド４に外部から入力
信号が与えられる。この入力信号はマスター周辺回路１
１内において、入力バッファ回路を通じて入力信号レベ
ル変換回路１１ａに入力される。これによって、入力信
号はチップ内部電源レベルに変換され、マスタ信号とし
てＣＳＰのフレーム配線３（通常パッケージのワイヤリ
ングに相当）により各マット１２に伝達される。この信
号は、各マット１２の中央付近に配置されているローカ
ル周辺回路１３に入力される。この後、信号はローカル
周辺回路を経てメモリアレイ１４に入力される。
【０１２１】各マット１２のメモリアレイ１４から出力
されるデータは、各マット１２のローカル周辺回路１３
に配置された出力バッファ回路へ短いデータバスにより
伝達される。出力データは、各ローカル周辺回路上であ
ってメモリアレイ１４近傍上に配置された出力用のバン
プパッド４より外部へ出力される。
されるデータは、各マット１２のローカル周辺回路１３
に配置された出力バッファ回路へ短いデータバスにより
伝達される。出力データは、各ローカル周辺回路上であ
ってメモリアレイ１４近傍上に配置された出力用のバン
プパッド４より外部へ出力される。
【０１２２】本実施の形態では、バンプ電極４が、接続
されるべき入力バッファ回路もしくは出力バッファ回路
の近傍上に設けられている。このため、バンプパッド４
から入力バッファ回路もしくは出力バッファ回路までの
配線経路を短くすることができる。よって、バンプパッ
ド４と入力バッファ回路もしくは出力バッファ回路との
間での信号伝達の遅延を防止することができる。したが
って、半導体メモリなどが大容量化されても高速動作を
維持することができる。
されるべき入力バッファ回路もしくは出力バッファ回路
の近傍上に設けられている。このため、バンプパッド４
から入力バッファ回路もしくは出力バッファ回路までの
配線経路を短くすることができる。よって、バンプパッ
ド４と入力バッファ回路もしくは出力バッファ回路との
間での信号伝達の遅延を防止することができる。したが
って、半導体メモリなどが大容量化されても高速動作を
維持することができる。
【０１２３】また、配線経路を短くできるためアドレス
セットアップやホールドマージンも改良される。以下、
そのことについて詳細に説明する。
セットアップやホールドマージンも改良される。以下、
そのことについて詳細に説明する。
【０１２４】図８は、アドレス信号のセットアップ時間
およびホールド時間を例示的に示す図であり、データ読
出動作時における外部制御信号に要求されるセットアッ
プ時間およびホールド時間を示している。ＤＲＡＭにお
いては、行アドレス信号と列アドレス信号とは時分割的
に与えられる。ここでは行アドレス信号についてのみ説
明する。
およびホールド時間を例示的に示す図であり、データ読
出動作時における外部制御信号に要求されるセットアッ
プ時間およびホールド時間を示している。ＤＲＡＭにお
いては、行アドレス信号と列アドレス信号とは時分割的
に与えられる。ここでは行アドレス信号についてのみ説
明する。
【０１２５】図８を参照して、アドレス信号に対して
は、ローアドレスストローブ信号／ＲＡＳの立下がり前
に行アドレス信号を確定状態とするためのＲＡＳ前行ア
ドレス・セットアップ時間ｔ2 が規定され、外部ローア
ドレスストローブ信号／ＲＡＳの立下がり後その行アド
レス信号を維持するＲＡＳ後行アドレス・ホールド時間
ｔ4 が規定される。このＲＡＳ後行アドレス・ホールド
時間ｔ4 完了後、ＤＲＡＭにおいては内部で行選択動作
が開始される。
は、ローアドレスストローブ信号／ＲＡＳの立下がり前
に行アドレス信号を確定状態とするためのＲＡＳ前行ア
ドレス・セットアップ時間ｔ2 が規定され、外部ローア
ドレスストローブ信号／ＲＡＳの立下がり後その行アド
レス信号を維持するＲＡＳ後行アドレス・ホールド時間
ｔ4 が規定される。このＲＡＳ後行アドレス・ホールド
時間ｔ4 完了後、ＤＲＡＭにおいては内部で行選択動作
が開始される。
【０１２６】ここで、本実施の形態では、バンプ電極と
入力／出力バッファ回路との配線経路を短くできるた
め、信号の伝達は時間Ｔだけ早くなる。つまり、ロウア
ドレスストローブ信号／ＲＡＳの立下がりが時間Ｔだけ
早くなる。このため、ＲＡＳ前行アドレス・セットアッ
プ時間ｔ2 がｔ1 へ移行する。つまり、セットアップ時
間が短縮化される。またＲＡＳ後行アドレス・ホールド
時間Ｔ4 がＴ3 へ移行する。つまり、ホールド時間のマ
ージンが増える。
入力／出力バッファ回路との配線経路を短くできるた
め、信号の伝達は時間Ｔだけ早くなる。つまり、ロウア
ドレスストローブ信号／ＲＡＳの立下がりが時間Ｔだけ
早くなる。このため、ＲＡＳ前行アドレス・セットアッ
プ時間ｔ2 がｔ1 へ移行する。つまり、セットアップ時
間が短縮化される。またＲＡＳ後行アドレス・ホールド
時間Ｔ4 がＴ3 へ移行する。つまり、ホールド時間のマ
ージンが増える。
【０１２７】また本実施の形態においては、出力用のバ
ンプパッド４がローカル周辺回路１３上に配置できる。
このため、出力用のバンプパッド４に電気的に接続され
る出力バッファ回路もメモリアレイ１４近辺のローカル
周辺回路１３内に配置できる。よって、図９に示すよう
に、各マット１２のメモリアレイ１４より読出されたデ
ータは、近辺に位置する出力バッファまで短いデータバ
ス１６で転送されることになる。従って、アクセスが高
速化され、各データ信号の位相ずれ、すなわちデータス
キューが低減される。また、この構成では多ビット構成
でもデータバス１６を短くできるので、多ビット化によ
りアクセスなどが劣化することはない。
ンプパッド４がローカル周辺回路１３上に配置できる。
このため、出力用のバンプパッド４に電気的に接続され
る出力バッファ回路もメモリアレイ１４近辺のローカル
周辺回路１３内に配置できる。よって、図９に示すよう
に、各マット１２のメモリアレイ１４より読出されたデ
ータは、近辺に位置する出力バッファまで短いデータバ
ス１６で転送されることになる。従って、アクセスが高
速化され、各データ信号の位相ずれ、すなわちデータス
キューが低減される。また、この構成では多ビット構成
でもデータバス１６を短くできるので、多ビット化によ
りアクセスなどが劣化することはない。
【０１２８】また、マスター周辺回路１１の形成領域上
に設けられた入力用のバンプパッド４に対して複数のマ
ット１２の各々が対称に配置されている。また入力用の
バンプパッド４から各マット１２のローカル周辺回路１
３へ延びる配線（フレーム配線３を含む）の各々は、入
力用のバンプパッド４に対して対称形状を有している。
すなわち、入力用のバンプ電極４から複数のマット１２
の各々へ入力される信号の伝達距離は略同一である。こ
のため、同一の入力用のバンプパッド４から各マット１
２へ入力される信号の位相ずれ、すなわちスキューを非
常に小さくすることができる。理想的には、すべてのマ
ット１２に対してマスター周辺回路１１からの制御をす
べて均一にすることができる。
に設けられた入力用のバンプパッド４に対して複数のマ
ット１２の各々が対称に配置されている。また入力用の
バンプパッド４から各マット１２のローカル周辺回路１
３へ延びる配線（フレーム配線３を含む）の各々は、入
力用のバンプパッド４に対して対称形状を有している。
すなわち、入力用のバンプ電極４から複数のマット１２
の各々へ入力される信号の伝達距離は略同一である。こ
のため、同一の入力用のバンプパッド４から各マット１
２へ入力される信号の位相ずれ、すなわちスキューを非
常に小さくすることができる。理想的には、すべてのマ
ット１２に対してマスター周辺回路１１からの制御をす
べて均一にすることができる。
【０１２９】またマスター周辺回路１１とローカル周辺
回路１３との接続の大部分は、フレーム配線３によって
なされる。このフレーム配線３は、半導体チップ１の主
面上に形成される。半導体チップ１の主面上には、素子
や回路などは形成されないため、フレーム配線３の線幅
を大きく確保することができる。また、フレーム配線の
材料に対する制約も少ないため、配線に適した材料を選
択することもできる。よって、半導体チップ内に形成さ
れる配線と比較して、フレーム配線３のインピーダンス
は非常に小さくできる。それゆえ、非常に小さい信号の
遅延時間でマスター周辺回路１１から各マット１２のロ
ーカル周辺回路１３へ信号が転送される。またフレーム
配線３により、マスター周辺回路１１とローカル周辺回
路１３とが電気的に接続されているため、時定数を大幅
に低減することができる。
回路１３との接続の大部分は、フレーム配線３によって
なされる。このフレーム配線３は、半導体チップ１の主
面上に形成される。半導体チップ１の主面上には、素子
や回路などは形成されないため、フレーム配線３の線幅
を大きく確保することができる。また、フレーム配線の
材料に対する制約も少ないため、配線に適した材料を選
択することもできる。よって、半導体チップ内に形成さ
れる配線と比較して、フレーム配線３のインピーダンス
は非常に小さくできる。それゆえ、非常に小さい信号の
遅延時間でマスター周辺回路１１から各マット１２のロ
ーカル周辺回路１３へ信号が転送される。またフレーム
配線３により、マスター周辺回路１１とローカル周辺回
路１３とが電気的に接続されているため、時定数を大幅
に低減することができる。
【０１３０】なお、図５では、フレーム配線３が交差す
る場合がある。この場合には、図１０や図１１、図１２
に示す構成にすることで各フレーム配線の絶縁が保たれ
る。この構成について以下に説明する。
る場合がある。この場合には、図１０や図１１、図１２
に示す構成にすることで各フレーム配線の絶縁が保たれ
る。この構成について以下に説明する。
【０１３１】図１０は、２つのフレーム配線が異なる層
上に形成された場合の構成を示す概略断面図である。図
１０を参照して、上層のフレーム配線３ｃは、下層のフ
レーム配線３ｂ上にポリイミド樹脂７ａを介在して形成
されている。このように異なる層上にフレーム配線３
ｂ、３ｃを形成することにより、２つのフレーム配線３
ｂ、３ｃが平面的に交差する場合でも、この２層のフレ
ーム配線３ｂ、３ｃの絶縁が保たれる。
上に形成された場合の構成を示す概略断面図である。図
１０を参照して、上層のフレーム配線３ｃは、下層のフ
レーム配線３ｂ上にポリイミド樹脂７ａを介在して形成
されている。このように異なる層上にフレーム配線３
ｂ、３ｃを形成することにより、２つのフレーム配線３
ｂ、３ｃが平面的に交差する場合でも、この２層のフレ
ーム配線３ｂ、３ｃの絶縁が保たれる。
【０１３２】なお、フレーム配線３ｃは、ポリイミド樹
脂７ｂにより覆われている。図１１と図１２とは、２つ
のフレーム配線が同一層上に形成されている場合の構成
を示す概略斜視図と概略断面図である。図１１と図１２
とを参照して、２つのフレーム配線３ｂ、３ｃの交差部
において、一方のフレーム配線３ｂがチップ内の配線層
２ａに電気的に接続されて他方のフレーム配線３ｃの下
側をくぐる構成、すなわちクロスアンダーの構成を有し
ている。このクロスアンダーの構成を有することによ
り、２つのフレーム配線３ｂ、３ｃが平面的に交差する
場合でも、２つのフレーム配線３ｂ、３ｃの絶縁が保た
れる。
脂７ｂにより覆われている。図１１と図１２とは、２つ
のフレーム配線が同一層上に形成されている場合の構成
を示す概略斜視図と概略断面図である。図１１と図１２
とを参照して、２つのフレーム配線３ｂ、３ｃの交差部
において、一方のフレーム配線３ｂがチップ内の配線層
２ａに電気的に接続されて他方のフレーム配線３ｃの下
側をくぐる構成、すなわちクロスアンダーの構成を有し
ている。このクロスアンダーの構成を有することによ
り、２つのフレーム配線３ｂ、３ｃが平面的に交差する
場合でも、２つのフレーム配線３ｂ、３ｃの絶縁が保た
れる。
【０１３３】なお、図１０と図１１、１２とに示す上述
した以外の構成については、図３と図４とに示す構成と
ほぼ同様であるため、同一の部材については同一の符号
を付し、その説明を省略する。
した以外の構成については、図３と図４とに示す構成と
ほぼ同様であるため、同一の部材については同一の符号
を付し、その説明を省略する。
【０１３４】［実施の形態５］図１３は、本発明の実施
の形態５に係る半導体パッケージにおけるマットの構成
を概略的に示す平面図である。図１３を参照して、ＣＳ
Ｐによりバンプパッド４の配置に制限がないため、各マ
ット１２は、自由な位置に電源を供給するバンプパッド
４ｃ〜４ｅを有することができる。
の形態５に係る半導体パッケージにおけるマットの構成
を概略的に示す平面図である。図１３を参照して、ＣＳ
Ｐによりバンプパッド４の配置に制限がないため、各マ
ット１２は、自由な位置に電源を供給するバンプパッド
４ｃ〜４ｅを有することができる。
【０１３５】このため、たとえば各マット１２のローカ
ル周辺回路１３や出力バッファ回路への電源を供給する
電源パッド４ｃ〜４ｅを各々、出力バッファ回路やロー
カル周辺回路の近傍上に配置することができる。これに
より、電源パッド４ｃ〜４ｅとそれに接続される出力バ
ッファ回路やローカル周辺回路との配線経路が短くなる
ため、電源ノイズの小さい安定した低インピーダンス電
源を実現することができる。
ル周辺回路１３や出力バッファ回路への電源を供給する
電源パッド４ｃ〜４ｅを各々、出力バッファ回路やロー
カル周辺回路の近傍上に配置することができる。これに
より、電源パッド４ｃ〜４ｅとそれに接続される出力バ
ッファ回路やローカル周辺回路との配線経路が短くなる
ため、電源ノイズの小さい安定した低インピーダンス電
源を実現することができる。
【０１３６】［実施の形態６］図１４は、本発明の実施
の形態６に係る半導体パッケージにおいて、マットセレ
クト機能としてデコーダを用いた場合の制御ブロック図
である。図１４を参照して、本実施の形態においては、
マットセレクト機能としてたとえばデコーダ２２がマス
ター周辺回路部分に設けられる。このデコーダ２２へ
は、入力バッファ回路２１を介在してマットセレクト信
号ＭＳが入力される。この入力された信号ＭＳの組合せ
により、各マットＭ１、Ｍ２、Ｍ３、Ｍ４が選択され
る。
の形態６に係る半導体パッケージにおいて、マットセレ
クト機能としてデコーダを用いた場合の制御ブロック図
である。図１４を参照して、本実施の形態においては、
マットセレクト機能としてたとえばデコーダ２２がマス
ター周辺回路部分に設けられる。このデコーダ２２へ
は、入力バッファ回路２１を介在してマットセレクト信
号ＭＳが入力される。この入力された信号ＭＳの組合せ
により、各マットＭ１、Ｍ２、Ｍ３、Ｍ４が選択され
る。
【０１３７】このチップセレクト機能２２により、たと
えば各マットＭ１、Ｍ２、Ｍ３、Ｍ４のうちいずれか１
つを選択することができる。
えば各マットＭ１、Ｍ２、Ｍ３、Ｍ４のうちいずれか１
つを選択することができる。
【０１３８】またたとえば、各マットＭ１、Ｍ２、Ｍ
３、Ｍ４の組合せを選択することができる。具体的に
は、チップ全体を１ＭＤＲＡＭとすると、マットセレク
ト機能２２で、５１２ＭＤＲＡＭを２個にしたり、また
２５６ＭＤＲＡＭを４個にしたりして自由にメモリ構成
を可変にできる。つまり、メモリ構成を、あたかもビッ
トサイズが可変なモジュールのように構成することがで
きる。
３、Ｍ４の組合せを選択することができる。具体的に
は、チップ全体を１ＭＤＲＡＭとすると、マットセレク
ト機能２２で、５１２ＭＤＲＡＭを２個にしたり、また
２５６ＭＤＲＡＭを４個にしたりして自由にメモリ構成
を可変にできる。つまり、メモリ構成を、あたかもビッ
トサイズが可変なモジュールのように構成することがで
きる。
【０１３９】なお、マットセレクト機能２２により非選
択とされるマットについては、そのマットのローカル周
辺回路への電源供給が断たれる。このため、非選択のマ
ットに所定の電圧を印加してスタンバイ状態とする場合
に比較して、消費電力を低減することができる。
択とされるマットについては、そのマットのローカル周
辺回路への電源供給が断たれる。このため、非選択のマ
ットに所定の電圧を印加してスタンバイ状態とする場合
に比較して、消費電力を低減することができる。
【０１４０】なお、マットセレクト機能２２は、ＣＳＰ
のバンプパッドにより外部からマットセレクト信号ＭＳ
を与えることで実現することができる。またバンプパッ
ドを設けない場合には、ＣＳＰの半導体チップ上に形成
されたフレーム配線にこのマットセレクト信号ＭＳを与
えることでマットセレクト機能を制御することができ
る。
のバンプパッドにより外部からマットセレクト信号ＭＳ
を与えることで実現することができる。またバンプパッ
ドを設けない場合には、ＣＳＰの半導体チップ上に形成
されたフレーム配線にこのマットセレクト信号ＭＳを与
えることでマットセレクト機能を制御することができ
る。
【０１４１】［実施の形態７］ISSCC91 Dig. of Tech p
apers pp.108〜109 に示されているように、ＤＲＡＭの
センスアンプ用電源線をメッシュ状にメモリアレイ上に
配置することで電源インピーダンスを低減させて高速セ
ンス動作を実現させることができる。しかしこの場合、
メッシュ状に配置されるセンスアンプ用電源線には、半
導体チップ内に形成されたアルミニウム配線が用いられ
る。またこの場合、下層（１層目）のアルミニウム配線
はワード線のシャントに用いられ、上層（２層目）のア
ルミニウム配線は、センスアンプ用電源線とコラム出力
線とに用いられている。
apers pp.108〜109 に示されているように、ＤＲＡＭの
センスアンプ用電源線をメッシュ状にメモリアレイ上に
配置することで電源インピーダンスを低減させて高速セ
ンス動作を実現させることができる。しかしこの場合、
メッシュ状に配置されるセンスアンプ用電源線には、半
導体チップ内に形成されたアルミニウム配線が用いられ
る。またこの場合、下層（１層目）のアルミニウム配線
はワード線のシャントに用いられ、上層（２層目）のア
ルミニウム配線は、センスアンプ用電源線とコラム出力
線とに用いられている。
【０１４２】上記構成では、集積度が上るにつれて、セ
ンスアンプ用電源線の本数が多くなるため、２層目のア
ルミニウム配線のピッチが厳しくなる。このため、セン
スアンプ用電源線の線幅が小さくなることでそのインピ
ーダンスが上昇したり、コラム選択線の線間容量が増加
したりして、信号伝達の遅延が生ずる。
ンスアンプ用電源線の本数が多くなるため、２層目のア
ルミニウム配線のピッチが厳しくなる。このため、セン
スアンプ用電源線の線幅が小さくなることでそのインピ
ーダンスが上昇したり、コラム選択線の線間容量が増加
したりして、信号伝達の遅延が生ずる。
【０１４３】図１５は、本発明の実施の形態７における
半導体パッケージにおけるフレーム配線の配置の様子を
例示的に示す平面図である。また図１６は、図１５のＰ
部におけるフレーム配線とセンスアンプ用のＶｃｃとＶ
ｓｓ電源線との配置の様子を示す平面図である。
半導体パッケージにおけるフレーム配線の配置の様子を
例示的に示す平面図である。また図１６は、図１５のＰ
部におけるフレーム配線とセンスアンプ用のＶｃｃとＶ
ｓｓ電源線との配置の様子を示す平面図である。
【０１４４】図１５と図１６とを参照して、本実施の形
態においては、半導体チップ１内に形成された電源線
（Ｖｃｃ配線およびＶｓｓ配線）と半導体チップの１主
面上に形成されたフレーム配線３ｆ、３ｇとが、メッシ
ュ状に配置されている。またフレーム配線３ｆとＶｓｓ
配線とは接触部４１において電気的に接続されており、
フレーム配線３ｇとＶｃｃ配線とは接触部４２において
電気的に接続されている。またフレーム配線３ｆと３ｇ
とは、各々異なるバンプパッド４に電気的に接続されて
いる。これにより、フレーム配線３ｆには、Ｖｓｓの電
位が与えられ、フレーム配線３ｇにはＶｃｃの電位が与
えられるよう制御される。
態においては、半導体チップ１内に形成された電源線
（Ｖｃｃ配線およびＶｓｓ配線）と半導体チップの１主
面上に形成されたフレーム配線３ｆ、３ｇとが、メッシ
ュ状に配置されている。またフレーム配線３ｆとＶｓｓ
配線とは接触部４１において電気的に接続されており、
フレーム配線３ｇとＶｃｃ配線とは接触部４２において
電気的に接続されている。またフレーム配線３ｆと３ｇ
とは、各々異なるバンプパッド４に電気的に接続されて
いる。これにより、フレーム配線３ｆには、Ｖｓｓの電
位が与えられ、フレーム配線３ｇにはＶｃｃの電位が与
えられるよう制御される。
【０１４５】なお、電源線（Ｖｃｃ配線とＶｓｓ配線）
は、センスアンプ領域１８内に形成されたセンスアンプ
１８に電気的に接続されている。このセンスアンプ領域
１８はメモリアレイ１４と隣接するように設けられてい
る。
は、センスアンプ領域１８内に形成されたセンスアンプ
１８に電気的に接続されている。このセンスアンプ領域
１８はメモリアレイ１４と隣接するように設けられてい
る。
【０１４６】このように、ＣＳＰのフレーム配線を利用
して、センスアンプ用電源線（Ｖｃｃ配線とＶｓｓ配
線）の強化が行なわれている。このフレーム配線３ｆ、
３ｇは、半導体チップ１の主面上に形成されるものであ
り、半導体チップ１上には、素子などは形成されない。
このため、フレーム配線３ｆ、３ｇの配置の自由度は、
半導体チップ内に設けられたアルミニウム配線層などに
比較すると非常に高い。このため、集積度が上がって
も、このフレーム配線層のインピーダンスの上昇は抑制
でき、かつコラム選択線の線間容量の増加も抑制でき
る。
して、センスアンプ用電源線（Ｖｃｃ配線とＶｓｓ配
線）の強化が行なわれている。このフレーム配線３ｆ、
３ｇは、半導体チップ１の主面上に形成されるものであ
り、半導体チップ１上には、素子などは形成されない。
このため、フレーム配線３ｆ、３ｇの配置の自由度は、
半導体チップ内に設けられたアルミニウム配線層などに
比較すると非常に高い。このため、集積度が上がって
も、このフレーム配線層のインピーダンスの上昇は抑制
でき、かつコラム選択線の線間容量の増加も抑制でき
る。
【０１４７】また、フレーム配線を設けないで、図１７
に示すようにバンプパッド４ｆ、４ｇを、各々センスア
ンプ用電源線（Ｖｓｓ配線、Ｖｃｃ配線）に直接、電気
的に接続してもよい。この場合、フレーム配線を省略す
ることができるため、より電源インピーダンスを低減す
ることができる。
に示すようにバンプパッド４ｆ、４ｇを、各々センスア
ンプ用電源線（Ｖｓｓ配線、Ｖｃｃ配線）に直接、電気
的に接続してもよい。この場合、フレーム配線を省略す
ることができるため、より電源インピーダンスを低減す
ることができる。
【０１４８】［実施の形態８］ウエハプロセスが完了し
た時点では、ＣＳＰプロセスが実施されていないのでフ
レーム配線のない状態でウェハテストが実施される必要
がある。このウェハテストでは、プロービンクのための
従来のボンディングパッドが必要となる。この場合、す
べての入力、出力、電源用ボンディングパッドを配置す
ることは、チップ面積のことを考慮すると、上記実施例
に挙げてきたメリットをすべて打消すことになる。
た時点では、ＣＳＰプロセスが実施されていないのでフ
レーム配線のない状態でウェハテストが実施される必要
がある。このウェハテストでは、プロービンクのための
従来のボンディングパッドが必要となる。この場合、す
べての入力、出力、電源用ボンディングパッドを配置す
ることは、チップ面積のことを考慮すると、上記実施例
に挙げてきたメリットをすべて打消すことになる。
【０１４９】この対策として、本実施の形態では、ロジ
ックなどで用いられるスキャンテストとＢＩＳＴ（ビル
トインセルフテスト）の組合せ（スキャン−ＢＩＳＴテ
スト）により、最小限のボンディングパッドでウェハテ
ストを実施する構成を有している。この場合のウェハテ
ストでは、厳しいタイミングのテストなどを実施せず、
ファンクション動作テストとＤＣテストだけの簡単なテ
ストが実施されればよい。
ックなどで用いられるスキャンテストとＢＩＳＴ（ビル
トインセルフテスト）の組合せ（スキャン−ＢＩＳＴテ
スト）により、最小限のボンディングパッドでウェハテ
ストを実施する構成を有している。この場合のウェハテ
ストでは、厳しいタイミングのテストなどを実施せず、
ファンクション動作テストとＤＣテストだけの簡単なテ
ストが実施されればよい。
【０１５０】なお、スキャンテストについては、たとえ
ばMiron Abramovici et. al., Digital System Testing
and Testable Design（Computer Science Press 出
版，１９９０年発行）などに示されている。
ばMiron Abramovici et. al., Digital System Testing
and Testable Design（Computer Science Press 出
版，１９９０年発行）などに示されている。
【０１５１】また、ＢＩＳＴについては、たとえば Yer
vant Zorian et.al., “ An Effective BIST Scheme fo
r Ring-Address Type FIFOs ”Proceedings of 1994 In
ternational Test Conference, Paper 17.2, pp 378-38
7 や、Hiroki Koike et.al.,“A BIST SCHEME MICROPRO
GRAM ROM FOR LARGE CAPACITY MEMORIES”Proceedings
of 1990 International Test Conference, Paper 36.1,
pp 815-822 や、T.Takeshima et.al.,“A 55ns 16Mb D
RAM”1989 ISSCC Dig. Tech. Pap. VoL.32FAM16.5 pp.
246-247 (1989)に示されている。
vant Zorian et.al., “ An Effective BIST Scheme fo
r Ring-Address Type FIFOs ”Proceedings of 1994 In
ternational Test Conference, Paper 17.2, pp 378-38
7 や、Hiroki Koike et.al.,“A BIST SCHEME MICROPRO
GRAM ROM FOR LARGE CAPACITY MEMORIES”Proceedings
of 1990 International Test Conference, Paper 36.1,
pp 815-822 や、T.Takeshima et.al.,“A 55ns 16Mb D
RAM”1989 ISSCC Dig. Tech. Pap. VoL.32FAM16.5 pp.
246-247 (1989)に示されている。
【０１５２】図１８を参照して、本実施の形態における
スキャン−ＢＩＳＴテストでは、Ｖｄｄ、Ｖｓｓ、Ｖｄ
ｄｑ、Ｖｓｓｑ、ＴＥ、Ｑの最低６つボンディングパッ
ド３６があればウェハテストを実施することができる。
ここでＶｄｄ、Ｖｓｓは周辺回路用電源であり、Ｖｄｄ
ｑ、Ｖｓｓｑは出力バッファ用電源であり、ＴＥはスキ
ャン−ＢＩＳＴテストを実施するための信号であり、Ｑ
はテスト結果のフラグ出力である。
スキャン−ＢＩＳＴテストでは、Ｖｄｄ、Ｖｓｓ、Ｖｄ
ｄｑ、Ｖｓｓｑ、ＴＥ、Ｑの最低６つボンディングパッ
ド３６があればウェハテストを実施することができる。
ここでＶｄｄ、Ｖｓｓは周辺回路用電源であり、Ｖｄｄ
ｑ、Ｖｓｓｑは出力バッファ用電源であり、ＴＥはスキ
ャン−ＢＩＳＴテストを実施するための信号であり、Ｑ
はテスト結果のフラグ出力である。
【０１５３】次に、本実施の形態におけるウェハテスト
について詳細に説明する。図１９は、本発明の実施の形
態８における半導体パッケージのウェハテストを説明す
るためのブロック図である。図１９を参照して、まず上
記ボンディングパッドの１つにＴＥの信号が入力され
る。ＴＥが活性化すると半導体チップの内部に設けられ
た発振器３１が活性化して、ＤＲＡＭの基本クロックＲ
ＡＳ、ＣＡＳ、Ｒ／Ｗ、ＯＥなどが基本クロックジェネ
レイター３２によって発生される。またテストパターン
もテストパターン発生回路３３によって自動的に発生さ
れる。またアドレスもカウンタ回路によって順次インク
リメントされるよう、すなわち順次アドレス番号がずれ
ていくように発生される。
について詳細に説明する。図１９は、本発明の実施の形
態８における半導体パッケージのウェハテストを説明す
るためのブロック図である。図１９を参照して、まず上
記ボンディングパッドの１つにＴＥの信号が入力され
る。ＴＥが活性化すると半導体チップの内部に設けられ
た発振器３１が活性化して、ＤＲＡＭの基本クロックＲ
ＡＳ、ＣＡＳ、Ｒ／Ｗ、ＯＥなどが基本クロックジェネ
レイター３２によって発生される。またテストパターン
もテストパターン発生回路３３によって自動的に発生さ
れる。またアドレスもカウンタ回路によって順次インク
リメントされるよう、すなわち順次アドレス番号がずれ
ていくように発生される。
【０１５４】これらの信号は、マスター周辺回路１１を
動作させ、次いでローカル周辺回路１３を動作させ、メ
モリアレイ１４を活性化させ、リード／ライト動作を行
なう。メモリアレイ１４からのデータについては、書込
まれたデータと読出されたデータとの一致検出が行なわ
れ、パス／フェイルのフラッグが出力される。
動作させ、次いでローカル周辺回路１３を動作させ、メ
モリアレイ１４を活性化させ、リード／ライト動作を行
なう。メモリアレイ１４からのデータについては、書込
まれたデータと読出されたデータとの一致検出が行なわ
れ、パス／フェイルのフラッグが出力される。
【０１５５】なお、シフトレジスタ３４は、テストパタ
ーン信号および内部アドレス信号の双方を順次記憶し、
かつ出力するためのものである。またシフトレジスタ３
５は、各メモリアレイ１４のテストデータのパス／フェ
イルを順次記憶し、かつ出力するためのものである。
ーン信号および内部アドレス信号の双方を順次記憶し、
かつ出力するためのものである。またシフトレジスタ３
５は、各メモリアレイ１４のテストデータのパス／フェ
イルを順次記憶し、かつ出力するためのものである。
【０１５６】本実施の形態においては、半導体チップ内
において基本クロックジェネレイター３２によって制御
信号を、またテストパターン発生回路３３によってテス
トパターンおよび内部アドレス信号を、各々発生させる
こととしたため、外部からこれらの信号を与えるための
ボンディングパッドを省略することができる。
において基本クロックジェネレイター３２によって制御
信号を、またテストパターン発生回路３３によってテス
トパターンおよび内部アドレス信号を、各々発生させる
こととしたため、外部からこれらの信号を与えるための
ボンディングパッドを省略することができる。
【０１５７】また、シフトレジスタ３５により、１つの
出力用のパッドＱに複数のテストデータのパス／フェイ
ルを順次出力することができる。このため、テスト結果
のフラッグ出力用のボンディングパッド９は１つで足り
るため、半導体チップのボンディングパッド数を減らす
ことができる。
出力用のパッドＱに複数のテストデータのパス／フェイ
ルを順次出力することができる。このため、テスト結果
のフラッグ出力用のボンディングパッド９は１つで足り
るため、半導体チップのボンディングパッド数を減らす
ことができる。
【０１５８】上記のスキャン−ＢＩＳＴテストでは、不
良のアドレスはわからない。しかし、内部アドレス信号
と各メモリアレイ１４からのパス／フェイルとを入力す
ることにより各メモリセルの不良アドレスを判別し、記
録する手段（たとえばシフトレジスタ）をさらに備える
ことにより、パッドＱに不良アドレスをパケットで出力
することができる。また外部にデコーダを設ければ、不
良アドレスも判別でき冗長試験が可能になる。
良のアドレスはわからない。しかし、内部アドレス信号
と各メモリアレイ１４からのパス／フェイルとを入力す
ることにより各メモリセルの不良アドレスを判別し、記
録する手段（たとえばシフトレジスタ）をさらに備える
ことにより、パッドＱに不良アドレスをパケットで出力
することができる。また外部にデコーダを設ければ、不
良アドレスも判別でき冗長試験が可能になる。
【０１５９】なお本発明の実施の形態４では、各マット
のローカル周辺回路とマスター周辺回路とはフレーム配
線で接続されるが、ウェハテスト段階ではフレーム配線
がないので、仮のアルミニウムによる配線で接続してお
く必要がある。この場合、時定数はウェハテストの緩い
タイミングテストをクリアできればよい。また各マット
部の出力データをボンディングパッド９に接続する配線
も必要になる。さらに各マット周辺回路とマスター周辺
回路との電源も接続する配線が必要である。
のローカル周辺回路とマスター周辺回路とはフレーム配
線で接続されるが、ウェハテスト段階ではフレーム配線
がないので、仮のアルミニウムによる配線で接続してお
く必要がある。この場合、時定数はウェハテストの緩い
タイミングテストをクリアできればよい。また各マット
部の出力データをボンディングパッド９に接続する配線
も必要になる。さらに各マット周辺回路とマスター周辺
回路との電源も接続する配線が必要である。
【０１６０】これらの配線はＣＳＰプロセス後には不要
になるため、ＴＥ信号などで接続を電気的に切離せるよ
うにすればよい。またこれらの仮のアルミニウム配線に
よるチップ面積の増大はほとんどない。
になるため、ＴＥ信号などで接続を電気的に切離せるよ
うにすればよい。またこれらの仮のアルミニウム配線に
よるチップ面積の増大はほとんどない。
【０１６１】［実施の形態９］実施の形態８では、最小
信号入力の構成例について説明したが、他の構成例とし
て、たとえばＣＬＫピンを設けて、基本クロックを外部
から与える方式や、アドレスパッドを追加してアドレス
まで与える方式や、不良アドレスを出力するパッドを設
ける方式などいろんな変形が可能である。
信号入力の構成例について説明したが、他の構成例とし
て、たとえばＣＬＫピンを設けて、基本クロックを外部
から与える方式や、アドレスパッドを追加してアドレス
まで与える方式や、不良アドレスを出力するパッドを設
ける方式などいろんな変形が可能である。
【０１６２】［実施の形態１０］外部ピンにＶｒｅｆ
（リファレンス電位）ピンなどがあってＶｒｅｆにノイ
ズが乗ることを避けなければならない場合、Ｖｒｅｆの
フレーム配線を電源のフレーム配線でシールドすること
が実施の形態２に示されている。しかし、Ｖｒｅｆのフ
レーム配線をシールドする電源線に電流が流れた場合、
Ｖｒｅｆのフレーム配線に電流ノイズが生ずることを考
慮する必要もある。
（リファレンス電位）ピンなどがあってＶｒｅｆにノイ
ズが乗ることを避けなければならない場合、Ｖｒｅｆの
フレーム配線を電源のフレーム配線でシールドすること
が実施の形態２に示されている。しかし、Ｖｒｅｆのフ
レーム配線をシールドする電源線に電流が流れた場合、
Ｖｒｅｆのフレーム配線に電流ノイズが生ずることを考
慮する必要もある。
【０１６３】このＶｒｅｆに大きなノイズが乗ることを
回避する方法としては、電流の流れない（フレーム配線
に先に電流の消費する回路などが接続されていないも
の）電源線でＶｒｅｆのフレーム配線をシールドする方
法がある。このように電流の流れない電源線でＶｒｅｆ
のフレーム配線をシールドする構成は、実施の形態２
（図２）で述べたように簡単に構成することができる。
回避する方法としては、電流の流れない（フレーム配線
に先に電流の消費する回路などが接続されていないも
の）電源線でＶｒｅｆのフレーム配線をシールドする方
法がある。このように電流の流れない電源線でＶｒｅｆ
のフレーム配線をシールドする構成は、実施の形態２
（図２）で述べたように簡単に構成することができる。
【０１６４】［実施の形態１１］図２０は、本発明の実
施の形態１１に係る半導体パッケージの概略平面図であ
る。図２０を参照して、ＣＳＰでは、フレーム配線が接
続されているか否かにかかわらず、パッケージの表面全
面に複数のバンプパッド端子を各々分離して配置するこ
とができる。このように導電性のバンプパッド端子を全
面に配置することによって、パッケージの放熱性を高め
ることができ、それによって熱抵抗を下げることができ
る。
施の形態１１に係る半導体パッケージの概略平面図であ
る。図２０を参照して、ＣＳＰでは、フレーム配線が接
続されているか否かにかかわらず、パッケージの表面全
面に複数のバンプパッド端子を各々分離して配置するこ
とができる。このように導電性のバンプパッド端子を全
面に配置することによって、パッケージの放熱性を高め
ることができ、それによって熱抵抗を下げることができ
る。
【０１６５】また電気的に使用しないバンプパッドの表
面を絶縁コートして、ボードとの間に絶縁性を保つこと
も可能である。
面を絶縁コートして、ボードとの間に絶縁性を保つこと
も可能である。
【０１６６】なお、このバンプパッド端子は、パッケー
ジの表面のみならず裏面に配置されてもよい。このよう
にパッケージの表面および裏面の双方にバンプパッドを
設けることにより、さらにパッケージの放熱性を高める
ことができる。
ジの表面のみならず裏面に配置されてもよい。このよう
にパッケージの表面および裏面の双方にバンプパッドを
設けることにより、さらにパッケージの放熱性を高める
ことができる。
【０１６７】［実施の形態１２］通常、メモリは大容量
化するに伴いテスト時間が増大するため、たとえばライ
ンテストや多ビット並列テストなどのテストモードが導
入されている。この場合、すべてのテストがテストモー
ドで代用できるわけではない。
化するに伴いテスト時間が増大するため、たとえばライ
ンテストや多ビット並列テストなどのテストモードが導
入されている。この場合、すべてのテストがテストモー
ドで代用できるわけではない。
【０１６８】たとえば図２１に示すようにテストモード
が導入される場合には、これを実現するためのテスト回
路５３を設ける必要がある。このため、テスト時のアク
セス経路はテスト回路５３を通る矢印Ａで示す経路とな
る。これに対して、通常のアクセス時には、デコーダ５
１とＩ／Ｏ回路５２とを通る、矢印Ｂで示す経路とな
る。
が導入される場合には、これを実現するためのテスト回
路５３を設ける必要がある。このため、テスト時のアク
セス経路はテスト回路５３を通る矢印Ａで示す経路とな
る。これに対して、通常のアクセス時には、デコーダ５
１とＩ／Ｏ回路５２とを通る、矢印Ｂで示す経路とな
る。
【０１６９】このように通常アクセス時とテスト時との
アクセス経路が異なるため、アクセスタイムの測定など
には、テストモードが使えなかった。
アクセス経路が異なるため、アクセスタイムの測定など
には、テストモードが使えなかった。
【０１７０】一方、大容量化に伴い多ビット化が進めら
れるが、この場合、１Ｉ／Ｏ当りのビット数は大きくな
らない。このため、テスト時間の増大は抑えられるが、
テストする場合のコンパレータの数が多数必要になり、
テスタによる同時測定の個数に制限がかかりテスト効率
は劣化する。この対策として各Ｉ／Ｏに出力されるデー
タを縮退して、１つのＩ／Ｏに出すことによってテスト
効率を向上させる方式が採られていた。
れるが、この場合、１Ｉ／Ｏ当りのビット数は大きくな
らない。このため、テスト時間の増大は抑えられるが、
テストする場合のコンパレータの数が多数必要になり、
テスタによる同時測定の個数に制限がかかりテスト効率
は劣化する。この対策として各Ｉ／Ｏに出力されるデー
タを縮退して、１つのＩ／Ｏに出すことによってテスト
効率を向上させる方式が採られていた。
【０１７１】しかしながら、この構成でも通常出力の場
合と縮退Ｉ／Ｏの場合とのアクセス経路が異なる。
合と縮退Ｉ／Ｏの場合とのアクセス経路が異なる。
【０１７２】一方、本実施の形態４において説明したチ
ップ構成では、図５に示すように各マット１２が、入力
バンプ電極４に対して対称に配置されている。また図５
に示す半導体集積回路がたとえば１ＧＤＲＡＭであって
１６Ｍｂｉｔ×６４構成の場合、各マット１２の各々は
１６Ｍｂｉｔ×１６構成となり、同一構成を有する。こ
のように各マット１２の各々が対称に配置され、かつ同
一構成を有しているため、各マット１２へのアクセスタ
イムは略同一となる。よってアクセスタイムを測定する
場合には、１つのマット１２だけアクセスタイムを測定
すれば、他のマットのアクセスタイムを測定する必要は
ない。よって、複数のマット１２のうちいずれか１つの
マット１２にのみ、図２２に示すようにコンパレータ５
４が接続されればよく、コンパレータの数は１／４で済
む。
ップ構成では、図５に示すように各マット１２が、入力
バンプ電極４に対して対称に配置されている。また図５
に示す半導体集積回路がたとえば１ＧＤＲＡＭであって
１６Ｍｂｉｔ×６４構成の場合、各マット１２の各々は
１６Ｍｂｉｔ×１６構成となり、同一構成を有する。こ
のように各マット１２の各々が対称に配置され、かつ同
一構成を有しているため、各マット１２へのアクセスタ
イムは略同一となる。よってアクセスタイムを測定する
場合には、１つのマット１２だけアクセスタイムを測定
すれば、他のマットのアクセスタイムを測定する必要は
ない。よって、複数のマット１２のうちいずれか１つの
マット１２にのみ、図２２に示すようにコンパレータ５
４が接続されればよく、コンパレータの数は１／４で済
む。
【０１７３】このようにアクセス経路を同一にして、Ｉ
／Ｏの擬似縮体テストが可能になれば、ＤＲＡＭの大容
量が進んだとしても、アクセスタイムなどの測定テスト
が容易に実現できる。
／Ｏの擬似縮体テストが可能になれば、ＤＲＡＭの大容
量が進んだとしても、アクセスタイムなどの測定テスト
が容易に実現できる。
【０１７４】［実施の形態１３］一般的に、メモリを搭
載した半導体パッケージのピン数はロジックを搭載した
ものに比較して少なかった。このため、メモリは、これ
までＤＩＰ（Dual-In Line）に代表されるように半導体
パッケージの２側面からピンの突出したタイプの半導体
パッケージに搭載されていた。
載した半導体パッケージのピン数はロジックを搭載した
ものに比較して少なかった。このため、メモリは、これ
までＤＩＰ（Dual-In Line）に代表されるように半導体
パッケージの２側面からピンの突出したタイプの半導体
パッケージに搭載されていた。
【０１７５】しかし、今後、メモリの高集積化により、
メモリのピン数は増加する。このため、このように高集
積化されたメモリについては、ＱＦＰ（Quad Flat Pack
age）のような半導体パッケージの４側面からピンの突
出したタイプの半導体パッケージに搭載することが考え
られる。
メモリのピン数は増加する。このため、このように高集
積化されたメモリについては、ＱＦＰ（Quad Flat Pack
age）のような半導体パッケージの４側面からピンの突
出したタイプの半導体パッケージに搭載することが考え
られる。
【０１７６】ところが、このＱＦＰ等を用いても、メモ
リが実施の形態４で説明したように階層化により高集積
化がさらに進められた場合には、以下の問題点が生じ
る。
リが実施の形態４で説明したように階層化により高集積
化がさらに進められた場合には、以下の問題点が生じ
る。
【０１７７】まず階層化により、メモリに必要なピン数
がさらに増加するため、多数のリードが必要となり、必
然的に半導体パッケージの寸法が大きくなってしまう。
がさらに増加するため、多数のリードが必要となり、必
然的に半導体パッケージの寸法が大きくなってしまう。
【０１７８】また、半導体パッケージの寸法の増大を抑
制すべく、リード間のピッチを小さくすると、リード間
に大きな容量が生じてしまう。
制すべく、リード間のピッチを小さくすると、リード間
に大きな容量が生じてしまう。
【０１７９】そこで、本実施の形態では、これらの問題
を解決できるＣＳＰ構造以外の半導体パッケージを示
す。
を解決できるＣＳＰ構造以外の半導体パッケージを示
す。
【０１８０】図２３は、ＢＧＡ構造の半導体パッケージ
の構成を概略的に示す断面図である。図２３を参照し
て、半導体チップ１０１は、ダイ・ボンディング・エポ
キシ１０７によってプリント配線基板１０５に固着され
ている。この半導体チップ１０１のパッド（図示せず）
はプリント配線基板１０５の表面に設けられた基板配線
１０３ｂに、ボンディングワイヤ１０３ａを通じて電気
的に接続されている。基板配線１０３ｂは、プリント配
線基板１０５に設けられたスルーホール１０６を通じて
裏面に位置するハンダ・バンプ１０４に電気的に接続さ
れている。プリント配線基板１０５の裏面であって、ハ
ンダ・バンプ１０４が形成されている領域以外にはソル
ダーレジスト１０８が形成されている。半導体チップ１
０１とボンディングワイヤ１０３ａと接続配線１０３ｂ
とがモールド材１０９によって封止されている。
の構成を概略的に示す断面図である。図２３を参照し
て、半導体チップ１０１は、ダイ・ボンディング・エポ
キシ１０７によってプリント配線基板１０５に固着され
ている。この半導体チップ１０１のパッド（図示せず）
はプリント配線基板１０５の表面に設けられた基板配線
１０３ｂに、ボンディングワイヤ１０３ａを通じて電気
的に接続されている。基板配線１０３ｂは、プリント配
線基板１０５に設けられたスルーホール１０６を通じて
裏面に位置するハンダ・バンプ１０４に電気的に接続さ
れている。プリント配線基板１０５の裏面であって、ハ
ンダ・バンプ１０４が形成されている領域以外にはソル
ダーレジスト１０８が形成されている。半導体チップ１
０１とボンディングワイヤ１０３ａと接続配線１０３ｂ
とがモールド材１０９によって封止されている。
【０１８１】なお、プリント配線基板１０５は、図２４
に示す複数の導電層１０５ａ〜１０５ｄが、図２５に示
すように絶縁層１０５ｅ〜１０５ｉを間に挟んで積層さ
れた多層構造を有している。またスルーホール１０６内
には、埋込導電層１１１が埋込まれている。
に示す複数の導電層１０５ａ〜１０５ｄが、図２５に示
すように絶縁層１０５ｅ〜１０５ｉを間に挟んで積層さ
れた多層構造を有している。またスルーホール１０６内
には、埋込導電層１１１が埋込まれている。
【０１８２】なお、導電層１０５ａと１０５ｄとは、ス
ルーホール１０６が設けられる領域以外の全面に形成さ
れており、ＧＮＤ電位とされる。
ルーホール１０６が設けられる領域以外の全面に形成さ
れており、ＧＮＤ電位とされる。
【０１８３】ＢＧＡ構造の半導体パッケージは、バンプ
電極（ハンダ・バンプ）１０４によりボードに電気的に
接続される点においてＣＳＰ構造の半導体パッケージと
共通する。
電極（ハンダ・バンプ）１０４によりボードに電気的に
接続される点においてＣＳＰ構造の半導体パッケージと
共通する。
【０１８４】ＣＳＰ構造の半導体パッケージは、半導体
チップと同程度の寸法を有している。この半導体チップ
のサイズは、各社で異なる。このため、各社のＣＳＰ構
造の半導体パッケージの寸法を標準化することは難し
い。これに対して、ＢＧＡ構造の半導体パッケージは、
プリント配線基板１０５を用いているため、このプリン
ト配線基板１０５により各社の半導体パッケージの寸法
を標準化することが容易となる。
チップと同程度の寸法を有している。この半導体チップ
のサイズは、各社で異なる。このため、各社のＣＳＰ構
造の半導体パッケージの寸法を標準化することは難し
い。これに対して、ＢＧＡ構造の半導体パッケージは、
プリント配線基板１０５を用いているため、このプリン
ト配線基板１０５により各社の半導体パッケージの寸法
を標準化することが容易となる。
【０１８５】またＣＳＰ構造の半導体パッケージでは、
半導体基板の素子などが形成される面上にバンプ電極が
形成されるため、素子に応力がかかりやすい。これに対
して、ＢＧＡ構造の半導体パッケージでは、素子が形成
される面の裏面側にバンプ電極（ハンダ・バンプ）１０
４が設けられるため、素子に応力がかかりにくい。
半導体基板の素子などが形成される面上にバンプ電極が
形成されるため、素子に応力がかかりやすい。これに対
して、ＢＧＡ構造の半導体パッケージでは、素子が形成
される面の裏面側にバンプ電極（ハンダ・バンプ）１０
４が設けられるため、素子に応力がかかりにくい。
【０１８６】また、プリント配線基板には、ＧＮＤ電位
を有する導電層１０５ａと１０５ｄとが全面に形成され
るため、これらの導電層１０５ａと１０５ｄとに挟まれ
る導電層１０５ｂ、１０５ｃは、他の導電部分に対して
電気的にシールドされることになる。よって、導電層１
０５ｂ、１０５ｃのノイズ低減を図ることが可能とな
る。
を有する導電層１０５ａと１０５ｄとが全面に形成され
るため、これらの導電層１０５ａと１０５ｄとに挟まれ
る導電層１０５ｂ、１０５ｃは、他の導電部分に対して
電気的にシールドされることになる。よって、導電層１
０５ｂ、１０５ｃのノイズ低減を図ることが可能とな
る。
【０１８７】次に、このようなＢＧＡ構造の半導体パッ
ケージに搭載される半導体チップの構成について説明す
る。
ケージに搭載される半導体チップの構成について説明す
る。
【０１８８】図２６は、本発明の実施の形態１３におけ
る半導体パッケージに搭載される半導体チップの平面レ
イアウトを示す概略平面図である。図２６を参照して、
半導体チップ１０１は、たとえば４つのマット１１２
と、この各マット１１２を制御するマスター周辺回路１
１１とを有している。このマスター周辺回路１１１は、
各マット１１２の間に十文字のように配置されている。
る半導体パッケージに搭載される半導体チップの平面レ
イアウトを示す概略平面図である。図２６を参照して、
半導体チップ１０１は、たとえば４つのマット１１２
と、この各マット１１２を制御するマスター周辺回路１
１１とを有している。このマスター周辺回路１１１は、
各マット１１２の間に十文字のように配置されている。
【０１８９】なお、図２６中においては、説明の便宜
上、マスター周辺回路１１１は、十文字の中央部に位置
するよう示している。
上、マスター周辺回路１１１は、十文字の中央部に位置
するよう示している。
【０１９０】各マット１１２は、メモリアレイ１１４
と、対応するメモリアレイ１１４を制御するためのロー
カル周辺回路１１３とを有している。
と、対応するメモリアレイ１１４を制御するためのロー
カル周辺回路１１３とを有している。
【０１９１】この４つのマット１１２とマスター周辺回
路１１１との形成領域の外周領域であって半導体チップ
１０１の主表面に複数個のパッド１０２ａ、１０２ｂが
設けられている。パッド１０２ａは、チップ全体を制御
する信号を入力するためのパッドであり、マスター周辺
回路１１１に直接接続されている。このパッド１０２ａ
は、半導体チップ１０１の外周領域であって、マスター
周辺回路１１１からの距離が最短となる位置に配置され
ている。このため、パッド１０２ａからマスター周辺回
路へ入力される信号の劣化は防止される。
路１１１との形成領域の外周領域であって半導体チップ
１０１の主表面に複数個のパッド１０２ａ、１０２ｂが
設けられている。パッド１０２ａは、チップ全体を制御
する信号を入力するためのパッドであり、マスター周辺
回路１１１に直接接続されている。このパッド１０２ａ
は、半導体チップ１０１の外周領域であって、マスター
周辺回路１１１からの距離が最短となる位置に配置され
ている。このため、パッド１０２ａからマスター周辺回
路へ入力される信号の劣化は防止される。
【０１９２】またパッド１０２ｂは、各マットを制御す
る信号を入出力するためのパッドであり、ローカル周辺
回路１１３に直接接続されている。このパッド１０２ｂ
は、すべてのパッド１０２ｂからローカル周辺回路１１
３とを結線する各配線が略同一の配線長となるように配
置されている。このため、各パッド１０２ｂとローカル
周辺回路との間を伝達される各信号の位相ずれ、いわゆ
るスキューを非常に小さくすることができる。
る信号を入出力するためのパッドであり、ローカル周辺
回路１１３に直接接続されている。このパッド１０２ｂ
は、すべてのパッド１０２ｂからローカル周辺回路１１
３とを結線する各配線が略同一の配線長となるように配
置されている。このため、各パッド１０２ｂとローカル
周辺回路との間を伝達される各信号の位相ずれ、いわゆ
るスキューを非常に小さくすることができる。
【０１９３】なお、各パッド１０２ａ、１０２ｂが、半
導体チップ１０１の外周領域に配置されているのは、図
２３に示すようにＢＧＡ構造の半導体パッケージではボ
ンディングワイヤ１０３ａによりパッドと基板配線１０
３ｂとが接続されることに起因している。
導体チップ１０１の外周領域に配置されているのは、図
２３に示すようにＢＧＡ構造の半導体パッケージではボ
ンディングワイヤ１０３ａによりパッドと基板配線１０
３ｂとが接続されることに起因している。
【０１９４】複数のマット１１２の各々は複数のマスタ
ー周辺回路１１１の位置に対して対称となるように配置
されている。また複数のマット１１２の各々と複数のパ
ッド１０２ａ、１０２ｂの各々は、半導体チップ１０１
の中心部に対して対称となるように配置されている。こ
のため、マスター周辺回路から各マット１１２に入力さ
れる信号の伝達距離を同一とすることが容易となる。
ー周辺回路１１１の位置に対して対称となるように配置
されている。また複数のマット１１２の各々と複数のパ
ッド１０２ａ、１０２ｂの各々は、半導体チップ１０１
の中心部に対して対称となるように配置されている。こ
のため、マスター周辺回路から各マット１１２に入力さ
れる信号の伝達距離を同一とすることが容易となる。
【０１９５】またマット１１２内において、複数のメモ
リアレイ１１４の各々はローカル周辺回路１１３の位置
に対して対称となるように配置されている。また、マッ
ト１１２内の複数のメモリアレイ１１４の各々はマット
１１２の中心点に対して対称となるように配置されてい
る。このため、ローカル周辺回路１１３から各メモリア
レイ１１４に入力される信号の伝達距離を同一とするこ
とが容易となる。
リアレイ１１４の各々はローカル周辺回路１１３の位置
に対して対称となるように配置されている。また、マッ
ト１１２内の複数のメモリアレイ１１４の各々はマット
１１２の中心点に対して対称となるように配置されてい
る。このため、ローカル周辺回路１１３から各メモリア
レイ１１４に入力される信号の伝達距離を同一とするこ
とが容易となる。
【０１９６】本実施の形態の半導体パッケージでは、Ｂ
ＧＡ構造を採用しているため、外部の端子との接続のた
めにハンダ・バンプ１０４が設けられている。このハン
ダ・バンプ１０４は、半導体チップ１０１の表面全面に
配置できる。このため、図２６に示すように階層化され
高集積化されたＤＲＡＭのメモリを半導体パッケージに
搭載した場合でも、ＱＦＰなどのように半導体パッケー
ジの寸法が大きくなったり、リード間に大きな容量が生
じたりすることが防止される。
ＧＡ構造を採用しているため、外部の端子との接続のた
めにハンダ・バンプ１０４が設けられている。このハン
ダ・バンプ１０４は、半導体チップ１０１の表面全面に
配置できる。このため、図２６に示すように階層化され
高集積化されたＤＲＡＭのメモリを半導体パッケージに
搭載した場合でも、ＱＦＰなどのように半導体パッケー
ジの寸法が大きくなったり、リード間に大きな容量が生
じたりすることが防止される。
【０１９７】またパッド１０２ｂとローカル周辺回路１
１３の出力バッファとを接続する配線１２５およびパッ
ド１０２ｂとローカル周辺回路１１３の出力バッファ１
２２とを接続する配線は、図２７に示すように半導体チ
ップ１０１内において半導体基板１２１の表面から最も
上層に配置されている。このため、配線１２５は、メモ
リアレイ１１４内の各メモリ素子に接続される配線１２
３、１２４よりも上層に形成されることになる。このた
め、これらの配線１２５は、パッド１０２ａ、１０２ｂ
から接続されるべき位置へ直線で最短距離で配置するこ
とができる。よって、配線層１２５内でのデータの劣化
は防止される。
１３の出力バッファとを接続する配線１２５およびパッ
ド１０２ｂとローカル周辺回路１１３の出力バッファ１
２２とを接続する配線は、図２７に示すように半導体チ
ップ１０１内において半導体基板１２１の表面から最も
上層に配置されている。このため、配線１２５は、メモ
リアレイ１１４内の各メモリ素子に接続される配線１２
３、１２４よりも上層に形成されることになる。このた
め、これらの配線１２５は、パッド１０２ａ、１０２ｂ
から接続されるべき位置へ直線で最短距離で配置するこ
とができる。よって、配線層１２５内でのデータの劣化
は防止される。
【０１９８】また実施の形態６で説明したように、マッ
トセレクト機能としてデコーダを用いることにより、各
マット１１２の中から特定のマット１１２を選択するこ
とができ、また所定数のマット１１２の組合せを選択す
ることができる。具体的には、チップ全体を１ＭＤＲＡ
Ｍとすると、マットセレクト機能で、５１２ＭＤＲＡＭ
を２個にしたり、また２５６ＭＤＲＡＭを５個にしたり
して自由にメモリ構成を可変にできる。つまり、メモリ
構成を、あたかもビットサイズが可変なモジュールのよ
うに構成することができる。
トセレクト機能としてデコーダを用いることにより、各
マット１１２の中から特定のマット１１２を選択するこ
とができ、また所定数のマット１１２の組合せを選択す
ることができる。具体的には、チップ全体を１ＭＤＲＡ
Ｍとすると、マットセレクト機能で、５１２ＭＤＲＡＭ
を２個にしたり、また２５６ＭＤＲＡＭを５個にしたり
して自由にメモリ構成を可変にできる。つまり、メモリ
構成を、あたかもビットサイズが可変なモジュールのよ
うに構成することができる。
【０１９９】なお、マットセレクト機能により非選択と
されるマット１１２については、そのマット１１２のロ
ーカル周辺回路１１３への電源供給が断たれる。このた
め、非選択のマット１１２に所定の電圧を印加してスタ
ンバイ状態とする場合に比較して、消費電力を低減する
ことができる。
されるマット１１２については、そのマット１１２のロ
ーカル周辺回路１１３への電源供給が断たれる。このた
め、非選択のマット１１２に所定の電圧を印加してスタ
ンバイ状態とする場合に比較して、消費電力を低減する
ことができる。
【０２００】また本実施の形態に係る半導体パッケージ
では、図２８に示すように半導体チップ１０１のパッド
１０２ａ、１０２ｂに電気的に接続されているか否かに
かかわらず、パッケージの表面全面に複数のハンダ・バ
ンプ１０４を各々分離して配置することができる。この
ように導電性のハンダ・バンプ１０４が全面に配置され
ることによって、パッケージの放熱性を高めることがで
き、それによって熱抵抗を下げることができる。
では、図２８に示すように半導体チップ１０１のパッド
１０２ａ、１０２ｂに電気的に接続されているか否かに
かかわらず、パッケージの表面全面に複数のハンダ・バ
ンプ１０４を各々分離して配置することができる。この
ように導電性のハンダ・バンプ１０４が全面に配置され
ることによって、パッケージの放熱性を高めることがで
き、それによって熱抵抗を下げることができる。
【０２０１】なお、図２８は、図２３の矢印Ａ方向から
見た半導体パッケージの平面図である。
見た半導体パッケージの平面図である。
【０２０２】なおパッドに電気的に接続されないハンダ
・バンプ１０４は、図２９に示すようにプリント配線基
板１０５の表面上に導電層１１２を介在して形成されれ
ばよい。
・バンプ１０４は、図２９に示すようにプリント配線基
板１０５の表面上に導電層１１２を介在して形成されれ
ばよい。
【０２０３】また電気的に使用しないハンダ・バンプ１
０４の表面を絶縁コートして、ボードとの間に絶縁性を
保つことも可能である。
０４の表面を絶縁コートして、ボードとの間に絶縁性を
保つことも可能である。
【０２０４】また本実施の形態の半導体チップ構成で
は、図２６に示すようにマット１１２が、マスター周辺
回路１１１に対して対称に配置されており、かつ各マッ
ト１１４が同一の構成を有している。このため、実施の
形態１２で説明したように、１つのマット１１２にのみ
図２２に示すようにコンパレータ５４を接続することに
よって、各マット１１２へのアクセスタイムを測定する
ことができる。
は、図２６に示すようにマット１１２が、マスター周辺
回路１１１に対して対称に配置されており、かつ各マッ
ト１１４が同一の構成を有している。このため、実施の
形態１２で説明したように、１つのマット１１２にのみ
図２２に示すようにコンパレータ５４を接続することに
よって、各マット１１２へのアクセスタイムを測定する
ことができる。
【０２０５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０２０６】
【発明の効果】本発明の一の局面に従う半導体パッケー
ジでは、バンプ電極は、脆弱回路が設けられた領域の上
部以外に形成されているため、機械的にストレスがバン
プ電極を介して脆弱回路に加わることが防止される。
ジでは、バンプ電極は、脆弱回路が設けられた領域の上
部以外に形成されているため、機械的にストレスがバン
プ電極を介して脆弱回路に加わることが防止される。
【０２０７】本発明の他の局面に従う半導体パッケージ
では、複数の外部接続用配線体の少なくとも一部を個々
に取囲むように電源配線が設けられているため、電源配
線によって取囲まれた外部接続用配線体は電気的にシー
ルドされ、他の外部接続用配線体からの電気的影響、お
よび他の外部接続用配線体への電気的影響を防止するこ
とができる。
では、複数の外部接続用配線体の少なくとも一部を個々
に取囲むように電源配線が設けられているため、電源配
線によって取囲まれた外部接続用配線体は電気的にシー
ルドされ、他の外部接続用配線体からの電気的影響、お
よび他の外部接続用配線体への電気的影響を防止するこ
とができる。
【０２０８】本発明のさらに他の局面に従う半導体パッ
ケージでは、バンプ電極が、入力／出力バッファ回路の
近傍上に設けられているため、バンプ電極から入力／出
力バッファ回路までの配線経路を短くできる。よって、
バンプ電極と入力／出力バッファ回路との間の信号伝達
の遅延を防止できる。したがって、半導体メモリなどが
大容量化されても高速動作を維持することができる。ま
た、配線経路を短くできるため、アドレスセットアップ
やホールドマージンを改良することができる。
ケージでは、バンプ電極が、入力／出力バッファ回路の
近傍上に設けられているため、バンプ電極から入力／出
力バッファ回路までの配線経路を短くできる。よって、
バンプ電極と入力／出力バッファ回路との間の信号伝達
の遅延を防止できる。したがって、半導体メモリなどが
大容量化されても高速動作を維持することができる。ま
た、配線経路を短くできるため、アドレスセットアップ
やホールドマージンを改良することができる。
【０２０９】本発明のさらに他の局面に従う半導体パッ
ケージでは、メモリ素子の不良アドレスを判別し記録す
る手段を有するため、不良アドレスをパケットで出力す
ることができる。
ケージでは、メモリ素子の不良アドレスを判別し記録す
る手段を有するため、不良アドレスをパケットで出力す
ることができる。
【０２１０】本発明のさらに他の局面に従う半導体パッ
ケージでは、電流の流れないように構成された電源配線
によって接続配線が取囲まれるため、この接続配線は電
気的にシールドされ、他の外部接続用配線体からの電気
的影響および他の外部接続配線体への電気的影響を防止
することができる。
ケージでは、電流の流れないように構成された電源配線
によって接続配線が取囲まれるため、この接続配線は電
気的にシールドされ、他の外部接続用配線体からの電気
的影響および他の外部接続配線体への電気的影響を防止
することができる。
【０２１１】本発明のさらに他の局面に従う半導体パッ
ケージでは、バンプ電極から複数のメモリマットの各々
に入力される信号の伝達距離が略同一であるため、これ
らのマットへのアクセス時間も略同一となる。したがっ
て、コンパレータを１つのメモリマットにのみ設けてそ
のメモリマットのアクセス時間を測定すれば、他のメモ
リマットのアクセス時間の測定を省略することができ、
いわゆるＩ／Ｏの擬似縮退テストが可能となる。
ケージでは、バンプ電極から複数のメモリマットの各々
に入力される信号の伝達距離が略同一であるため、これ
らのマットへのアクセス時間も略同一となる。したがっ
て、コンパレータを１つのメモリマットにのみ設けてそ
のメモリマットのアクセス時間を測定すれば、他のメモ
リマットのアクセス時間の測定を省略することができ、
いわゆるＩ／Ｏの擬似縮退テストが可能となる。
【０２１２】本発明のさらに他の局面に従う半導体パッ
ケージでは、ＣＳＰ構造やＢＧＡ構造のような外部の端
子との接続のためにバンプ電極が設けられている。この
バンプ電極は、半導体チップの表面全面に配置できる。
このため、階層化され高集積化されたメモリを半導体パ
ッケージに搭載した場合でも、ＱＦＰなどのように半導
体パッケージの寸法が大きくなったり、リード間に大き
な容量が生じることが防止される。
ケージでは、ＣＳＰ構造やＢＧＡ構造のような外部の端
子との接続のためにバンプ電極が設けられている。この
バンプ電極は、半導体チップの表面全面に配置できる。
このため、階層化され高集積化されたメモリを半導体パ
ッケージに搭載した場合でも、ＱＦＰなどのように半導
体パッケージの寸法が大きくなったり、リード間に大き
な容量が生じることが防止される。
【図１】 本発明の実施の形態１における半導体パッケ
ージの構成を概略的に示す平面図である。
ージの構成を概略的に示す平面図である。
【図２】 本発明の実施の形態２における半導体パッケ
ージの構成を概略的に示す平面図である。
ージの構成を概略的に示す平面図である。
【図３】 一般的なＣＳＰの構成を示す部分断面図であ
る。
る。
【図４】 本発明の実施の形態３における半導体パッケ
ージの構成を概略的に示す部分断面図である。
ージの構成を概略的に示す部分断面図である。
【図５】 本発明の実施の形態４における半導体パッケ
ージの構成を概略的に示す平面図である。
ージの構成を概略的に示す平面図である。
【図６】 図５のマットを拡大して示す概略平面図であ
る。
る。
【図７】 パンプパッドからローカル周辺回路までの接
続状態を示すブロック図である。
続状態を示すブロック図である。
【図８】 アドレスセットアップがホールドマージンを
例示的に示す図である。
例示的に示す図である。
【図９】 図５のマット部を拡大して示す概略平面図で
ある。
ある。
【図１０】 フレーム配線層が互いに異なる層上に形成
されている場合の部分断面図である。
されている場合の部分断面図である。
【図１１】 いわゆるクロスアンダーで構成されるフレ
ーム配線層の構成を示す概略斜視図である。
ーム配線層の構成を示す概略斜視図である。
【図１２】 いわゆるクロスアンダーで構成されるフレ
ーム配線層の構成を示す部分断面図である。
ーム配線層の構成を示す部分断面図である。
【図１３】 本発明の実施の形態５における半導体パッ
ケージのマットを拡大して示す概略平面図である。
ケージのマットを拡大して示す概略平面図である。
【図１４】 マットセレクト機能を説明するためのブロ
ック図である。
ック図である。
【図１５】 本発明の実施の形態７における半導体パッ
ケージのフレーム配線の構成を概略的に示す平面図であ
る。
ケージのフレーム配線の構成を概略的に示す平面図であ
る。
【図１６】 図１５のＰ部を拡大して示す部分平面図で
ある。
ある。
【図１７】 パンプパッドが直接センスアンプ用電源線
に電気的に接続されている様子を示す部分平面図であ
る。
に電気的に接続されている様子を示す部分平面図であ
る。
【図１８】 本発明の実施の形態８における半導体パッ
ケージにおいて、特にボンディングパッドの配置状態を
示す概略平面図である。
ケージにおいて、特にボンディングパッドの配置状態を
示す概略平面図である。
【図１９】 本発明の実施の形態８における半導体パッ
ケージのスキャン／ＢＩＳＴテストを説明するためのブ
ロック図である。
ケージのスキャン／ＢＩＳＴテストを説明するためのブ
ロック図である。
【図２０】 本発明の実施の形態１１における半導体パ
ッケージにおいて、特にバンプパッドの配置の様子を示
す概略平面図である。
ッケージにおいて、特にバンプパッドの配置の様子を示
す概略平面図である。
【図２１】 テストモードが導入された場合に通常アク
セスとテスト時のアクセス経路が異なることを説明する
ためのブロック図である。
セスとテスト時のアクセス経路が異なることを説明する
ためのブロック図である。
【図２２】 マットにコンパレータが接続された様子を
示すブロック図である。
示すブロック図である。
【図２３】 本発明の実施の形態１３におけるＢＧＡ構
造の半導体パッケージの構成を概略的に示す断面図であ
る。
造の半導体パッケージの構成を概略的に示す断面図であ
る。
【図２４】 プリント配線基板１０５を構成する各導電
層の構成を示す概略斜視図である。
層の構成を示す概略斜視図である。
【図２５】 プリント配線基板の構成を示す概略断面図
である。
である。
【図２６】 本発明の実施の形態１３における半導体パ
ッケージに搭載される半導体チップの平面レイアウト構
成を示す平面図である。
ッケージに搭載される半導体チップの平面レイアウト構
成を示す平面図である。
【図２７】 パッドとローカル周辺回路とを接続する配
線がチップ内において最上層に形成されることを説明す
るための模式図である。
線がチップ内において最上層に形成されることを説明す
るための模式図である。
【図２８】 本発明の実施の形態１３における半導体パ
ッケージにおいて、特にハンダ・バンプの配置状態を示
す概略平面図である。
ッケージにおいて、特にハンダ・バンプの配置状態を示
す概略平面図である。
【図２９】 パッドに電気的に接続されないハンダ・バ
ンプの構成を示す概略断面図である。
ンプの構成を示す概略断面図である。
【図３０】 一般的なＣＳＰの構成を示す斜視図であ
る。
る。
【図３１】 一般的なＣＳＰの構成を示す平面図であ
る。
る。
１ 半導体チップ、２ ボンディングパッド、２ａ 導
電層、３ フレーム配線、４ バンプ電極、６ パッシ
ベーション膜、７ ポリイミド膜、８ バッファコー
ト、１１ マスター周辺回路、１２ マット、１３ ロ
ーカル周辺回路、１４ メモリアレイ、１６ データバ
ス、２２ デコーダ、３１ 発振器、３２基本クロック
ジェネレータ、３３ テストパターン発生回路、３４、
３５ シフトレジスタ、３６ ボンディングパッド、５
４ コンパレータ、ＳＲ センスアンプ領域、ＭＲ メ
モリセル領域、Ｖｃｃ 電源電位パッド、Ｖｓｓ 接地
電位パッド、ＤＬ 電源配線。
電層、３ フレーム配線、４ バンプ電極、６ パッシ
ベーション膜、７ ポリイミド膜、８ バッファコー
ト、１１ マスター周辺回路、１２ マット、１３ ロ
ーカル周辺回路、１４ メモリアレイ、１６ データバ
ス、２２ デコーダ、３１ 発振器、３２基本クロック
ジェネレータ、３３ テストパターン発生回路、３４、
３５ シフトレジスタ、３６ ボンディングパッド、５
４ コンパレータ、ＳＲ センスアンプ領域、ＭＲ メ
モリセル領域、Ｖｃｃ 電源電位パッド、Ｖｓｓ 接地
電位パッド、ＤＬ 電源配線。
Claims (47)
- 【請求項１】 半導体集積回路を有する半導体チップの
主面上に外部の端子との接続のために形成されたバンプ
電極と、前記半導体集積回路との接続のために前記半導
体チップに形成されたパッドと、写真製版法で前記半導
体チップの主面上に形成され、前記パッドと前記バンプ
電極との間を電気的に接続する接続配線とで構成された
外部接続用配線体を複数備える半導体パッケージにおい
て、 前記半導体集積回路が、機械的ストレスを含む外的要因
により回路特性の変化を生じやすい脆弱回路を有する場
合に、 前記バンプ電極は、前記脆弱回路が設けられた領域の上
部以外に形成されていることを特徴とする、半導体パッ
ケージ。 - 【請求項２】 前記脆弱回路は、トランジスタ対で構成
され、ビット線対間の微小電位差を検出して増幅するセ
ンスアンプ回路である、請求項１に記載の半導体パッケ
ージ。 - 【請求項３】 前記脆弱回路は、微小電流で動作するア
ナログ回路である、請求項１に記載の半導体パッケー
ジ。 - 【請求項４】 半導体集積回路を有する半導体チップの
主面上に外部の端子との接続のために形成されたバンプ
電極と、前記半導体集積回路との接続のために前記半導
体チップに形成されたパッドと、写真製版法で前記半導
体チップの主面上に形成され、前記パッドと前記バンプ
電極との間を電気的に接続する接続配線とで構成された
外部接続用配線体を複数備える半導体パッケージにおい
て、 前記半導体チップの主面上には、前記半導体集積回路に
電力を供給するために設けられた１以上の電源パッド
と、 前記電源パッドに接続され、前記複数の外部接続用配線
体の少なくとも一部を個々に取囲むように設けられた電
源配線とを備えることを特徴とする、半導体パッケー
ジ。 - 【請求項５】 前記複数の外部接続用配線体の少なくと
も一部を個々に取囲む前記電源配線は、相互に接続して
メッシュ状をなし、 前記メッシュ状の電源配線に対して電源インピーダンス
が小さくなるように、前記電源パッドが複数配置され
た、請求項４に記載の半導体パッケージ。 - 【請求項６】 前記パンプ電極の真下であって、前記接
続配線と前記半導体チップの主面との間に、前記バンプ
電極を介して前記半導体チップに加わる機械的ストレス
を緩和するストレス緩和材を備える、請求項１または請
求項４に記載の半導体パッケージ。 - 【請求項７】 半導体集積回路を有する半導体チップの
主面上に外部との接続のために形成されたバンプ電極
と、前記半導体集積回路との接続のために前記半導体チ
ップに形成されたパッドと、写真製版法で前記半導体チ
ップの主面上に形成され、前記パッドと前記バンプ電極
との間を電気的に接続する接続配線とで構成された外部
接続用配線体を複数備える半導体パッケージにおいて、 前記半導体集積回路は、前記パッドに直接接続される入
力／出力バッファ回路を有し、 前記パッドを介在して前記入力／出力バッファ回路に電
気的に接続される前記バンプ電極は、前記入力／出力バ
ッファ回路の近傍上に設けられている、半導体パッケー
ジ。 - 【請求項８】 前記半導体集積回路は、複数のメモリマ
ットと、複数の前記メモリマットを分割しかつ前記メモ
リマットの各々を独立して制御するためのマスター周辺
回路とを有し、 前記メモリマットは、メモリ素子を有する複数のメモリ
領域と、複数のメモリ領域を分割しかつ各メモリ領域内
のメモリ素子を独立して制御するためのローカル周辺回
路とを有している、請求項７に記載の半導体パッケー
ジ。 - 【請求項９】 前記半導体チップの主面上に形成された
第２の接続配線をさらに備え、 前記マスター周辺回路と前記ローカル周辺回路とは、前
記第２の接続配線によって電気的に接続されている、請
求項８に記載の半導体パッケージ。 - 【請求項１０】 前記マスター周辺回路を通じて複数の
前記メモリマットの各々に伝達される信号を入力するた
めの前記バンプ電極は、前記マスター周辺回路が設けら
れた領域上に形成されており、 複数の前記メモリマットの各々は、前記バンプ電極の位
置に対して対称となるように配置されており、 前記バンプ電極から複数の前記メモリマットに接続され
る配線の各々は、前記バンプ電極の位置に対して対称と
なるように配置されている、請求項８に記載の半導体パ
ッケージ。 - 【請求項１１】 前記バンプ電極から複数の前記メモリ
マットの各々に入力される信号の伝達距離は略同一であ
る、請求項８に記載の半導体パッケージ。 - 【請求項１２】 前記メモリ素子からの出力信号を外部
へ出力するための出力用の前記バンプ電極は前記出力バ
ッファ回路に電気的に接続されており、 出力用の前記パッドに電気的に接続された出力用の前記
バンプ電極は、前記出力バッファ回路を有する前記ロー
カル周辺回路が設けられた領域上に配置されている、請
求項８に記載の半導体パッケージ。 - 【請求項１３】 前記接続配線は、前記半導体チップの
主面上の異なる高さ位置に延在し、かつ互いに電気的に
絶縁された第１および第２の接続配線を有している、請
求項７に記載の半導体パッケージ。 - 【請求項１４】 前記接続配線は、前記半導体チップの
主面上の同一の高さ位置に延在する第１および第２の接
続配線を有し、 前記第１および第２の接続配線の交差部において、前記
第１および第２の接続配線の一方が前記半導体チップ内
に形成された導電層と電気的に接続されることで、前記
第１および第２の接続配線の電気的な絶縁状態が保持さ
れる、請求項７に記載の半導体パッケージ。 - 【請求項１５】 前記出力バッファ回路に電源を供給す
るための電源用の前記バンプ電極は、前記出力バッファ
回路を有する前記ローカル周辺回路が設けられた領域上
に配置されている、請求項８に記載の半導体パッケー
ジ。 - 【請求項１６】 前記メモリ領域内の複数の前記メモリ
素子の各々に電気的に接続され、複数の前記メモリ素子
のデータを入力するためのデータバスに電気的に接続さ
れる出力用の前記バンプ電極は、前記メモリ領域の近傍
上に配置されている、請求項８に記載の半導体パッケー
ジ。 - 【請求項１７】 前記マスター周辺回路は、複数の前記
メモリマットのうちいずれか１つを選択して動作可能な
状態にするとともに、非選択の前記メモリマット内の前
記ローカル周辺回路への電源供給を断つためのマットセ
レクト回路を有している、請求項８に記載の半導体パッ
ケージ。 - 【請求項１８】 前記マスター周辺回路は、選択すべき
前記メモリマットの個数を選択して、その選択された個
数の前記メモリマットを動作可能な状態にするととも
に、非選択の前記メモリマット内の前記ローカル周辺回
路への電源供給を断つためのマットセレクト回路を有し
ている、請求項８に記載の半導体パッケージ。 - 【請求項１９】 電源電圧を前記半導体集積回路内の素
子に供給するための電源用導電層が前記半導体チップ内
に形成されており、 前記バンプ電極から電源電圧を与えられる前記接続配線
は、前記電源用導電層の延びる方向と交差する方向に延
びており、かつ前記電源用導電層と電気的に接続されて
いる、請求項７に記載の半導体パッケージ。 - 【請求項２０】 前記素子は、トランジスタ対で構成さ
れ、ビット線対間の微小電位差を検出して増幅するセン
スアンプ回路であり、 前記接続配線と前記電源用導電層とは平面的にメッシュ
状となるように配置されている、請求項１９に記載の半
導体パッケージ。 - 【請求項２１】 前記半導体チップは、テストモード時
にプロバーの探針を接触させるためのテスト用パッドを
有し、 前記テスト用パッドは、前記半導体チップの主面であっ
て前記半導体集積回路が設けられた領域の上部以外に形
成されている、請求項８に記載の半導体パッケージ。 - 【請求項２２】 テストモード時において外部からのテ
スト信号により、活性化される発振器と、前記発振器に
よって制御信号を発生させる制御信号発生器とをさらに
備え、 前記制御信号発生器から出力される信号がマスター周辺
回路に入力されるように前記信号発生器が前記マスター
周辺回路に接続されている、請求項８に記載の半導体パ
ッケージ。 - 【請求項２３】 テストモード時において複数の前記メ
モリマットの各々から得られたテストデータの良・不良
を順次記憶し、その記憶された前記テストデータの良・
不良を順次出力するシフトレジスタをさらに備える、請
求項８に記載の半導体パッケージ。 - 【請求項２４】 前記シフトレジスタから出力される前
記テストデータの良・不良を示す信号は、前記半導体チ
ップに設けられたテスト用パッドから出力される、請求
項２３に記載の半導体パッケージ。 - 【請求項２５】 前記テスト用パッドと前記パッドと
は、異なる配線経路で前記ローカル周辺回路に電気的に
接続されており、 前記テスト用パッドと前記ローカル周辺回路との間の第
１の配線は接続と非接続との切換えが可能であり、かつ
前記パッドと前記ローカル周辺回路との間の第２の配線
も接続と非接続との切換えが可能であり、 テストモード時には前記第１の配線は接続状態であり、
かつ前記第２の配線は非接続状態であり、 通常の動作時には、前記第１の配線は非接続状態であ
り、かつ前記第２の配線は接続状態である、請求項２１
に記載の半導体パッケージ。 - 【請求項２６】 テストモード時において複数の前記メ
モリマットの各々から得られたテストデータの良・不良
から前記メモリ素子の不良アドレスを判別し、記録する
手段をさらに備え、 前記手段から前記不良アドレスの信号が順次出力され
る、請求項８に記載の半導体パッケージ。 - 【請求項２７】 不良アドレスを選別し記録する前記手
段から出力される前記不良アドレスの信号は、前記半導
体チップに設けられたテスト用パッドから出力される、
請求項２６に記載の半導体パッケージ。 - 【請求項２８】 所定の電位が与えられる前記接続配線
を取囲むように前記半導体チップの主面上に設けられた
電源配線をさらに備え、 前記電源配線は、電流が流れないように構成されてい
る、請求項７に記載の半導体パッケージ。 - 【請求項２９】 複数の前記バンプ電極は、互いに分離
されて前記半導体パッケージの表面全面に露出するよう
に配置されている、請求項７に記載の半導体パッケー
ジ。 - 【請求項３０】 複数の前記バンプ電極には、前記パッ
ドと電気的に接続されていないバンプ電極が含まれる、
請求項２９に記載の半導体パッケージ。 - 【請求項３１】 前記バンプ電極は、各々分離されて前
記パッケージの裏面に露出するように配置されている、
請求項２９に記載の半導体パッケージ。 - 【請求項３２】 テストモード時において前記メモリマ
ットから所定数のメモリ素子を選択し、前記所定数のメ
モリ素子のロジックの一致／不一致を判別し、その判別
結果を出力するコンパレータが、複数の前記メモリマッ
トのうちのいずれか１つにのみ接続されている、請求項
１１に記載の半導体パッケージ。 - 【請求項３３】 半導体集積回路を有する半導体チップ
を備えた半導体パッケージであって、 前記半導体集積回路は、複数のメモリマットと、複数の
前記メモリマットを分割してかつ各メモリマットを独立
して制御するためのマスター周辺回路とを有し、 前記メモリマットは複数のメモリ素子を有し、 テストモード時において複数の前記メモリマットの各々
から得られたテストデータの良・不良から前記メモリ素
子の不良アドレスを判別し記録する手段をさらに備え、 前記手段から前記不良アドレスの信号が順次出力され
る、半導体パッケージ。 - 【請求項３４】 半導体集積回路を有する半導体チップ
の主面上に外部との接続のために形成されたバンプ電極
と、前記半導体集積回路との接続のために前記半導体チ
ップに形成されたパッドと、写真製版法で前記半導体チ
ップの主面上に形成され、前記パッドと前記バンプ電極
との間を電気的に接続する接続配線とで構成された外部
接続用配線体を複数備える半導体パッケージにおいて、 所定の電位が与えられる前記接続配線を取囲むように前
記半導体チップの主面上に設けられた電源配線を備え、 前記電源配線は、電流が流れないように構成されてい
る、半導体パッケージ。 - 【請求項３５】 半導体集積回路を有する半導体チップ
の主面にパッドを備えた半導体パッケージであって、 前記半導体集積回路は、複数のメモリマットと、複数の
前記メモリマットを分割しかつ前記メモリマットの各々
を独立して制御するためのマスター周辺回路とを有し、 前記メモリマットは複数のメモリ素子を有し、 複数の前記メモリマットの各々は、前記パッドから複数
の前記メモリマットの各々に入力される信号の伝達距離
が略同一となるように配置されており、 テストモード時において前記メモリマットから所定数の
メモリ素子を選択し、前記所定数のメモリ素子のロジッ
クの一致／不一致を判別し、その判別結果を出力するコ
ンパレータが、複数の前記メモリマットのうちのいずれ
か１つにのみ接続されている、半導体パッケージ。 - 【請求項３６】 半導体集積回路を有する半導体チップ
の主面上に外部の端子との接続のために形成されたバン
プ電極と、前記半導体集積回路との接続のために前記半
導体チップに形成されたパッドと、前記パッドと前記バ
ンプ電極との間を電気的に接続する接続配線とで構成さ
れた外部接続用配線体を複数備える半導体パッケージに
おいて、 前記半導体集積回路は、複数のメモリマットと、複数の
前記メモリマットを分割してかつ前記メモリマットの各
々を独立して制御するためのマスター周辺回路とを有
し、 前記メモリマットは、複数のメモリアレイと、複数の前
記メモリアレイを分割しかつ前記メモリアレイの各々を
独立して制御するためのローカル周辺回路とを有してい
る、半導体パッケージ。 - 【請求項３７】 前記接続配線は、写真製版で前記半導
体チップの主面上に形成されている、請求項３６に記載
の半導体パッケージ。 - 【請求項３８】 前記半導体チップの前記パッドが形成
された面の裏面側で前記半導体チップを固着する基板を
さらに備え、 前記基板の前記半導体チップが固着された面の裏面側に
前記バンプ電極が配置されており、 前記バンプ電極と前記パッドとは、前記基板に設けられ
た孔を通じて電気的に接続されている、請求項３６に記
載の半導体パッケージ。 - 【請求項３９】 複数の前記メモリマットと前記マスタ
ー周辺回路とが配置された領域の外周領域であって前記
半導体チップの主表面には、複数個の前記パッドが配置
されており、 前記マスター周辺回路に電気的に接続される前記パッド
は、前記外周領域内であって前記マスター周辺回路から
の距離が略最短となる位置に配置されている、請求項３
８に記載の半導体パッケージ。 - 【請求項４０】 複数の前記メモリマットの各々と複数
の前記パッドの各々とは前記マスター周辺回路の位置に
対して対称となるように配置されている、請求項３８に
記載の半導体パッケージ。 - 【請求項４１】 前記マスター周辺回路に電気的に接続
される複数の前記パッドの各々から前記マスター周辺回
路に入出力される信号の伝達距離は略同一であり、 複数の前記マスター周辺回路の各々から前記ローカル周
辺回路に入出力される信号の伝達距離は略同一である、
請求項３８に記載の半導体パッケージ。 - 【請求項４２】 複数の前記メモリマットのうち特定の
メモリマットの前記ローカル周辺回路に電気的に接続さ
れる複数の前記パッドは、前記外周領域内であって、前
記特定のメモリマットの外形に沿って配置されている、
請求項３９に記載の半導体パッケージ。 - 【請求項４３】 前記ローカル周辺回路と前記パッドと
を結線する配線層および前記マスター周辺回路と前記パ
ッドとを結線する配線層が、前記半導体チップ内に形成
されるすべての配線層の中で半導体基板から最も上層に
形成されている、請求項３８に記載の半導体パッケー
ジ。 - 【請求項４４】 前記マスター周辺回路は、複数の前記
メモリマットのうちいずれか１つを選択して動作可能な
状態にするとともに、非選択の前記メモリマット内の前
記ローカル周辺回路への電源供給を断つためのマットセ
レクト回路を有している、請求項３８に記載の半導体パ
ッケージ。 - 【請求項４５】 前記マスター周辺回路は、選択すべき
前記メモリマットの個数を選択して、その選択された個
数の前記メモリマットを動作可能な状態にするととも
に、非選択の前記メモリマットのうちの前記ローカル周
辺回路への電源供給を断つためのマットセレクト回路を
有している、請求項３８に記載の半導体パッケージ。 - 【請求項４６】 複数の前記バンプ電極には、前記パッ
ドと電気的に接続されていないバンプ電極が含まれる、
請求項３８に記載の半導体パッケージ。 - 【請求項４７】 テストモード時において前記メモリマ
ットから所定数のメモリ素子を選択し、前記所定数のメ
モリ素子のロジックの一致／不一致を判別し、その判別
結果を出力するコンパレータが、複数の前記メモリマッ
トのうちのいずれか１つにのみ接続されている、請求項
３８に記載の半導体パッケージ。
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