JPH0897420A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0897420A JPH0897420A JP23393694A JP23393694A JPH0897420A JP H0897420 A JPH0897420 A JP H0897420A JP 23393694 A JP23393694 A JP 23393694A JP 23393694 A JP23393694 A JP 23393694A JP H0897420 A JPH0897420 A JP H0897420A
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- Japan
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- film
- diffusion layer
- metal
- forming
- substrate
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Abstract
(57)【要約】
【構成】 MOSFETのソース・ドレイン拡散層102a、102b
の表面にNi2 Si膜 108を形成した後、基板 101表面にポ
リシリコン膜 112もしくは金属膜 122を形成する。そし
て熱処理することにより、NiSi膜108a、 109もしくはNi
と金属膜の化合物膜109aを形成する。このように拡散層
102表面のシリサイド膜108aを接合から十分距離をもっ
て形成し、さらに、厚く低抵抗膜108a、 109、109aを形
成する。 【効果】 以上のように、接合から、十分距離を保つこ
とにより、リーク電流の発生を抑えることができ、又厚
い低抵抗膜を形成できることからトランジスタの低抵抗
化が図れる。
の表面にNi2 Si膜 108を形成した後、基板 101表面にポ
リシリコン膜 112もしくは金属膜 122を形成する。そし
て熱処理することにより、NiSi膜108a、 109もしくはNi
と金属膜の化合物膜109aを形成する。このように拡散層
102表面のシリサイド膜108aを接合から十分距離をもっ
て形成し、さらに、厚く低抵抗膜108a、 109、109aを形
成する。 【効果】 以上のように、接合から、十分距離を保つこ
とにより、リーク電流の発生を抑えることができ、又厚
い低抵抗膜を形成できることからトランジスタの低抵抗
化が図れる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およひその製
造方法に関る。
造方法に関る。
【０００２】
【従来の技術】近年、LSI をはじめとした半導体デバイ
スの高速化は、微細化技術を軸とした素子寸法の縮小化
より進められてきた。しかし、微細化が進み、サブミク
ロン世代では、縮小化と共に拡散層の抵抗や、電極抵
抗、及びコンタクト抵抗を低減することが必須となる。
スの高速化は、微細化技術を軸とした素子寸法の縮小化
より進められてきた。しかし、微細化が進み、サブミク
ロン世代では、縮小化と共に拡散層の抵抗や、電極抵
抗、及びコンタクト抵抗を低減することが必須となる。
【０００３】これらの半導体デバイスのうち、MISFET等
においては、ソース・ドレイン拡散層の抵抗低減を目的
として、基板の半導体物質よりも抵抗の低い、金属の半
導体化合物が用いられている。図４(b) に示す断面図は
その一例であり、その製造方法を図４(a) 、(b) を用い
て以下に説明する。
においては、ソース・ドレイン拡散層の抵抗低減を目的
として、基板の半導体物質よりも抵抗の低い、金属の半
導体化合物が用いられている。図４(b) に示す断面図は
その一例であり、その製造方法を図４(a) 、(b) を用い
て以下に説明する。
【０００４】まず、シリコン基板１の表面にLOCOS (Loc
al Oxidation of Silicon)法等によりフィールド酸化膜
３を形成し、このフィールド酸化膜３に囲まれた、基板
１表面に熱酸化膜を形成する。この熱酸化膜上にLPCVD
(Low Pressure Chemical Vapour Deposition)法等によ
り、ポリシリコン膜を形成し、熱酸化膜とこのポリシリ
コン膜をRIE(Reactive Ion Etching) 法等により、ゲー
ト形状にパターニングする。ここで、拡散層２の浅い領
域を形成するために、低濃度のイオン注入を行い、この
後基板表面に、SiN 膜を形成し、さらに異方性エッチン
グによりSiN 側壁膜６を形成する。続いて、拡散層２の
深い領域を形成するために、高濃度のイオン注入を行っ
て、熱処理をすることにより拡散層を形成する。そし
て、基板と反応させる金属膜として例えばTi膜７を図４
(a) に示すようにスパッタ法等により形成する。
al Oxidation of Silicon)法等によりフィールド酸化膜
３を形成し、このフィールド酸化膜３に囲まれた、基板
１表面に熱酸化膜を形成する。この熱酸化膜上にLPCVD
(Low Pressure Chemical Vapour Deposition)法等によ
り、ポリシリコン膜を形成し、熱酸化膜とこのポリシリ
コン膜をRIE(Reactive Ion Etching) 法等により、ゲー
ト形状にパターニングする。ここで、拡散層２の浅い領
域を形成するために、低濃度のイオン注入を行い、この
後基板表面に、SiN 膜を形成し、さらに異方性エッチン
グによりSiN 側壁膜６を形成する。続いて、拡散層２の
深い領域を形成するために、高濃度のイオン注入を行っ
て、熱処理をすることにより拡散層を形成する。そし
て、基板と反応させる金属膜として例えばTi膜７を図４
(a) に示すようにスパッタ法等により形成する。
【０００５】ここで、約 800℃の熱処理を行い、ソース
・ドレイン拡散層２表面に、TiSi2膜８を形成する。そ
して未反応のTi膜を除去し、基板１表面に、絶縁膜を形
成する。この絶縁膜にソース・ドレイン用の開口を設
け、金属配線10を形成し、図４(b) に示すようにMOSFET
が完成する。
・ドレイン拡散層２表面に、TiSi2膜８を形成する。そ
して未反応のTi膜を除去し、基板１表面に、絶縁膜を形
成する。この絶縁膜にソース・ドレイン用の開口を設
け、金属配線10を形成し、図４(b) に示すようにMOSFET
が完成する。
【０００６】このような構造とすることにより、上述の
ように拡散層２の低抵抗化が可能となる。ところで、微
細化が進み、ゲート長が短くなるにつれて、短チャネル
効果抑制のため拡散層の接合を浅くする必要が生じてい
る。この際、上述した様な表面の金属シリサイド膜が接
合界面に容易に達してしまう。この現象により、接合リ
ークが増大し、トランジスタ特性を劣化させる。
ように拡散層２の低抵抗化が可能となる。ところで、微
細化が進み、ゲート長が短くなるにつれて、短チャネル
効果抑制のため拡散層の接合を浅くする必要が生じてい
る。この際、上述した様な表面の金属シリサイド膜が接
合界面に容易に達してしまう。この現象により、接合リ
ークが増大し、トランジスタ特性を劣化させる。
【０００７】そこで、接合リークを抑制することを目的
として、ソース・ドレイン拡散層表面に、エピタキシャ
ルシリコン層を設け、このエピタキシャル層の表面を、
金属シリサイド化する構造のMISFETが提案されている。
図５はこのようなMISFETの一例を示す断面図である。こ
の構造では金属シリサイド膜18はエピタキシャル層19に
のみ形成され拡散層12に至るまでシリサイド化すること
はない。この構造においては、拡散層の形成は、エピタ
キシャル成長後のイオン注入等により行う。ところがエ
ピタキシャル層19の成長にあたって、SiN 等の絶縁膜か
らなるゲート側壁膜16、との間にファセット19a が生じ
ているためイオン注入の際には、ファセット19a 直下の
拡散層に一部深い接合12a が形成されてしまう。これで
は短チャネル効果が容易に発生してしまう。
として、ソース・ドレイン拡散層表面に、エピタキシャ
ルシリコン層を設け、このエピタキシャル層の表面を、
金属シリサイド化する構造のMISFETが提案されている。
図５はこのようなMISFETの一例を示す断面図である。こ
の構造では金属シリサイド膜18はエピタキシャル層19に
のみ形成され拡散層12に至るまでシリサイド化すること
はない。この構造においては、拡散層の形成は、エピタ
キシャル成長後のイオン注入等により行う。ところがエ
ピタキシャル層19の成長にあたって、SiN 等の絶縁膜か
らなるゲート側壁膜16、との間にファセット19a が生じ
ているためイオン注入の際には、ファセット19a 直下の
拡散層に一部深い接合12a が形成されてしまう。これで
は短チャネル効果が容易に発生してしまう。
【０００８】又、接合リークを抑制することを目的とし
て、拡散層の接合と金属シリサイド膜間を十分にとる他
の構造が提案されている。以下に図６(a) 、(b) を用い
て、その製造方法を説明する。
て、拡散層の接合と金属シリサイド膜間を十分にとる他
の構造が提案されている。以下に図６(a) 、(b) を用い
て、その製造方法を説明する。
【０００９】まず、図４で説明した工程と同様にしてフ
ィールド絶縁膜23、SiN 側壁膜26、ゲート電極24、ソー
ス・ドレイン拡散層22を形成する。この後、基板22の表
面に、Ti膜27等の金属膜を形成し、さらにこの表面にLP
CVD 法等により、ポリシリコン膜を形成する。続いて、
金属シリサイド膜が形成される予定領域に図示せぬレジ
ストパターンを形成する。ところが、このレジストパタ
ーンを形成する際のリソグラフィー工程において、所望
のパターンからずれたパターンが形成されてしまう。こ
のあわせずれが生じているレジストパターンをマスクと
してポリシリコン膜をパターニングをすると図６(a) に
示すように、シリサイド膜の形成を予定する領域上に、
ポリシリコン膜28が形成されない部分領域28a が生じて
しまう。
ィールド絶縁膜23、SiN 側壁膜26、ゲート電極24、ソー
ス・ドレイン拡散層22を形成する。この後、基板22の表
面に、Ti膜27等の金属膜を形成し、さらにこの表面にLP
CVD 法等により、ポリシリコン膜を形成する。続いて、
金属シリサイド膜が形成される予定領域に図示せぬレジ
ストパターンを形成する。ところが、このレジストパタ
ーンを形成する際のリソグラフィー工程において、所望
のパターンからずれたパターンが形成されてしまう。こ
のあわせずれが生じているレジストパターンをマスクと
してポリシリコン膜をパターニングをすると図６(a) に
示すように、シリサイド膜の形成を予定する領域上に、
ポリシリコン膜28が形成されない部分領域28a が生じて
しまう。
【００１０】そして熱処理により、Ti膜７とポリシリコ
ン膜28を反応させる。ここでTi等の金属は、結晶性の悪
いポリシリコン膜28に拡散する傾向があるため、ポリシ
リコン膜28が形成された部分領域では基板１上にシリサ
イド膜29a が形成される。そして、部分領域28a の直下
のTi膜は基板シリコンと反応し、図6(b)に示すように拡
散層22中にシリサイド膜29b が形成されてしまう。これ
では、リーク電流の発生の完全な抑制は不可能となり、
目的が達成されなくなる。
ン膜28を反応させる。ここでTi等の金属は、結晶性の悪
いポリシリコン膜28に拡散する傾向があるため、ポリシ
リコン膜28が形成された部分領域では基板１上にシリサ
イド膜29a が形成される。そして、部分領域28a の直下
のTi膜は基板シリコンと反応し、図6(b)に示すように拡
散層22中にシリサイド膜29b が形成されてしまう。これ
では、リーク電流の発生の完全な抑制は不可能となり、
目的が達成されなくなる。
【００１１】
【発明が解決しようとする課題】本発明は上記した従来
の問題点を解決するもので拡散層の接合リークを抑えつ
つ、拡散層の抵抗を低く、かつ短チャネル効果の発生を
抑制した半導体及びその製造方法を提供することを目的
とする。
の問題点を解決するもので拡散層の接合リークを抑えつ
つ、拡散層の抵抗を低く、かつ短チャネル効果の発生を
抑制した半導体及びその製造方法を提供することを目的
とする。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１によれば表面にゲート絶縁膜が形成さ
れる、半導体基板と、この、ゲート絶縁膜表面に形成さ
れたゲート電極と、前記半導体基板表面の前記ゲート絶
縁膜の両脇に形成された、ソース・ドレイン拡散層と、
このソース・ドレイン拡散層表面に形成された金属シリ
サイド膜からなる第１の膜と、この第１の膜の表面に形
成され、第１の膜に含まれる金属を少なくとも含む、第
２の膜が形成された半導体装置を提供する。
に、本発明の第１によれば表面にゲート絶縁膜が形成さ
れる、半導体基板と、この、ゲート絶縁膜表面に形成さ
れたゲート電極と、前記半導体基板表面の前記ゲート絶
縁膜の両脇に形成された、ソース・ドレイン拡散層と、
このソース・ドレイン拡散層表面に形成された金属シリ
サイド膜からなる第１の膜と、この第１の膜の表面に形
成され、第１の膜に含まれる金属を少なくとも含む、第
２の膜が形成された半導体装置を提供する。
【００１３】又、本発明の第２は、半導体基板表面に、
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の表
面に、ゲート電極を形成する工程と、前記半導体基板の
表面の前記ゲート絶縁膜の両脇に、ソース・ドレイン拡
散層を形成する工程と、前記ソース・ドレイン拡散層の
表面に、金属シリサイド膜からなる第１の膜を形成する
工程と、前記半導体基板表面に前記第１の膜と反応する
ポリシリコン膜もしくは、金属膜を形成する工程と、前
記半導体基板を熱処理し、前記第１の膜と、前記ポリシ
リコン膜もしくは、金属膜を反応させる工程を含むこと
を特徴とする半導体装置の製造方法を提供する。
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の表
面に、ゲート電極を形成する工程と、前記半導体基板の
表面の前記ゲート絶縁膜の両脇に、ソース・ドレイン拡
散層を形成する工程と、前記ソース・ドレイン拡散層の
表面に、金属シリサイド膜からなる第１の膜を形成する
工程と、前記半導体基板表面に前記第１の膜と反応する
ポリシリコン膜もしくは、金属膜を形成する工程と、前
記半導体基板を熱処理し、前記第１の膜と、前記ポリシ
リコン膜もしくは、金属膜を反応させる工程を含むこと
を特徴とする半導体装置の製造方法を提供する。
【００１４】さらに本発明の第３によれば、半導体基板
表面にゲート絶縁膜を形成する工程と、このゲート絶縁
膜の表面にゲート電極を形成する工程と、前記半導体基
板の表面の、前記ゲート絶縁膜の両脇にソース・ドレイ
ン拡散層を形成する工程と、形成されたソース・ドレイ
ン拡散層の表面の部分領域をアモルファス化させる工程
と、このアモルファス化された部分領域に金属シリサイ
ド膜を形成する工程を含むことを特徴とする半導体装置
の製造方法を提供する。
表面にゲート絶縁膜を形成する工程と、このゲート絶縁
膜の表面にゲート電極を形成する工程と、前記半導体基
板の表面の、前記ゲート絶縁膜の両脇にソース・ドレイ
ン拡散層を形成する工程と、形成されたソース・ドレイ
ン拡散層の表面の部分領域をアモルファス化させる工程
と、このアモルファス化された部分領域に金属シリサイ
ド膜を形成する工程を含むことを特徴とする半導体装置
の製造方法を提供する。
【００１５】
【作用】上記本発明の第１により、ソース・ドレイン拡
散層の表面に形成された金属シリサイドからなる第１の
膜の上に、所定物質と金属シリサイド膜を構成する金属
の反応物が形成されるため、拡散層の接合からの距離を
十分保ちながら、厚い低抵抗膜を形成することが可能と
なる。
散層の表面に形成された金属シリサイドからなる第１の
膜の上に、所定物質と金属シリサイド膜を構成する金属
の反応物が形成されるため、拡散層の接合からの距離を
十分保ちながら、厚い低抵抗膜を形成することが可能と
なる。
【００１６】上記本発明の第２により第１の膜とポリシ
リコン膜もしくは、金属膜の反応により、シリサイド膜
が基板の拡散層の深さ方向に進むことなく、良好に形成
され、拡散層の接合からの距離を十分保つことが可能と
なる。
リコン膜もしくは、金属膜の反応により、シリサイド膜
が基板の拡散層の深さ方向に進むことなく、良好に形成
され、拡散層の接合からの距離を十分保つことが可能と
なる。
【００１７】さらに、本発明の第３によりソース・ドレ
イン拡散層表面の金属シリサイド膜を形成する領域にあ
らかじめ基板シリコンよりも結晶性の悪いアモルファス
シリコン領域を形成し、金属シリサイド膜をこのアモル
ファスシリコン領域にのみ形成することにより、拡散層
の接合からの距離を十分保つことが可能となる。
イン拡散層表面の金属シリサイド膜を形成する領域にあ
らかじめ基板シリコンよりも結晶性の悪いアモルファス
シリコン領域を形成し、金属シリサイド膜をこのアモル
ファスシリコン領域にのみ形成することにより、拡散層
の接合からの距離を十分保つことが可能となる。
【００１８】
【実施例】以下に本発明の第１の実施例を図1(a)〜(c)
、図2(a)〜(c) を用いて説明する。まず、基板 101上
に、LOCOS 法等により素子間を電気的に分離するフィー
ルド絶縁膜 103を形成し、このフィールド絶縁膜 103に
囲まれた基板 101表面に熱酸化膜等により、酸化膜を形
成する。続いて基板 101上にLPCVD 法等により、ポリシ
リコン層を形成し、このポリシリコン層上のゲート電極
形成予定領域に図示せぬレジストパターンを形成する。
このレジストパターンをマスクとして、RIE 法等の異方
性エッチングを行うことにより、ゲート酸化膜 105、ゲ
ート電極 104を形成する。続いてこのゲート電極等をマ
スクとして浅いソース・ドレイン拡散層1026形成のため
にｎ型の不純物例えばAs等を20KeV 注入エネルギーと、
３×1013cm-2のドーズ量をもってイオン注入する。この
後、基板 101表面に膜厚約100nmの窒化シリコン膜をCVD
法等により形成し、さらにエッチングによりゲート電
極104の側壁にのみ残置させて窒化シリコン側壁膜 106
とする。次に深い拡散層102a用にAs等のｎ型不純物を40
KeV の注入エネルギー３×1015cm-2のドーズ量をもって
イオン注入し、RTA(Rapid Thermal Aneal)法等により、
1000℃20秒間の熱処理を行う。続いて、基板 101上にシ
リサイド材料であるニッケル膜 107を、約50nm の厚さ
に堆積する。
、図2(a)〜(c) を用いて説明する。まず、基板 101上
に、LOCOS 法等により素子間を電気的に分離するフィー
ルド絶縁膜 103を形成し、このフィールド絶縁膜 103に
囲まれた基板 101表面に熱酸化膜等により、酸化膜を形
成する。続いて基板 101上にLPCVD 法等により、ポリシ
リコン層を形成し、このポリシリコン層上のゲート電極
形成予定領域に図示せぬレジストパターンを形成する。
このレジストパターンをマスクとして、RIE 法等の異方
性エッチングを行うことにより、ゲート酸化膜 105、ゲ
ート電極 104を形成する。続いてこのゲート電極等をマ
スクとして浅いソース・ドレイン拡散層1026形成のため
にｎ型の不純物例えばAs等を20KeV 注入エネルギーと、
３×1013cm-2のドーズ量をもってイオン注入する。この
後、基板 101表面に膜厚約100nmの窒化シリコン膜をCVD
法等により形成し、さらにエッチングによりゲート電
極104の側壁にのみ残置させて窒化シリコン側壁膜 106
とする。次に深い拡散層102a用にAs等のｎ型不純物を40
KeV の注入エネルギー３×1015cm-2のドーズ量をもって
イオン注入し、RTA(Rapid Thermal Aneal)法等により、
1000℃20秒間の熱処理を行う。続いて、基板 101上にシ
リサイド材料であるニッケル膜 107を、約50nm の厚さ
に堆積する。
【００１９】次に、基板 101に 350〜 400℃で１時間程
度の熱処理を加え、基板シリコンとニッケルを反応さ
せ、拡散層102aの表面に第１の膜であるNixSi (x≧2)膜
108を形成する。この状態でＸ線により、観察すると、
その配向性の高さから、NixSi膜 108は基板 101上にエ
ピタキシャル成長していることがわかる。よってNixSi
膜 108は拡散層の接合まで拡散していず、接合リークが
発生しない。この後、硫酸過水素の溶液を用いて未反応
のニッケルを基板 101表面より除去し、図1(b)に示すよ
うに、基板 101表面にLPCVD 法等によりリンもしくはボ
ロンを含有するポリシリコン層 112を膜厚50nmに堆積す
る。
度の熱処理を加え、基板シリコンとニッケルを反応さ
せ、拡散層102aの表面に第１の膜であるNixSi (x≧2)膜
108を形成する。この状態でＸ線により、観察すると、
その配向性の高さから、NixSi膜 108は基板 101上にエ
ピタキシャル成長していることがわかる。よってNixSi
膜 108は拡散層の接合まで拡散していず、接合リークが
発生しない。この後、硫酸過水素の溶液を用いて未反応
のニッケルを基板 101表面より除去し、図1(b)に示すよ
うに、基板 101表面にLPCVD 法等によりリンもしくはボ
ロンを含有するポリシリコン層 112を膜厚50nmに堆積す
る。
【００２０】次に、 450℃４〜５分の熱処理を行い、Ni
xSi 膜 108をNixSi 膜108a、 109に相転移させる。この
際、Niは結晶性の悪いポリシリコン層 112の方に拡散す
る。このように形成されるシリサイド膜は拡散層中へ、
浸入しないため、シリサイド膜108aと接合の界面までの
距離を拡散層全領域において長くとれるため接合リーク
が効果的に抑制できる。さらに、シリサイド膜を十分厚
く形成できるため後の熱処理による凝集が起こらず、シ
ート抵抗を低く抑えることが可能となる。
xSi 膜 108をNixSi 膜108a、 109に相転移させる。この
際、Niは結晶性の悪いポリシリコン層 112の方に拡散す
る。このように形成されるシリサイド膜は拡散層中へ、
浸入しないため、シリサイド膜108aと接合の界面までの
距離を拡散層全領域において長くとれるため接合リーク
が効果的に抑制できる。さらに、シリサイド膜を十分厚
く形成できるため後の熱処理による凝集が起こらず、シ
ート抵抗を低く抑えることが可能となる。
【００２１】この後、図2(a)に示すように未反応のポリ
シリコン層 112をクロム系のウェトエッチング法、塩素
ガスを用いたRIE 法、CDE(Chemical Dry Etching）法等
により除去する。これらの工程では、NiSi膜108a、 109
の蒸気圧はポリシリコンに比べ低いため、NiSi膜108a、
109に影響を与えることなく、ポリシリコン層 112のみ
を除去できる。
シリコン層 112をクロム系のウェトエッチング法、塩素
ガスを用いたRIE 法、CDE(Chemical Dry Etching）法等
により除去する。これらの工程では、NiSi膜108a、 109
の蒸気圧はポリシリコンに比べ低いため、NiSi膜108a、
109に影響を与えることなく、ポリシリコン層 112のみ
を除去できる。
【００２２】続いて、図2(b)に示すように層間絶縁膜と
して酸化膜等の絶縁膜 110を基板 101表面に堆積させソ
ース・ドレイン、またはゲート用コンタクトを開口した
後、金属電極 111を形成する。以上により本実施例のMO
SFETが完成する。ここでこの絶縁膜の形成に際しポリシ
リコン層 112としてヒ素を含むものを用いた場合、ヒ素
添加ポリシリコン層との反応により形成されたNiSi膜は
非常に酸化されやすく、そのためモホロジーも劣化しや
すい。さらには、接合リークを引き起こすという問題が
ある。しかし、本実施例ではリンもしくはボロンを含有
させたポリシリコン層 112、もしくはノンドープのポリ
シリコン層とすることで上述の不具合は生じない。さら
にNixSi 膜 108からNiSi膜108aへの相転移に要する熱処
理の温度は 450℃といった低温であるため、リンかボロ
ンを含有するポリシリコン層 112を用いても不純物の拡
散によるデバイスの影響は小さい。
して酸化膜等の絶縁膜 110を基板 101表面に堆積させソ
ース・ドレイン、またはゲート用コンタクトを開口した
後、金属電極 111を形成する。以上により本実施例のMO
SFETが完成する。ここでこの絶縁膜の形成に際しポリシ
リコン層 112としてヒ素を含むものを用いた場合、ヒ素
添加ポリシリコン層との反応により形成されたNiSi膜は
非常に酸化されやすく、そのためモホロジーも劣化しや
すい。さらには、接合リークを引き起こすという問題が
ある。しかし、本実施例ではリンもしくはボロンを含有
させたポリシリコン層 112、もしくはノンドープのポリ
シリコン層とすることで上述の不具合は生じない。さら
にNixSi 膜 108からNiSi膜108aへの相転移に要する熱処
理の温度は 450℃といった低温であるため、リンかボロ
ンを含有するポリシリコン層 112を用いても不純物の拡
散によるデバイスの影響は小さい。
【００２３】以上はシリサイド材料にニッケルを用いた
場合を述べたが、他にチタン、コバルト等を用いても上
述の効果が得られる。チタンについてはニッケルと同様
にゲート電極、及びソース・ドレイン拡散層等が形成さ
れた基板上にチタン膜を形成した後、 500℃で、30分〜
１時間の熱処理によりTixSi 膜ｘ≧２を成長させる。そ
して未反応のチタン膜を選択的に除去し、ポリシリコン
層を形成する。ここで700℃〜 750℃の熱処理を行うこ
とによりTixSi 膜からTiSi膜へ相転移させる。この際、
TixSi は上のポリシリコン層を取り込んでTiSi2 膜を形
成するため、拡散層中へTiSi2 膜が拡散することなく、
接合特性の劣化を防ぐことができる。
場合を述べたが、他にチタン、コバルト等を用いても上
述の効果が得られる。チタンについてはニッケルと同様
にゲート電極、及びソース・ドレイン拡散層等が形成さ
れた基板上にチタン膜を形成した後、 500℃で、30分〜
１時間の熱処理によりTixSi 膜ｘ≧２を成長させる。そ
して未反応のチタン膜を選択的に除去し、ポリシリコン
層を形成する。ここで700℃〜 750℃の熱処理を行うこ
とによりTixSi 膜からTiSi膜へ相転移させる。この際、
TixSi は上のポリシリコン層を取り込んでTiSi2 膜を形
成するため、拡散層中へTiSi2 膜が拡散することなく、
接合特性の劣化を防ぐことができる。
【００２４】又、コバルトについては、基板上にコバル
ト膜を形成後、 350℃１時間程度の熱処理により、CoxS
i 膜ｘ≧２を形成する。そして、未反応のコバルト膜を
選択的に除去した後に、 500℃以上の熱処理を行い、Co
xSi 膜からCoSi2 膜に相転移させる。この際もNiSi膜や
TiSi2 膜と同様に接合特性の劣化を防止できる。
ト膜を形成後、 350℃１時間程度の熱処理により、CoxS
i 膜ｘ≧２を形成する。そして、未反応のコバルト膜を
選択的に除去した後に、 500℃以上の熱処理を行い、Co
xSi 膜からCoSi2 膜に相転移させる。この際もNiSi膜や
TiSi2 膜と同様に接合特性の劣化を防止できる。
【００２５】次に本発明の第２の実施例であるMOSFETを
図2(b)を用いて説明する。本実施例では先の実施例と同
様にシリサイド膜が拡散層表面に、良好な膜質で形成さ
れておりリーク電流の発生を十分抑制しうる構造となっ
ている。又、第１の膜であるNiSi膜108aの表面には、Ni
とＷの化合物膜109aが形成されている。このNiとＷの化
合物膜はシート抵抗が３Ω/Dから５Ω/Dの間の値であ
り、NiSi膜のシート抵抗５Ω/Dに比べさらに低抵抗化が
可能である。
図2(b)を用いて説明する。本実施例では先の実施例と同
様にシリサイド膜が拡散層表面に、良好な膜質で形成さ
れておりリーク電流の発生を十分抑制しうる構造となっ
ている。又、第１の膜であるNiSi膜108aの表面には、Ni
とＷの化合物膜109aが形成されている。このNiとＷの化
合物膜はシート抵抗が３Ω/Dから５Ω/Dの間の値であ
り、NiSi膜のシート抵抗５Ω/Dに比べさらに低抵抗化が
可能である。
【００２６】続いて、本発明の第２の実施例の一製造方
法を図1(a)〜(c) 、及び図2(a)(b)を参照しつつ説明す
る。まず、図1(a)に示すように基板 101上にフィールド
絶縁膜 103を形成し、ゲート酸化膜 105、ゲート電極 1
04の形成を行い、LDD 構造のソース・ドレイン拡散層10
2a、102bの形成を行う。これらの工程は第１の実施例と
同様に行うこととし、同一材料には同一の符号を付し、
詳しい工程の説明、及び、符号の説明は省略する。そし
て、図1(a)に示すようにシリサイド材料であるNi膜をス
パッタ法等により、膜厚約40nmに形成する。
法を図1(a)〜(c) 、及び図2(a)(b)を参照しつつ説明す
る。まず、図1(a)に示すように基板 101上にフィールド
絶縁膜 103を形成し、ゲート酸化膜 105、ゲート電極 1
04の形成を行い、LDD 構造のソース・ドレイン拡散層10
2a、102bの形成を行う。これらの工程は第１の実施例と
同様に行うこととし、同一材料には同一の符号を付し、
詳しい工程の説明、及び、符号の説明は省略する。そし
て、図1(a)に示すようにシリサイド材料であるNi膜をス
パッタ法等により、膜厚約40nmに形成する。
【００２７】次に、 350〜 400℃１時間内の熱処理を行
い基板 101シリコン、及びゲート電極 104と、Niを反応
させNixSi 膜、 108、ｘ≧２を形成する。この後、硫酸
化水溶液により未反応のNi膜 107のみを選択的に除去す
る。続いて図1(b)に示すように膜厚40nm程度のＷ膜 122
をスパッタ法等により基板 101表面に形成する。
い基板 101シリコン、及びゲート電極 104と、Niを反応
させNixSi 膜、 108、ｘ≧２を形成する。この後、硫酸
化水溶液により未反応のNi膜 107のみを選択的に除去す
る。続いて図1(b)に示すように膜厚40nm程度のＷ膜 122
をスパッタ法等により基板 101表面に形成する。
【００２８】次に 450℃で４分〜５分間の熱処理を行
い、図1(c)に示すようにNixSi 膜 108をNiSi膜108aに相
転移させ、又このNiSi膜108aの表面にNiとＷの化合物10
9aを形成する。
い、図1(c)に示すようにNixSi 膜 108をNiSi膜108aに相
転移させ、又このNiSi膜108aの表面にNiとＷの化合物10
9aを形成する。
【００２９】そして図2(a)に示すように、未反応により
残置したＷ膜 122を硫酸化水等の溶液により除去する。
最後に、図2(b)に示すように、層間絶縁膜 110、金属配
線 111を形成し、本実施例のMOSFETが完成する。
残置したＷ膜 122を硫酸化水等の溶液により除去する。
最後に、図2(b)に示すように、層間絶縁膜 110、金属配
線 111を形成し、本実施例のMOSFETが完成する。
【００３０】ここで層間絶縁膜 110を酸化膜で形成する
場合には、上述したNiSi膜の酸化の問題がある。しかし
本実施例のMOSFETではNiSi膜108aの表面に形成する低抵
抗膜がNiとＷの化合物であるため、上述のような問題は
生じない。
場合には、上述したNiSi膜の酸化の問題がある。しかし
本実施例のMOSFETではNiSi膜108aの表面に形成する低抵
抗膜がNiとＷの化合物であるため、上述のような問題は
生じない。
【００３１】又、NiSi膜との化合物を形成し、シリサイ
ド膜に比べ、低い抵抗値を得られる。金属として、Ｗの
他に、Ti、Mo、Al、Co、In、Fe等がある。又、NiSi膜10
8aの他に、TiSi膜及びCoSi膜でもよくこれらの場合に
は、上記の金属のうち、シリサイド材の金属とは異なる
材料を選び、又上述の金属に加え、Niも反応材料として
用いることができる。
ド膜に比べ、低い抵抗値を得られる。金属として、Ｗの
他に、Ti、Mo、Al、Co、In、Fe等がある。又、NiSi膜10
8aの他に、TiSi膜及びCoSi膜でもよくこれらの場合に
は、上記の金属のうち、シリサイド材の金属とは異なる
材料を選び、又上述の金属に加え、Niも反応材料として
用いることができる。
【００３２】次に、本発明の第３の実施例であるMOSFET
を図3(c)を用いて説明する。本実施例では拡散層 202表
面のシリサイド膜208aは基板シリコンにあらかじめ形成
されたアモルファス領域に形成される。つまり、深さを
制御したアモルファス領域を形成し、シリサイド膜208a
を形成することにより浅い拡散層であっても十分な接合
界面からの距離をとることができるため、リーク電流の
発生が抑制される。
を図3(c)を用いて説明する。本実施例では拡散層 202表
面のシリサイド膜208aは基板シリコンにあらかじめ形成
されたアモルファス領域に形成される。つまり、深さを
制御したアモルファス領域を形成し、シリサイド膜208a
を形成することにより浅い拡散層であっても十分な接合
界面からの距離をとることができるため、リーク電流の
発生が抑制される。
【００３３】以下に図3(a)〜(c) 及び図2(a)、(b) を用
いて本実施例の一製造方法を説明する。まず基板 201上
にLOCOS 法等によりフィールド絶縁膜 203を形成し、さ
らに基板 201表面のフィールド絶縁膜に囲まれた領域に
熱酸化法等により酸化膜を形成する。この酸化膜上に膜
厚150nm 程度のポリシリコン膜をLPCVD 法等により形成
する。さらにこのポリシリコン膜及び酸化膜をリソグラ
フィー工程により、形成した図示せぬレジストパターン
をマスクとしてRIE 法等のエッチングを行い、ゲート電
極 204及びゲート酸化膜 205を形成する。続いて拡散層
202を第１の実施例と同様な条件の下に形成する。そし
て露出した拡散層 202の表面にGeイオンをイオン注入
し、拡散層 202の表面を図3(a)に示すようにアモルファ
ス化させる。
いて本実施例の一製造方法を説明する。まず基板 201上
にLOCOS 法等によりフィールド絶縁膜 203を形成し、さ
らに基板 201表面のフィールド絶縁膜に囲まれた領域に
熱酸化法等により酸化膜を形成する。この酸化膜上に膜
厚150nm 程度のポリシリコン膜をLPCVD 法等により形成
する。さらにこのポリシリコン膜及び酸化膜をリソグラ
フィー工程により、形成した図示せぬレジストパターン
をマスクとしてRIE 法等のエッチングを行い、ゲート電
極 204及びゲート酸化膜 205を形成する。続いて拡散層
202を第１の実施例と同様な条件の下に形成する。そし
て露出した拡散層 202の表面にGeイオンをイオン注入
し、拡散層 202の表面を図3(a)に示すようにアモルファ
ス化させる。
【００３４】このGeのイオン注入は、注入エネルギー15
〜20KeV 、ドーズ量１×1015cm2 程度で行い、リーク電
流が発生しないだけのアモルファス領域 213の接合から
の距離を確保するように行う。
〜20KeV 、ドーズ量１×1015cm2 程度で行い、リーク電
流が発生しないだけのアモルファス領域 213の接合から
の距離を確保するように行う。
【００３５】続いて基板 201表面にシリサイド材料であ
るNi膜 207をスパッタ法等により膜厚約40nmに形成し、
350〜 400℃の低温に保ち１時間内の熱処理を行い、基
板シリコンと反応させることにより図3(b)に示すように
NixSi 膜ｘ≧２ 208を形成する。ここで、アモルファス
シリコンは、基板シリコンに比べ、シリサイド化されや
すく金属シリサイドの反応時間を短くするか、もしくは
温度を低く保ちつつ行うことによりアモルファス領域 2
13のみを、シリサイド化することが可能である。
るNi膜 207をスパッタ法等により膜厚約40nmに形成し、
350〜 400℃の低温に保ち１時間内の熱処理を行い、基
板シリコンと反応させることにより図3(b)に示すように
NixSi 膜ｘ≧２ 208を形成する。ここで、アモルファス
シリコンは、基板シリコンに比べ、シリサイド化されや
すく金属シリサイドの反応時間を短くするか、もしくは
温度を低く保ちつつ行うことによりアモルファス領域 2
13のみを、シリサイド化することが可能である。
【００３６】次に未反応により残置した、Ni膜７を硫酸
過水系の溶液により除去し、図3(c)に示すように基板表
面にLPCVD 法等により膜厚50nmのリンかボロンを含有す
るポリシリコン層 212を基板 201表面に形成する。
過水系の溶液により除去し、図3(c)に示すように基板表
面にLPCVD 法等により膜厚50nmのリンかボロンを含有す
るポリシリコン層 212を基板 201表面に形成する。
【００３７】続いて、図2(a)に示すように約 450℃、４
分〜５分の熱処理を行うことで、NixSi 膜ｘ≧２ 208を
NiSi膜208aに相転移させ、さらにポリシリコン膜 212と
の接合面にNiSi膜 209を形成する。
分〜５分の熱処理を行うことで、NixSi 膜ｘ≧２ 208を
NiSi膜208aに相転移させ、さらにポリシリコン膜 212と
の接合面にNiSi膜 209を形成する。
【００３８】こうようすることで、セルファラインによ
ってシリサイドと接合の界面までの距離を拡散層全領域
において、長くすることができるのでシリサイド膜のシ
ート抵抗を低減しつつ、接合リークを完全に抑制するこ
とができる。そして図2(b)に示すように酸化膜を堆積さ
せ、コンタクト開口後、配線を形成する。
ってシリサイドと接合の界面までの距離を拡散層全領域
において、長くすることができるのでシリサイド膜のシ
ート抵抗を低減しつつ、接合リークを完全に抑制するこ
とができる。そして図2(b)に示すように酸化膜を堆積さ
せ、コンタクト開口後、配線を形成する。
【００３９】本実施例ではポリシリコン膜 207に、リン
やボロンを含有させるが２度目の熱アニールの温度は 4
50℃といった低温なのでリンかボロンがドープされたも
のでも不純物の拡散がデバイスに影響を与えることはな
い。
やボロンを含有させるが２度目の熱アニールの温度は 4
50℃といった低温なのでリンかボロンがドープされたも
のでも不純物の拡散がデバイスに影響を与えることはな
い。
【００４０】上記シリサイド材料としてはNi以外のTi、
Co、Ptを用いても同様の効果が得られる。又、本実施例
で述べたように基板表面をアモルファス化させ、このア
モルファス化された領域にNiSi膜等のシリサイド膜を形
成した後に先の第２の実施例で述べた様に、Ｗ等の金属
と、シリサイド材料である金属を反応させ、先のシリサ
イド膜上に化合物を形成することも可能である。
Co、Ptを用いても同様の効果が得られる。又、本実施例
で述べたように基板表面をアモルファス化させ、このア
モルファス化された領域にNiSi膜等のシリサイド膜を形
成した後に先の第２の実施例で述べた様に、Ｗ等の金属
と、シリサイド材料である金属を反応させ、先のシリサ
イド膜上に化合物を形成することも可能である。
【００４１】さらに上記第１〜第３の各実施例ではｎチ
ャネル型MOSFETについて述べたが、ソース・ドレイン拡
散層の不純物をＰ型の不純物を用いて形成し、他の製造
工程を先に述べたと同様に行うことで、Ｐチャネル型MO
SFETが形成される。
ャネル型MOSFETについて述べたが、ソース・ドレイン拡
散層の不純物をＰ型の不純物を用いて形成し、他の製造
工程を先に述べたと同様に行うことで、Ｐチャネル型MO
SFETが形成される。
【００４２】
【発明の効果】本発明によれば、拡散層の接合リークを
抑えつつ、拡散層の抵抗を低くかつ短チャネル効果の発
生を抑制した半導体装置が得られる。
抑えつつ、拡散層の抵抗を低くかつ短チャネル効果の発
生を抑制した半導体装置が得られる。
【図１】 本発明の第１及び第２の実施例であるMOSFET
の一製造方法を説明するための工程別断面図。
の一製造方法を説明するための工程別断面図。
【図２】 本発明の第１及び第２の実施例であるMOSFET
の一製造方法を説明するための工程別断面図。
の一製造方法を説明するための工程別断面図。
【図３】 本発明の第３の実施例であるMOSFETの製造方
法を説明するための工程別断面図。
法を説明するための工程別断面図。
【図４】 本発明の従来技術の一を説明するための工程
別断面図。
別断面図。
【図５】 本発明の他の従来技術を説明するための断面
図。
図。
【図６】 本発明のさらに他の従来技術を説明するため
の工程別断面図。
の工程別断面図。
101,201…シリコン基板 103,203…フィールド絶
縁膜 102a,102b,202 …ソース・ドレイン拡散層 105,2
05…ゲート酸化膜 104,204…ゲート電極 107…Ni膜 108,208
…NixSi 膜 108a,109…NiSi膜 109a…NiとＷの化合物膜 112,212…ポリシリコン膜 122…Ｗ膜 110
…層間絶縁膜 111…電極配線 213…アモルファスシリコン領域
縁膜 102a,102b,202 …ソース・ドレイン拡散層 105,2
05…ゲート酸化膜 104,204…ゲート電極 107…Ni膜 108,208
…NixSi 膜 108a,109…NiSi膜 109a…NiとＷの化合物膜 112,212…ポリシリコン膜 122…Ｗ膜 110
…層間絶縁膜 111…電極配線 213…アモルファスシリコン領域
Claims (6)
- 【請求項１】 表面にゲート絶縁膜が形成された半導体
基板と、 前記ゲート絶縁膜表面に形成されたゲート電極と、 前記半導体基板表面の前記ゲート絶縁膜の両脇に形成さ
れたソース・ドレイン拡散層と、 前記ソース・ドレイン拡散層表面に形成された金属シリ
サイドからなる第１の膜と、 前記第１の膜の表面に形成され、少なくとも前記第１の
膜に含まれる金属が含まれた第２の膜が形成されること
を特徴とする半導体装置。 - 【請求項２】 前記第１の膜は金属シリサイド膜であ
り、 前記第２の膜は、金属シリサイド膜もしくは合金膜であ
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 半導体基板表面に、ゲート絶縁膜を形成
する工程と、 前記ゲート絶縁膜の表面に、ゲート電極を形成する工程
と、 前記半導体基板の表面の前記ゲート絶縁膜の両脇にソー
ス・ドレイン拡散層を形成する工程と、 前記ソース・ドレイン拡散層の表面に、金属シリサイド
膜からなる第１の膜を形成する工程と、 前記半導体基板表面に前記第１の膜と反応するポリシリ
コン膜もしくは、金属膜を形成する工程と、 前記半導体基板を熱処理し、前記第１の膜と、前記ポリ
シリコン膜もしくは、金属膜を反応させる工程を含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】 前記金属膜は、高融点金属膜であること
を特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記第１の膜と、前記ポリシリコン膜も
しくは金属膜を反応させる工程は前記第１の膜を相転移
させる工程であることを特徴とする請求項３記載の半導
体装置の製造方法。 - 【請求項６】 半導体基板表面にゲート絶縁膜を形成す
る工程と前記、ゲート絶縁膜の表面にゲート電極を形成
する工程と、 前記半導体基板の表面の前記ゲート絶縁膜の両脇にソー
ス・ドレイン拡散層を形成する工程と、 前記ソース・ドレイン拡散層の表面の部分領域をアモル
ファス化させる工程と、 前記アモルファス化された部分領域に金属シリサイドを
膜を形成する工程を含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23393694A JPH0897420A (ja) | 1994-09-29 | 1994-09-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23393694A JPH0897420A (ja) | 1994-09-29 | 1994-09-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897420A true JPH0897420A (ja) | 1996-04-12 |
Family
ID=16962941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23393694A Pending JPH0897420A (ja) | 1994-09-29 | 1994-09-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897420A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1083971A (ja) * | 1996-09-05 | 1998-03-31 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2006186285A (ja) * | 2004-12-28 | 2006-07-13 | Toshiba Corp | 半導体装置、配線及びそれらの製造方法 |
| US7303990B2 (en) | 2002-09-13 | 2007-12-04 | Semiconductor Technology Academic Research Center | Nickel-silicon compound forming method, semiconductor device manufacturing method, and semiconductor device |
-
1994
- 1994-09-29 JP JP23393694A patent/JPH0897420A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1083971A (ja) * | 1996-09-05 | 1998-03-31 | Fujitsu Ltd | 半導体装置の製造方法 |
| US7303990B2 (en) | 2002-09-13 | 2007-12-04 | Semiconductor Technology Academic Research Center | Nickel-silicon compound forming method, semiconductor device manufacturing method, and semiconductor device |
| JP2006186285A (ja) * | 2004-12-28 | 2006-07-13 | Toshiba Corp | 半導体装置、配線及びそれらの製造方法 |
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