JPH0887411A - パイプライン演算方法およびパイプライン演算装置 - Google Patents
パイプライン演算方法およびパイプライン演算装置Info
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- JPH0887411A JPH0887411A JP6223677A JP22367794A JPH0887411A JP H0887411 A JPH0887411 A JP H0887411A JP 6223677 A JP6223677 A JP 6223677A JP 22367794 A JP22367794 A JP 22367794A JP H0887411 A JPH0887411 A JP H0887411A
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- arithmetic unit
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Abstract
(57)【要約】
【目的】 本発明は、パイプライン演算器と非パイプラ
イン演算器とを含む複数の演算器により１つの書込ポー
トを共有し演算処理を実行する方法および装置に関し、
簡素な回路の追加により、各演算器の演算結果を効率よ
くレジスタに書き込めるようにして、演算処理性能の向
上をはかることを目的とする。 【構成】 パイプライン動作可能なパイプライン演算器
１１と、パイプライン動作不可能な非パイプライン演算
器１２と、これらの演算器１１，１２により書込ポート
１３ａを共有されるレジスタ１３とをそなえ、各演算器
１１，１２による演算結果をレジスタ１３に書き込みな
がら演算を実行する際に、パイプライン演算器１１によ
る演算結果の書込ステージと非パイプライン演算器１２
による演算結果の書込ステージとが重なる場合、パイプ
ライン演算器１１に対する命令を解読するステージの実
行をインターロックするように構成する。
イン演算器とを含む複数の演算器により１つの書込ポー
トを共有し演算処理を実行する方法および装置に関し、
簡素な回路の追加により、各演算器の演算結果を効率よ
くレジスタに書き込めるようにして、演算処理性能の向
上をはかることを目的とする。 【構成】 パイプライン動作可能なパイプライン演算器
１１と、パイプライン動作不可能な非パイプライン演算
器１２と、これらの演算器１１，１２により書込ポート
１３ａを共有されるレジスタ１３とをそなえ、各演算器
１１，１２による演算結果をレジスタ１３に書き込みな
がら演算を実行する際に、パイプライン演算器１１によ
る演算結果の書込ステージと非パイプライン演算器１２
による演算結果の書込ステージとが重なる場合、パイプ
ライン演算器１１に対する命令を解読するステージの実
行をインターロックするように構成する。
Description
【０００１】（目次） 産業上の利用分野 従来の技術（図６〜図１１） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用（図１） 実施例（図２〜図５） 発明の効果
【０００２】
【産業上の利用分野】本発明は、パイプライン演算器
（例えば乗算器等）と非パイプライン演算器（例えば除
算器等）とを含む複数の演算器により１つの書込ポート
を共有して、演算処理を実行するパイプライン演算方法
およびパイプライン演算装置に関する。
（例えば乗算器等）と非パイプライン演算器（例えば除
算器等）とを含む複数の演算器により１つの書込ポート
を共有して、演算処理を実行するパイプライン演算方法
およびパイプライン演算装置に関する。
【０００３】
【従来の技術】一般に、複数の演算器からの演算結果を
浮動小数点レジスタ〔以下、ＦＲ（Floating point Reg
ister)という場合もある〕に書き込む手法としては、
ＦＲ側に演算器の数だけの書込ポートを設け書込タイミ
ングの制御を行なうことなく各演算器の演算結果をいつ
でもＦＲに書き込む手法と、１つの書込ポートを複数
の演算器で共有し書込タイミングの制御を行ないながら
各演算器の演算結果をＦＲに書き込む手法とがある。
浮動小数点レジスタ〔以下、ＦＲ（Floating point Reg
ister)という場合もある〕に書き込む手法としては、
ＦＲ側に演算器の数だけの書込ポートを設け書込タイミ
ングの制御を行なうことなく各演算器の演算結果をいつ
でもＦＲに書き込む手法と、１つの書込ポートを複数
の演算器で共有し書込タイミングの制御を行ないながら
各演算器の演算結果をＦＲに書き込む手法とがある。
【０００４】ところで、近年の計算機では、命令を実行
するために、例えば図６に示すようなパイプライン動作
を行なっている。なお、図６において、２は命令キュ
ー、３は命令レジスタ、４はデコーダ（ＤＥＣ）、５は
パイプライン制御回路、６は浮動小数点レジスタ（Ｆ
Ｒ）、９はパイプライン演算器で、これらの各構成要素
については、図８により詳細に説明する。
するために、例えば図６に示すようなパイプライン動作
を行なっている。なお、図６において、２は命令キュ
ー、３は命令レジスタ、４はデコーダ（ＤＥＣ）、５は
パイプライン制御回路、６は浮動小数点レジスタ（Ｆ
Ｒ）、９はパイプライン演算器で、これらの各構成要素
については、図８により詳細に説明する。
【０００５】パイプライン動作とは、前の命令の実行完
了を待たずに引き続く命令の実行を開始するような動作
で、複数の段階に分解可能な処理が、各段階に対応した
複数の処理機構へと配分されて処理され、処理されてい
く一つのデータが同一処理装置を複数回経由するような
動作をしない。そのパイプライン動作は、図６に示すよ
うに、命令選択ステージＳｆ，レジスタ読出ステージＦ
ｆ，演算実行ステージＥ１ｆ〜Ｅｍｆ，書込ステージＷ
ｆから構成されている。ここで、命令選択ステージＳｆ
は命令を選択するステージ、レジスタ読出ステージＦｆ
は命令を解読しレジスタからデータを読み出すステー
ジ、演算実行ステージＥ１ｆ〜Ｅｍｆは演算を実行する
ステージ〔図６にはパイプライン演算器９の演算サイク
ル数（演算実行ステージ数）がｍの場合、つまりｍステ
ージに亘って演算を実行する場合が示されている〕、書
込ステージＷｆは演算結果をレジスタに書き込むステー
ジである。
了を待たずに引き続く命令の実行を開始するような動作
で、複数の段階に分解可能な処理が、各段階に対応した
複数の処理機構へと配分されて処理され、処理されてい
く一つのデータが同一処理装置を複数回経由するような
動作をしない。そのパイプライン動作は、図６に示すよ
うに、命令選択ステージＳｆ，レジスタ読出ステージＦ
ｆ，演算実行ステージＥ１ｆ〜Ｅｍｆ，書込ステージＷ
ｆから構成されている。ここで、命令選択ステージＳｆ
は命令を選択するステージ、レジスタ読出ステージＦｆ
は命令を解読しレジスタからデータを読み出すステー
ジ、演算実行ステージＥ１ｆ〜Ｅｍｆは演算を実行する
ステージ〔図６にはパイプライン演算器９の演算サイク
ル数（演算実行ステージ数）がｍの場合、つまりｍステ
ージに亘って演算を実行する場合が示されている〕、書
込ステージＷｆは演算結果をレジスタに書き込むステー
ジである。
【０００６】そして、パイプライン動作では、まず、最
初の命令選択ステージＳｆで、実行すべき命令を、パイ
プライン制御回路５により命令キュー２から選択して命
令レジスタ３に書き込み、次のレジスタ読出ステージＦ
ｆで、命令選択ステージＳｆで選択された命令をデコー
ダ４により解読し、その解読結果に基づいてＦＲ６から
データを読み出してくる。
初の命令選択ステージＳｆで、実行すべき命令を、パイ
プライン制御回路５により命令キュー２から選択して命
令レジスタ３に書き込み、次のレジスタ読出ステージＦ
ｆで、命令選択ステージＳｆで選択された命令をデコー
ダ４により解読し、その解読結果に基づいてＦＲ６から
データを読み出してくる。
【０００７】この後、演算器９における演算実行ステー
ジＥ１ｆ〜Ｅｍｆで、読み出されたデータを用いて実際
に演算を実行し、演算実行ステージＥｍｆで得られた最
終的な演算結果を、書込ステージＷｆでＦＲ６に書き込
む。以上のような動作を、１サイクル（１ステージ）ず
つずらした状態で、複数ステージを並列的に実行（オー
バラップ実行）することにより、毎サイクル、データを
入力し、毎サイクル、演算結果を出力する。このような
動作が可能な演算器がパイプライン演算器９である。
ジＥ１ｆ〜Ｅｍｆで、読み出されたデータを用いて実際
に演算を実行し、演算実行ステージＥｍｆで得られた最
終的な演算結果を、書込ステージＷｆでＦＲ６に書き込
む。以上のような動作を、１サイクル（１ステージ）ず
つずらした状態で、複数ステージを並列的に実行（オー
バラップ実行）することにより、毎サイクル、データを
入力し、毎サイクル、演算結果を出力する。このような
動作が可能な演算器がパイプライン演算器９である。
【０００８】一方、演算器としては、上述のようなパイ
プライン動作可能なパイプライン演算器９（例えば乗算
器等）のほか、例えば除算器等のように、複数ステージ
の並列的な実行（オーバラップ実行）ができない、つま
り、パイプライン動作が不可能な非パイプライン演算器
もある。このような非パイプライン演算器では、図７に
示すように、演算が開始されると、演算が終了するまで
の（ｎ＋１）・τの間、レジスタ読出ステージＦｆを実
行できず次のデータを入力することができない。なお、
ｎは非パイプライン演算器の演算サイクル数（演算実行
ステージ数）、τは１サイクル（１ステージ）に要する
時間（制御周期）であり、図７において、７は非パイプ
ライン演算器である。
プライン動作可能なパイプライン演算器９（例えば乗算
器等）のほか、例えば除算器等のように、複数ステージ
の並列的な実行（オーバラップ実行）ができない、つま
り、パイプライン動作が不可能な非パイプライン演算器
もある。このような非パイプライン演算器では、図７に
示すように、演算が開始されると、演算が終了するまで
の（ｎ＋１）・τの間、レジスタ読出ステージＦｆを実
行できず次のデータを入力することができない。なお、
ｎは非パイプライン演算器の演算サイクル数（演算実行
ステージ数）、τは１サイクル（１ステージ）に要する
時間（制御周期）であり、図７において、７は非パイプ
ライン演算器である。
【０００９】従って、パイプライン演算器９のようなパ
イプライン動作を行なうことは不可能である。一般的
に、除算器は非パイプライン演算器で、演算時間が非常
に長いため、命令として出現頻度が少ない。そこで、一
般に、図８や図１０に示すように、除算器等の非パイプ
ライン演算器７とパイプライン動作が可能な演算器９と
については、ＦＲ６の書込ポート６ａを共有することが
行なわれている。
イプライン動作を行なうことは不可能である。一般的
に、除算器は非パイプライン演算器で、演算時間が非常
に長いため、命令として出現頻度が少ない。そこで、一
般に、図８や図１０に示すように、除算器等の非パイプ
ライン演算器７とパイプライン動作が可能な演算器９と
については、ＦＲ６の書込ポート６ａを共有することが
行なわれている。
【００１０】しかし、書込ポート６ａを共有した場合、
２つの演算器７，９は同時にＦＲ６へ書込を行なうこと
ができないため、従来、以下の２つの手法が用いられて
いる。 （ａ）非パイプライン演算器７が動作している間、パイ
プライン演算器９を動作させない。
２つの演算器７，９は同時にＦＲ６へ書込を行なうこと
ができないため、従来、以下の２つの手法が用いられて
いる。 （ａ）非パイプライン演算器７が動作している間、パイ
プライン演算器９を動作させない。
【００１１】（ｂ）非パイプライン演算器７の書込ステ
ージＷｆとパイプライン演算器９の書込ステージＷｆと
が重なった時だけ、パイプライン演算器９の書込ステー
ジＷｆを１τだけ遅らせる。前者（ａ）の手法を適用し
たパイプライン演算装置の構成を図８に示す。この図８
において、１は演算パイプライン制御部で、この演算パ
イプライン制御部１は、図示しない制御部から演算命令
を受け取り、演算器７，９およびＦＲ６を含む演算ユニ
ット全体のパイプラインの制御を行なうもので、命令キ
ュー２，命令レジスタ３，デコーダ（ＤＥＣ）４および
パイプライン制御回路５を有して構成されている。
ージＷｆとパイプライン演算器９の書込ステージＷｆと
が重なった時だけ、パイプライン演算器９の書込ステー
ジＷｆを１τだけ遅らせる。前者（ａ）の手法を適用し
たパイプライン演算装置の構成を図８に示す。この図８
において、１は演算パイプライン制御部で、この演算パ
イプライン制御部１は、図示しない制御部から演算命令
を受け取り、演算器７，９およびＦＲ６を含む演算ユニ
ット全体のパイプラインの制御を行なうもので、命令キ
ュー２，命令レジスタ３，デコーダ（ＤＥＣ）４および
パイプライン制御回路５を有して構成されている。
【００１２】ここで、命令キュー２は、図示しない制御
部から送られてくる演算命令を保持するものであり、命
令レジスタ３は、パイプライン制御回路５により選択さ
れて命令キュー２から読み出された演算命令を一時的に
格納するものである。また、デコーダ４は、命令レジス
タ３に格納された演算命令を解読し、その解読結果をＦ
Ｒ６や各演算器７，９へレジスタ番号，命令信号，演算
開始信号として送るものである。
部から送られてくる演算命令を保持するものであり、命
令レジスタ３は、パイプライン制御回路５により選択さ
れて命令キュー２から読み出された演算命令を一時的に
格納するものである。また、デコーダ４は、命令レジス
タ３に格納された演算命令を解読し、その解読結果をＦ
Ｒ６や各演算器７，９へレジスタ番号，命令信号，演算
開始信号として送るものである。
【００１３】さらに、パイプライン制御回路５は、命令
キュー２に対して命令選択信号を発行するとともに、非
パイプライン演算器７が動作している間、デコーダ４に
対してレジスタ読出ステージＦｆのインターロック信号
を発行し、演算ユニットのパイプラインを制御するもの
である。そして、ＦＲ６は、演算パイプライン制御部１
で指定されたアドレスのデータを読み出し格納するとと
もに、各演算器７，９による演算結果を格納するための
ものである。
キュー２に対して命令選択信号を発行するとともに、非
パイプライン演算器７が動作している間、デコーダ４に
対してレジスタ読出ステージＦｆのインターロック信号
を発行し、演算ユニットのパイプラインを制御するもの
である。そして、ＦＲ６は、演算パイプライン制御部１
で指定されたアドレスのデータを読み出し格納するとと
もに、各演算器７，９による演算結果を格納するための
ものである。
【００１４】また、非パイプライン演算器７は、除算器
等で、演算パイプライン制御部１（デコーダ４）から演
算開始信号を受け取ると演算を開始するものであり、パ
イプライン演算器９は、乗算器等で、前述した通りのパ
イプライン動作可能なもので、演算パイプライン制御部
１（デコーダ４）から演算開始信号を受け取ると演算を
開始するものである。
等で、演算パイプライン制御部１（デコーダ４）から演
算開始信号を受け取ると演算を開始するものであり、パ
イプライン演算器９は、乗算器等で、前述した通りのパ
イプライン動作可能なもので、演算パイプライン制御部
１（デコーダ４）から演算開始信号を受け取ると演算を
開始するものである。
【００１５】上述の構成により、図９に示すように、非
パイプライン演算器７が演算を開始した後に、書込ポー
ト６ａを共有するもう一方のパイプライン演算器９でも
演算を開始しようとした場合、命令選択ステージＳｆの
終了後、パイプライン制御回路５からデコーダ４へイン
ターロック信号が出力され、レジスタ読出ステージＦｆ
でインターロックがかかり、パイプライン演算器９は演
算を開始しない。
パイプライン演算器７が演算を開始した後に、書込ポー
ト６ａを共有するもう一方のパイプライン演算器９でも
演算を開始しようとした場合、命令選択ステージＳｆの
終了後、パイプライン制御回路５からデコーダ４へイン
ターロック信号が出力され、レジスタ読出ステージＦｆ
でインターロックがかかり、パイプライン演算器９は演
算を開始しない。
【００１６】そして、非パイプライン演算器７による演
算が終了し、その演算結果を書込ステージＷｆでＦＲ６
に書き込むと、インターロック信号の出力が停止されて
レジスタ読出ステージＦｆのインターロック状態が解除
され、パイプライン演算器９による演算が開始される。
従って、パイプライン演算器９は、非パイプライン演算
器７の演算サイクル数（演算実行ステージ数）をｎとす
ると、（ｎ＋１）・τの間、待機することになる。
算が終了し、その演算結果を書込ステージＷｆでＦＲ６
に書き込むと、インターロック信号の出力が停止されて
レジスタ読出ステージＦｆのインターロック状態が解除
され、パイプライン演算器９による演算が開始される。
従って、パイプライン演算器９は、非パイプライン演算
器７の演算サイクル数（演算実行ステージ数）をｎとす
ると、（ｎ＋１）・τの間、待機することになる。
【００１７】次に、後者（ｂ）の手法を適用したパイプ
ライン演算装置の構成を図１０に示す。図１０に示すよ
うに、このパイプライン演算装置も図８に示したものと
ほぼ同様に構成されているが、図１０に示すパイプライ
ン演算装置のパイプライン制御回路５に、インターロッ
ク信号発生回路５Ａがそなえられている。このインター
ロック信号発生回路５Ａは、非パイプライン演算器７の
書込ステージＷｆとパイプライン演算器９の書込ステー
ジＷｆとが重なった時に、パイプライン演算器９に対し
て書込ステージＷｆのインターロック信号を発行するも
のである。
ライン演算装置の構成を図１０に示す。図１０に示すよ
うに、このパイプライン演算装置も図８に示したものと
ほぼ同様に構成されているが、図１０に示すパイプライ
ン演算装置のパイプライン制御回路５に、インターロッ
ク信号発生回路５Ａがそなえられている。このインター
ロック信号発生回路５Ａは、非パイプライン演算器７の
書込ステージＷｆとパイプライン演算器９の書込ステー
ジＷｆとが重なった時に、パイプライン演算器９に対し
て書込ステージＷｆのインターロック信号を発行するも
のである。
【００１８】上述の構成により、図１１に示すように、
非パイプライン演算器７が演算を行なっている際に、書
込ポート６ａを共有するもう一方のパイプライン演算器
９も演算を実行し、パイプライン演算器９の書込ステー
ジＷｆが、非パイプライン演算器７の書込ステージＷｆ
のタイミングと重なった時、パイプライン演算器９の書
込ステージＷｆで、インターロック信号発生回路５Ａか
らパイプライン演算器９に対してインターロック信号が
発行される。
非パイプライン演算器７が演算を行なっている際に、書
込ポート６ａを共有するもう一方のパイプライン演算器
９も演算を実行し、パイプライン演算器９の書込ステー
ジＷｆが、非パイプライン演算器７の書込ステージＷｆ
のタイミングと重なった時、パイプライン演算器９の書
込ステージＷｆで、インターロック信号発生回路５Ａか
らパイプライン演算器９に対してインターロック信号が
発行される。
【００１９】パイプライン演算器９は、インターロック
信号を受け取ると、インターロック状態になり、書込ス
テージＷｆの実行を停止し、非パイプライン演算器７が
ＦＲ６に演算結果を書き込むまでの１τの間だけ待機し
てから、インターロック状態を解除し書込ステージＷｆ
を実行し、パイプライン演算器９による演算結果をＦＲ
６に書き込む。
信号を受け取ると、インターロック状態になり、書込ス
テージＷｆの実行を停止し、非パイプライン演算器７が
ＦＲ６に演算結果を書き込むまでの１τの間だけ待機し
てから、インターロック状態を解除し書込ステージＷｆ
を実行し、パイプライン演算器９による演算結果をＦＲ
６に書き込む。
【００２０】
【発明が解決しようとする課題】しかしながら、前者
（ａ）の手法を適用した従来のパイプライン演算装置で
は、非パイプライン演算器７が演算を行ない書込ステー
ジＷｆでＦＲ６への書込を終えるまでの最大（ｎ＋１）
・τの間、パイプライン演算器９を使用することができ
なくなるため、演算処理性能が大幅に低下するという課
題があった。
（ａ）の手法を適用した従来のパイプライン演算装置で
は、非パイプライン演算器７が演算を行ない書込ステー
ジＷｆでＦＲ６への書込を終えるまでの最大（ｎ＋１）
・τの間、パイプライン演算器９を使用することができ
なくなるため、演算処理性能が大幅に低下するという課
題があった。
【００２１】これに対して、後者（ｂ）の手法を適用し
た従来のパイプライン演算装置では、前者の装置につい
ての課題は解消されるが、書込ステージＷｆでパイプラ
イン演算器９を停止させるためには、パイプライン演算
器９における各パイプラインを同時に停止させる機構が
必要になる。このような停止機構を追加すると、回路が
複雑になり物量が増加するなどの課題があった。
た従来のパイプライン演算装置では、前者の装置につい
ての課題は解消されるが、書込ステージＷｆでパイプラ
イン演算器９を停止させるためには、パイプライン演算
器９における各パイプラインを同時に停止させる機構が
必要になる。このような停止機構を追加すると、回路が
複雑になり物量が増加するなどの課題があった。
【００２２】本発明は、このような課題に鑑み創案され
たもので、簡素な回路を追加するだけで、書込ポートを
共有する複数の演算器による演算結果を効率よくレジス
タに書き込めるようにして、演算処理性能の向上をはか
ったパイプライン演算方法およびパイプライン演算装置
を提供することを目的とする。
たもので、簡素な回路を追加するだけで、書込ポートを
共有する複数の演算器による演算結果を効率よくレジス
タに書き込めるようにして、演算処理性能の向上をはか
ったパイプライン演算方法およびパイプライン演算装置
を提供することを目的とする。
【００２３】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１１はパイプライン動作
可能なパイプライン演算器、１２はパイプライン動作不
可能な非パイプライン演算器、１３はパイプライン演算
器１１および非パイプライン演算器１２により書込ポー
ト１３ａを共有され各演算器１１，１２による演算結果
を書き込まれるレジスタ、１４はパイプライン演算器１
１および非パイプライン演算器１２における演算動作を
制御する演算パイプライン制御部である。
ック図で、この図１において、１１はパイプライン動作
可能なパイプライン演算器、１２はパイプライン動作不
可能な非パイプライン演算器、１３はパイプライン演算
器１１および非パイプライン演算器１２により書込ポー
ト１３ａを共有され各演算器１１，１２による演算結果
を書き込まれるレジスタ、１４はパイプライン演算器１
１および非パイプライン演算器１２における演算動作を
制御する演算パイプライン制御部である。
【００２４】そして、演算パイプライン制御部１４に
は、インターロック実行部１５がそなえられている。こ
のインターロック実行部１５は、パイプライン演算器１
１による演算結果の書込ステージと非パイプライン演算
器１２による演算結果の書込ステージとが重なる場合、
パイプライン演算器１１に対する命令を解読するステー
ジの実行をインターロックするものである（請求項１，
４）。
は、インターロック実行部１５がそなえられている。こ
のインターロック実行部１５は、パイプライン演算器１
１による演算結果の書込ステージと非パイプライン演算
器１２による演算結果の書込ステージとが重なる場合、
パイプライン演算器１１に対する命令を解読するステー
ジの実行をインターロックするものである（請求項１，
４）。
【００２５】また、非パイプライン演算器１２に、この
非パイプライン演算器１２が演算を終了する旨を予告・
通知する演算終了予告信号を生成して演算パイプライン
制御部１４へ出力する演算終了予告信号発生回路１６を
そなえ、インターロック実行部１５が、演算終了予告信
号発生回路１６からの演算終了予告信号に応じて、パイ
プライン演算器１１に対する命令を解読するステージの
実行を１ステージ分だけインターロックするように構成
する（請求項２，５）。
非パイプライン演算器１２が演算を終了する旨を予告・
通知する演算終了予告信号を生成して演算パイプライン
制御部１４へ出力する演算終了予告信号発生回路１６を
そなえ、インターロック実行部１５が、演算終了予告信
号発生回路１６からの演算終了予告信号に応じて、パイ
プライン演算器１１に対する命令を解読するステージの
実行を１ステージ分だけインターロックするように構成
する（請求項２，５）。
【００２６】このとき、演算終了予告信号発生回路１６
は、非パイプライン演算器１２のｎ−ｍ番目〔ｍはパイ
プライン演算器１１の演算実行ステージ数、ｎ（＞ｍ）
は非パイプライン演算器１２の演算実行ステージ数〕の
演算実行ステージの実行時に、演算終了予告信号を生成
する（請求項３，６）。
は、非パイプライン演算器１２のｎ−ｍ番目〔ｍはパイ
プライン演算器１１の演算実行ステージ数、ｎ（＞ｍ）
は非パイプライン演算器１２の演算実行ステージ数〕の
演算実行ステージの実行時に、演算終了予告信号を生成
する（請求項３，６）。
【００２７】
【作用】図１により上述した本発明のパイプライン演算
方法およびパイプライン演算装置では、演算パイプライ
ン制御部１４により各演算器１１，１２における演算動
作を制御し、各演算器１１，１２による演算結果をレジ
スタ１３に書き込みながら演算を実行する。
方法およびパイプライン演算装置では、演算パイプライ
ン制御部１４により各演算器１１，１２における演算動
作を制御し、各演算器１１，１２による演算結果をレジ
スタ１３に書き込みながら演算を実行する。
【００２８】そして、パイプライン演算器１１による演
算結果の書込ステージと非パイプライン演算器１２によ
る演算結果の書込ステージとが重なる場合には、インタ
ーロック実行部１５により、パイプライン演算器１１に
対する命令を解読するステージの実行がインターロック
される。これにより、パイプライン演算器１１に対する
命令が解読されず、パイプライン演算器１１による演算
処理の実行が一時的に延期される。従って、従来のごと
く書込ステージでパイプライン演算器１１の動作を停止
させることなく、非パイプライン演算器１２による演算
結果の書込ステージと非パイプライン演算器１２による
演算結果の書込ステージとの実行タイミングをずらし
て、各演算結果をレジスタ１３へ書き込むことができる
（請求項１，４）。
算結果の書込ステージと非パイプライン演算器１２によ
る演算結果の書込ステージとが重なる場合には、インタ
ーロック実行部１５により、パイプライン演算器１１に
対する命令を解読するステージの実行がインターロック
される。これにより、パイプライン演算器１１に対する
命令が解読されず、パイプライン演算器１１による演算
処理の実行が一時的に延期される。従って、従来のごと
く書込ステージでパイプライン演算器１１の動作を停止
させることなく、非パイプライン演算器１２による演算
結果の書込ステージと非パイプライン演算器１２による
演算結果の書込ステージとの実行タイミングをずらし
て、各演算結果をレジスタ１３へ書き込むことができる
（請求項１，４）。
【００２９】また、非パイプライン演算器１２が演算を
終了する前には、その旨を予告する演算終了予告信号
が、演算終了予告信号発生回路１６により生成され、演
算パイプライン制御部１４に通知される。そして、演算
終了予告信号に応じ、演算パイプライン制御部１４のイ
ンターロック実行部１５により、パイプライン演算器１
１に対する命令を解読するステージの実行が１ステージ
分だけインターロックされる。
終了する前には、その旨を予告する演算終了予告信号
が、演算終了予告信号発生回路１６により生成され、演
算パイプライン制御部１４に通知される。そして、演算
終了予告信号に応じ、演算パイプライン制御部１４のイ
ンターロック実行部１５により、パイプライン演算器１
１に対する命令を解読するステージの実行が１ステージ
分だけインターロックされる。
【００３０】これにより、命令解読後のパイプライン演
算器１１による演算処理の実行が１ステージ分だけ遅延
され、結果として、非パイプライン演算器１２による演
算結果の書込ステージと非パイプライン演算器１２によ
る演算結果の書込ステージとの実行タイミングが１ステ
ージ分だけずれることになり、各演算結果をレジスタ１
３へ順次書き込むことができる（請求項２，５）。
算器１１による演算処理の実行が１ステージ分だけ遅延
され、結果として、非パイプライン演算器１２による演
算結果の書込ステージと非パイプライン演算器１２によ
る演算結果の書込ステージとの実行タイミングが１ステ
ージ分だけずれることになり、各演算結果をレジスタ１
３へ順次書き込むことができる（請求項２，５）。
【００３１】このとき、演算終了予告信号発生回路１６
により、演算終了予告信号が、非パイプライン演算器１
２のｎ−ｍ番目の演算実行ステージの実行時、即ち、非
パイプライン演算器１２が演算を終了する（ｍ＋１）ス
テージ前に生成される。つまり、この演算実行ステージ
の実行時にパイプライン演算器１１に対する命令を解読
するステージを実行した場合、パイプライン演算器１１
による演算結果の書込ステージと非パイプライン演算器
１２による演算結果の書込ステージとが重なることにな
る。
により、演算終了予告信号が、非パイプライン演算器１
２のｎ−ｍ番目の演算実行ステージの実行時、即ち、非
パイプライン演算器１２が演算を終了する（ｍ＋１）ス
テージ前に生成される。つまり、この演算実行ステージ
の実行時にパイプライン演算器１１に対する命令を解読
するステージを実行した場合、パイプライン演算器１１
による演算結果の書込ステージと非パイプライン演算器
１２による演算結果の書込ステージとが重なることにな
る。
【００３２】従って、上述のタイミングで生成された演
算終了予告信号に応じて、パイプライン演算器１１に対
する命令を解読するステージの実行を１ステージ分だけ
確実にインターロックすることができ、前述の通り、命
令解読後のパイプライン演算器１１による演算処理の実
行が１ステージ分だけ遅延され、非パイプライン演算器
１２による演算結果および非パイプライン演算器１２に
よる演算結果をレジスタ１３へ順次書き込むことができ
る（請求項３，６）。
算終了予告信号に応じて、パイプライン演算器１１に対
する命令を解読するステージの実行を１ステージ分だけ
確実にインターロックすることができ、前述の通り、命
令解読後のパイプライン演算器１１による演算処理の実
行が１ステージ分だけ遅延され、非パイプライン演算器
１２による演算結果および非パイプライン演算器１２に
よる演算結果をレジスタ１３へ順次書き込むことができ
る（請求項３，６）。
【００３３】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図２は本発明の一実施例としてのパイプライン演
算装置を示すブロック図であり、この図２において、２
１は演算パイプライン制御部で、この演算パイプライン
制御部２１は、図示しない制御部から演算命令を受け取
り、後述する除算器２７，乗算器２９および浮動小数点
レジスタ（ＦＲ）２６を含む演算ユニット全体のパイプ
ラインの制御を行なうもので、命令キュー２２，命令レ
ジスタ２３，デコーダ（ＤＥＣ）２４およびパイプライ
ン制御回路２５を有して構成されている。
する。図２は本発明の一実施例としてのパイプライン演
算装置を示すブロック図であり、この図２において、２
１は演算パイプライン制御部で、この演算パイプライン
制御部２１は、図示しない制御部から演算命令を受け取
り、後述する除算器２７，乗算器２９および浮動小数点
レジスタ（ＦＲ）２６を含む演算ユニット全体のパイプ
ラインの制御を行なうもので、命令キュー２２，命令レ
ジスタ２３，デコーダ（ＤＥＣ）２４およびパイプライ
ン制御回路２５を有して構成されている。
【００３４】ここで、命令キュー２２は、図示しない制
御部から送られてくる演算命令を保持するものであり、
命令レジスタ２３は、パイプライン制御回路２５により
選択されて命令キュー２２から読み出された演算命令を
一時的に格納するものである。また、デコーダ２４は、
命令レジスタ２３に格納された演算命令を解読し、その
解読結果をＦＲ２６や除算器２７，乗算器２９へレジス
タ番号，命令信号，演算開始信号として送るものであ
る。
御部から送られてくる演算命令を保持するものであり、
命令レジスタ２３は、パイプライン制御回路２５により
選択されて命令キュー２２から読み出された演算命令を
一時的に格納するものである。また、デコーダ２４は、
命令レジスタ２３に格納された演算命令を解読し、その
解読結果をＦＲ２６や除算器２７，乗算器２９へレジス
タ番号，命令信号，演算開始信号として送るものであ
る。
【００３５】さらに、パイプライン制御回路２５は、命
令キュー２２に対して命令選択信号を発行するほか、後
述するインターロック信号発生回路３０を有しており、
演算ユニットのパイプラインを制御するものである。そ
して、ＦＲ２６は、演算パイプライン制御部２１で指定
されたアドレスのデータを読み出し格納するとともに、
除算器２７，乗算器２９により書込ポート２６ａを共有
され、これらの除算器２７，乗算器２９による演算結果
を格納するものである。
令キュー２２に対して命令選択信号を発行するほか、後
述するインターロック信号発生回路３０を有しており、
演算ユニットのパイプラインを制御するものである。そ
して、ＦＲ２６は、演算パイプライン制御部２１で指定
されたアドレスのデータを読み出し格納するとともに、
除算器２７，乗算器２９により書込ポート２６ａを共有
され、これらの除算器２７，乗算器２９による演算結果
を格納するものである。
【００３６】また、除算器２７は、パイプライン動作不
可能な非パイプライン演算器で、演算パイプライン制御
部２１（デコーダ２４）から演算開始信号を受け取ると
演算を開始するものであり、乗算器２９は、パイプライ
ン動作可能なパイプライン演算器で、やはり演算パイプ
ライン制御部２１（デコーダ２４）から演算開始信号を
受け取ると演算を開始するものである。
可能な非パイプライン演算器で、演算パイプライン制御
部２１（デコーダ２４）から演算開始信号を受け取ると
演算を開始するものであり、乗算器２９は、パイプライ
ン動作可能なパイプライン演算器で、やはり演算パイプ
ライン制御部２１（デコーダ２４）から演算開始信号を
受け取ると演算を開始するものである。
【００３７】そして、本実施例の除算器２７には、演算
終了予告信号発生回路２８がそなえられている。除算器
２７の演算実行ステージ数（演算サイクル数）をｎ、乗
算器２９の演算実行ステージ数（演算サイクル数）をｍ
（＜ｎ）、１サイクル（１ステージ）に要する時間（制
御周期）をτとした場合、演算終了予告信号発生回路２
８は、除算器２７のｎ−ｍ番目の演算実行ステージの実
行時、即ち、除算器２７が演算を終了する（ｍ＋１）・
τ前に、除算器２７が演算を終了する旨を予告・通知す
る演算終了予告信号を生成して演算パイプライン制御部
２１へ出力するものである。
終了予告信号発生回路２８がそなえられている。除算器
２７の演算実行ステージ数（演算サイクル数）をｎ、乗
算器２９の演算実行ステージ数（演算サイクル数）をｍ
（＜ｎ）、１サイクル（１ステージ）に要する時間（制
御周期）をτとした場合、演算終了予告信号発生回路２
８は、除算器２７のｎ−ｍ番目の演算実行ステージの実
行時、即ち、除算器２７が演算を終了する（ｍ＋１）・
τ前に、除算器２７が演算を終了する旨を予告・通知す
る演算終了予告信号を生成して演算パイプライン制御部
２１へ出力するものである。
【００３８】一方、演算パイプライン制御部２１のパイ
プライン制御回路２５には、上述した演算終了予告信号
発生回路２８からの演算終了予告信号を受けて動作する
インターロック信号発生回路（インターロック実行部）
３０がそなえられている。このインターロック信号発生
回路３０は、除算器２７による演算結果の書込ステージ
Ｗｆと乗算器２９による演算結果の書込ステージＷｆと
が重なる場合、乗算器２９に対する命令を解読するステ
ージＦｆの実行をインターロックするためのものであ
る。
プライン制御回路２５には、上述した演算終了予告信号
発生回路２８からの演算終了予告信号を受けて動作する
インターロック信号発生回路（インターロック実行部）
３０がそなえられている。このインターロック信号発生
回路３０は、除算器２７による演算結果の書込ステージ
Ｗｆと乗算器２９による演算結果の書込ステージＷｆと
が重なる場合、乗算器２９に対する命令を解読するステ
ージＦｆの実行をインターロックするためのものであ
る。
【００３９】より詳細に説明すると、インターロック信
号発生回路３０は、除算器２７の演算終了予告信号発生
回路２８から演算終了予告信号を受けた場合、その時点
でレジスタ読出ステージ（乗算器２９に対する命令の解
読処理を含むステージ）Ｆｆを実行すると、除算器２７
による演算結果の書込ステージＷｆと乗算器２９による
演算結果の書込ステージＷｆとが重なるものと判断し、
デコーダ２４に対してレジスタ読出ステージＦｆのイン
ターロック信号を発行することにより、レジスタ読出ス
テージＦｆの実行を１ステージ（１τ）分だけインター
ロックするようになっている。
号発生回路３０は、除算器２７の演算終了予告信号発生
回路２８から演算終了予告信号を受けた場合、その時点
でレジスタ読出ステージ（乗算器２９に対する命令の解
読処理を含むステージ）Ｆｆを実行すると、除算器２７
による演算結果の書込ステージＷｆと乗算器２９による
演算結果の書込ステージＷｆとが重なるものと判断し、
デコーダ２４に対してレジスタ読出ステージＦｆのイン
ターロック信号を発行することにより、レジスタ読出ス
テージＦｆの実行を１ステージ（１τ）分だけインター
ロックするようになっている。
【００４０】上述のごとく構成された本実施例のパイプ
ライン演算装置におけるパイプライン制御回路２５およ
び演算終了予告信号発生回路２８の動作を、それぞれ図
３（ａ），（ｂ）を参照しながら説明する。まず、図３
（ａ）に示すフローチャート（ステップＳ１〜Ｓ４）に
より本実施例のパイプライン制御回路２５の基本的な動
作を説明すると、このパイプライン制御回路２５は、所
定サイクル１τ毎に、命令キュー２２に対してその命令
キュー２２内に格納されている命令を選択して命令レジ
スタ２３へ出力するための命令選択信号を出力する（ス
テップＳ１，命令選択ステージＳｆ）。
ライン演算装置におけるパイプライン制御回路２５およ
び演算終了予告信号発生回路２８の動作を、それぞれ図
３（ａ），（ｂ）を参照しながら説明する。まず、図３
（ａ）に示すフローチャート（ステップＳ１〜Ｓ４）に
より本実施例のパイプライン制御回路２５の基本的な動
作を説明すると、このパイプライン制御回路２５は、所
定サイクル１τ毎に、命令キュー２２に対してその命令
キュー２２内に格納されている命令を選択して命令レジ
スタ２３へ出力するための命令選択信号を出力する（ス
テップＳ１，命令選択ステージＳｆ）。
【００４１】そして、ステップＳ１による命令選択動作
の次サイクルで、インターロック発生回路３０により除
算器２７から演算終了予告信号を受けたか否かを判定し
（ステップＳ２）、受けていない場合には、ステップＳ
１に戻り、前述と同様にして命令選択動作を行なう。こ
れに対して、ステップＳ２で除算器２７から演算終了予
告信号を受けたと判定した場合、インターロック発生回
路３０からデコーダ２４に対して、レジスタ読出ステー
ジＦｆをインタロックするためのＦｆインターロック信
号を１τ間だけ出力する（ステップＳ３）。これによ
り、デコーダ２４はパイプライン演算器２９に対する命
令の解読動作を停止し、パイプライン演算器２９に対し
てコマンドバリッド（命令信号，演算開始信号）を発行
しなくなり、パイプライン演算器２９はレジスタ読出ス
テージＦｆで１τ間だけインターロックされる。
の次サイクルで、インターロック発生回路３０により除
算器２７から演算終了予告信号を受けたか否かを判定し
（ステップＳ２）、受けていない場合には、ステップＳ
１に戻り、前述と同様にして命令選択動作を行なう。こ
れに対して、ステップＳ２で除算器２７から演算終了予
告信号を受けたと判定した場合、インターロック発生回
路３０からデコーダ２４に対して、レジスタ読出ステー
ジＦｆをインタロックするためのＦｆインターロック信
号を１τ間だけ出力する（ステップＳ３）。これによ
り、デコーダ２４はパイプライン演算器２９に対する命
令の解読動作を停止し、パイプライン演算器２９に対し
てコマンドバリッド（命令信号，演算開始信号）を発行
しなくなり、パイプライン演算器２９はレジスタ読出ス
テージＦｆで１τ間だけインターロックされる。
【００４２】レジスタ読出ステージＦｆのインターロッ
クを行なったステージの次のステージでは、インターロ
ック発生回路３０からデコーダ２４へのＦｆインターロ
ック信号の出力を停止して、レジスタ読出ステージＦｆ
のインターロックを解除し、デコーダ２４による命令解
読動作を許可する（ステップＳ４）。この後、パイプラ
イン制御回路２５による処理はステップＳ１へ移行す
る。また、レジスタ読出ステージＦｆを１ステージだけ
インターロックしたパイプライン演算器２９のパイプラ
インは、それ以降、通常通りの動作（演算実行ステージ
Ｅ１ｆ〜Ｅｍｆおよび書込ステージＷｆ）を実行する。
クを行なったステージの次のステージでは、インターロ
ック発生回路３０からデコーダ２４へのＦｆインターロ
ック信号の出力を停止して、レジスタ読出ステージＦｆ
のインターロックを解除し、デコーダ２４による命令解
読動作を許可する（ステップＳ４）。この後、パイプラ
イン制御回路２５による処理はステップＳ１へ移行す
る。また、レジスタ読出ステージＦｆを１ステージだけ
インターロックしたパイプライン演算器２９のパイプラ
インは、それ以降、通常通りの動作（演算実行ステージ
Ｅ１ｆ〜Ｅｍｆおよび書込ステージＷｆ）を実行する。
【００４３】また、図３（ｂ）に示すフローチャート
（ステップＳ１１，Ｓ１２）により本実施例の演算終了
予告信号発生回路２８の基本的な動作を説明すると、こ
の演算終了予告信号発生回路２８は、所定サイクル１τ
毎に、除算器２７の動作状態を監視し、除算器２７の動
作ステージが、ｎ−ｍ番目の演算実行ステージＥ（ｎ−
ｍ）ｆになったか否かを判定する（ステップＳ１１）。
（ステップＳ１１，Ｓ１２）により本実施例の演算終了
予告信号発生回路２８の基本的な動作を説明すると、こ
の演算終了予告信号発生回路２８は、所定サイクル１τ
毎に、除算器２７の動作状態を監視し、除算器２７の動
作ステージが、ｎ−ｍ番目の演算実行ステージＥ（ｎ−
ｍ）ｆになったか否かを判定する（ステップＳ１１）。
【００４４】除算器２７の演算実行ステージＥ（ｎ−
ｍ）ｆの実行時に、乗算器２９のレジスタ読出ステージ
Ｆｆが同時に実行された場合、除算器２７による演算結
果の書込ステージＷｆと乗算器２９による演算結果の書
込ステージＷｆとが重なってしまい、ＦＲ２６の書込ポ
ート２６ａを共有している状態では、いずれの書込処理
も行なえなくなってしまう。
ｍ）ｆの実行時に、乗算器２９のレジスタ読出ステージ
Ｆｆが同時に実行された場合、除算器２７による演算結
果の書込ステージＷｆと乗算器２９による演算結果の書
込ステージＷｆとが重なってしまい、ＦＲ２６の書込ポ
ート２６ａを共有している状態では、いずれの書込処理
も行なえなくなってしまう。
【００４５】そこで、本実施例では、前述したように、
演算終了予告信号発生回路２８により、除算器２７の動
作ステージがｎ−ｍ番目の演算実行ステージＥ（ｎ−
ｍ）ｆになったか否か、つまり、除算器２７の動作ステ
ージが演算を終了する（ｍ＋１）ステージ前になったか
否かを判定し、該当ステージとなった場合（ステップＳ
１１でＹＥＳ判定の場合）、（ｍ＋１）ステージ後には
除算器２７の演算が終了する旨を予告・通知する演算終
了予告信号を、演算終了予告信号発生回路２８から演算
パイプライン制御部２１（パイプライン制御回路２５）
に対して発行している（ステップＳ１２）。
演算終了予告信号発生回路２８により、除算器２７の動
作ステージがｎ−ｍ番目の演算実行ステージＥ（ｎ−
ｍ）ｆになったか否か、つまり、除算器２７の動作ステ
ージが演算を終了する（ｍ＋１）ステージ前になったか
否かを判定し、該当ステージとなった場合（ステップＳ
１１でＹＥＳ判定の場合）、（ｍ＋１）ステージ後には
除算器２７の演算が終了する旨を予告・通知する演算終
了予告信号を、演算終了予告信号発生回路２８から演算
パイプライン制御部２１（パイプライン制御回路２５）
に対して発行している（ステップＳ１２）。
【００４６】そして、この演算終了予告信号を受けたパ
イプライン制御回路２５では、図３（ａ）にて前述した
通りステップＳ２〜Ｓ４の処理が実行され、乗算器２９
に対するレジスタ読出ステージＦｆを１τ間だけインタ
ーロックすることにより、レジスタ読出ステージＦｆ後
の乗算器２９による演算処理の実行が１ステージ分だけ
遅延される。その結果、図４，図５に示すように、除算
器２７による演算結果の書込ステージＷｆと乗算器２９
による演算結果の書込ステージＷｆとの実行タイミング
が１ステージ分だけずれることになり、各演算結果をＦ
Ｒ２６へ順次書き込むことができる。
イプライン制御回路２５では、図３（ａ）にて前述した
通りステップＳ２〜Ｓ４の処理が実行され、乗算器２９
に対するレジスタ読出ステージＦｆを１τ間だけインタ
ーロックすることにより、レジスタ読出ステージＦｆ後
の乗算器２９による演算処理の実行が１ステージ分だけ
遅延される。その結果、図４，図５に示すように、除算
器２７による演算結果の書込ステージＷｆと乗算器２９
による演算結果の書込ステージＷｆとの実行タイミング
が１ステージ分だけずれることになり、各演算結果をＦ
Ｒ２６へ順次書き込むことができる。
【００４７】次に、上述のように動作するパイプライン
制御回路２５および演算終了予告信号発生回路２８をも
つ本実施例のパイプライン演算装置全体の動作を、図４
を参照しながら説明する。なお、図４は、除算器２７の
演算実行ステージ数をｎ、乗算器２９の演算実行ステー
ジ数をｍ（＜ｎ）とした場合の動作を示すタイムチャー
トである。
制御回路２５および演算終了予告信号発生回路２８をも
つ本実施例のパイプライン演算装置全体の動作を、図４
を参照しながら説明する。なお、図４は、除算器２７の
演算実行ステージ数をｎ、乗算器２９の演算実行ステー
ジ数をｍ（＜ｎ）とした場合の動作を示すタイムチャー
トである。
【００４８】まず、最初の命令選択ステージＳｆで、命
令キュー２２内に格納されている複数の演算命令の中か
ら、パイプライン制御回路２５から送られてくる命令選
択信号によって次に実行すべき命令を選択し、命令レジ
スタ２３に格納する。次のレジスタ読出ステージＦｆ
で、命令レジスタ２３内に格納されている命令を演算パ
イプライン制御部２１内のデコーダ２４によって解読
し、その解読結果に基づき、レジスタ信号をＦＲ２６へ
発行して演算に必要なアドレスデータをＦＲ２６から除
算器２７もしくは乗算器２９に対して読み出す。また、
これと同時に命令信号および演算開始信号を除算器２７
もしくは乗算器２９に対して発行することにより、演算
（演算実行ステージ）が開始される。
令キュー２２内に格納されている複数の演算命令の中か
ら、パイプライン制御回路２５から送られてくる命令選
択信号によって次に実行すべき命令を選択し、命令レジ
スタ２３に格納する。次のレジスタ読出ステージＦｆ
で、命令レジスタ２３内に格納されている命令を演算パ
イプライン制御部２１内のデコーダ２４によって解読
し、その解読結果に基づき、レジスタ信号をＦＲ２６へ
発行して演算に必要なアドレスデータをＦＲ２６から除
算器２７もしくは乗算器２９に対して読み出す。また、
これと同時に命令信号および演算開始信号を除算器２７
もしくは乗算器２９に対して発行することにより、演算
（演算実行ステージ）が開始される。
【００４９】命令キュー２２から選択された命令が除算
命令の場合には、レジスタ読出ステージＦｆで、デコー
ダ２４により除算命令が解読され、そのデコード結果に
基づき、演算に必要なアドレスデータをＦＲ２６から除
算器２７に対して読み出し、同時に除算器２７に対して
命令信号および演算開始信号が発行され、除算演算が開
始される。これ以降、パイプライン演算回路２５により
命令キュー２２から乗算命令が選択されると、乗算器２
９による演算処理が、除算器２７による演算処理と並行
して、パイプライン動作として実行される。
命令の場合には、レジスタ読出ステージＦｆで、デコー
ダ２４により除算命令が解読され、そのデコード結果に
基づき、演算に必要なアドレスデータをＦＲ２６から除
算器２７に対して読み出し、同時に除算器２７に対して
命令信号および演算開始信号が発行され、除算演算が開
始される。これ以降、パイプライン演算回路２５により
命令キュー２２から乗算命令が選択されると、乗算器２
９による演算処理が、除算器２７による演算処理と並行
して、パイプライン動作として実行される。
【００５０】そして、図４に示すように、除算器２７の
ｎ−（ｍ＋１）番目の演算実行ステージＥ〔ｎ−（ｍ＋
１）〕ｆで、パイプライン制御回路２５から発行される
命令選択信号によって、命令キュー２２内に格納されて
いる命令の中から、書込ポート２６ａを共有する乗算器
２９に対する演算命令が選択され命令レジスタ２３に格
納された場合、その乗算器２９に対する演算命令をその
まま実行すると、除算器２７の書込ステージＷｆと乗算
器２９の書込ステージＷｆとが重なってしまう。
ｎ−（ｍ＋１）番目の演算実行ステージＥ〔ｎ−（ｍ＋
１）〕ｆで、パイプライン制御回路２５から発行される
命令選択信号によって、命令キュー２２内に格納されて
いる命令の中から、書込ポート２６ａを共有する乗算器
２９に対する演算命令が選択され命令レジスタ２３に格
納された場合、その乗算器２９に対する演算命令をその
まま実行すると、除算器２７の書込ステージＷｆと乗算
器２９の書込ステージＷｆとが重なってしまう。
【００５１】そこで、本実施例では、図３（ｂ）にて前
述した通り、除算器２７が演算を終了する（ｍ＋１）ス
テージ前に、つまり、除算器２７のｎ−ｍ番目の演算実
行ステージＥ（ｎ−ｍ）ｆで、除算器２７の演算終了予
告信号発生回路２８から演算終了予告信号を、演算パイ
プライン制御部２１（パイプライン制御回路２５）に対
して発行している。
述した通り、除算器２７が演算を終了する（ｍ＋１）ス
テージ前に、つまり、除算器２７のｎ−ｍ番目の演算実
行ステージＥ（ｎ−ｍ）ｆで、除算器２７の演算終了予
告信号発生回路２８から演算終了予告信号を、演算パイ
プライン制御部２１（パイプライン制御回路２５）に対
して発行している。
【００５２】この演算終了予告信号を受けたパイプライ
ン制御回路２５では、図３（ａ）にて前述した通り、イ
ンターロック信号発生回路３０によりデコーダ２４に対
してＦｆインターロック信号が１τ（１ステージ）間だ
け発行され、選択された命令の解読を実行しない。その
結果、乗算器２９に対して演算信号および演算開始信号
が発行されなくなり、乗算器２９には、図４に示すよう
に、レジスタ読出ステージＦｆで、１τ（１ステージ）
の間、インターロックがかかり、レジスタ読出ステージ
Ｆｆ以降の演算実行ステージＥ１ｆ〜Ｅｍｆの実行がす
べて１τずつ遅延される。
ン制御回路２５では、図３（ａ）にて前述した通り、イ
ンターロック信号発生回路３０によりデコーダ２４に対
してＦｆインターロック信号が１τ（１ステージ）間だ
け発行され、選択された命令の解読を実行しない。その
結果、乗算器２９に対して演算信号および演算開始信号
が発行されなくなり、乗算器２９には、図４に示すよう
に、レジスタ読出ステージＦｆで、１τ（１ステージ）
の間、インターロックがかかり、レジスタ読出ステージ
Ｆｆ以降の演算実行ステージＥ１ｆ〜Ｅｍｆの実行がす
べて１τずつ遅延される。
【００５３】従って、乗算器２９による演算結果の書込
ステージＷｆが、除算器２７による演算結果の書込ステ
ージＷｆよりも１ステージ分だけ遅れて実行されること
になり、これらの書込ステージＷｆが重ならず、各演算
結果をＦＲ２６へ順次書き込むことができる。なお、図
５は、上述のように動作するパイプライン制御回路２５
および演算終了予告信号発生回路２８をもつ本実施例の
パイプライン演算装置全体の動作を、演算実行ステージ
数としてより具体的な数値を設定して示すもので、基本
的な動作は図４により説明したものと全く同様である。
この図５では、除算器２７の演算実行ステージ数ｎを３
８、乗算器２９の演算実行ステージ数ｍを５とした場合
の動作が示されている。
ステージＷｆが、除算器２７による演算結果の書込ステ
ージＷｆよりも１ステージ分だけ遅れて実行されること
になり、これらの書込ステージＷｆが重ならず、各演算
結果をＦＲ２６へ順次書き込むことができる。なお、図
５は、上述のように動作するパイプライン制御回路２５
および演算終了予告信号発生回路２８をもつ本実施例の
パイプライン演算装置全体の動作を、演算実行ステージ
数としてより具体的な数値を設定して示すもので、基本
的な動作は図４により説明したものと全く同様である。
この図５では、除算器２７の演算実行ステージ数ｎを３
８、乗算器２９の演算実行ステージ数ｍを５とした場合
の動作が示されている。
【００５４】この図５に示す具体例では、除算器２７の
３２〔＝ｎ−（ｍ＋１）〕番目の演算実行ステージＥ３
２ｆで、命令キュー２２内に格納されている命令の中か
ら乗算器２９に対する演算命令が選択され命令レジスタ
２３に格納された場合、その乗算器２９に対する演算命
令をそのまま実行すると、除算器２７の書込ステージＷ
ｆと乗算器２９の書込ステージＷｆとが重なってしま
う。
３２〔＝ｎ−（ｍ＋１）〕番目の演算実行ステージＥ３
２ｆで、命令キュー２２内に格納されている命令の中か
ら乗算器２９に対する演算命令が選択され命令レジスタ
２３に格納された場合、その乗算器２９に対する演算命
令をそのまま実行すると、除算器２７の書込ステージＷ
ｆと乗算器２９の書込ステージＷｆとが重なってしま
う。
【００５５】そこで、前述した通り、除算器２７が演算
を終了する６（＝ｍ＋１）ステージ前に、つまり、除算
器２７の３３（＝ｎ−ｍ）番目の演算実行ステージＥ３
３ｆで、除算器２７の演算終了予告信号発生回路２８か
ら演算終了予告信号をパイプライン制御回路２５に対し
て発行し、インターロック信号発生回路３０によりデコ
ーダ２４に対してＦｆインターロック信号が１τ（１ス
テージ）間だけ発行され、選択された命令の解読を実行
しない。
を終了する６（＝ｍ＋１）ステージ前に、つまり、除算
器２７の３３（＝ｎ−ｍ）番目の演算実行ステージＥ３
３ｆで、除算器２７の演算終了予告信号発生回路２８か
ら演算終了予告信号をパイプライン制御回路２５に対し
て発行し、インターロック信号発生回路３０によりデコ
ーダ２４に対してＦｆインターロック信号が１τ（１ス
テージ）間だけ発行され、選択された命令の解読を実行
しない。
【００５６】その結果、乗算器２９に対して演算信号お
よび演算開始信号が発行されなくなり、乗算器２９に
は、図５に示すように、レジスタ読出ステージＦｆで、
１τ（１ステージ）の間、インターロックがかかり、レ
ジスタ読出ステージＦｆ以降の演算実行ステージＥ１ｆ
〜Ｅ５ｆの実行がすべて１τずつ遅延されて、乗算器２
９による演算結果の書込ステージＷｆが、除算器２７に
よる演算結果の書込ステージＷｆよりも１ステージ分だ
け遅れて実行されることになり、これらの書込ステージ
Ｗｆが重ならず、各演算結果をＦＲ２６へ順次書き込む
ことができる。
よび演算開始信号が発行されなくなり、乗算器２９に
は、図５に示すように、レジスタ読出ステージＦｆで、
１τ（１ステージ）の間、インターロックがかかり、レ
ジスタ読出ステージＦｆ以降の演算実行ステージＥ１ｆ
〜Ｅ５ｆの実行がすべて１τずつ遅延されて、乗算器２
９による演算結果の書込ステージＷｆが、除算器２７に
よる演算結果の書込ステージＷｆよりも１ステージ分だ
け遅れて実行されることになり、これらの書込ステージ
Ｗｆが重ならず、各演算結果をＦＲ２６へ順次書き込む
ことができる。
【００５７】このように、本発明の一実施例によれば、
乗算器２９による演算結果の書込ステージＷｆと除算器
２７による演算結果の書込ステージＷｆとが重なる場
合、乗算器２９のレジスタ読出ステージ（命令解読ステ
ージ）Ｆｆの実行が１τ間だけインターロックされる。
従って、従来のごとく書込ステージＷｆでパイプライン
演算器である乗算器２９の動作を停止させることなく、
除算器２７による演算結果の書込ステージＷｆと乗算器
２９による演算結果の書込ステージＷｆとの実行タイミ
ングがずれ、各演算結果をＦＲ２６へ書き込めるので、
極めて簡素な回路（演算終了完了信号発生回路２８）を
除算器２７に追加するだけで、書込ポート２６ａを共有
する複数の演算器２７，２９による演算結果を効率よく
ＦＲ２６に書き込むことができ、演算処理性能を大幅に
向上することができるのである。
乗算器２９による演算結果の書込ステージＷｆと除算器
２７による演算結果の書込ステージＷｆとが重なる場
合、乗算器２９のレジスタ読出ステージ（命令解読ステ
ージ）Ｆｆの実行が１τ間だけインターロックされる。
従って、従来のごとく書込ステージＷｆでパイプライン
演算器である乗算器２９の動作を停止させることなく、
除算器２７による演算結果の書込ステージＷｆと乗算器
２９による演算結果の書込ステージＷｆとの実行タイミ
ングがずれ、各演算結果をＦＲ２６へ書き込めるので、
極めて簡素な回路（演算終了完了信号発生回路２８）を
除算器２７に追加するだけで、書込ポート２６ａを共有
する複数の演算器２７，２９による演算結果を効率よく
ＦＲ２６に書き込むことができ、演算処理性能を大幅に
向上することができるのである。
【００５８】なお、上述した実施例では、パイプライン
演算器が乗算器で非パイプライン演算器が除算器である
場合について説明したが、本発明は、これに限定される
ものでなく、パイプライン演算器は加算器，減算器等で
あってもよいし、非パイプライン演算器はパイプライン
動作不可能に構成されたものであればどのような演算器
であってもよい。
演算器が乗算器で非パイプライン演算器が除算器である
場合について説明したが、本発明は、これに限定される
ものでなく、パイプライン演算器は加算器，減算器等で
あってもよいし、非パイプライン演算器はパイプライン
動作不可能に構成されたものであればどのような演算器
であってもよい。
【００５９】
【発明の効果】以上詳述したように、本発明のパイプラ
イン演算方法およびパイプライン演算装置によれば、パ
イプライン演算器による演算結果の書込ステージと非パ
イプライン演算器による演算結果の書込ステージとが重
なる場合には、パイプライン演算器に対する命令を解読
するステージの実行をインターロックすることにより、
パイプライン演算器による演算処理の実行が一時的に延
期される。
イン演算方法およびパイプライン演算装置によれば、パ
イプライン演算器による演算結果の書込ステージと非パ
イプライン演算器による演算結果の書込ステージとが重
なる場合には、パイプライン演算器に対する命令を解読
するステージの実行をインターロックすることにより、
パイプライン演算器による演算処理の実行が一時的に延
期される。
【００６０】従って、非パイプライン演算器による演算
結果の書込ステージと非パイプライン演算器による演算
結果の書込ステージとの実行タイミングをずらして、各
演算結果をレジスタへ書き込めるので、簡素な回路を追
加するだけで、書込ポートを共有する複数の演算器によ
る演算結果を効率よくレジスタに書き込むことができ、
演算処理性能を大幅に向上できる効果がある（請求項
１，４）。
結果の書込ステージと非パイプライン演算器による演算
結果の書込ステージとの実行タイミングをずらして、各
演算結果をレジスタへ書き込めるので、簡素な回路を追
加するだけで、書込ポートを共有する複数の演算器によ
る演算結果を効率よくレジスタに書き込むことができ、
演算処理性能を大幅に向上できる効果がある（請求項
１，４）。
【００６１】また、非パイプライン演算器が演算を終了
する前にその旨を予告する演算終了予告信号を生成し、
その演算終了予告信号に応じて、パイプライン演算器に
対する命令を解読するステージの実行を１ステージ分だ
けインターロックすることにより、命令解読後のパイプ
ライン演算器による演算処理の実行が１ステージ分だけ
遅延されて、非パイプライン演算器による演算結果の書
込ステージと非パイプライン演算器による演算結果の書
込ステージとの実行タイミングが１ステージ分だけず
れ、各演算結果を効率よくレジスタに書き込むことがで
き、演算処理性能の向上に寄与することになる（請求項
２，５）。
する前にその旨を予告する演算終了予告信号を生成し、
その演算終了予告信号に応じて、パイプライン演算器に
対する命令を解読するステージの実行を１ステージ分だ
けインターロックすることにより、命令解読後のパイプ
ライン演算器による演算処理の実行が１ステージ分だけ
遅延されて、非パイプライン演算器による演算結果の書
込ステージと非パイプライン演算器による演算結果の書
込ステージとの実行タイミングが１ステージ分だけず
れ、各演算結果を効率よくレジスタに書き込むことがで
き、演算処理性能の向上に寄与することになる（請求項
２，５）。
【００６２】このとき、非パイプライン演算器のｎ−ｍ
番目〔ｍはパイプライン演算器の演算実行ステージ数、
ｎは非パイプライン演算器の演算実行ステージ数〕の演
算実行ステージの実行時に、演算終了予告信号を生成す
ることにより、その演算終了予告信号に応じて、パイプ
ライン演算器に対する命令解読ステージの実行を１ステ
ージ分だけ確実にインターロックすることができ、前述
と同様の効果を得ることができる（請求項３，６）。
番目〔ｍはパイプライン演算器の演算実行ステージ数、
ｎは非パイプライン演算器の演算実行ステージ数〕の演
算実行ステージの実行時に、演算終了予告信号を生成す
ることにより、その演算終了予告信号に応じて、パイプ
ライン演算器に対する命令解読ステージの実行を１ステ
ージ分だけ確実にインターロックすることができ、前述
と同様の効果を得ることができる（請求項３，６）。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例としてのパイプライン演算装
置を示すブロック図である。
置を示すブロック図である。
【図３】（ａ）は本実施例のパイプライン制御回路の動
作を説明するためのフローチャート、（ｂ）は本実施例
の演算終了予告信号発生回路の動作を説明するためのフ
ローチャートである。
作を説明するためのフローチャート、（ｂ）は本実施例
の演算終了予告信号発生回路の動作を説明するためのフ
ローチャートである。
【図４】本実施例の動作を説明するためのタイムチャー
トである。
トである。
【図５】本実施例の動作を説明するためのタイムチャー
トである。
トである。
【図６】一般的なパイプライン動作を説明するためのタ
イムチャートである。
イムチャートである。
【図７】一般的な非パイプライン動作を説明するための
タイムチャートである。
タイムチャートである。
【図８】パイプライン演算器と非パイプライン演算器と
により１つの書込ポートを共有するパイプライン演算装
置の一例を示すブロック図である。
により１つの書込ポートを共有するパイプライン演算装
置の一例を示すブロック図である。
【図９】図８に示すパイプライン演算装置の動作を説明
するためのタイムチャートである。
するためのタイムチャートである。
【図１０】パイプライン演算器と非パイプライン演算器
とにより１つの書込ポートを共有するパイプライン演算
装置の他例を示すブロック図である。
とにより１つの書込ポートを共有するパイプライン演算
装置の他例を示すブロック図である。
【図１１】図１０に示すパイプライン演算装置の動作を
説明するためのタイムチャートである。
説明するためのタイムチャートである。
１１ パイプライン演算器 １２ 非パイプライン演算器 １３ レジスタ １３ａ 書込ポート １４ 演算パイプライン制御部 １５ インターロック実行部 １６ 演算終了予告信号発生回路 ２１ 演算パイプライン制御部 ２２ 命令キュー ２３ 命令レジスタ ２４ デコーダ（ＤＥＣ） ２５ パイプライン制御回路 ２６ 浮動小数点レジスタ（ＦＲ） ２６ａ 書込ポート ２７ 除算器（非パイプライン演算器） ２８ 演算終了予告信号発生回路 ２９ 乗算器（パイプライン演算器） ３０ インターロック信号発生回路（インターロック実
行部）
行部）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大田 秀信 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (6)
- 【請求項１】 パイプライン動作可能なパイプライン演
算器と、パイプライン動作不可能な非パイプライン演算
器と、これらのパイプライン演算器および非パイプライ
ン演算器により書込ポートを共有されるレジスタとをそ
なえ、前記の各演算器による演算結果を該レジスタに書
き込みながら演算を実行するパイプライン演算方法であ
って、 該パイプライン演算器による演算結果の書込ステージと
該非パイプライン演算器による演算結果の書込ステージ
とが重なる場合、該パイプライン演算器に対する命令を
解読するステージの実行をインターロックすることを特
徴とする、パイプライン演算方法。 - 【請求項２】 該非パイプライン演算器が演算を終了す
る旨を予告・通知する演算終了予告信号を生成し、 該演算終了予告信号に応じて、該パイプライン演算器に
対する命令を解読するステージの実行を１ステージ分だ
けインターロックすることを特徴とする、請求項１記載
のパイプライン演算方法。 - 【請求項３】 前記演算終了予告信号が、該非パイプラ
イン演算器のｎ−ｍ番目〔ｍは該パイプライン演算器の
演算実行ステージ数、ｎ（＞ｍ）は該非パイプライン演
算器の演算実行ステージ数〕の演算実行ステージの実行
時に生成されることを特徴とする、請求項２記載のパイ
プライン演算方法。 - 【請求項４】 パイプライン動作可能なパイプライン演
算器と、 パイプライン動作不可能な非パイプライン演算器と、 これらのパイプライン演算器および非パイプライン演算
器により書込ポートを共有されるレジスタと、 これらのパイプライン演算器および非パイプライン演算
器における演算動作を制御する演算パイプライン制御部
とをそなえ、 該演算パイプライン制御部により前記の各演算器におけ
る演算動作を制御し前記の各演算器による演算結果を該
レジスタに書き込みながら演算を実行するパイプライン
演算装置であって、 該演算パイプライン制御部に、 該パイプライン演算器による演算結果の書込ステージと
該非パイプライン演算器による演算結果の書込ステージ
とが重なる場合、該パイプライン演算器に対する命令を
解読するステージの実行をインターロックするインター
ロック実行部がそなえられていることを特徴とする、パ
イプライン演算装置。 - 【請求項５】 該非パイプライン演算器に、該非パイプ
ライン演算器が演算を終了する旨を予告・通知する演算
終了予告信号を生成して該演算パイプライン制御部へ出
力する演算終了予告信号発生回路がそなえられ、 該インターロック実行部が、該演算終了予告信号発生回
路からの演算終了予告信号に応じて、該パイプライン演
算器に対する命令を解読するステージの実行を１ステー
ジ分だけインターロックすることを特徴とする、請求項
４記載のパイプライン演算装置。 - 【請求項６】 該演算終了予告信号発生回路が、該非パ
イプライン演算器のｎ−ｍ番目〔ｍは該パイプライン演
算器の演算実行ステージ数、ｎ（＞ｍ）は該非パイプラ
イン演算器の演算実行ステージ数〕の演算実行ステージ
の実行時に、前記演算終了予告信号を生成することを特
徴とする、請求項５記載のパイプライン演算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223677A JPH0887411A (ja) | 1994-09-19 | 1994-09-19 | パイプライン演算方法およびパイプライン演算装置 |
| US08/955,238 US6460129B1 (en) | 1994-09-19 | 1997-10-21 | Pipeline operation method and pipeline operation device to interlock the translation of instructions based on the operation of a non-pipeline operation unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223677A JPH0887411A (ja) | 1994-09-19 | 1994-09-19 | パイプライン演算方法およびパイプライン演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0887411A true JPH0887411A (ja) | 1996-04-02 |
Family
ID=16801924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6223677A Withdrawn JPH0887411A (ja) | 1994-09-19 | 1994-09-19 | パイプライン演算方法およびパイプライン演算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6460129B1 (ja) |
| JP (1) | JPH0887411A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6745218B1 (en) | 1999-03-16 | 2004-06-01 | Matsushita Electric Industrial Co., Ltd. | Adaptive digital filter |
| US7117344B1 (en) | 1999-10-05 | 2006-10-03 | Fujitsu Limited | Processor execution, pipeline sharing instruction, and data source path |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3651482A (en) * | 1968-04-03 | 1972-03-21 | Honeywell Inc | Interlocking data subprocessors |
| US4757445A (en) * | 1983-09-12 | 1988-07-12 | Motorola, Inc. | Method and apparatus for validating prefetched instruction |
| EP0166046B1 (en) * | 1984-06-25 | 1988-08-24 | International Business Machines Corporation | Graphical display apparatus with pipelined processors |
| GB8606217D0 (en) * | 1986-03-13 | 1986-04-16 | Univ Strathclyde | Local area network priority control system |
| US4888689A (en) * | 1986-10-17 | 1989-12-19 | Amdahl Corporation | Apparatus and method for improving cache access throughput in pipelined processors |
| US4855947A (en) * | 1987-05-27 | 1989-08-08 | Amdahl Corporation | Microprogrammable pipeline interlocks based on the validity of pipeline states |
| JP2858140B2 (ja) * | 1988-10-19 | 1999-02-17 | アポロ・コンピューター・インコーポレーテッド | パイプラインプロセッサ装置および方法 |
| US5150469A (en) * | 1988-12-12 | 1992-09-22 | Digital Equipment Corporation | System and method for processor pipeline control by selective signal deassertion |
| US5134693A (en) * | 1989-01-18 | 1992-07-28 | Intel Corporation | System for handling occurrence of exceptions during execution of microinstructions while running floating point and non-floating point instructions in parallel |
| US5555384A (en) * | 1989-12-01 | 1996-09-10 | Silicon Graphics, Inc. | Rescheduling conflicting issued instructions by delaying one conflicting instruction into the same pipeline stage as a third non-conflicting instruction |
| JPH04181468A (ja) | 1990-11-16 | 1992-06-29 | Fujitsu Ltd | ベクトル処理性能調整方式 |
| US5420997A (en) * | 1992-01-02 | 1995-05-30 | Browning; Gary A. | Memory having concurrent read and writing from different addresses |
| US5363490A (en) * | 1992-02-03 | 1994-11-08 | Unisys Corporation | Apparatus for and method of conditionally aborting an instruction within a pipelined architecture |
| US5559977A (en) * | 1992-08-04 | 1996-09-24 | Intel Corporation | Method and apparatus for executing floating point (FP) instruction pairs in a pipelined processor by stalling the following FP instructions in an execution stage |
| US5581719A (en) * | 1992-11-12 | 1996-12-03 | Digital Equipment Corporation | Multiple block line prediction |
| US5519841A (en) * | 1992-11-12 | 1996-05-21 | Digital Equipment Corporation | Multi instruction register mapper |
| US5506968A (en) * | 1992-12-28 | 1996-04-09 | At&T Global Information Solutions Company | Terminating access of an agent to a shared resource when a timer, started after a low latency agent requests access, reaches a predetermined value |
| US5530804A (en) * | 1994-05-16 | 1996-06-25 | Motorola, Inc. | Superscalar processor with plural pipelined execution units each unit selectively having both normal and debug modes |
| US5619408A (en) * | 1995-02-10 | 1997-04-08 | International Business Machines Corporation | Method and system for recoding noneffective instructions within a data processing system |
-
1994
- 1994-09-19 JP JP6223677A patent/JPH0887411A/ja not_active Withdrawn
-
1997
- 1997-10-21 US US08/955,238 patent/US6460129B1/en not_active Expired - Fee Related
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|---|---|---|---|---|
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| US7117344B1 (en) | 1999-10-05 | 2006-10-03 | Fujitsu Limited | Processor execution, pipeline sharing instruction, and data source path |
Also Published As
| Publication number | Publication date |
|---|---|
| US6460129B1 (en) | 2002-10-01 |
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| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |