JPH0864836A

JPH0864836A - 薄膜半導体装置の製造方法

Info

Publication number: JPH0864836A
Application number: JP22258794A
Authority: JP
Inventors: Masabumi Kunii; 正文国井; Masumitsu Ino; 益充猪野; Takenobu Urazono; 丈展浦園; Shizuo Nishihara; 静夫西原; Hisao Hayashi; 久雄林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-08-24
Filing date: 1994-08-24
Publication date: 1996-03-08

Abstract

(57)【要約】【目的】半導体薄膜に対するレーザビームの照射を安
定に行なうと共に、その結晶化及び不純物の活性化を同
時に図る。【構成】先ず絶縁基板１上に半導体薄膜２を形成する
成膜工程を行なう。次に、半導体薄膜２に規定された多
数の素子領域に対して一連の処理を施こし多数の薄膜ト
ランジスタを形成する加工工程を行なう。この際、一連
の処理の途中段階で、半導体薄膜２が多数の素子領域に
渡って連続している状態の時、レーザビームを照射して
半導体薄膜２を結晶化する照射工程を行なう。この照射
工程は半導体薄膜２に対する不純物注入処理の後段階で
行なわれ、チャネル部ｃｈに含まれる半導体薄膜２の結
晶化と同時にソース部Ｓ及びドレイン部Ｄに注入された
不純物の活性化を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は薄膜半導体装置の製造方
法に関する。より詳しくは、エネルギービームの照射に
より半導体薄膜を結晶化する技術に関する。なお、薄膜
半導体装置は例えばアクティブマトリクス型液晶表示パ
ネルの組み立て等に用いられる。

【０００２】

【従来の技術】高解像度ディスプレイ用として、スイッ
チング素子に多結晶シリコン薄膜トランジスタを用いた
小型、高精細のアクティブマトリクス型液晶表示パネル
の開発が極めて有望視されている。中でも、同一ガラス
基板上に画素アレイ部と駆動アレイ部とを同一プロセス
で作成する駆動回路内蔵型の液晶表示パネルは、ワイヤ
ーボンディングや駆動ＩＣ実装等の工程を削減できる利
点がある。多結晶シリコン薄膜トランジスタを用いて大
型、高精細の液晶表示パネルを実現するには、低価格の
ガラス基板を使用できる低温プロセスの確立が必須とな
る。低温プロセスの手法として従来から大きく期待され
てきたのは、レーザビーム等のエネルギービームを非晶
質シリコン等の半導体薄膜に照射して、低融点ガラス基
板上に高品質の多結晶シリコンを形成する技術である。

【０００３】

【発明が解決しようとする課題】薄膜トランジスタのチ
ャネル部にレーザビームや電子ビーム等のエネルギービ
ームを照射し結晶化させる事により高性能の薄膜トラン
ジスタを作成できる。又、薄膜トランジスタのソース部
やドレイン部にエネルギービームを照射する事により、
不純物の活性化アニールを行なう事ができる。従来、半
導体薄膜を薄膜トランジスタの素子領域に合わせて島状
にパタニングして分離した後、エネルギービームを照射
していた。しかしながら、エネルギービームの照射によ
り生じた熱の拡散が、比較的熱伝導性の悪いガラス基板
を通してしか行なわれない為、島状にパタニングされた
半導体薄膜が異常に高温加熱され、エネルギービーム照
射時に蒸発してしまい、結晶化や不純物の活性化が良好
に行なえないという課題があった。又、多結晶シリコン
薄膜トランジスタを低温で形成する為には、チャネル部
の結晶化に加え、ソース部及びドレイン部の活性化を比
較的低温で実施する必要がある。そこで、従来チャネル
部の結晶化とソース部及びドレイン部の活性化を各々別
工程のエネルギービーム照射に分けて行なっていた。し
かしながら、エネルギービームの照射を２工程に分けて
行なわなければならず、薄膜半導体装置製造工程のスル
ープットが低下するという課題がある。

【０００４】

【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明はエネルギービームの照射により発生
した熱拡散流を制御し、半導体薄膜が均一に結晶化する
様なエネルギービーム照射方法を提供する事を目的とす
る。又、チャネル部の結晶化とソース部及びドレイン部
の活性化とを同時に行なう事によりエネルギービーム照
射工程を１回で終わらせる事が可能な半導体プロセスを
提供する事を目的とする。かかる目的を達成する為に以
下の手段を講じた。即ち、本発明によれば、薄膜半導体
装置は以下の工程により製造される。先ず、絶縁基板上
に半導体薄膜を形成する成膜工程を行なう。次に、該半
導体薄膜に規定された多数の素子領域に対して一連の処
理を施し多数の薄膜トランジスタを形成する加工工程を
行なう。特徴事項として、該一連の処理の途中段階で該
半導体薄膜が多数の素子領域に渡って連続している状態
の時エネルギービームを照射して該半導体薄膜を結晶化
する照射工程を行なう。好ましくは、前記加工工程は該
素子領域に対し不純物を選択的に注入して薄膜トランジ
スタのソース部及びドレイン部を形成すると共に両者の
間にチャネル部を設ける注入処理を含んでおり、前記照
射工程は該注入処理の後段階で行なわれチャネル部に含
まれる半導体薄膜の結晶化と同時にソース部及びドレイ
ン部に注入された不純物の活性化を図る。さらに好まし
くは、前記加工工程は該照射工程に先立って素子領域の
前処理を行ないソース部及びドレイン部に照射されるエ
ネルギービームの効率よりもチャネル部に照射されるエ
ネルギービームの効率が相対的に高くなる様にする。例
えば、前記前処理はソース部及びドレイン部を除いてチ
ャネル部の上にエネルギービームの反射防止膜を設ける
処理である。あるいは、前記前処理はチャネル部に含ま
れる半導体薄膜の厚みをソース部及びドレイン部に含ま
れる半導体薄膜の厚みより小さく加工する処理である。
なお、前記加工工程は該照射工程に先立って絶縁基板上
に全面成膜された半導体薄膜を選択的にエッチングし多
数の素子領域に渡って連続する所定のパタンに加工する
処理を含むものであっても良い。又、前記加工工程は該
照射工程の後該半導体薄膜の不要な部分をエッチング除
去して個々の素子領域を互いに分離する処理を含むもの
であっても良い。さらには、該加工工程の後個々の薄膜
トランジスタに接続する画素電極を形成する電極工程を
行なう場合もある。

【０００５】本発明は薄膜半導体装置を利用して組み立
てられる液晶表示パネルの製造に適用できる。即ち、本
発明によれば液晶表示パネルは以下の工程により作成さ
れる。先ず、絶縁基板上に半導体薄膜を形成する成膜工
程を行なう。次に、該半導体薄膜に規定された多数の素
子領域に対して一連の処理を施し多数の薄膜トランジス
タを形成する加工工程を行なう。特徴事項として、該一
連の処理の途中段階で該半導体薄膜が多数の素子領域に
渡って連続している状態の時エネルギービームを照射し
て該半導体薄膜を結晶化する照射工程を行なう。この
後、個々の薄膜トランジスタに接続して多数の画素電極
を形成する電極工程を行なう。続いて、所定の間隙を介
して該絶縁基板に対向基板を接合する組立工程を行な
う。最後に、該間隙内に液晶を注入する封止工程を行な
って液晶表示パネルを完成する。

【０００６】

【作用】本発明においては、薄膜トランジスタを形成す
る一連の処理の途中段階で、半導体薄膜が多数の素子領
域に渡って連続している状態の時、エネルギービームを
照射して半導体薄膜を結晶化する。半導体薄膜が連続し
ている状態でエネルギービームを照射する為、熱が拡散
しやすく急激且つ局所的な温度上昇を生ずる事がない。
従って、半導体薄膜の蒸発等を招く事なく安定的に結晶
化を図る事ができる。又、本発明においては素子領域に
対し不純物を選択的に注入して薄膜トランジスタのソー
ス部及びドレイン部を形成した後、エネルギービームを
照射する事によりチャネル部の結晶化と同時にソース部
及びドレイン部に注入された不純物の活性化を図ってい
る。１回のエネルギービーム照射により半導体薄膜の結
晶化と不純物の活性化を同時に行なう事ができる為、薄
膜半導体装置製造のスループットを改善する事が可能に
なる。

【０００７】

【実施例】以下図面を参照して、本発明の好適な実施例
を詳細に説明する。図１〜図４は本発明にかかる薄膜半
導体装置の製造方法を示す工程図である。先ず図１の工
程（Ａ）において、コーニング社＃７０５９等のガラス
材料からなる絶縁基板１上に半導体薄膜２を成膜する。
例えば、非晶質シリコン薄膜を１０〜８０nmの厚みで堆
積する。具体的には、非晶質シリコン薄膜はプラズマＣ
ＶＤ法により１６０〜２５０℃程度の基板温度で成膜さ
れる。これに代えて、減圧ＣＶＤ（ＬＰＣＶＤ）でＳｉ
Ｈ₄を熱分解させ５００〜５５０℃の低温で非晶質シリ
コン薄膜を成膜しても良い。あるいは、ＳｉＨ₄に代え
Ｓｉ₂Ｈ₆を用いれば４５０℃程度の低温で非晶質シリ
コン薄膜を成膜できる。さらには、ＬＰＣＶＤ法等で成
膜した多結晶シリコン薄膜や、微結晶シリコン薄膜にＳ
ｉ＋イオンを打ち込んで非晶質化しても良い。次に、工
程（Ｂ）で、必要に応じ反射防止膜３を形成する。例え
ば、ＳｉＯ₂をＬＰＣＶＤ、常圧ＣＶＤ（ＡＰＣＶ
Ｄ）、スパッタ又はプラズマＣＶＤ等で約５０nmの厚み
に成膜する。反射防止膜は後工程で行なわれるレーザビ
ーム照射の反射防止に用いられるが、場合によってはこ
の反射防止膜３をゲート絶縁膜として使用する事も可能
である。続いて工程（Ｃ）で、絶縁基板１の表面をレジ
スト４で選択的に被覆する。レジスト４で被覆された素
子領域には、将来Ｐチャネル型の薄膜トランジスタ（Ｐ
ｃｈＴＦＴ）とＬＤＤ構造のＮチャネル薄膜トランジス
タ（ＬＤＤＮｃｈＴＦＴ）が形成される。又レジスト
４により被覆されていない素子領域には将来容量素子Ｃ
ｓが形成される。この工程（Ｃ）では、レジスト４を介
して選択的にＡｓ＋イオンを打ち込み容量素子領域に含
まれる半導体薄膜２を予め低抵抗化しておく。次に工程
（Ｄ）で、上述したレジストを除去した後多結晶シリコ
ン薄膜を３５０nmの厚みで成膜し所定の形状にパタニン
グしてマスク５を設ける。このマスク５は後工程で形成
されるゲート電極や容量素子電極の形状と同じ様にパタ
ニングされる。仮想ゲート電極として設けられたマスク
５の直下にはチャネル領域ｃｈが規定される。この状態
でＰ＋イオンを比較的低ドーズ量で打ち込み、半導体薄
膜２の中にＬＤＤ領域を設ける。

【０００８】図２の工程（Ｅ）で別のレジスト６を形成
し、これを介してＡｓ＋イオンを比較的高ドーズ量で打
ち込む。この結果、右側の素子領域にＮ型のソース部Ｓ
及びドレイン部Ｄが形成されると同時に、両者の間にチ
ャネル部ｃｈが残される事になる。なお、チャネル部ｃ
ｈとソース部Ｓ及びドレイン部Ｄとの間にＬＤＤ領域が
残される。Ａｓ＋イオンの打ち込み時には左側及び中央
の素子領域はレジスト６により被覆されている。続いて
工程（Ｆ）で、使用済みとなったレジスト６を除去した
後、別にレジスト７を形成する。このレジスト７は中央
の素子領域及び右側の素子領域を選択的に被覆してい
る。この状態でＢ＋イオンを比較的高ドーズ量で打ち込
むと、Ｐ型のソース部Ｓ及びドレイン部Ｄが形成され
る。両者の間にチャネル部ｃｈが残される事になる。以
上の説明から理解される様に、マスク５はソース部及び
ドレイン部をセルフアライメントで形成する為に用いら
れるものである。この目的が達成されればマスク材料は
多結晶シリコンに限られるものではない。

【０００９】次に、本発明の特徴事項となる工程（Ｇ）
を行なう。即ち、使用済みとなったマスク５を除去した
後レーザビームを照射して少なくともチャネル部ｃｈに
含まれる半導体薄膜２を結晶化する。なお、レーザビー
ムに代えて電子線ビーム等他のエネルギービームを用い
る事もできる。この照射工程は薄膜トランジスタを作成
する一連の処理の途中段階で行なわれ、半導体薄膜２が
多数の素子領域に渡って連続している状態の時エネルギ
ービームを照射して半導体薄膜２を結晶化する。半導体
薄膜２が連続している為レーザビーム照射により生じた
熱が拡散しやすく急激な温度上昇をもたらす事がない。
この為、半導体薄膜は蒸発する危険がない。レーザビー
ム照射は半導体薄膜２を成膜した時の状態のままで行な
う事ができる。あるいは、予め工程（Ｂ）の段階で絶縁
基板１上に全面成膜された半導体薄膜２を選択的にエッ
チングし多数の素子領域に渡って連続する所定のパタン
に加工した後レーザビーム照射を行なっても良い。この
場合でも、個々の素子領域は島状に分離されておらず、
少なくとも一部連続している。レーザビーム照射は、例
えばエキシマレーザ光をエネルギー密度１５０〜４５０
mJ／cm²に設定し、パスル継続時間を１００〜１０００
ns程度に設定し、基板温度を２０〜４５０℃程度の範囲
に設定した状態で行なわれる。レーザパルスは一定の面
積区画に対し１回又は複数回ショットされ、半導体薄膜
を溶融再結晶化する。この場合、レーザビームは必ずし
も絶縁基板の表面側から照射する必要はなく、場合によ
っては裏面から照射しても良い。裏面照射の場合は半導
体薄膜表面に積層した反射防止膜は必ずしも必要ではな
い。

【００１０】レーザビームの照射工程は不純物注入処理
の後段階で行なわれ、チャネル部ｃｈに含まれる半導体
薄膜２の結晶化と同時に、ソース部Ｓ及びドレイン部Ｄ
に注入された不純物の活性化を図っている。即ち、１回
のレーザビーム照射工程により半導体薄膜の結晶化と不
純物の活性化を同時に実施する事ができ、スループット
の改善につながる。なお、チャネル部とソース部及びド
レイン部の同時熱処理（アニール）を行なう際、ソース
部及びドレイン部が活性化されるエネルギーレベルは比
較的低いので、この条件でレーザビームを照射した場合
チャネル部の結晶化が不十分となり微結晶状態のままに
なる惧れがある。逆に、チャネル部の大粒径化に必要な
エネルギーレベルは比較的高く、この条件でレーザビー
ム照射を行なった場合ソース部及びドレイン部が蒸発等
により摩耗しコンタクトがとれなくなる惧れがある。一
般に、チャネル部の最適照射エネルギーレベルはソース
部及びドレイン部の最適照射エネルギーレベルより大き
い。これを解決する為には以下の方法を採用すれば良
い。即ち、照射工程に先立って素子領域の前処理を行な
い、ソース部及びドレイン部に照射されるエネルギービ
ームの効率よりもチャネル部に照射されるエネルギービ
ームの効率が相対的に高くなる様にすれば良い。前処理
の具体例としては、例えばソース部及びドレイン部を除
いてチャネル部の上にエネルギービームの反射防止膜を
選択的に設ければ良い。あるいは、チャネル部に含まれ
る半導体薄膜の厚みをソース部及びドレイン部に含まれ
る半導体薄膜の厚みより小さく加工すれば良い。以上の
様な方法を採用すれば、チャネル部の結晶化とソース部
及びドレイン部の活性化とを同時に行なう事ができる。
何れの方法でも、チャネル部を再結晶化するエネルギー
レベルが相対的にソース部及びドレイン部を活性化する
エネルギーレベルよりも大きくなる。

【００１１】次に工程（Ｈ）で、「ベタ」状態又は連続
したパタンになっている半導体薄膜２を薄膜トランジス
タのチャネルパタン（素子領域）にパタニングする。即
ち、エネルギービーム照射の後、半導体薄膜２の不要な
部分をエッチング除去して個々の素子領域を互いに分離
する。なお、反射防止膜を設けた場合はこの段階で半導
体薄膜表面から使用済みとなった反射防止膜を剥離す
る。剥離後ゲート絶縁膜８を成膜する。このゲート絶縁
膜は例えばＳｉＯ₂をＰＥＣＶＤ法又はスパッタ法で堆
積させて成膜する。

【００１２】次に図３の工程（Ｉ）で、導電性薄膜を形
成し、ゲート電極９の形状にパタニングする。この時同
時に容量素子領域の上にも同一材料で電極９ａをパタニ
ングする。導電性薄膜としては、Ａｌ，Ｍｏ，Ｗ，Ｔｉ
あるいはこれらの金属とＳｉの合金、又は多結晶シリコ
ンと前記金属とを組み合わせた多層構造等を採用でき
る。以上に説明した一連の処理により、右側の素子領域
にＬＤＤ構造のＮｃｈＴＦＴが形成され、中央の素子領
域に容量素子Ｃｓが形成され、左側の素子領域にＰｃｈ
ＴＦＴが形成される。続いて工程（Ｊ）で、ＰＳＧ等を
成膜し第１層間絶縁膜１０とする。さらに工程（Ｋ）
で、第１層間絶縁膜１０にコンタクトホール１１を開口
し、各ＴＦＴのソース部Ｓ及びドレイン部Ｄを部分的に
露出する。

【００１３】図４の工程（Ｌ）に移り金属アルミニウム
等を成膜した後所定の形状にパタニングして配線電極１
２を設ける。最後に工程（Ｍ）で再びＰＳＧを堆積し第
２層間絶縁膜１３とする。この上にＰＣＶＤで成膜した
Ｐ−Ｓｉ_x等からなるパシベーション膜１４を成膜し、
アニールしてパシベーション膜１４中の水素を多結晶シ
リコンからなる半導体薄膜２に拡散させ、欠陥準位の低
減化を図る。これにより薄膜半導体装置の完成となる。

【００１４】この様にして作成された薄膜半導体装置
は、例えば液晶表示パネルの一方の基板となる表示用半
導体チップとして用いられる。この場合、例えばＮｃｈ
ＴＦＴは画素電極を駆動するスイッチング素子に用いら
れ、容量素子Ｃｓは画素電極に書き込まれる画像信号の
蓄積用に用いられ、ＰｃｈＴＦＴは周辺駆動回路の構成
要素として用いられる。表示用半導体チップとして加工
する場合には、ＮｃｈＴＦＴのドレイン部に接続して画
素電極を形成する電極工程を行なう。さらに、この表示
用半導体チップを用いて液晶表示パネルを組み立てる場
合には、所定の間隙を介して絶縁基板１に対向基板を接
合する組立工程を行なう。続いてこの間隙内に液晶を封
入する封止工程を行なえば液晶表示パネルの完成とな
る。

【００１５】比較例として、多結晶シリコン等からなる
半導体薄膜が島状に分離独立している状態でレーザビー
ムの照射工程を適用した場合の挙動について述べる。半
導体薄膜のパタンが島状に分離している状態でレーザビ
ームを照射すると熱は熱伝導性の比較的低いガラス等か
らなる絶縁基板を通って拡散する他に放熱路がない。こ
の為多結晶シリコンの温度が急激に上昇し島状の素子領
域が蒸発してしまう。これに対して本発明の製造方法で
は、多結晶シリコンが連続している状態の時レーザビー
ムを照射する為、熱が拡散しやすく急激な温度上昇を生
ずる事がない。又、チャネル部の結晶化と同時にソース
部及びドレイン部を活性化する為、スループットの低下
を招く事もない。

【００１６】図５は、半導体薄膜２の連続パタンの一例
を示す模式的な平面図である。レーザビームの照射工程
に先立って、絶縁基板上に全面成膜された半導体薄膜２
を選択的にエッチングし多数の素子領域に渡って連続す
る所定のパタンに加工する。この様にすると、レーザビ
ームを照射した際生じる熱拡散流がパタンに沿って一定
方向となる為、大粒径化した結晶粒に所望の規則性を付
与する事が可能になる。勿論、半導体薄膜２を連続パタ
ンに加工する事なく、全面ベタの状態でレーザビーム照
射を行なっても良い。

【００１７】図６は、本発明に従って製造された表示用
半導体チップの一例を示す模式的な斜視図である。表示
用半導体チップを製造する場合、先ず成膜工程を行な
い、比較的低融点（例えば６００℃以下）のガラス材料
からなる透明な絶縁基板５１の上に半導体薄膜５２を形
成する。この半導体薄膜５２は前駆状態では非晶質又は
比較的小さな粒径を有する多結晶であり、例えば非晶質
シリコンや多結晶シリコンからなる。次に、半導体薄膜
５２のレーザアニールを含む一連の処理を行ない、１チ
ップ分の面積区画５３に薄膜トランジスタを集積形成す
る。この例では面積区画５３内に画素アレイ部５４、水
平走査回路５５、垂直走査回路５６を含んでいる。これ
らには何れも薄膜トランジスタが集積形成される。最後
に、画素アレイ部５４に１画面分の画素電極を形成して
表示用半導体チップ５７を完成する。

【００１８】レーザ照射工程では、面積区画５３に対し
てレーザパルス５８を例えばワンショットで照射し１チ
ップ分の半導体薄膜５２の一括加熱処理を行なう。この
レーザ照射は一括加熱により半導体薄膜５２の結晶化を
行なう事を目的とする。例えば、半導体薄膜５２が前駆
状態で非晶質シリコンである時には、一括加熱により一
旦溶融した後結晶化し比較的大粒径の多結晶シリコンが
得られる。半導体薄膜２が前駆状態で比較的粒径の小さ
な多結晶である場合には、一括加熱により溶融した後再
び結晶化し比較的大粒径の多結晶に変換できる。さらに
は、一括加熱により半導体薄膜５２の結晶化と同時に、
不純物の活性化を図っている。レーザパルス５８として
エキシマレーザ光を用いる事ができる。エキシマレーザ
光は強力なパルス紫外光である為、シリコン等からなる
半導体薄膜５２の表面層で吸収され、その部分の温度を
上昇させるが、絶縁基板５１まで加熱する事はない。本
発明では、半導体薄膜５２が連続している状態の時レー
ザビーム照射を行なう為十分な熱拡散が生じ、蒸発等の
不具合が起らない。絶縁基板５１に成膜する前駆膜とし
ては、低温で作成できるプラズマＣＶＤシリコン膜等を
選ぶ事ができる。ガラス材料からなる透明絶縁基板５１
に例えば厚み３０nmのプラズマＣＶＤシリコン膜を成膜
した場合、ＸｅＣｌエキシマレーザ光を照射した時の溶
融閾値エネルギーは１３０mJ／cm²程度である。膜厚全
体が溶融するには、例えば２２０mJ／cm²程度のエネル
ギーが必要である。溶融してから固化するまでの時間は
およそ７０nsである。なお、本例では画素アレイ部５
４、水平走査回路５５、垂直走査回路５６に含まれる半
導体薄膜５２をワンショットで一括照射しているが、こ
れに限られるものではない。例えば、画素アレイ部５
４、水平走査回路５５、垂直走査回路５６毎に分割して
レーザビームを照射しても良い。但し、この場合であっ
ても分割照射を受ける半導体薄膜５２の面積は０．１cm
²以上である事が、熱拡散の見地から好ましい。

【００１９】一般に、絶縁基板５１は大型のウエハから
なり表示用半導体チップ５７を多数個取りできる様にし
ている。即ち、絶縁基板５１には予め複数の面積区画５
３が設定されており、レーザ照射工程では個々の面積区
画５３に対してレーザパルス５８を順次ワンショットで
照射する。本例では面積区画５３は矩形を有しており、
これに整合して矩形の断面を有するレーザパルス５８を
ワンショットで照射する。なお、ウエハの大きさは１０
×１０〜５０×５０cm²程度の寸法となっている。レー
ザ照射領域である面積区画５３には画素アレイ部５４、
水平走査回路５５、垂直走査回路５６が設けられてお
り、何れも薄膜トランジスタを含んでいる。この表示用
半導体チップ５７においては、薄膜トランジスタの総数
は１００kbit以上であり、面積区画５３の対角寸法は１
４mm以上である。この対角寸法は例えば３インチ程度に
まで及ぶ。

【００２０】図７は、図６に示した表示用半導体チップ
を基板として用いた液晶表示パネルの一例を示す模式的
な斜視図である。図示する様に、液晶表示パネルは絶縁
基板１０１と対向基板１０２と両者の間に保持された液
晶層１０３とを備えている。絶縁基板１０１には画素ア
レイ部１０４と駆動部とが集積形成されている。駆動部
は垂直走査回路１０５と水平走査回路１０６とに分れて
いる。又、絶縁基板１０１の周辺部上端には外部接続用
の端子部１０７が形成されている。端子部１０７は配線
１０８を介して垂直走査回路１０５及び水平走査回路１
０６に接続している。一方、画素アレイ部１０４にはマ
トリクス状に配列した画素電極１０９とこれをスイッチ
ング駆動する薄膜トランジスタ１１０とが集積形成され
ている。又、行列状に交差したゲート配線１１１及びデ
ータ配線１１２も設けられている。ゲート配線１１１は
垂直走査回路１０５に接続され、データ配線１１２は水
平走査回路１０６に接続されている。両配線の交差部に
薄膜トランジスタ１１０が配置されている。薄膜トラン
ジスタ１１０のソース電極は対応するデータ配線１１２
に接続され、ゲート電極は対応するゲート配線１１１に
接続され、ドレイン電極は対応する画素電極１０９に接
続されている。

【００２１】

【発明の効果】以上説明した様に、本発明によれば、半
導体トランジスタを作成する一連の処理の途中段階で、
半導体薄膜が多数の素子領域に渡って連続している状態
の時、レーザビーム等のエネルギービームを照射して半
導体薄膜を結晶化している。これにより熱伝導性の低い
絶縁基板上に成膜した半導体薄膜に対し、エネルギービ
ームを大面積に渡って照射し再結晶化する事が可能にな
った。又、チャネル部とソース部及びドレイン部とを同
時にレーザビーム照射して結晶化及び活性化を行なう事
により、１回の照射工程で低温プロセスに従った薄膜ト
ランジスタを作成でき、工程数の削減にも絶大な効果を
有する。この様に、本発明にかかる薄膜半導体装置の製
造方法は大型、高精細液晶表示パネル等高性能な薄膜ト
ランジスタが必要とされる分野においては必須の技術と
なる。

【図面の簡単な説明】

【図１】本発明にかかる薄膜半導体装置の製造方法を示
す工程図である。

【図２】同じく製造方法を示す工程図である。

【図３】同じく製造方法を示す工程図である。

【図４】同じく製造方法を示す工程図である。

【図５】半導体薄膜の連続パタンの一例を示す平面図で
ある。

【図６】本発明に従って製造された表示用半導体チップ
の一例を示す模式的な斜視図である。

【図７】図６に示した表示用半導体チップを用いて組み
立てられた液晶表示パネルの一例を示す模式的な斜視図
である。

【符号の説明】

１絶縁基板２半導体薄膜３反射防止膜５マスク８ゲート絶縁膜９ゲート電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/12 Ｒ (72)発明者西原静夫東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者林久雄東京都品川区北品川６丁目７番35号ソニー株式会社内

Claims

【特許請求の範囲】

【請求項１】絶縁基板上に半導体薄膜を形成する成膜
工程と、該半導体薄膜に規定された多数の素子領域に対して一連
の処理を施し多数の薄膜トランジスタを形成する加工工
程と、該一連の処理の途中段階で該半導体薄膜が多数の素子領
域に渡って連続している状態の時エネルギービームを照
射して該半導体薄膜を結晶化する照射工程とを行なう薄
膜半導体装置の製造方法。
【請求項２】前記加工工程は該素子領域に対して不純
物を選択的に注入して薄膜トランジスタのソース部及び
ドレイン部を形成すると共に両者の間にチャネル部を設
ける注入処理を含んでおり、前記照射工程は該注入処理
の後段階で行なわれチャネル部に含まれる半導体薄膜の
結晶化と同時にソース部及びドレイン部に注入された不
純物の活性化を図る請求項１記載の薄膜半導体装置の製
造方法。
【請求項３】前記加工工程は、該照射工程に先立って
素子領域の前処理を行ないソース部及びドレイン部に照
射されるエネルギービームの効率よりもチャネル部に照
射されるエネルギービームの効率が相対的に高くなる様
にする請求項２記載の薄膜半導体装置の製造方法。
【請求項４】前記前処理は、ソース部及びドレイン部
を除いてチャネル部の上にエネルギービームの反射防止
膜を設ける処理である請求項３記載の薄膜半導体装置の
製造方法。
【請求項５】前記前処理は、チャネル部に含まれる半
導体薄膜の厚みをソース部及びドレイン部に含まれる半
導体薄膜の厚みより小さく加工する処理である請求項３
記載の薄膜半導体装置の製造方法。
【請求項６】前記加工工程は、該照射工程に先立って
絶縁基板上に全面成膜された半導体薄膜を選択的にエッ
チングし多数の素子領域に渡って連続する所定のパタン
に加工する処理を含む請求項１記載の薄膜半導体装置の
製造方法。
【請求項７】前記加工工程は、該照射工程の後該半導
体薄膜の不要な部分をエッチング除去して個々の素子領
域を互いに分離する処理を含む請求項１記載の薄膜半導
体装置の製造方法。
【請求項８】該加工工程の後、個々の薄膜トランジス
タに接続する画素電極を形成する電極工程を行なう請求
項１記載の薄膜半導体装置の製造方法。
【請求項９】絶縁基板上に半導体薄膜を形成する成膜
工程と、該半導体薄膜に規定された多数の素子領域に対して一連
の処理を施し多数の薄膜トランジスタを形成する加工工
程と、該一連の処理の途中段階で該半導体薄膜が多数の素子領
域に渡って連続している状態の時エネルギービームを照
射して該半導体薄膜を結晶化する照射工程と、個々の薄膜トランジスタに接続して多数の画素電極を形
成する電極工程と、所定の間隙を介して該絶縁基板に対向基板を接合する組
立工程と、該間隙内に液晶を注入する封止工程とを行なう液晶表示
パネルの製造方法。