JPH0863374A - トレース機能内蔵型ｌｓｉ - Google Patents
トレース機能内蔵型ｌｓｉInfo
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- JPH0863374A JPH0863374A JP6196722A JP19672294A JPH0863374A JP H0863374 A JPH0863374 A JP H0863374A JP 6196722 A JP6196722 A JP 6196722A JP 19672294 A JP19672294 A JP 19672294A JP H0863374 A JPH0863374 A JP H0863374A
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Abstract
(57)【要約】
【目的】 バスにメモリ等のハードウエアを接続するこ
となく、ＬＳＩ動作の履歴情報を保持できる機能を実現
するトレース機能内蔵型ＬＳＩを提供する。 【構成】 所定のデータ処理機能を有し、かつ、エラー
発生時にエラー発生信号を発する内部回路３と、この内
部回路に対するデータの入出力を行うための入出力端子
２，４とを有するＬＳＩにおいて、内部回路３に接続さ
れ、動作中この内部回路３に対する入出力データ又はこ
の内部回路３内の所定位置の内部データの常に最新の所
定個数のデータを記憶保持するトレースメモリ回路７
と、エラー発生信号を受領してトレースメモリ回路７に
おける新規データの記憶保持動作を停止させるメモリ制
御回路８と、新規データの記憶保持動作を停止した後の
トレースメモリ回路７に記憶保持されているデータをイ
ンタフェース端子１０を介して外部へ送出するインタフ
ェース回路９とを備えたトレース機能内蔵型ＬＳＩ。
となく、ＬＳＩ動作の履歴情報を保持できる機能を実現
するトレース機能内蔵型ＬＳＩを提供する。 【構成】 所定のデータ処理機能を有し、かつ、エラー
発生時にエラー発生信号を発する内部回路３と、この内
部回路に対するデータの入出力を行うための入出力端子
２，４とを有するＬＳＩにおいて、内部回路３に接続さ
れ、動作中この内部回路３に対する入出力データ又はこ
の内部回路３内の所定位置の内部データの常に最新の所
定個数のデータを記憶保持するトレースメモリ回路７
と、エラー発生信号を受領してトレースメモリ回路７に
おける新規データの記憶保持動作を停止させるメモリ制
御回路８と、新規データの記憶保持動作を停止した後の
トレースメモリ回路７に記憶保持されているデータをイ
ンタフェース端子１０を介して外部へ送出するインタフ
ェース回路９とを備えたトレース機能内蔵型ＬＳＩ。
Description
【０００１】
【産業上の利用分野】本発明は、動作中のＬＳＩに対す
る入出力情報又はＬＳＩ内部信号をトレースするトレー
ス機能内蔵型ＬＳＩに係り、特に、ＬＳＩの所定のデー
タ処理機能とは別にＬＳＩ内部にトレース機能部分を設
けたトレース機能内蔵型ＬＳＩに関する。
る入出力情報又はＬＳＩ内部信号をトレースするトレー
ス機能内蔵型ＬＳＩに係り、特に、ＬＳＩの所定のデー
タ処理機能とは別にＬＳＩ内部にトレース機能部分を設
けたトレース機能内蔵型ＬＳＩに関する。
【０００２】
【従来の技術】従来から、ＬＳＩの設計上のバグを製造
あるいは試作したＬＳＩデバイス自体からデバッグする
方法として、エラーを生じる数サイクル前からのバス情
報（すなわちＬＳＩ入出力端子の情報）の履歴を解析す
る方法が用いられている。
あるいは試作したＬＳＩデバイス自体からデバッグする
方法として、エラーを生じる数サイクル前からのバス情
報（すなわちＬＳＩ入出力端子の情報）の履歴を解析す
る方法が用いられている。
【０００３】このようなＬＳＩ入出力端子の情報を得る
方法として、ロジックアナライザを用いてＬＳＩ端子の
電圧を直接測定する方法と当該ＬＳＩを用いるシステム
にバストレース機能を組み込む方法とがある。
方法として、ロジックアナライザを用いてＬＳＩ端子の
電圧を直接測定する方法と当該ＬＳＩを用いるシステム
にバストレース機能を組み込む方法とがある。
【０００４】まず、図７は、ロジックアナライザを用い
た従来のＬＳＩ入出力端子情報を取得する装置の構成例
を示す図である。図７において、試験者は、基板３１に
実装されたＬＳＩ３２の入出力端子３３に、ロジックア
ナライザ３５が接続されたプローブ３４を当接させる。
この状態で、当該ＬＳＩを含むシステムを動作させる
と、ロジックアナライザ３５は、入出力端子３３の信号
を取り込み、サイクル毎に信号の同期を取り、信号の電
圧レベルを´１´、´０´の２値に変換し、その情報を
ディスプレイ３６上に表示する。ＬＳＩに異常が発生し
た場合、エラー発生から数クロック前までの前記情報を
用いて異常発生原因の解析を行う。
た従来のＬＳＩ入出力端子情報を取得する装置の構成例
を示す図である。図７において、試験者は、基板３１に
実装されたＬＳＩ３２の入出力端子３３に、ロジックア
ナライザ３５が接続されたプローブ３４を当接させる。
この状態で、当該ＬＳＩを含むシステムを動作させる
と、ロジックアナライザ３５は、入出力端子３３の信号
を取り込み、サイクル毎に信号の同期を取り、信号の電
圧レベルを´１´、´０´の２値に変換し、その情報を
ディスプレイ３６上に表示する。ＬＳＩに異常が発生し
た場合、エラー発生から数クロック前までの前記情報を
用いて異常発生原因の解析を行う。
【０００５】次に、図８は、システムにバストレース機
能を組み込んだ従来のＬＳＩ入出力端子情報を取得する
装置の構成例を示す図である。図８（ａ）において、シ
ステムバス４１には、デバッグが行われるＬＳＩ４２、
当該ＬＳＩ４２以外のシステム上の情報処理装置４３
（含む、入出力装置、記憶装置）、トレースＲＡＭ制御
回路４４及びトレースＲＡＭ４５が接続されている。こ
こで、システムバス４１、トレースＲＡＭ制御回路４４
及びトレースＲＡＭ４５によってバストレース機能が構
成されている。
能を組み込んだ従来のＬＳＩ入出力端子情報を取得する
装置の構成例を示す図である。図８（ａ）において、シ
ステムバス４１には、デバッグが行われるＬＳＩ４２、
当該ＬＳＩ４２以外のシステム上の情報処理装置４３
（含む、入出力装置、記憶装置）、トレースＲＡＭ制御
回路４４及びトレースＲＡＭ４５が接続されている。こ
こで、システムバス４１、トレースＲＡＭ制御回路４４
及びトレースＲＡＭ４５によってバストレース機能が構
成されている。
【０００６】さらに、トレースＲＡＭ４５は、図８
（ｂ）に示すようにバス幅×Ｎ段アドレスで構成され、
書込アドレスを循環させて、常に最新のＮ個のアドレス
が保持されるようになっている。
（ｂ）に示すようにバス幅×Ｎ段アドレスで構成され、
書込アドレスを循環させて、常に最新のＮ個のアドレス
が保持されるようになっている。
【０００７】このようなバストレース機能が組み込まれ
たシステムを動作させると、ＬＳＩ４２からのバス情報
（すなわちＬＳＩ入出力端子の情報）がトレースＲＡＭ
制御回路４４の制御によってトレースＲＡＭ４５に書き
込まれる。そして、システム動作中にトレースＲＡＭ制
御回路４４によって監視されているバス上のデータにエ
ラーコード等の異常値が検出されると、トレースＲＡＭ
制御回路４４はそのときのトレースＲＡＭ４５のアドレ
スを保持し、トレースＲＡＭ４５への書き込みを禁止す
る。
たシステムを動作させると、ＬＳＩ４２からのバス情報
（すなわちＬＳＩ入出力端子の情報）がトレースＲＡＭ
制御回路４４の制御によってトレースＲＡＭ４５に書き
込まれる。そして、システム動作中にトレースＲＡＭ制
御回路４４によって監視されているバス上のデータにエ
ラーコード等の異常値が検出されると、トレースＲＡＭ
制御回路４４はそのときのトレースＲＡＭ４５のアドレ
スを保持し、トレースＲＡＭ４５への書き込みを禁止す
る。
【０００８】こののち、試験者は、トレースＲＡＭ４５
の情報を読み出し、読み出されたエラー発生からＮクロ
ック前までのバス情報を用いて異常発生原因の解析を行
う。このようなシステムでは、トレース内容を解析に有
効な情報に限定することによって素早い解析を行うこと
ができる。
の情報を読み出し、読み出されたエラー発生からＮクロ
ック前までのバス情報を用いて異常発生原因の解析を行
う。このようなシステムでは、トレース内容を解析に有
効な情報に限定することによって素早い解析を行うこと
ができる。
【０００９】
【発明が解決しようとする課題】ところで、設計上のバ
グをデバックするＬＳＩが、メモリ、マイクロプロセッ
サ等の汎用ＬＳＩであって大量生産する製品であるなら
ば、上記した方法等を用い、手間と時間をかけてデバッ
クしても生産性はそれ程低下しない。
グをデバックするＬＳＩが、メモリ、マイクロプロセッ
サ等の汎用ＬＳＩであって大量生産する製品であるなら
ば、上記した方法等を用い、手間と時間をかけてデバッ
クしても生産性はそれ程低下しない。
【００１０】しかしながら、例えばＡＳＩＣと呼ばれる
特定用途向けＬＳＩ等，少量多品種生産をしなければな
らない製品の場合、効率よく設計上のバグをデバックす
ること、あるいは、バグを回避させてＬＳＩを動作させ
る方法を検討することが生産性の向上に大きく貢献す
る。
特定用途向けＬＳＩ等，少量多品種生産をしなければな
らない製品の場合、効率よく設計上のバグをデバックす
ること、あるいは、バグを回避させてＬＳＩを動作させ
る方法を検討することが生産性の向上に大きく貢献す
る。
【００１１】このような生産性向上の観点からすると、
ロジックアナライザを用いる方法は、ＬＳＩの入出力端
子３３にプローブ３４を接続するだけでも非常に手間が
かかり、効率が悪いという問題点がある。また、表面実
装ＬＳＩでは、入出力端子３３間の間隔が狭く、プロー
ブ３４が隣の端子に接触する危険が高いという問題点も
ある。さらに、最新のパッケージ技術であるＢＧＡ（Ba
ll Grid Array ）では内側の端子へプローブ接続が不可
能であり、必要な情報を得ることもできない。
ロジックアナライザを用いる方法は、ＬＳＩの入出力端
子３３にプローブ３４を接続するだけでも非常に手間が
かかり、効率が悪いという問題点がある。また、表面実
装ＬＳＩでは、入出力端子３３間の間隔が狭く、プロー
ブ３４が隣の端子に接触する危険が高いという問題点も
ある。さらに、最新のパッケージ技術であるＢＧＡ（Ba
ll Grid Array ）では内側の端子へプローブ接続が不可
能であり、必要な情報を得ることもできない。
【００１２】一方、上述したシステムにバストレース機
能を付加する場合、ユーザから発注されたシステム本体
にバストレース機能を組み込んでＡＳＩＣ等のＬＳＩを
デバックし、その後、バストレース機能を残したまま製
品として出荷することが多い。このような場合、万一、
システム使用中にエラーが発生したときには、ユーザ先
でさらにデバック作業をすること、あるいは、バグを回
避させてＬＳＩを動作させる方法を検討することができ
る。
能を付加する場合、ユーザから発注されたシステム本体
にバストレース機能を組み込んでＡＳＩＣ等のＬＳＩを
デバックし、その後、バストレース機能を残したまま製
品として出荷することが多い。このような場合、万一、
システム使用中にエラーが発生したときには、ユーザ先
でさらにデバック作業をすること、あるいは、バグを回
避させてＬＳＩを動作させる方法を検討することができ
る。
【００１３】しかしながら、このような方法では予め設
定した端子からの情報しか得ることができない。これに
対応するためには、多くの端子を解析できるように設定
しておけばよいが、そのためにはトレースＲＡＭ４５を
それぞれの端子に対応して設けなければならないので、
システム全体のハードウエア量が大きくなる。ハードウ
エア量の増加にしたがって、システムバス４１の負荷は
大きくなり、システムの動作周期が遅くなるという問題
点がある。バストレース機能はあくまで、ＬＳＩのデバ
ックのためのものなので、このような理由により製品で
あるシステムの動作が遅くなることは、好ましくない。
定した端子からの情報しか得ることができない。これに
対応するためには、多くの端子を解析できるように設定
しておけばよいが、そのためにはトレースＲＡＭ４５を
それぞれの端子に対応して設けなければならないので、
システム全体のハードウエア量が大きくなる。ハードウ
エア量の増加にしたがって、システムバス４１の負荷は
大きくなり、システムの動作周期が遅くなるという問題
点がある。バストレース機能はあくまで、ＬＳＩのデバ
ックのためのものなので、このような理由により製品で
あるシステムの動作が遅くなることは、好ましくない。
【００１４】さらに、上記した２つの方法では、基板３
１あるいはシステムバス４１に接続された入出力端子か
らの情報履歴しか調べることができない。実際には、入
出力端子から出力されないＬＳＩ内部での信号を調べる
必要が生じることがあり、このような要請には上記の方
法では対応できない。従って、内部信号を出力する専用
端子を特に設けることがあるが、このような端子の付設
は、当該ＬＳＩの面積を増加させ、製造コストを増加さ
せることになる。
１あるいはシステムバス４１に接続された入出力端子か
らの情報履歴しか調べることができない。実際には、入
出力端子から出力されないＬＳＩ内部での信号を調べる
必要が生じることがあり、このような要請には上記の方
法では対応できない。従って、内部信号を出力する専用
端子を特に設けることがあるが、このような端子の付設
は、当該ＬＳＩの面積を増加させ、製造コストを増加さ
せることになる。
【００１５】本発明は、このような状況を鑑みてなされ
たもので、ＬＳＩが接続されるシステムにおいて、当該
システムのシステムバスにハードウエアを接続すること
なく、接続されたＬＳＩの履歴情報を保持する機能を実
現でき、ひいては高速にシステムを動作させることので
きるトレース機能内蔵型ＬＳＩを提供することを目的と
する。
たもので、ＬＳＩが接続されるシステムにおいて、当該
システムのシステムバスにハードウエアを接続すること
なく、接続されたＬＳＩの履歴情報を保持する機能を実
現でき、ひいては高速にシステムを動作させることので
きるトレース機能内蔵型ＬＳＩを提供することを目的と
する。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に対応する発明は、所定のデータ処理機能
を有し、かつ、動作中この所定のデータ処理機能を検診
してエラー発生時にエラー発生信号を発する内部回路
と、この内部回路に対するデータの入出力を行うための
入出力端子とを有するＬＳＩにおいて、内部回路に接続
され、動作中この内部回路に対する入出力データ又はこ
の内部回路内の所定位置の内部データにおける常に最新
の所定個数のデータを記憶保持するトレースメモリ回路
と、エラー発生信号を受領して前記トレースメモリ回路
における新規データの記憶保持動作を停止させるメモリ
制御回路と、新規データの記憶保持動作を停止した後の
トレースメモリ回路に記憶保持されているデータをイン
タフェース端子を介して外部へ送出するインタフェース
回路とを設けたトレース機能内蔵型ＬＳＩである。
に、請求項１に対応する発明は、所定のデータ処理機能
を有し、かつ、動作中この所定のデータ処理機能を検診
してエラー発生時にエラー発生信号を発する内部回路
と、この内部回路に対するデータの入出力を行うための
入出力端子とを有するＬＳＩにおいて、内部回路に接続
され、動作中この内部回路に対する入出力データ又はこ
の内部回路内の所定位置の内部データにおける常に最新
の所定個数のデータを記憶保持するトレースメモリ回路
と、エラー発生信号を受領して前記トレースメモリ回路
における新規データの記憶保持動作を停止させるメモリ
制御回路と、新規データの記憶保持動作を停止した後の
トレースメモリ回路に記憶保持されているデータをイン
タフェース端子を介して外部へ送出するインタフェース
回路とを設けたトレース機能内蔵型ＬＳＩである。
【００１７】また、請求項２に対応する発明は、所定の
データ処理機能を有し、かつ、動作中この所定のデータ
処理機能を検診してエラー発生時にエラー発生信号を発
する内部回路と、この内部回路に対するデータの入出力
を行うための入出力端子とを有するＬＳＩにおいて、内
部回路に接続され、動作中この内部回路に対する入出力
データ又はこの内部回路内の所定位置の内部データにお
ける常に最新の所定個数のデータを記憶保持するトレー
スメモリ回路と、エラー発生信号又は割込端子を介して
外部から入力された強制停止信号を受領して前記トレー
スメモリ回路における新規データの記憶保持動作を停止
させるメモリ制御回路と、新規データの記憶保持動作を
停止した後のトレースメモリ回路に記憶保持されている
データをインタフェース端子を介して外部へ送出するイ
ンタフェース回路とを設けたトレース機能内蔵型ＬＳＩ
である。
データ処理機能を有し、かつ、動作中この所定のデータ
処理機能を検診してエラー発生時にエラー発生信号を発
する内部回路と、この内部回路に対するデータの入出力
を行うための入出力端子とを有するＬＳＩにおいて、内
部回路に接続され、動作中この内部回路に対する入出力
データ又はこの内部回路内の所定位置の内部データにお
ける常に最新の所定個数のデータを記憶保持するトレー
スメモリ回路と、エラー発生信号又は割込端子を介して
外部から入力された強制停止信号を受領して前記トレー
スメモリ回路における新規データの記憶保持動作を停止
させるメモリ制御回路と、新規データの記憶保持動作を
停止した後のトレースメモリ回路に記憶保持されている
データをインタフェース端子を介して外部へ送出するイ
ンタフェース回路とを設けたトレース機能内蔵型ＬＳＩ
である。
【００１８】さらに、請求項３に対応する発明は、所定
のデータ処理機能を有し、かつ、動作中この所定のデー
タ処理機能を検診してエラー発生時にエラー発生信号を
発する内部回路と、この内部回路に対するデータの入出
力を行うための入出力端子とを有するＬＳＩにおいて、
内部回路に接続され、動作中この内部回路に対する入出
力データ又はこの内部回路内の所定位置の内部データに
おける常に最新の所定個数のデータを記憶保持するトレ
ースメモリ回路と、内部回路の動作状態が予め外部から
指定された条件を満たすと条件合致信号を出力する動作
条件検出回路と、エラー発生信号又は条件合致信号を受
領してトレースメモリ回路における新規データの記憶保
持動作を停止させるメモリ制御回路と、新規データの記
憶保持動作を停止した後のトレースメモリ回路に記憶保
持されているデータをインタフェース端子を介して外部
へ送出するインタフェース回路とを設けたトレース機能
内蔵型ＬＳＩである。
のデータ処理機能を有し、かつ、動作中この所定のデー
タ処理機能を検診してエラー発生時にエラー発生信号を
発する内部回路と、この内部回路に対するデータの入出
力を行うための入出力端子とを有するＬＳＩにおいて、
内部回路に接続され、動作中この内部回路に対する入出
力データ又はこの内部回路内の所定位置の内部データに
おける常に最新の所定個数のデータを記憶保持するトレ
ースメモリ回路と、内部回路の動作状態が予め外部から
指定された条件を満たすと条件合致信号を出力する動作
条件検出回路と、エラー発生信号又は条件合致信号を受
領してトレースメモリ回路における新規データの記憶保
持動作を停止させるメモリ制御回路と、新規データの記
憶保持動作を停止した後のトレースメモリ回路に記憶保
持されているデータをインタフェース端子を介して外部
へ送出するインタフェース回路とを設けたトレース機能
内蔵型ＬＳＩである。
【００１９】さらに、請求項４に対応する発明は、請求
項１乃至３何れか一項に対応する発明において、内部回
路とトレースメモリ回路との間に介挿され、内部回路に
対する入出力データ又はこの内部回路内の所定位置の内
部データのうちの外部から指定された種類のデータを選
択してトレースメモリ回路へ送出するデータ選択回路を
付加したトレース機能内蔵型ＬＳＩである。
項１乃至３何れか一項に対応する発明において、内部回
路とトレースメモリ回路との間に介挿され、内部回路に
対する入出力データ又はこの内部回路内の所定位置の内
部データのうちの外部から指定された種類のデータを選
択してトレースメモリ回路へ送出するデータ選択回路を
付加したトレース機能内蔵型ＬＳＩである。
【００２０】
【作用】従って、まず、請求項１に対応する発明のトレ
ース機能内蔵型ＬＳＩにおいては、ＬＳＩ本来の目的機
能部分である内部回路への入出力データ、又は、内部回
路内の内部信号がトレースメモリ回路に入力され、常に
最新の所定個数のデータが記憶保持されている。
ース機能内蔵型ＬＳＩにおいては、ＬＳＩ本来の目的機
能部分である内部回路への入出力データ、又は、内部回
路内の内部信号がトレースメモリ回路に入力され、常に
最新の所定個数のデータが記憶保持されている。
【００２１】ここで、内部回路からのエラー発生信号が
受信されると、メモリ制御回路によってトレースメモリ
回路における新規データの記録保持動作が停止される。
こののち、外部からの指示に応じ、インターフェース回
路によってトレースメモリ回路内のデータがインターフ
ェース端子を介して外部へ読み出され、データの解析等
が行われる。
受信されると、メモリ制御回路によってトレースメモリ
回路における新規データの記録保持動作が停止される。
こののち、外部からの指示に応じ、インターフェース回
路によってトレースメモリ回路内のデータがインターフ
ェース端子を介して外部へ読み出され、データの解析等
が行われる。
【００２２】また、請求項２に対応する発明のトレース
機能内蔵型ＬＳＩにおいては、請求項１に対応する発明
と同様に作用する他、割込端子を介して強制停止信号が
メモリ制御回路に受信された場合にも、メモリ制御回路
によってトレースメモリ回路における新規データの記録
保持動作が停止される。
機能内蔵型ＬＳＩにおいては、請求項１に対応する発明
と同様に作用する他、割込端子を介して強制停止信号が
メモリ制御回路に受信された場合にも、メモリ制御回路
によってトレースメモリ回路における新規データの記録
保持動作が停止される。
【００２３】こののち、前述した場合と同様に外部から
の指示に応じ、インターフェース回路によってトレース
メモリ回路内のデータがインターフェース端子を介して
外部へ読み出され、データの解析等が行われる。
の指示に応じ、インターフェース回路によってトレース
メモリ回路内のデータがインターフェース端子を介して
外部へ読み出され、データの解析等が行われる。
【００２４】さらに、請求項３に対応する発明のトレー
ス機能内蔵型ＬＳＩにおいては、請求項１に対応する発
明と同様に作用する他、内部回路が予め外部から指定さ
れた条件に達したとき、動作条件検出回路によって条件
合致信号がメモリ制御回路に出力される。
ス機能内蔵型ＬＳＩにおいては、請求項１に対応する発
明と同様に作用する他、内部回路が予め外部から指定さ
れた条件に達したとき、動作条件検出回路によって条件
合致信号がメモリ制御回路に出力される。
【００２５】この場合にも、メモリ制御回路によってト
レースメモリ回路における新規データの記録保持動作が
停止される。さらにまた、請求項４に対応する発明のト
レース機能内蔵型ＬＳＩにおいては、請求項１乃至３何
れか一項に対応する発明と同様に作用する他、内部回路
への入出力データ及び内部回路内の内部信号の中からデ
ータ選択手段によって選択されたデータがトレースメモ
リー内に書き込まれる。なお、データ選択手段により選
択されるデータは、外部から指定される。
レースメモリ回路における新規データの記録保持動作が
停止される。さらにまた、請求項４に対応する発明のト
レース機能内蔵型ＬＳＩにおいては、請求項１乃至３何
れか一項に対応する発明と同様に作用する他、内部回路
への入出力データ及び内部回路内の内部信号の中からデ
ータ選択手段によって選択されたデータがトレースメモ
リー内に書き込まれる。なお、データ選択手段により選
択されるデータは、外部から指定される。
【００２６】
【実施例】以下、本発明の実施例について、図面を用い
て説明する。図１は本発明に係るトレース機能内蔵型Ｌ
ＳＩの第１の実施例を示すブロック図である。
て説明する。図１は本発明に係るトレース機能内蔵型Ｌ
ＳＩの第１の実施例を示すブロック図である。
【００２７】図１に示すＬＳＩ１において、内部論理回
路３は、図示しないシステムバスに接続された入力端子
２から入力した信号に基づいて必要な演算等を行い、演
算結果を出力端子４に接続された図示しないシステムバ
スへ出力し、トレース機能を内蔵していないＬＳＩと同
等の機能を果たしている。この論理回路３内にはエラー
検出回路１３が組み込まれている。
路３は、図示しないシステムバスに接続された入力端子
２から入力した信号に基づいて必要な演算等を行い、演
算結果を出力端子４に接続された図示しないシステムバ
スへ出力し、トレース機能を内蔵していないＬＳＩと同
等の機能を果たしている。この論理回路３内にはエラー
検出回路１３が組み込まれている。
【００２８】また、ＬＳＩ１内には、内部論理回路３以
外に、入力端子２及び出力端子４よりの入出力情報が書
き込まれるトレースＲＡＭ７と、内部論理回路３又は強
制割り込み用端子５を介した外部コントローラ６からの
信号に基づいてトレースＲＡＭ７を制御するトレースＲ
ＡＭ制御回路８と、シリアルバス用端子１０を介して外
部コントローラ６に制御され、トレースＲＡＭ７及びト
レースＲＡＭ制御回路８の情報を読み出すシリアルバス
インターフェース回路９とが設けられている。
外に、入力端子２及び出力端子４よりの入出力情報が書
き込まれるトレースＲＡＭ７と、内部論理回路３又は強
制割り込み用端子５を介した外部コントローラ６からの
信号に基づいてトレースＲＡＭ７を制御するトレースＲ
ＡＭ制御回路８と、シリアルバス用端子１０を介して外
部コントローラ６に制御され、トレースＲＡＭ７及びト
レースＲＡＭ制御回路８の情報を読み出すシリアルバス
インターフェース回路９とが設けられている。
【００２９】また、トレースＲＡＭ制御回路８は、書き
込み許可発生回路１１とアドレスカウンタ１２とにより
構成されている。ここで、書き込み許可発生回路１１
は、内部論理回路３内に組み込まれたエラー検出回路１
３から出力されたエラー発生信号又は外部コントローラ
６より強制割り込み用端子５を介して入力された強制停
止信号に基づいて、アドレスカウンタ１２のカウントア
ップ及びトレースＲＡＭ７の書き込みを禁止する。ま
た、内部論理回路３のエラー発生信号又は外部コントロ
ーラ６からの強制停止信号の解除に基づいてアドレスカ
ウンタ１２及びトレースＲＡＭ７の動作を再開させる。
込み許可発生回路１１とアドレスカウンタ１２とにより
構成されている。ここで、書き込み許可発生回路１１
は、内部論理回路３内に組み込まれたエラー検出回路１
３から出力されたエラー発生信号又は外部コントローラ
６より強制割り込み用端子５を介して入力された強制停
止信号に基づいて、アドレスカウンタ１２のカウントア
ップ及びトレースＲＡＭ７の書き込みを禁止する。ま
た、内部論理回路３のエラー発生信号又は外部コントロ
ーラ６からの強制停止信号の解除に基づいてアドレスカ
ウンタ１２及びトレースＲＡＭ７の動作を再開させる。
【００３０】アドレスカウンタ１２は、０〜Ｎ−１まで
カウントアップし、Ｎ−１の次は再び０にし、トレース
ＲＡＭ７内の書き込みアドレスを制御する。また、トレ
ースＲＡＭ７は、記憶幅ビット×Ｎ段の構成になってい
る。
カウントアップし、Ｎ−１の次は再び０にし、トレース
ＲＡＭ７内の書き込みアドレスを制御する。また、トレ
ースＲＡＭ７は、記憶幅ビット×Ｎ段の構成になってい
る。
【００３１】次に、以上のように構成された本実施例の
トレース機能内蔵型ＬＳＩの動作について説明する。ま
ず、ＬＳＩ１を動作させるとトレースＲＡＭ制御回路８
は書き込み許可信号（ＷＥ）をトレースＲＡＭ７に与え
る。ここでアドレスカウンタ１２が毎サイクルごとにト
レースＲＡＭ７の書き込みアドレスをカウントアップす
る。その結果、入力端子２，出力端子４からの入出力情
報がトレースＲＡＭ７に書き込まれる。
トレース機能内蔵型ＬＳＩの動作について説明する。ま
ず、ＬＳＩ１を動作させるとトレースＲＡＭ制御回路８
は書き込み許可信号（ＷＥ）をトレースＲＡＭ７に与え
る。ここでアドレスカウンタ１２が毎サイクルごとにト
レースＲＡＭ７の書き込みアドレスをカウントアップす
る。その結果、入力端子２，出力端子４からの入出力情
報がトレースＲＡＭ７に書き込まれる。
【００３２】アドレスは０〜Ｎ−１までを循環し、これ
によって常に最新のＮサイクル分の情報がトレースＲＡ
Ｍ７に記憶される。次に、動作中の内部論理回路３でエ
ラーが発生すると、内部論理回路３内のエラー検出回路
１３によって当該エラーが検出され、エラー発生信号が
トレースＲＡＭ制御回路８に引き渡される。トレースＲ
ＡＭ制御回路８は、エラー検出回路１３からのエラー発
生信号又は強制割り込み用端子５を介した外部コントロ
ーラ６からの強制停止信号を受けると、アドレスカウン
タ１２のカウントアップを止めて、アドレスを保持する
と共に、トレースＲＡＭ７の書き込み許可を停止する。
この時点で、トレースＲＡＭ７にはエラー発生又は強制
停止直前のＮサイクルの情報が記憶されている。
によって常に最新のＮサイクル分の情報がトレースＲＡ
Ｍ７に記憶される。次に、動作中の内部論理回路３でエ
ラーが発生すると、内部論理回路３内のエラー検出回路
１３によって当該エラーが検出され、エラー発生信号が
トレースＲＡＭ制御回路８に引き渡される。トレースＲ
ＡＭ制御回路８は、エラー検出回路１３からのエラー発
生信号又は強制割り込み用端子５を介した外部コントロ
ーラ６からの強制停止信号を受けると、アドレスカウン
タ１２のカウントアップを止めて、アドレスを保持する
と共に、トレースＲＡＭ７の書き込み許可を停止する。
この時点で、トレースＲＡＭ７にはエラー発生又は強制
停止直前のＮサイクルの情報が記憶されている。
【００３３】さらに、外部コントローラ６は、シリアル
バスインターフェース回路９を制御して、アドレスカウ
ンタ１２内の最新のアドレス値とトレースＲＡＭ７内の
Ｎ段分の情報を読み出し、最新のＮサイクル分の情報を
得ることができる。
バスインターフェース回路９を制御して、アドレスカウ
ンタ１２内の最新のアドレス値とトレースＲＡＭ７内の
Ｎ段分の情報を読み出し、最新のＮサイクル分の情報を
得ることができる。
【００３４】上述したように、本実施例によるトレース
機能内蔵型ＬＳＩは、ＬＳＩ１内にトレースＲＡＭ７と
トレースＲＡＭ制御回路８とシリアルバスインターフェ
ース回路９と強制割り込み用端子５とシリアルバス用端
子１０とを設け、システムバスに接続される入力端子２
と出力端子４からの入出力情報を記録し、記録された情
報をシステムバスを介することなくシリアルバス用端子
１０を通じてシリアルバスから読み出せるようにしたの
で、ロジックアナライザを用いた解析が不要になり、Ｌ
ＳＩ端子にプローブを接続するセットアップ作業等を省
略できるので、ＬＳＩ設計上のバグのデバックあるいは
バグの回避方法の検討等のための解析を効率良く行うこ
とができる。
機能内蔵型ＬＳＩは、ＬＳＩ１内にトレースＲＡＭ７と
トレースＲＡＭ制御回路８とシリアルバスインターフェ
ース回路９と強制割り込み用端子５とシリアルバス用端
子１０とを設け、システムバスに接続される入力端子２
と出力端子４からの入出力情報を記録し、記録された情
報をシステムバスを介することなくシリアルバス用端子
１０を通じてシリアルバスから読み出せるようにしたの
で、ロジックアナライザを用いた解析が不要になり、Ｌ
ＳＩ端子にプローブを接続するセットアップ作業等を省
略できるので、ＬＳＩ設計上のバグのデバックあるいは
バグの回避方法の検討等のための解析を効率良く行うこ
とができる。
【００３５】また、システムにバストレース機能を組み
込む場合は、システムバスにトレースＲＡＭやトレース
ＲＡＭ制御回路を接続するので、これらのハードウエア
によりバスのトラフィック量が増大し、システムそのも
のの動作速度が遅くなる。しかし、本実施例のＬＳＩを
用いたシステムは、システムバスにこれらの機器を接続
する必要がないので、システムにバストレース機能を組
み込む場合と比べるとシステム全体のハードウエア量を
減らすことができると共に、システムの動作を高速にす
ることができる。
込む場合は、システムバスにトレースＲＡＭやトレース
ＲＡＭ制御回路を接続するので、これらのハードウエア
によりバスのトラフィック量が増大し、システムそのも
のの動作速度が遅くなる。しかし、本実施例のＬＳＩを
用いたシステムは、システムバスにこれらの機器を接続
する必要がないので、システムにバストレース機能を組
み込む場合と比べるとシステム全体のハードウエア量を
減らすことができると共に、システムの動作を高速にす
ることができる。
【００３６】このようなシステムの動作の高速化につい
ては、例えば次に示す（１）式、すなわちパルスの立ち
上がりにおける伝搬遅延の一般式で評価することができ
る。 Ｔpd＝Ｔup＋Ｋup・（ΣＣin＋ΣＣi ） …（１） ただし、Ｔpd ：信号伝搬遅延時間（ｎｓ） Ｔup ：出力ドライバ固有遅延時間（ｎｓ） Ｋup ：出力ドライバ固有負荷係数（ｎｓ／ｐｓ） Ｃin ：入力ドライバの入力負荷（ｐＦ） ΣＣi ：配線容量（ｐＦ） ここでＣinはバスに接続される各部品の容量を表し、Σ
Ｃi は全体の配線長（配線容量）を表しており、ＲＡＭ
がコンデンサから構成されていることから、システムバ
スに接続するＲＡＭの数を減らすとＴpdすなわち信号伝
搬遅延時間を短縮できることがわかる。つまり、システ
ムバスに接続されるＲＡＭの個数を減らすとΣＣinをへ
らすことになり、総配線長も短くなるので、（ΣＣin＋
ΣＣi ）が小さくなる。従って、トレースＲＡＭをＬＳ
Ｉ内に内蔵させることにより、システムバスの伝搬遅延
時間が短縮され、システムの動作周期が速くなる。
ては、例えば次に示す（１）式、すなわちパルスの立ち
上がりにおける伝搬遅延の一般式で評価することができ
る。 Ｔpd＝Ｔup＋Ｋup・（ΣＣin＋ΣＣi ） …（１） ただし、Ｔpd ：信号伝搬遅延時間（ｎｓ） Ｔup ：出力ドライバ固有遅延時間（ｎｓ） Ｋup ：出力ドライバ固有負荷係数（ｎｓ／ｐｓ） Ｃin ：入力ドライバの入力負荷（ｐＦ） ΣＣi ：配線容量（ｐＦ） ここでＣinはバスに接続される各部品の容量を表し、Σ
Ｃi は全体の配線長（配線容量）を表しており、ＲＡＭ
がコンデンサから構成されていることから、システムバ
スに接続するＲＡＭの数を減らすとＴpdすなわち信号伝
搬遅延時間を短縮できることがわかる。つまり、システ
ムバスに接続されるＲＡＭの個数を減らすとΣＣinをへ
らすことになり、総配線長も短くなるので、（ΣＣin＋
ΣＣi ）が小さくなる。従って、トレースＲＡＭをＬＳ
Ｉ内に内蔵させることにより、システムバスの伝搬遅延
時間が短縮され、システムの動作周期が速くなる。
【００３７】次に、図２は、本発明に係るトレース機能
内蔵型ＬＳＩの第２の実施例を示すブロック図である。
図１と同一部分には同一符号を付して説明し、ここでは
異なる部分についてのみ述べる。
内蔵型ＬＳＩの第２の実施例を示すブロック図である。
図１と同一部分には同一符号を付して説明し、ここでは
異なる部分についてのみ述べる。
【００３８】図２において、トレースＲＡＭ７ｂは入力
端子２及び出力端子４でなく、内部論理回路３に接続さ
れ、内部論理回路３の予め指定された位置における内部
信号が書き込まれる。
端子２及び出力端子４でなく、内部論理回路３に接続さ
れ、内部論理回路３の予め指定された位置における内部
信号が書き込まれる。
【００３９】また、その他の構成は第１の実施例の構成
と同じなので、ここではその説明を省略する。以上のよ
うに構成された本実施例のトレース機能内蔵型ＬＳＩの
動作は、トレースＲＡＭに書き込まれる情報が入出力情
報でなく出力端子４からは出力されない内部論理回路３
の内部情報であるという点を除いて第１の実施例の動作
と同じなので、ここではその説明を省略する。
と同じなので、ここではその説明を省略する。以上のよ
うに構成された本実施例のトレース機能内蔵型ＬＳＩの
動作は、トレースＲＡＭに書き込まれる情報が入出力情
報でなく出力端子４からは出力されない内部論理回路３
の内部情報であるという点を除いて第１の実施例の動作
と同じなので、ここではその説明を省略する。
【００４０】このように、本実施例によるトレース機能
内蔵型ＬＳＩは、第１の実施例と同様にシステムの動作
速度を遅延させることなく内部情報をトレースできる
他、新たな出力端子を設けることなく内部論理回路３の
内部情報をトレースすることができる。このことは、Ｌ
ＳＩの入出力端子数の減少、チップ面積の縮小につなが
るのでＬＳＩの製造コストを下げることができる。
内蔵型ＬＳＩは、第１の実施例と同様にシステムの動作
速度を遅延させることなく内部情報をトレースできる
他、新たな出力端子を設けることなく内部論理回路３の
内部情報をトレースすることができる。このことは、Ｌ
ＳＩの入出力端子数の減少、チップ面積の縮小につなが
るのでＬＳＩの製造コストを下げることができる。
【００４１】さらに、図３は、本発明に係るトレース機
能内蔵型ＬＳＩの第３の実施例を示すブロック図であ
る。図１と同一部分には同一符号を付して説明し、ここ
では異なる部分についてのみ述べる。
能内蔵型ＬＳＩの第３の実施例を示すブロック図であ
る。図１と同一部分には同一符号を付して説明し、ここ
では異なる部分についてのみ述べる。
【００４２】図３において、入力端子２及び出力端子４
と内部論理回路３の複数位置から信号がセレクタ１４に
入力されており、セレクタ１４はモード切り換えレジス
タ１５の情報に基づいてトレースＲＡＭ７ｃに書き込ま
れる情報を選択する。
と内部論理回路３の複数位置から信号がセレクタ１４に
入力されており、セレクタ１４はモード切り換えレジス
タ１５の情報に基づいてトレースＲＡＭ７ｃに書き込ま
れる情報を選択する。
【００４３】モード切り換えレジスタ１５には、外部コ
ントローラ６よりシリアルバスインターフェース回路９
ｂを介してセレクタ１４で選択する情報の対象が書き込
まれている。モード切り換えレジスタ１５の内容は書換
可能である。
ントローラ６よりシリアルバスインターフェース回路９
ｂを介してセレクタ１４で選択する情報の対象が書き込
まれている。モード切り換えレジスタ１５の内容は書換
可能である。
【００４４】トレースＲＡＭ７ｃには、セレクタ１４で
選択された入力端子２及び出力端子４あるいは内部論理
回路３の情報が書き込まれる。なお、データ選択回路
は、例えばセレクタ１４及びモード切り換えレジスタ１
５から構成されている。
選択された入力端子２及び出力端子４あるいは内部論理
回路３の情報が書き込まれる。なお、データ選択回路
は、例えばセレクタ１４及びモード切り換えレジスタ１
５から構成されている。
【００４５】また、その他の構成は第１の実施例の構成
と同じなので、ここではその説明を省略する。次に、以
上のように構成された本実施例のトレース機能内蔵型Ｌ
ＳＩの動作について説明する。
と同じなので、ここではその説明を省略する。次に、以
上のように構成された本実施例のトレース機能内蔵型Ｌ
ＳＩの動作について説明する。
【００４６】まず、シリアルバスインターフェース回路
９ｂを介してモード切り換えレジスタ１５に値を設定す
る。この設定された値によってトレースされる情報の対
象が指定される。トレース内容は、用途に応じて様々で
あるが、本実施例では入力信号、出力信号あるいは制御
レジスタ等の内部論理回路３の内部信号としている。ま
た、トレースしたい内部信号数が多い場合には複数グル
ープに分けることができる。これらの情報の内、上記し
たようにモード切り換えレジスタ１５に指定されたもの
が、セレクタ１４によって選択されてトレースＲＡＭ７
ｃに入力される。
９ｂを介してモード切り換えレジスタ１５に値を設定す
る。この設定された値によってトレースされる情報の対
象が指定される。トレース内容は、用途に応じて様々で
あるが、本実施例では入力信号、出力信号あるいは制御
レジスタ等の内部論理回路３の内部信号としている。ま
た、トレースしたい内部信号数が多い場合には複数グル
ープに分けることができる。これらの情報の内、上記し
たようにモード切り換えレジスタ１５に指定されたもの
が、セレクタ１４によって選択されてトレースＲＡＭ７
ｃに入力される。
【００４７】トレース情報対象の指定後、ＬＳＩ１を動
作させると、トレースＲＡＭ制御回路８は書き込み許可
信号（ＷＥ）をトレースＲＡＭ７ｃを与える。ここでア
ドレスカウンタ１２が毎サイクルごとにトレースＲＡＭ
７ｃの書き込みアドレスをカウントアップし、その結
果、入力端子２，出力端子４からの入出力情報がトレー
スＲＡＭ７ｃに書き込まれる。
作させると、トレースＲＡＭ制御回路８は書き込み許可
信号（ＷＥ）をトレースＲＡＭ７ｃを与える。ここでア
ドレスカウンタ１２が毎サイクルごとにトレースＲＡＭ
７ｃの書き込みアドレスをカウントアップし、その結
果、入力端子２，出力端子４からの入出力情報がトレー
スＲＡＭ７ｃに書き込まれる。
【００４８】アドレスは０〜Ｎ−１までを循環し、これ
によって常に最新のＮサイクル分の情報がトレースＲＡ
Ｍ７ｃに記憶される。次に、動作中の内部論理回路３で
エラーが発生すると、内部論理回路３内のエラー検出回
路１３によって当該エラーが検出され、エラー発生信号
がトレースＲＡＭ制御回路８に引き渡される。トレース
ＲＡＭ制御回路８は、エラー検出回路１３からのエラー
発生信号又は強制割り込み用端子５を介した外部コント
ローラ６からの強制停止信号を受けると、アドレスカウ
ンタ１２のカウントアップを止めて、アドレスを保持す
ると共に、トレースＲＡＭ７ｃの書き込み許可を停止す
る。この時点で、トレースＲＡＭ７ｃにはエラー発生又
は強制停止直前のＮサイクルの情報が記憶されている。
によって常に最新のＮサイクル分の情報がトレースＲＡ
Ｍ７ｃに記憶される。次に、動作中の内部論理回路３で
エラーが発生すると、内部論理回路３内のエラー検出回
路１３によって当該エラーが検出され、エラー発生信号
がトレースＲＡＭ制御回路８に引き渡される。トレース
ＲＡＭ制御回路８は、エラー検出回路１３からのエラー
発生信号又は強制割り込み用端子５を介した外部コント
ローラ６からの強制停止信号を受けると、アドレスカウ
ンタ１２のカウントアップを止めて、アドレスを保持す
ると共に、トレースＲＡＭ７ｃの書き込み許可を停止す
る。この時点で、トレースＲＡＭ７ｃにはエラー発生又
は強制停止直前のＮサイクルの情報が記憶されている。
【００４９】さらに、外部コントローラ６は、シリアル
バスインターフェース回路９ｂを制御して、アドレスカ
ウンタ１２内の最新のアドレス値とトレースＲＡＭ７ｃ
内のＮ段分の情報を読み出し、最新のＮサイクル分の情
報を得ることができる。
バスインターフェース回路９ｂを制御して、アドレスカ
ウンタ１２内の最新のアドレス値とトレースＲＡＭ７ｃ
内のＮ段分の情報を読み出し、最新のＮサイクル分の情
報を得ることができる。
【００５０】このように、本実施例によるトレース機能
内蔵型ＬＳＩは、第１又は第２の実施例と同様の効果が
得られる他、入力情報、出力情報、内部情報をそれぞれ
さらに細かくグループ分けしてトレースビット幅を小さ
くすることができるので、必要なＲＡＭの容量を小さく
することができる。また、モード切り換えレジスタ１５
で必要な情報を切り換え、選択できるので、より多くの
情報のトレースができる。従って、第１又は第２の実施
例の場合よりもトレースＲＡＭ７ｃの容量を小さくする
ことができ、より多くの情報をトレースすることができ
る。
内蔵型ＬＳＩは、第１又は第２の実施例と同様の効果が
得られる他、入力情報、出力情報、内部情報をそれぞれ
さらに細かくグループ分けしてトレースビット幅を小さ
くすることができるので、必要なＲＡＭの容量を小さく
することができる。また、モード切り換えレジスタ１５
で必要な情報を切り換え、選択できるので、より多くの
情報のトレースができる。従って、第１又は第２の実施
例の場合よりもトレースＲＡＭ７ｃの容量を小さくする
ことができ、より多くの情報をトレースすることができ
る。
【００５１】さらに、図４は、本発明に係るトレース機
能内蔵型ＬＳＩの第４の実施例を示すブロック図であ
る。図３と同一部分には同一符号を付して説明し、ここ
では異なる部分についてのみ述べる。
能内蔵型ＬＳＩの第４の実施例を示すブロック図であ
る。図３と同一部分には同一符号を付して説明し、ここ
では異なる部分についてのみ述べる。
【００５２】図４において、内部論理回路３内にはエラ
ー検出回路１３の他に、動作条件検出回路１６が設けら
れている。この動作条件検出回路１６は、外部コントロ
ーラ６よりシリアルバスインターフェース回路９ｃを介
して書き込まれた動作条件を満たした場合、条件合致信
号をトレースＲＡＭ制御回路８へ送出する。
ー検出回路１３の他に、動作条件検出回路１６が設けら
れている。この動作条件検出回路１６は、外部コントロ
ーラ６よりシリアルバスインターフェース回路９ｃを介
して書き込まれた動作条件を満たした場合、条件合致信
号をトレースＲＡＭ制御回路８へ送出する。
【００５３】また、その他の構成は第３の実施例の構成
と同じなので、ここではその説明を省略する。次に、以
上のように構成された本実施例のトレース機能内蔵型Ｌ
ＳＩの動作について説明する。
と同じなので、ここではその説明を省略する。次に、以
上のように構成された本実施例のトレース機能内蔵型Ｌ
ＳＩの動作について説明する。
【００５４】まず、シリアルバスインターフェース回路
９ｃを介して動作条件検出回路１６に必要な値を入力
し、ＬＳＩの停止条件を設定する。動作条件検出回路１
６が、ＬＳＩ１の動作中、内部に設定された条件を満た
した場合に条件合致信号をトレースＲＡＭ制御回路８へ
送信する他は、第３の実施例と同様である。
９ｃを介して動作条件検出回路１６に必要な値を入力
し、ＬＳＩの停止条件を設定する。動作条件検出回路１
６が、ＬＳＩ１の動作中、内部に設定された条件を満た
した場合に条件合致信号をトレースＲＡＭ制御回路８へ
送信する他は、第３の実施例と同様である。
【００５５】また、例えば演算中、内部論理回路３内の
第Ｍレジスタが値Ｋになるまでの履歴を得ることを考え
る。まず、シリアルバスインターフェース回路９ｃを介
して動作条件検出回路１６に内部論理回路３内第Ｍレジ
スタが値Ｋになったとき、条件合致信号をトレースＲＡ
Ｍ制御回路８へ送出するように設定する。
第Ｍレジスタが値Ｋになるまでの履歴を得ることを考え
る。まず、シリアルバスインターフェース回路９ｃを介
して動作条件検出回路１６に内部論理回路３内第Ｍレジ
スタが値Ｋになったとき、条件合致信号をトレースＲＡ
Ｍ制御回路８へ送出するように設定する。
【００５６】次に、シリアルバスインターフェース回路
９ｃを介してモード切り換えレジスタ１５を書換え、第
Ｍレジスタをトレースするように設定する。上記設定
後、ＬＳＩを動作させる。動作中、第ＭレジスタがＫに
なるまでエラーを発生せず、かつ、外部からの強制停止
信号も入力されない場合、第ＭレジスタがＫになったと
き、条件合致信号がトレースＲＡＭ制御回路８へ送出さ
れ、トレースＲＡＭ７ｃが停止される。
９ｃを介してモード切り換えレジスタ１５を書換え、第
Ｍレジスタをトレースするように設定する。上記設定
後、ＬＳＩを動作させる。動作中、第ＭレジスタがＫに
なるまでエラーを発生せず、かつ、外部からの強制停止
信号も入力されない場合、第ＭレジスタがＫになったと
き、条件合致信号がトレースＲＡＭ制御回路８へ送出さ
れ、トレースＲＡＭ７ｃが停止される。
【００５７】もし、例えば第ＭレジスタがＫになるまで
の入力値も必要ならば、モード切り換えレジスタ１５の
値を切り換えて同様な操作を行えばよい。このように、
本実施例によるトレース機能内蔵型ＬＳＩは、動作条件
検出回路１６に設定された条件でトレースＲＡＭ７ｃに
対する新規データの書き込みを停止できるようにしたの
で、第３の実施例と同様の効果が得られる他、内部論理
回路３内の任意の条件で回路（ＬＳＩ）を停止して、そ
れまでの履歴を解析することができる。
の入力値も必要ならば、モード切り換えレジスタ１５の
値を切り換えて同様な操作を行えばよい。このように、
本実施例によるトレース機能内蔵型ＬＳＩは、動作条件
検出回路１６に設定された条件でトレースＲＡＭ７ｃに
対する新規データの書き込みを停止できるようにしたの
で、第３の実施例と同様の効果が得られる他、内部論理
回路３内の任意の条件で回路（ＬＳＩ）を停止して、そ
れまでの履歴を解析することができる。
【００５８】また、図５は、本発明に係るトレース機能
内蔵型ＬＳＩの第５の実施例を示すブロック図である。
図４と同一部分には同一符号を付して説明し、ここでは
異なる部分についてのみ述べる。
内蔵型ＬＳＩの第５の実施例を示すブロック図である。
図４と同一部分には同一符号を付して説明し、ここでは
異なる部分についてのみ述べる。
【００５９】図５において、内部論理回路３内のエラー
検出回路１３ｂ内に、動作条件検出回路１６ｂが設けら
れている。したがって、エラー検出回路１３ｂは、内部
回路でエラーが発生した場合、又は、外部コントローラ
６よりシリアルバスインターフェース回路９ｃを介して
動作条件検出回路１６ｂに書き込まれた動作条件が満た
された場合、エラー発生信号、又は、条件合致信号の代
わりに強制停止信号をトレースＲＡＭ制御回路８へ送出
する。
検出回路１３ｂ内に、動作条件検出回路１６ｂが設けら
れている。したがって、エラー検出回路１３ｂは、内部
回路でエラーが発生した場合、又は、外部コントローラ
６よりシリアルバスインターフェース回路９ｃを介して
動作条件検出回路１６ｂに書き込まれた動作条件が満た
された場合、エラー発生信号、又は、条件合致信号の代
わりに強制停止信号をトレースＲＡＭ制御回路８へ送出
する。
【００６０】また、その他の構成は第４の実施例の構成
と同じなので、ここではその説明を省略する。以上のよ
うに構成された本実施例のトレース機能内蔵型ＬＳＩの
動作は、エラー発生信号、又は、条件合致信号の代わり
に強制停止信号がトレースＲＡＭ制御回路８へ送出され
る他は、第４の実施例と同様である。
と同じなので、ここではその説明を省略する。以上のよ
うに構成された本実施例のトレース機能内蔵型ＬＳＩの
動作は、エラー発生信号、又は、条件合致信号の代わり
に強制停止信号がトレースＲＡＭ制御回路８へ送出され
る他は、第４の実施例と同様である。
【００６１】このように、本実施例によるトレース機能
内蔵型ＬＳＩは、動作条件検出回路１６ｂをエラー検出
回路１３ｂ内に設けたので、第４の実施例と同様の効果
が得られる他、第４の実施例におけるエラー検出回路１
３と動作条件検出回路１６の共通部分を省略できるので
回路を簡便にすることができる。
内蔵型ＬＳＩは、動作条件検出回路１６ｂをエラー検出
回路１３ｂ内に設けたので、第４の実施例と同様の効果
が得られる他、第４の実施例におけるエラー検出回路１
３と動作条件検出回路１６の共通部分を省略できるので
回路を簡便にすることができる。
【００６２】また、図６は、本発明に係るトレース機能
内蔵型ＬＳＩの第６の実施例を示すブロック図である。
図１と同一部分には同一符号を付して説明し、ここでは
異なる部分についてのみ述べる。
内蔵型ＬＳＩの第６の実施例を示すブロック図である。
図１と同一部分には同一符号を付して説明し、ここでは
異なる部分についてのみ述べる。
【００６３】図６において、トレース機能内蔵型ＬＳＩ
は、図１内の強制割り込み用端子を備えていない。本実
施例では、外部からの強制停止信号はシリアルバス用端
子１０及びシリアルバスインターフェース回路９ｄを介
してトレースＲＡＭ制御回路８に入力される。
は、図１内の強制割り込み用端子を備えていない。本実
施例では、外部からの強制停止信号はシリアルバス用端
子１０及びシリアルバスインターフェース回路９ｄを介
してトレースＲＡＭ制御回路８に入力される。
【００６４】また、その他の構成は第１の実施例の構成
と同じなので、ここではその説明を省略する。以上のよ
うに構成された本実施例のトレース機能内蔵型ＬＳＩの
動作は、外部からの強制停止信号がシリアルバスインタ
ーフェース回路９ｄを介してトレースＲＡＭ制御回路８
に入力されるという点を除いて第１の実施例の動作と同
じなので、ここではその説明を省略する。
と同じなので、ここではその説明を省略する。以上のよ
うに構成された本実施例のトレース機能内蔵型ＬＳＩの
動作は、外部からの強制停止信号がシリアルバスインタ
ーフェース回路９ｄを介してトレースＲＡＭ制御回路８
に入力されるという点を除いて第１の実施例の動作と同
じなので、ここではその説明を省略する。
【００６５】上述したように、本実施例によるトレース
機能内蔵型ＬＳＩは、第１の実施例から強制割り込み用
端子を省略し、外部からの強制停止信号をシリアルバス
インターフェース回路９ｄを介してトレースＲＡＭ制御
回路８に入力するようにしたので、第１の実施例と同様
な効果の他、ＬＳＩの入出力端子を減らすことができ、
このことはチップ面積の縮小につながるのでＬＳＩの製
造コストを下げることができる。
機能内蔵型ＬＳＩは、第１の実施例から強制割り込み用
端子を省略し、外部からの強制停止信号をシリアルバス
インターフェース回路９ｄを介してトレースＲＡＭ制御
回路８に入力するようにしたので、第１の実施例と同様
な効果の他、ＬＳＩの入出力端子を減らすことができ、
このことはチップ面積の縮小につながるのでＬＳＩの製
造コストを下げることができる。
【００６６】また、本実施例は当然のことながら、第
２，第３，第４，第５の実施例にも適用できる。なお、
実施例では外部コントローラとの接続のためにシリアル
バスを用いているが、本発明は、これに限られるもので
はなく、どのようなバスを用いてもよい。
２，第３，第４，第５の実施例にも適用できる。なお、
実施例では外部コントローラとの接続のためにシリアル
バスを用いているが、本発明は、これに限られるもので
はなく、どのようなバスを用いてもよい。
【００６７】さらに、本実施例では、外部コントローラ
によりトレースＲＡＭとアドレスカウンタ内の情報読み
出し制御を行っているが、本発明は、これに限定される
ものでなく、システムバスを介さないのならばどのよう
な方式で情報の読み出しを行ってもよく、例えば読み出
し制御部分をＬＳＩ内に設けても構わない。このように
本発明は、その要旨を逸脱しない範囲で種々変形が可能
である。
によりトレースＲＡＭとアドレスカウンタ内の情報読み
出し制御を行っているが、本発明は、これに限定される
ものでなく、システムバスを介さないのならばどのよう
な方式で情報の読み出しを行ってもよく、例えば読み出
し制御部分をＬＳＩ内に設けても構わない。このように
本発明は、その要旨を逸脱しない範囲で種々変形が可能
である。
【００６８】
【発明の効果】以上詳記したように本発明によれば、Ｌ
ＳＩが接続されるシステムにおいて、当該システムのシ
ステムバスにハードウエアを接続することなく、接続さ
れたＬＳＩの履歴情報を保持する機能を実現でき、ひい
ては高速にシステムを動作させることのできるトレース
機能内蔵型ＬＳＩを提供することができる。
ＳＩが接続されるシステムにおいて、当該システムのシ
ステムバスにハードウエアを接続することなく、接続さ
れたＬＳＩの履歴情報を保持する機能を実現でき、ひい
ては高速にシステムを動作させることのできるトレース
機能内蔵型ＬＳＩを提供することができる。
【図１】本発明に係るトレース機能内蔵型ＬＳＩの第１
の実施例を示すブロック図。
の実施例を示すブロック図。
【図２】本発明に係るトレース機能内蔵型ＬＳＩの第２
の実施例を示すブロック図。
の実施例を示すブロック図。
【図３】本発明に係るトレース機能内蔵型ＬＳＩの第３
の実施例を示すブロック図。
の実施例を示すブロック図。
【図４】本発明に係るトレース機能内蔵型ＬＳＩの第４
の実施例を示すブロック図。
の実施例を示すブロック図。
【図５】本発明に係るトレース機能内蔵型ＬＳＩの第５
の実施例を示すブロック図。
の実施例を示すブロック図。
【図６】本発明に係るトレース機能内蔵型ＬＳＩの第６
の実施例を示すブロック図。
の実施例を示すブロック図。
【図７】ロジックアナライザを用いた従来のＬＳＩ入出
力端子情報を取得する装置の構成を示す図。
力端子情報を取得する装置の構成を示す図。
【図８】システムにバストレース機能を組み込んだ従来
のＬＳＩ入出力端子情報を取得する装置の構成を示す
図。
のＬＳＩ入出力端子情報を取得する装置の構成を示す
図。
１…ＬＳＩ、２…入力端子、３…内部論理回路、４…出
力端子、５…強制割り込み用端子、７，７ｂ，７ｃ…ト
レースＲＡＭ、８…トレースＲＡＭ制御回路、９，９
ｂ，９ｃ，９ｄ…シリアルバスインターフェース回路、
１１…書き込み許可発生回路、１２…アドレスカウン
タ、１３，１３ｂ…エラー検出回路、１４…セレクタ、
１５…モード切り換えレジスタ、１６，１６ｂ…動作条
件検出回路。
力端子、５…強制割り込み用端子、７，７ｂ，７ｃ…ト
レースＲＡＭ、８…トレースＲＡＭ制御回路、９，９
ｂ，９ｃ，９ｄ…シリアルバスインターフェース回路、
１１…書き込み許可発生回路、１２…アドレスカウン
タ、１３，１３ｂ…エラー検出回路、１４…セレクタ、
１５…モード切り換えレジスタ、１６，１６ｂ…動作条
件検出回路。
Claims (4)
- 【請求項１】 所定のデータ処理機能を有し、かつ、動
作中この所定のデータ処理機能を検診してエラー発生時
にエラー発生信号を発する内部回路と、この内部回路に
対するデータの入出力を行うための入出力端子とを有す
るＬＳＩにおいて、 前記内部回路に接続され、動作中この内部回路に対する
入出力データ又はこの内部回路内の所定位置の内部デー
タにおける常に最新の所定個数のデータを記憶保持する
トレースメモリ回路と、 前記エラー発生信号を受領して前記トレースメモリ回路
における新規データの記憶保持動作を停止させるメモリ
制御回路と、 前記新規データの記憶保持動作を停止した後のトレース
メモリ回路に記憶保持されているデータをインタフェー
ス端子を介して外部へ送出するインタフェース回路とを
備えたトレース機能内蔵型ＬＳＩ。 - 【請求項２】 所定のデータ処理機能を有し、かつ、動
作中この所定のデータ処理機能を検診してエラー発生時
にエラー発生信号を発する内部回路と、この内部回路に
対するデータの入出力を行うための入出力端子とを有す
るＬＳＩにおいて、 前記内部回路に接続され、動作中この内部回路に対する
入出力データ又はこの内部回路内の所定位置の内部デー
タにおける常に最新の所定個数のデータを記憶保持する
トレースメモリ回路と、 前記エラー発生信号又は割込端子を介して外部から入力
された強制停止信号を受領して前記トレースメモリ回路
における新規データの記憶保持動作を停止させるメモリ
制御回路と、 前記新規データの記憶保持動作を停止した後のトレース
メモリ回路に記憶保持されているデータをインタフェー
ス端子を介して外部へ送出するインタフェース回路とを
備えたトレース機能内蔵型ＬＳＩ。 - 【請求項３】 所定のデータ処理機能を有し、かつ、動
作中この所定のデータ処理機能を検診してエラー発生時
にエラー発生信号を発する内部回路と、この内部回路に
対するデータの入出力を行うための入出力端子とを有す
るＬＳＩにおいて、 前記内部回路に接続され、動作中この内部回路に対する
入出力データ又はこの内部回路内の所定位置の内部デー
タにおける常に最新の所定個数のデータを記憶保持する
トレースメモリ回路と、 前記内部回路の動作状態が予め外部から指定された条件
を満たすと条件合致信号を出力する動作条件検出回路
と、 前記エラー発生信号又は前記条件合致信号を受領して前
記トレースメモリ回路における新規データの記憶保持動
作を停止させるメモリ制御回路と、 前記新規データの記憶保持動作を停止した後のトレース
メモリ回路に記憶保持されているデータをインタフェー
ス端子を介して外部へ送出するインタフェース回路とを
備えたトレース機能内蔵型ＬＳＩ。 - 【請求項４】 前記内部回路とトレースメモリ回路との
間に介挿され、前記内部回路に対する入出力データ又は
この内部回路内の所定位置の内部データのうちの外部か
ら指定された種類のデータを選択して前記トレースメモ
リ回路へ送出するデータ選択回路を備えたことを特徴と
する請求項１乃至３のいずれか１項記載のトレース機能
内蔵型ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6196722A JPH0863374A (ja) | 1994-08-22 | 1994-08-22 | トレース機能内蔵型ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6196722A JPH0863374A (ja) | 1994-08-22 | 1994-08-22 | トレース機能内蔵型ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0863374A true JPH0863374A (ja) | 1996-03-08 |
Family
ID=16362514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6196722A Pending JPH0863374A (ja) | 1994-08-22 | 1994-08-22 | トレース機能内蔵型ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0863374A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001013135A1 (fr) * | 1998-01-30 | 2001-02-22 | Matsushita Electric Industrial Co., Ltd. | Appareil de controle de signaux internes de circuit integre |
| KR100343765B1 (ko) * | 1998-10-20 | 2002-07-20 | 마쯔시다덴기산교 가부시키가이샤 | 신호처리장치 |
| US6484243B1 (en) | 1998-09-18 | 2002-11-19 | Matsushita Electric Industrial Co., Ltd. | Shared memory tracing apparatus |
| JP2003006003A (ja) * | 2001-06-18 | 2003-01-10 | Mitsubishi Electric Corp | Ｄｍａコントローラおよび半導体集積回路 |
| US6687863B1 (en) | 1999-07-29 | 2004-02-03 | Matsushita Electric Industrial Co., Ltd. | Integrated circuit internal signal monitoring apparatus |
| JP2009129368A (ja) * | 2007-11-27 | 2009-06-11 | Ricoh Co Ltd | 半導体集積回路の検証装置、方法及びプログラム |
| JP2010205064A (ja) * | 2009-03-04 | 2010-09-16 | Fujitsu Ltd | 障害解析のためのトレース装置およびトレース方法 |
| JP2012074057A (ja) * | 2003-07-11 | 2012-04-12 | Yogitech Spa | 信頼性のあるマイクロコントローラ並びにその設計方法及びそのためのコンピュータプログラム |
| JP2016136292A (ja) * | 2015-01-23 | 2016-07-28 | 株式会社リコー | 半導体デバイス、ログ取得方法及び電子機器 |
-
1994
- 1994-08-22 JP JP6196722A patent/JPH0863374A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001013135A1 (fr) * | 1998-01-30 | 2001-02-22 | Matsushita Electric Industrial Co., Ltd. | Appareil de controle de signaux internes de circuit integre |
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| US6687863B1 (en) | 1999-07-29 | 2004-02-03 | Matsushita Electric Industrial Co., Ltd. | Integrated circuit internal signal monitoring apparatus |
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| JP2012074057A (ja) * | 2003-07-11 | 2012-04-12 | Yogitech Spa | 信頼性のあるマイクロコントローラ並びにその設計方法及びそのためのコンピュータプログラム |
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| JP2016136292A (ja) * | 2015-01-23 | 2016-07-28 | 株式会社リコー | 半導体デバイス、ログ取得方法及び電子機器 |
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