JPH08509585A - 電気及びデータ通信システム - Google Patents

Abstract

(57)【要約】 本発明は、データ流用転送路（１０、１２、１６、１８）を含みかつシステムの部分の誤り分離に対する機能性を有する回路（８、１４）を含む、電気及びデータ通信システムに関する。少なくとも部分的に、可能な所でシステムの回路の部分が２つの型式の機能ブロックへの論理分割によって誤りを分離される。更に特に、第１型式があり、これにおいて完全な相当する機能ブロック（１９、２０）が生起する誤りによって除去されなくてもよく、及び第２型式（２２、２４）においては逆が成り立つ。第１型式の機能ブロックの転送路（１０、１６）は、ソフトウェア制御によってトラフィックからこのような誤り転送路を閉鎖することを可能とするために、互いに分離される。

Description

【発明の詳細な説明】 電気及びデータ通信システム 発明の技術分野 本発明は、データ流転送路を含みかつシステムの部分の誤り分離に対する機能 性を有する回路を含む、電気及びデータ通信システムに関する。誤り分離、すな わち、システム部分の、今後下で主として短に「分離」と呼ばれる、によって、 このシステム部分に現れる誤りが他のシステム部品へ影響するのを防止するため に利用可能な機能性があることを意味する。 高い要求が、電気及びデータ通信システムにおけるシステム信頼性及び擾乱周 波数に課せられている。数千年と云う平均システム故障間隔（ＭＴＢＳＦ）、及 び千加入者年当たり少数の故障への擾乱要求は、異例ではない。このような特徴 の達成は、現実のシステムにおいて平均接続上の可用性を１００倍も増大すると 云う結果となる。 関連技術の説明 電子システムにおける可用性を増大する既知の方法のなかで、システム又は構 成要素レベルでの冗長ユニットの使用が挙げられることがある。これは、ハード ウェアコストの増大を招き、可能最大限に減少させられるべきである。 カード又はマイクロチップ上の回路型式の部分ユニットの分離もまた通例であ りこれは多くのシステムにおいて満足な可用性を伝統的に提供する。しかしなが ら、新回路の開発に伴って、多くの回路がますます豊かな機能性を獲得し、これ が立ち代わって誤り状況の場合にシステムの大きな部分の分離／遮断を伴う。 ＳＥ，Ｂ．４５５ ４５９を通して、部分的に二重にされた転送路、及び転送 路とディジタルスイッチ網に含まれた他のデバイス内の誤りを発見しかつ分離す る手段を含むこの網内の誤り監視及び可用性の増大についての方法が説明されて いる。 ＵＳ ５，０３６，３１８に、モジューラＩＳＤＮ通信システムが説明された おり、ここでは誤り情報が、特定業務向け（Ｊｏｂ−ｏｒｉｅｎｔｅｄ）仕方で プログラム制御モジュールの誤り報告からそれぞれ割り当てられたデッペンダビ リティシステムサブモシュール内に形成され、かつシステムデッペンダビリティ サブモジュールへ送られる。 ＵＳ ４，４９３，０７６は、分散制御を有する交換用安全システムを開示す る。交換制御は、複数のマイクロプロセッサの間に、及び時分割スイッチング網 に接続されたマイクロプロセッサ端末ユニット内に分散される。安全システムは 、３つのレベル上で組織される。 ＥＰ，Ａ１，０ ３７７ ２４９に、集積マトリックスメモリが説明されてお り、これは標準サブブロック及び冗長ブロックを含む。標準サブブロックの各々 は、固定数の標準サブブロックを含む。冗長ブロックは、１つ以上の冗長サブブ ロックを含む。アドレス指定するために、故障標準サブブロックのアドレス用検 出器が具備されている。この場合、冗長サブブロックが選択される。選択は、デ ータ路の部分を形成するサブバスを経由して実現される。 ＥＰ，Ａ１ ０ ２４０ ５７７に、冗長二重バスと、制御及び監視論理、及 びいくつかのエンコーダ／デコーダばかりでなく、バス線路に接続されたいくつ いかのトランシーバを備えたＣＰＵ及び／又はデータ源との間のインタフェース ユニットが開示されている。インターフェースユニットの機能安全性及び融通性 を増大するために、トランシーバとエンコーダ／デコーダとの間にマルチブレク サが接続されており、このマルチブレクサを経由して各エンコーダ／テコーダが 各トランシーバに接続可能である。 ＤＥ，Ａ１ ３６ １２ ７３０に、ブロックになってアドレス指定可能であ るプログラム及びデータメモリを備えたプロセッサシステムが説明されており、 これらのメモリは自己試験又は診断プログラムによってときどき又は一回に制御 される。このシステムは、少数のブロックからなる予備メモリを含む。誤りメモ リブロックが指示されると、プロセッサはそれへのアクセスを停止し、かつ誤り ブロックを予備メモリの健全ブロックによって置換する。この健全ブロックに、 誤りブロックの現行プログラムモジュール及び／又はデータが記憶される、すな わち、ローディング又は発生プログラムによって、現行プログラム及び／又はデ ータがロードされる。その後ただちに、そのブロックは、オペレーティングプロ グラムによってアクセスに対して解放される。 ＥＰ，Ａ３ ０ ０７４ ３０５によれば、論理素子が従来のデコーダに追加 されて、列の１つ以上の欠陥ブロックを分離しかつ列の１つ以上の冗長ブロック を代入することを可能にする。列の冗長ブロックは、不揮発性ラッチによってプ ログラムされる。修理アドレスがラッチに記憶される。列のブロックへの解読さ れたアドレスが修理アドレスと同じであるとき、列の冗長ブロックが選択されか つ列の全て他のブロックは選択されない。解読されたアドレスが修理アドレスと 異なるときは、正常列ブロックアドレス指定は実施されない。 ＵＳ ３，９３７，９３６においては、どれかの原始オペレーティング論理モ シュール内の故障に対する冗長回路の代入を利用する機器自己修理装置が説明さ れている。代入は、故障回路を切断しかつ内蔵予備をそれの代わりにスイッチす るマルチブレクサユニットの使用を通して完遂される。 ＵＳ ３，６６５，１７４に、誤り許容範囲論理演算ユニットが説明されてお り、このユニットは垂直ビット面に分割されており、これらの面は相対的に独立 していて、主としてけた送り及びけた上げ伝搬の目的のために結合されている。 このシステムは、故障を許容し、かつ面間接続の制御を通してユニットを再構成 することによって依然として正しく機能する。予備ビット面をシステム内へ挿入 しかつ故障面をバイパスするようにビット面間でスイッチすることによって、故 障面の影響又は制御論理の位置における故障の影響を除去することができる。 ＵＳ ４，２７９，０３４に、ディジタル通信システム内の使用のために、こ のシステムから故障局を取り外すように動作可能の故障検出回路が開示されてい る。開示された回路は、分散バイパス分離技術を使用しかつ個別局と又は局の群 と共に使用されてよい。多数ビット遅延レジスタが各局又は局群の両端間に接続 され、かつ遅延レジスタの出力がその並列局の出力と比較される。比較されたビ ット間の差が検出されるとき、並列局は即時にシステムから分離され、かつ同期 を維持するために遅延レジスタからのビットがシステム内に置かれる。 ＵＳ ３，８０５，０３９において、システム冗長性構想が開示されており、 ここでシステムはいくつかの実質的に同等のサブ素子に分割され、ここでサブ素 子の予備のものをサブ素子の故障したものに対して代入してよい。サブ素子及び それらの相当する負荷が所定順序で接続される。正常に機能しているサブ素子の １つが故障すると、それに後続するサブ素子がそれらの相当する負荷から切断さ れ、次いでその順序内の次の負荷に再接続される。順序内の最後の負荷は、予備 サブ素子に再接続される。 ＥＰ，Ａ３ ０ １４０ ７１２に、複数の再構成デバイスを含むデータ伝送 システム及びこのようなデバイスを再構成する方法が開示されている。各デバイ スは複数の入力及び出力データリンクを有し、これらのデバイスはリングになっ て接続され、それによって、データをリングに沿う全ての再構成デバイス間に通 過させるように、各再構成デバイス毎にデータが１つのデータ入力リンク上に受 信されかつ１つのデータ出力リンクへ転送される。各デバイスはリング内の故障 の存在を検出する故障発見手段を含み、異なるデバイス内の故障発見手段は故障 が検出されたときデータをサブリングに沿って伝送させることを企図するように 適切に調整し、サブリングはいくつかのデバイスに通信を続行することを可能と するために先行不使用データリンクの１つ以上によって少なくとも部分的に構成 され、及び各デバイスは新再構成デバイスが少なくとも１対の先行不使用データ 入力及び出力リンクに接続されていることを検出しかつこの新デバイスを含むよ うにリングを再構成する併合（ｍｅｒｇｉｎｇ）手段を含む。 ＥＰ，Ａ３，０ １７１ ２３１に、いくつかの入力及び出力を有し、少なく とも３段のアレイに配置された複数のスイッチング素子を含む多段スイッチング 網が開示されている。これらの段の内側群は、複数の入れ子された（ｎｅｓｔｅ ｄ）モジュールを画定し、ここで、段間の接続の少なくとも１つの組が冗長であ るように外側段内のスイッチの各々は関連した従属内側モジュールに接続されて いる。 発明の要約 本発明の目的は、序論を通して定義された種類のシステム内の回路の部分もま た分離可能とすることにある。 この目的は、発明によるシステムが、このシステムの回路の部分が第１及び第 ２型式の機能ブロックへの論理的分割によって誤り分離されることを特徴とする 云うことにおいて達成されており、これらのブロックのうち、 第１型式の完全ブロックは生起する誤りによって、普通、除去されることはほ とんどないのに対して、 第２型式の完全ブロックは生起する誤りによって、普通、除去され易く、及び 第１型式の機能ブロックの転送路はソフトウェア制御によって動作から前記転 送路の誤りのある１つを閉鎖することを可能とするように互いに分離されている 。 利点に富んだ実施例によれば、前記システムを制御するシステムモデルは、階 層設計を有し、 高位誤り取扱い機能、 高位ソフトウェアレベル及びハードウェアレベルを含み、前記レベルの各々は いくつかのステップにおいて報告及び制御機能を含み、ここで、 ソフトウェアレベルにおける機能ステップは、分離されることを必要とするこ とがある回路機能に相当する、かつ前記高位誤り取扱い機能に報告しかつこの機 能によって制御されるソフトウェアオブジェクトを含み、 ハードウェアレベルにおける機能ステップは、前記ソフトウェアオブジェクト に報告しかつこのオブジェクトによって制御される、かつ分離を必要とすること がある前記回路機能から生起する誤りに関する情報を得る誤り報告機能を含む。 好適には、機能ブロックの前記第１型式及び第２型式は、それぞれ、並列及び 直列機能接続に対する、それぞれ、並列及び直列機能ブロックである。 好適実施によれば、前記回路は少なくとも２つの冗長ユニットに含まれ、かつ このような冗長ユニットは第１型式の機能ブロック内の各単一転送路に対して選 択される。 ＡＴＭスイッチ内で、冗長ユニットは、好適には、冗長スイッチ面であってよ い。 図面の簡単な説明 発明の実施例を、付図を参照して下に更に詳細にいまから説明するが、これら の付図において、 第１図は電気通信システム内のＡＴＭスイッチ［ＡＴＭ−Ａｓｙｎｃｈｒｏｎ ｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ（非同期転送モード）］を非常に概略的に 図解し、 第２図は第１図によるスイッチに含まれることがある２つの相互接続回路を同 様に概略的に図解し、 第３図はここで考えている種類の誤りにさらされる回路を含むことがあるシス テムの誤り監視及び制御用ハードウェア機能とソフトウェア機能との間のマッピ ングをブロック図の形で図解する。 好適実施例の詳細な説明 発明は、ハードウェアばかりでなくソフトウェアの分離に基づいている。ハー ドウェア分離は、下に更に詳細に説明されるやり方で回路レベルでなされ、シス テムレベル上で２つ以上の冗長ユニットと組み合わされる。 第１図は、通信システム内のＡＴＭスイッチ２を図解する。スイッチは、当業 者に周知のやり方で、端末手段の第１組と第２組との間で、セルの、すなわち、 一定長さのデータパケットの形でトラフィックを取り扱うために接続されてよく 、これらの組は、例えば、装置の、それぞれ、入力及び出力を形成する各組の１ つの端手段によって互いに関連させられてよい。これは、第１図に、プロセッサ ７の入力及び出力を形成するように描かれている２つの端末デバイス４及び６に よって例示されている。 スイッチ２は、同等のスイッチ面２．１及び２．２の形をした２つの冗長ユニ ットからなる。４及び６のような端末手段からの及びへの接続は、それゆえ、ス イッチ面２．１及び２．２を経由して得られる。 例として、各スイッチ面は、第２図に示された型式の回路を含む。１つの回路 ８は、例えば、前記第１組に関連した端末手段からの並列トラフィックに対する 入力並列リンク１０．１…１０．ｎ及び回路１４への直列トラフィックに対する 出力直列リンク１２を有する。回路１４は、立ち代わって、例えば、前記第２組 と関連した端末手段への出力並列リンク１６．１…１６．ｎを有する。回路８か らの直列トラフィックの部分は、また、更に回路１４を経由して出力直列リンク １８に接続されてよく、このリンクは、更に、一種の、例えば、回路１４に類似 の回路に直列接続されるように延長されてよい。 更に特に、第２図に示された回路８及び１４は、例えば、米国特許出願０８／ ０６７０１２に相当するＰＣＴ／ＳＥ９３／００４７４による方形スイッチアー キテクチャに含まれたいわゆるパイプ構造の部分を形成してもよく、この出願の 内容は参考としてここに組み入れられている。したがって、回路８、１４又はこ のようなスイッチアーキテクチャの設計又は機能の詳細な説明は、ここでは必要 ない。 発明の特徴の１つによれば、回路８及び１４のような、回路の部分は、可能な 所で２つの型式の機能ブロックへの論理分割によって分離される。更に特に、第 １型式がありこれにおいては相当する機能ブロックが生起する誤りによって完全 に除去されなくてもよく、及び他の型式においてはこの逆が成り立つ。 このような解決をいかに遂行するかの例が、第２図に示されており、この図に おいて回路８及び１４の各々は、一方で、第１型式の、それぞれ、並列機能ブロ ック１９及び２０に、他方で、第２型式の、それぞれ、直列機能ブロック２２及 び２４に論理的に分割されている。これによって、下に更に詳細に説明されるよ うに、それぞれ、回路８内のリンク１０の１つにおける、及び回路１４内のリン ク１６の１つにおける単一誤りによって全回路が除去されるとみなければならな いことを防止するために、機能区分対策を取ることができる。第１図によるＡＴ Ｍスイッチ内の面二重構造との組合わせにおいて、これは、ブロック１９及び２ ０に関しては、複数のリンクに対しての代わりに各リンクに対して面の選択を行 ってよいことを意味する。信頼性及び品質の両方が改善される。 ブロック２２及び２４に関しては、これらに起こる誤りは、これらの誤りが全 回路を、またそれゆえ直列接続に含まれる相当する回路の全チェーンを除去する と云うほどであって、例えば、その回路内のキャップ、ボンドワイヤ、電力供給 、及びクロック分散における誤りである。 ブロック１９、２０、２２の各１つは、それ自体の誤り強度を有し、これらの 強度は、ブロック１９及び２０に関しては、問題の機能ブロックの面積に比例す る。誤り監視点は、第２図にＦＫでマークされている。それらの位置は、誤りを 位置割出しする、すなわち、誤りカードを指摘することに関して得られる。誤り 検査のために、自明の既知の機構の或る形を使用してよい。ＡＴＭは、ＨＥＣ［ Ｈｅａｄｅｒ Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ（誤りヘッダ制御）］を使用し、こ れは、国際電信電話諮問委員会勧告案Ｉ．４３２、「Ｂ−ＩＳＤＮユーザ網イン タフェース−物理層仕様」（ＣＣＩＴＴ Ｄｒａｆｔ Ｒｅｃｏｍｍｅｎｄａｔ ｉｏｎ Ｉ．４３２，“Ｂ−ＩＳＤＮ Ｕｓｅｒ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒ ｆａｃｅ−Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ Ｓｐｅｃｉｆｉｃａｔｉｏｎ”）に 説明されている。更に特に、ＨＥＣは、ＣＲＣ［Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａ ｎｃｙ Ｃｈｅｃｋ（巡回冗長検査）］の型式であり、これは、フレッド。ヘル サールによる「データ通信、コンピュータ網及びＯＳＩアジソン−ウィスリー、 ９８頁（“Ｄａｔａ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，ＣｏｍｐｕｔｅｒＮｅｔ ｗｏｒｋ ａｎｄ ＯＳＩ” ｂｙ Ｆｒｅｄ Ｈａｌｓａｌｌ，Ａｄｄｉｓｏ ｎ−Ｗｅｓｌｅｙ、ｐａｇｅ ９８）に説明されている。 第１図及び第２図を参照して上に説明されたように、回路の部分における機能 性に相当するレベル上に冗長端末を作ることによって、誤りの場合に回路の部分 の分離に加えて締切りを行うことが注目されるものとなる。したがって、回路の 残りは、次の修繕の前に働くことになる。その間に誤りブロックからのデータは 、他の面内の相当するデータによって置換される。それゆえ、高平均可用性がユ ーザに提供されると云える。 ハードウェアにおける分離機構は、上により詳細に説明されたように、（例え ば、上による、すなわち、パリティー検査による）誤り検査と組み合わされた適 当なブロック分割に基づいており、或るリンク内の誤りが他の直列リンクへ伝搬 しないようにする。次いで、誤りリンクからのデータが、これが上向きにソフト ウェアレベルに報告されると同時に廃棄される。 今日のＶＬＳＩ回路における誤り強度は、大部分チップ自体から起源しており 、並列及び直列ブロック内の誤り強度間での比率がそれらの複雑性によって決定 されると云うことになる。或る設計は、直列ブロック内の誤り強度が全回路の誤 りの可除部分であるようにする。 第３図を参照すると、誤りにさらされた回路を含むシステムを制御するために 使用されるシステムモデル、例えば、第１図によるＡＴＭスイッチが、分離のた めに注目される回路機能３２．１、３２．２…３２．ｎ、３２．ｎ＋１、すなわ ち、第２図を参照して上に説明された実施例における直列及び並列リンクに対応 するソフトウェアオブジェクト３０．１、３０．２…３０．ｎ、３０．ｎ＋１を 有するとしている。ソフトウェアオブジェクト３０は、また、下で誤りオブジェ クトと称される。 更に特に、第３図は、いくつかのステップにおける報告機能を伴う階層設計を 示す。図示された実施例において、全ての経路は二重方向付けされている、すな わち、報告情報は上向きに及び制御情報は下向きに流れる。関連ハードトウェア 路３２．１、３２．２…３２．ｎ、例えば、第２図による並列及び直列データリ ンクに起こる誤りに関する情報は、カウンタに制御機構を付加したものであって よい報告機能３４．１、３４．２…３４．ｎ、３４．ｎ＋１の最低レベルによっ てフィルタ処理され、かつ次いで更にソフトウェアレベル内の誤りオブジェクト ３０へ送られる。異なる誤りの場合が異なる誤りオブジェクト３０によって取り 扱われかつトラフィックを発散するように構成された誤り取扱い機能３６へ報告 され、そのようにいて誤りの影響を最少化するこになる。 機能３６と同じレベルに、３８及び４０によって指示されたような、他の機能 を備えてえもよい。ソフトウェア部分における最高レベルは、管理及び保守機能 ４２によって表される。 上によるスイッチを通過するセルの監視は、セルの検査合計を観察する誤り報 告機能３４によって遂行される。統計的機能、例えは、回路１９〜２４に含まれ る全てのＦＫにおけるプログラマブルリセット及びしきいレベルを備える順序カ ウンタによって、相違する検査合計が擾乱として指示され、かつカウンタがステ ップされる。もし誤りに対するしきいレベルを超えるならば、誤りが存在するこ とがソフトウェア内の誤りオブジェクト３０に報告される。 ハードウェアを監視する間隔内であっても、オフピーク時間に自己セルがリン ク１０へ送られる。 もし擾乱が１つのセルに対する或るＦＫにおいて指示されるならば、即時誤り 分離がそのセルを廃棄することによって遂行される。 もし誤りが誤り報告機能３４の或るものに存在するならば、これがソフトウェ アにおける相当する誤りオブジェクト３０に報告され、このオブジェクトが誤り 信号を誤り取扱い機能３６に報告する。誤り取扱い器３６は、１つ又はいくつか の誤りオブジェクト３０からの誤り信号を一括する。どのＦＫにおいてセルの流 れを締め切るべきかを見付けるために分析が遂行される。 締切りは、誤りを分離するために可能な限り小さい部分を締め切るべきである と云う原理に従ってなされる。分析が用意されると、締切り信号が誤り取扱い器 ３６からハードウェア内の選択されたＦＫへ送られる。 上に指示された種類の階層構造は、異なるレベル上に異なる時定数を有し、こ のことが有効誤り分離を可能にする。ソフトウェア及びハードウェアのこの分割 によって、システムの特性は、ハードウェアを再設計することを要せずに変更さ れると云える。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 9566−5Ｇ Ｈ０４Ｑ 11/04 Ｍ

Claims (1)

1. 【特許請求の範囲】 １． データ流転送路（１０、１２、１６、１８）を含みかつシステムの部分 の誤り分離に対する機能性を有する回路（８、１４）を含む、電気及びデータ通 信システムであって、システムの回路の部分が第１型式及び第２型式の機能ブロ ックへの論理分割によって誤りを分離され、これらのブロックのうち、 第１型式の完全ブロック（１９、２０）は生起する誤りによって、普通、除去 されることはほとんどないのに対して、 第２型式（２２、２４）の完全ブロック（２２、２４）は生起する誤りによっ て、普通、除去され易く、及び 第１型式の機能ブロックの転送路（１０、１６）はソフトウェア制御によって 動作から前記転送路の誤りある１つを閉鎖することを可能とするように互いに分 離されている ことを特徴とするシステム。 ２． 請求の範囲第１項によるシステムであって、前記システムを制御するか つ階層設計を有するシステムモデルが 高位誤り取扱い機能（３６）、 高位ソフトウェアレベル及びハードウェアレベルであって、前記レベルの各々 がいくつかのステップにおいて報告及び制御機能を含む、前記レベル、 を含み、 ソフトウェアレベルにおける機能ステップが、分離されることを必要とするこ とがある回路機能（３２）に相当する、かつ前記高位誤り取扱い機能に報告しか つ該機能によって制御されるソフトウェアオブジェクト（３０）を含み、 ハードウェアレベルにおける機能ステップが、前記ソフトウェアオブジェクト （３０）に報告しかつ該オブジェクトによって制御される、かつ分離を必要とす ることがある前記回路機能（３２）から生起する誤りに関する情報を得る誤り報 告機能（３４）を含む ことを特徴とするシステム。 ３． 請求の範囲第１項又は第２項によるシステムであって、機能ブロックの 前記第１型式及び第２型式が、それぞれ、並列及び直列接続に対して、それぞれ 、並列及び直列機能ブロック（それぞれ、１８、２０及び２２、２４）であるこ とを特徴とするシステム。 ４． 請求の範囲先行項のうちいずれかによるシステムであって、前記回路が 少なくとも２つの冗長ユニット（２．１、２．２）に含まれること、及びこのよ うな冗長ユニットが第１型式の機能ブロック内の各単一転送路に対して選択され ることを特徴とするシステム。 ５． 請求の範囲第４項によるシステムであって、冗長ユニットがＡＴＭスイ ッチ（２）内の冗長スイッチ面であることを特徴とするシステム。