JPH08330605A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08330605A JPH08330605A JP7133671A JP13367195A JPH08330605A JP H08330605 A JPH08330605 A JP H08330605A JP 7133671 A JP7133671 A JP 7133671A JP 13367195 A JP13367195 A JP 13367195A JP H08330605 A JPH08330605 A JP H08330605A
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- semiconductor
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D8/411—PN diodes having planar bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/133—Emitter regions of BJTs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/137—Collector regions of BJTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/01—Manufacture or treatment
- H10D8/045—Manufacture or treatment of PN junction diodes
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
- H01L2924/12036—PN diode
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】超高速用のバイポーラ・トランジスタ構造を有
した保護ダイオードのリーク電流の発生頻度を低減して
半導体集積回路の歩留りを向上させる。 【構成】第１導電型の半導体基体上に第２導電型埋込層
を介して半導体エピタキシャル層が形成され、前記半導
体エピタキシャル層の表面に選択的に形成される半導体
酸化膜により互いに電気的に離間する島領域が形成さ
れ、これらの島領域に半導体素子が形成される半導体装
置であって、高濃度不純物を含む層を有しないベース領
域に形成される電位取出し電極とエミッタ領域に形成さ
れる電極とが短絡され一方の端子を構成し且つ接地電位
に固定され前記第２導電型埋込層からの取出し領域に設
けられるコレクタ電極が他方の端子となる保護ダイオー
ドを有する。
した保護ダイオードのリーク電流の発生頻度を低減して
半導体集積回路の歩留りを向上させる。 【構成】第１導電型の半導体基体上に第２導電型埋込層
を介して半導体エピタキシャル層が形成され、前記半導
体エピタキシャル層の表面に選択的に形成される半導体
酸化膜により互いに電気的に離間する島領域が形成さ
れ、これらの島領域に半導体素子が形成される半導体装
置であって、高濃度不純物を含む層を有しないベース領
域に形成される電位取出し電極とエミッタ領域に形成さ
れる電極とが短絡され一方の端子を構成し且つ接地電位
に固定され前記第２導電型埋込層からの取出し領域に設
けられるコレクタ電極が他方の端子となる保護ダイオー
ドを有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に半導体装置の入力保護ダイオードの構造に関する。
に半導体装置の入力保護ダイオードの構造に関する。
【０００２】
【従来の技術】半導体基板上に形成する半導体装置の半
導体集積回路は、種々の半導体素子で構成される。そし
て、外部から瞬間的にかかる高い電圧たとえば静電気に
よる高電圧による半導体素子の破壊を防止するために、
外部端子となる半導体基板上のパッド（ＰＡＤ）からの
配線と半導体素子との間に保護素子が設けられる。この
保護素子として代表的なものには、例えば半導体基板に
設けるＰ−Ｎ接合を用いた保護ダイオードがある。
導体集積回路は、種々の半導体素子で構成される。そし
て、外部から瞬間的にかかる高い電圧たとえば静電気に
よる高電圧による半導体素子の破壊を防止するために、
外部端子となる半導体基板上のパッド（ＰＡＤ）からの
配線と半導体素子との間に保護素子が設けられる。この
保護素子として代表的なものには、例えば半導体基板に
設けるＰ−Ｎ接合を用いた保護ダイオードがある。
【０００３】図７および図８でこのような従来の保護ダ
イオードについて説明する。図７に示すように、導電型
がＰ型の半導体基体２１の表面にＮ型埋込層２２が選択
的に形成され、このＮ型埋込層２２を含む半導体基体２
１上にＮ- 型エピタキシャル層２３が形成される。そし
て、このＮ- 型エピタキシャル２３の表面にＬＯＣＯＳ
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ）法によりフィールド酸化膜２４が形成される。次
に、所定の領域すなわちフィールド酸化膜２４に囲われ
た領域にＮ+ 型コレクタ拡散領域２５が形成される。ま
た、Ｎ- 型エピタキシャル層２３の表面部に深さが０．
５μｍ以下の浅接合のＰ型ベース領域２６が形成され、
このＰ型ベース領域２６の一部領域にＰ+ 型ベースコン
タクト領域２７が形成される。
イオードについて説明する。図７に示すように、導電型
がＰ型の半導体基体２１の表面にＮ型埋込層２２が選択
的に形成され、このＮ型埋込層２２を含む半導体基体２
１上にＮ- 型エピタキシャル層２３が形成される。そし
て、このＮ- 型エピタキシャル２３の表面にＬＯＣＯＳ
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ）法によりフィールド酸化膜２４が形成される。次
に、所定の領域すなわちフィールド酸化膜２４に囲われ
た領域にＮ+ 型コレクタ拡散領域２５が形成される。ま
た、Ｎ- 型エピタキシャル層２３の表面部に深さが０．
５μｍ以下の浅接合のＰ型ベース領域２６が形成され、
このＰ型ベース領域２６の一部領域にＰ+ 型ベースコン
タクト領域２７が形成される。
【０００４】さらに、Ｎ- 型エピタキシャル層２３およ
びフィールド酸化膜２４上には絶縁薄膜２８が形成され
る。この絶縁薄膜２８はＮ+ 型コレクタ拡散領域２５上
およびＰ型ベース領域２６上で選択的に除去され、この
除去された領域にＮ+ 型多結晶シリコン膜２９が形成さ
れる。そして、Ｎ+ 型コレクタ拡散領域２５およびＰ型
ベース領域２６の表面にＮ+ 型コレクタコンタクト領域
３０およびＮ+ 型エミッタ領域３１がそれぞれ形成され
る。
びフィールド酸化膜２４上には絶縁薄膜２８が形成され
る。この絶縁薄膜２８はＮ+ 型コレクタ拡散領域２５上
およびＰ型ベース領域２６上で選択的に除去され、この
除去された領域にＮ+ 型多結晶シリコン膜２９が形成さ
れる。そして、Ｎ+ 型コレクタ拡散領域２５およびＰ型
ベース領域２６の表面にＮ+ 型コレクタコンタクト領域
３０およびＮ+ 型エミッタ領域３１がそれぞれ形成され
る。
【０００５】そして、Ｐ+ 型ベースコンタクト領域２７
とＮ+ エミッタ領域３１とに接続するＧＮＤ電極３２が
形成され、接地電位Ｖｓｓに接続される。また、Ｎ+ コ
レクタコンタクト領域３０上のＮ+ 型多結晶シリコン膜
２９に接続する端子電極３３が形成される。
とＮ+ エミッタ領域３１とに接続するＧＮＤ電極３２が
形成され、接地電位Ｖｓｓに接続される。また、Ｎ+ コ
レクタコンタクト領域３０上のＮ+ 型多結晶シリコン膜
２９に接続する端子電極３３が形成される。
【０００６】このような保護ダイオードにおいて、ＰＡ
Ｄからの配線は先述した端子電極３３に接続される。こ
のパッドからの配線には、電源配線、半導体素子のベー
ス（Ｂ）あるいはエミッタ（Ｅ）に電気接続される配線
等がある。
Ｄからの配線は先述した端子電極３３に接続される。こ
のパッドからの配線には、電源配線、半導体素子のベー
ス（Ｂ）あるいはエミッタ（Ｅ）に電気接続される配線
等がある。
【０００７】この従来の技術で示した保護ダイオード
は、半導体集積回路の内部で用いられる半導体素子と同
一構造になっている。そして、その寸法は内部の半導体
素子の１０倍程度になるように設計される。これは、保
護ダイオードの保護能力を確保するためには必須であ
る。
は、半導体集積回路の内部で用いられる半導体素子と同
一構造になっている。そして、その寸法は内部の半導体
素子の１０倍程度になるように設計される。これは、保
護ダイオードの保護能力を確保するためには必須であ
る。
【０００８】
【発明が解決しようとする課題】しかし、上述した従来
の保護ダイオードにおいては、ベース−エミッタあるい
はベース−コレクタ等のＰＮ接合の近傍にＬＯＣＯＳ法
による膜厚の厚いフィールド酸化膜２４が存在する。さ
らに、１×１０18原子／ｃｍ3 以上の高濃度のボロン不
純物を含有するＰ+ 型ベースコンタクト領域２７が存在
する。そして、先述したように、これらの半導体素子の
寸法は大きくその面積も広い。
の保護ダイオードにおいては、ベース−エミッタあるい
はベース−コレクタ等のＰＮ接合の近傍にＬＯＣＯＳ法
による膜厚の厚いフィールド酸化膜２４が存在する。さ
らに、１×１０18原子／ｃｍ3 以上の高濃度のボロン不
純物を含有するＰ+ 型ベースコンタクト領域２７が存在
する。そして、先述したように、これらの半導体素子の
寸法は大きくその面積も広い。
【０００９】このような構造のために、Ｎ- 型エピタキ
シャル層２３の表面部、特にエミッタあるいはベース領
域の結晶歪みは非常に大きくなる。そして、この領域で
結晶欠陥の発生する頻度が増大する。このような欠陥発
生の例について図８で説明する。ここで、図８は図７の
ベース、エミッタ領域を拡大した断面図である。
シャル層２３の表面部、特にエミッタあるいはベース領
域の結晶歪みは非常に大きくなる。そして、この領域で
結晶欠陥の発生する頻度が増大する。このような欠陥発
生の例について図８で説明する。ここで、図８は図７の
ベース、エミッタ領域を拡大した断面図である。
【００１０】図８に示すように、接合の深さが０．４μ
ｍ程度の浅接合のＰ型ベース領域２６に転位が発生しそ
の後Ｎ+ 型エミッタ領域３１が形成されると、この転位
に沿って不純物の異常拡散が生じパイプ状の拡散領域３
１ａが形成されるようになる。そして、エミッタ−コレ
クタ間でのリーク電流が増大し、半導体集積回路の歩留
りが低下するようになる。ここで、図８に示された図７
と同一な符号は図７で説明したものと同一物を示してお
り、その説明は省略する。
ｍ程度の浅接合のＰ型ベース領域２６に転位が発生しそ
の後Ｎ+ 型エミッタ領域３１が形成されると、この転位
に沿って不純物の異常拡散が生じパイプ状の拡散領域３
１ａが形成されるようになる。そして、エミッタ−コレ
クタ間でのリーク電流が増大し、半導体集積回路の歩留
りが低下するようになる。ここで、図８に示された図７
と同一な符号は図７で説明したものと同一物を示してお
り、その説明は省略する。
【００１１】本発明の目的は、このような問題を解決す
る方法を提供し、先述した保護ダイオードのリーク電流
の発生頻度を低減して半導体集積回路の歩留りを向上さ
せることにある。
る方法を提供し、先述した保護ダイオードのリーク電流
の発生頻度を低減して半導体集積回路の歩留りを向上さ
せることにある。
【００１２】
【課題を解決するための手段】このために本発明の半導
体装置は、第１導電型の半導体基体上に第２導電型埋込
層を介して半導体エピタキシャル層が形成され、前記半
導体エピタキシャル層の表面に選択的に形成される半導
体酸化膜により互いに電気的に離間する島領域が形成さ
れ、これらの島領域に半導体素子が形成される半導体装
置であって、高濃度不純物を含む層を有しないベース領
域に形成される電位取出し電極とエミッタ領域に形成さ
れる電極とが短絡され一方の端子を構成し且つ接地電位
に固定され前記第２導電型埋込層からの取出し領域に設
けられるコレクタ電極が他方の端子となる保護ダイオー
ドを有する。
体装置は、第１導電型の半導体基体上に第２導電型埋込
層を介して半導体エピタキシャル層が形成され、前記半
導体エピタキシャル層の表面に選択的に形成される半導
体酸化膜により互いに電気的に離間する島領域が形成さ
れ、これらの島領域に半導体素子が形成される半導体装
置であって、高濃度不純物を含む層を有しないベース領
域に形成される電位取出し電極とエミッタ領域に形成さ
れる電極とが短絡され一方の端子を構成し且つ接地電位
に固定され前記第２導電型埋込層からの取出し領域に設
けられるコレクタ電極が他方の端子となる保護ダイオー
ドを有する。
【００１３】ここで、前記ベース領域を構成する拡散層
および前記エミッタ領域を構成する拡散層が共に浅接合
を形成する。
および前記エミッタ領域を構成する拡散層が共に浅接合
を形成する。
【００１４】あるいは、前記エミッタ領域を構成する拡
散層が前記選択的に形成された半導体酸化膜から離間し
た領域に形成される。
散層が前記選択的に形成された半導体酸化膜から離間し
た領域に形成される。
【００１５】本発明は、バイポーラ・トランジスタの保
護ダイオードにおいて、高濃度の不純物を含有する前述
のＰ+ ベースコンタクト領域がなくなると保護ダイオー
ドのリーク電流による不良が大幅に低減するという発明
者の新知見に基づくものである。
護ダイオードにおいて、高濃度の不純物を含有する前述
のＰ+ ベースコンタクト領域がなくなると保護ダイオー
ドのリーク電流による不良が大幅に低減するという発明
者の新知見に基づくものである。
【００１６】
【実施例】次に、本発明を図面に基づいて説明する。図
１は本発明の保護ダイオードを示す断面図である。図１
に示すように、不純物濃度が１０14〜１０15原子／ｃｍ
3で導電型がＰ型の半導体基体１の表面にＮ型埋込層２
が選択的に形成され、このＮ型埋込層２を含む半導体基
体１上に不純物濃度が１０15原子／ｃｍ3 程度のＮ- 型
エピタキシャル層３が形成される。ここで、このＮ- エ
ピタキシャル層３の膜厚は４μｍ程度である。そして、
このＮ- 型エピタキシャル３の表面にＬＯＣＯＳ法によ
りフィールド酸化膜４が形成される。ここで、フィール
ド酸化膜４の膜厚は１．５〜２μｍである。
１は本発明の保護ダイオードを示す断面図である。図１
に示すように、不純物濃度が１０14〜１０15原子／ｃｍ
3で導電型がＰ型の半導体基体１の表面にＮ型埋込層２
が選択的に形成され、このＮ型埋込層２を含む半導体基
体１上に不純物濃度が１０15原子／ｃｍ3 程度のＮ- 型
エピタキシャル層３が形成される。ここで、このＮ- エ
ピタキシャル層３の膜厚は４μｍ程度である。そして、
このＮ- 型エピタキシャル３の表面にＬＯＣＯＳ法によ
りフィールド酸化膜４が形成される。ここで、フィール
ド酸化膜４の膜厚は１．５〜２μｍである。
【００１７】次に、濃度が１０18〜１０19原子／ｃｍ3
のリン不純物を含有するＮ+ 型コレクタ拡散領域５が形
成される。そして、Ｎ- 型エピタキシャル層３の表面部
に深さが０．４μｍ以下の浅接合のＰ型ベース領域６が
形成される。ここで、このＰ型ベース領域６に含まれる
ボロンの濃度は１０17〜１０18原子／ｃｍ3 に設定され
る。そしてこの場合には、従来の技術で述べたようなＰ
+ ベースコンタクト領域は設けられない。
のリン不純物を含有するＮ+ 型コレクタ拡散領域５が形
成される。そして、Ｎ- 型エピタキシャル層３の表面部
に深さが０．４μｍ以下の浅接合のＰ型ベース領域６が
形成される。ここで、このＰ型ベース領域６に含まれる
ボロンの濃度は１０17〜１０18原子／ｃｍ3 に設定され
る。そしてこの場合には、従来の技術で述べたようなＰ
+ ベースコンタクト領域は設けられない。
【００１８】次に、Ｎ- 型エピタキシャル層３およびフ
ィールド酸化膜４上に絶縁薄膜８が形成され、Ｎ+ 型コ
レクタ拡散領域５上およびＰ型ベース領域６上で選択的
に除去され、この除去された領域にＮ+ 型多結晶シリコ
ン膜９が形成される。そして、Ｎ+ 型コレクタ拡散領域
５およびＰ型ベース領域６の表面にそれぞれＮ+ 型コレ
クタコンタクト領域１０およびＮ+ 型エミッタ領域１１
が形成される。ここで、Ｎ+ 型多結晶シリコン膜には、
ヒ素不純物が含有されている。そして、Ｎ+ 型エミッタ
領域１１の深さは０．２μｍ程度に設定される。
ィールド酸化膜４上に絶縁薄膜８が形成され、Ｎ+ 型コ
レクタ拡散領域５上およびＰ型ベース領域６上で選択的
に除去され、この除去された領域にＮ+ 型多結晶シリコ
ン膜９が形成される。そして、Ｎ+ 型コレクタ拡散領域
５およびＰ型ベース領域６の表面にそれぞれＮ+ 型コレ
クタコンタクト領域１０およびＮ+ 型エミッタ領域１１
が形成される。ここで、Ｎ+ 型多結晶シリコン膜には、
ヒ素不純物が含有されている。そして、Ｎ+ 型エミッタ
領域１１の深さは０．２μｍ程度に設定される。
【００１９】次に、Ｐ型ベース領域６とＮ+ 型エミッタ
領域１１とを電気接続するＧＮＤ電極１２が形成され
る。そして、このＧＮＤ電極１２は接地電位Ｖｓｓに接
続される。また、Ｎ+ 型コレクタコンタクト領域１０と
電気接続する端子電極１３が形成される。そして、ＰＡ
Ｄからの配線は、図１に示すように前述の端子電極１３
に接続される。
領域１１とを電気接続するＧＮＤ電極１２が形成され
る。そして、このＧＮＤ電極１２は接地電位Ｖｓｓに接
続される。また、Ｎ+ 型コレクタコンタクト領域１０と
電気接続する端子電極１３が形成される。そして、ＰＡ
Ｄからの配線は、図１に示すように前述の端子電極１３
に接続される。
【００２０】一般的に、ベース領域内のＰ+ 型ベースコ
ンタクト領域の形成は、ベース抵抗を低下させることを
目的にし半導体集積回路の内部の半導体素子の構造では
必須になる。これは、半導体集積回路の高周波特性ある
いは雑音特性の向上のために不可欠となるからである。
これに対し、保護ダイオードにおいては、主に静電破壊
防止機能が要求される。実際、保護ダイオードのベース
抵抗が上昇しても大きな問題とならない。
ンタクト領域の形成は、ベース抵抗を低下させることを
目的にし半導体集積回路の内部の半導体素子の構造では
必須になる。これは、半導体集積回路の高周波特性ある
いは雑音特性の向上のために不可欠となるからである。
これに対し、保護ダイオードにおいては、主に静電破壊
防止機能が要求される。実際、保護ダイオードのベース
抵抗が上昇しても大きな問題とならない。
【００２１】図２にこのような保護ダイオードの順方向
特性を従来の場合との比較で示す。ここで、従来の場合
では、保護ダーダイオードにＰ+ ベースコンタクト領域
が形成されている。本発明の場合には、大電流の領域で
従来の場合より電流量は下る。しかし、保護ダイオード
が順方向に動作するのは端子電極１３に負の電圧が印加
される場合である。そこで、半導体基体１を接地電位に
しておけば半導体基体とＮ型埋込層とで構成されるＰ−
Ｎ接合ダイオードも順方向になり、この方向にも電流が
流れて電流量は従来の場合とそれほど変らなくなる。す
なわち、順方向になる時の駆動能力において、従来に比
較し低下することはない。
特性を従来の場合との比較で示す。ここで、従来の場合
では、保護ダーダイオードにＰ+ ベースコンタクト領域
が形成されている。本発明の場合には、大電流の領域で
従来の場合より電流量は下る。しかし、保護ダイオード
が順方向に動作するのは端子電極１３に負の電圧が印加
される場合である。そこで、半導体基体１を接地電位に
しておけば半導体基体とＮ型埋込層とで構成されるＰ−
Ｎ接合ダイオードも順方向になり、この方向にも電流が
流れて電流量は従来の場合とそれほど変らなくなる。す
なわち、順方向になる時の駆動能力において、従来に比
較し低下することはない。
【００２２】次に、本発明の保護ダイオード構造の逆方
向電圧印加でのリーク不良率について従来の場合と比較
し図３で説明する。図３に示すリーク不良率は１００個
の保護ダイオードの測定結果である。図３から判るよう
に、従来の保護ダイオード構造の場合にはそのリーク不
良率が１０％程度であったものが、本発明の保護ダイオ
ード構造では１．５％程度と大幅に低減する。
向電圧印加でのリーク不良率について従来の場合と比較
し図３で説明する。図３に示すリーク不良率は１００個
の保護ダイオードの測定結果である。図３から判るよう
に、従来の保護ダイオード構造の場合にはそのリーク不
良率が１０％程度であったものが、本発明の保護ダイオ
ード構造では１．５％程度と大幅に低減する。
【００２３】このリーク不良率は、フィールド酸化膜と
Ｎ+ 型エミッタ領域との離間距離を大きくすると更に低
減する。次に、これについて図４に基づいて説明する。
図４は本発明の第２の実施例の保護ダイオードの断面図
である。ここで、第１の実施例で説明した図１と同一物
は同一符号で示される。この場合の保護ダイイオード構
造は第１の実施例とほとんど同じであり次のようであ
る。
Ｎ+ 型エミッタ領域との離間距離を大きくすると更に低
減する。次に、これについて図４に基づいて説明する。
図４は本発明の第２の実施例の保護ダイオードの断面図
である。ここで、第１の実施例で説明した図１と同一物
は同一符号で示される。この場合の保護ダイイオード構
造は第１の実施例とほとんど同じであり次のようであ
る。
【００２４】導電型がＰ型の半導体基体１の表面にＮ型
埋込層２が選択的に形成され、このＮ型埋込層２を含む
半導体基体１上にＮ- 型エピタキシャル層３が形成され
る。ここで、このＮ- エピタキシャル層３の膜厚は４μ
ｍ程度である。そして、このＮ- 型エピタキシャル３の
表面にフィールド酸化膜４，４ａが形成される。
埋込層２が選択的に形成され、このＮ型埋込層２を含む
半導体基体１上にＮ- 型エピタキシャル層３が形成され
る。ここで、このＮ- エピタキシャル層３の膜厚は４μ
ｍ程度である。そして、このＮ- 型エピタキシャル３の
表面にフィールド酸化膜４，４ａが形成される。
【００２５】次に、リン不純物を含有するＮ+ 型コレク
タ拡散領域５が形成される。そして、Ｎ- 型エピタキシ
ャル層３の表面部に浅接合のＰ型ベース領域６が形成さ
れる。この場合にもＰ+ ベースコンタクト領域は設けら
れない。
タ拡散領域５が形成される。そして、Ｎ- 型エピタキシ
ャル層３の表面部に浅接合のＰ型ベース領域６が形成さ
れる。この場合にもＰ+ ベースコンタクト領域は設けら
れない。
【００２６】次に、Ｎ- 型エピタキシャル層３およびフ
ィールド酸化膜４，４ａ上に絶縁薄膜８が形成され、Ｎ
+ 型コレクタ拡散領域５上およびＰ型ベース領域６上で
選択的に除去され、この除去された領域にＮ+ 型多結晶
シリコン膜９が形成される。そして、Ｎ+ 型コレクタ拡
散領域５およびＰ型ベース領域６の表面にＮ+ 型コレク
タコンタクト領域１０およびＮ+ 型エミッタ領域１１ａ
が形成される。ここで、Ｎ+ 型多結晶シリコン膜には、
ヒ素不純物が含有されている。また、このＮ+型ミッタ
領域１１ａはフィールド酸化膜４ａから離れた領域に形
成される。
ィールド酸化膜４，４ａ上に絶縁薄膜８が形成され、Ｎ
+ 型コレクタ拡散領域５上およびＰ型ベース領域６上で
選択的に除去され、この除去された領域にＮ+ 型多結晶
シリコン膜９が形成される。そして、Ｎ+ 型コレクタ拡
散領域５およびＰ型ベース領域６の表面にＮ+ 型コレク
タコンタクト領域１０およびＮ+ 型エミッタ領域１１ａ
が形成される。ここで、Ｎ+ 型多結晶シリコン膜には、
ヒ素不純物が含有されている。また、このＮ+型ミッタ
領域１１ａはフィールド酸化膜４ａから離れた領域に形
成される。
【００２７】次に、Ｐ型ベース領域６とＮ+ 型エミッタ
領域１１ａとを電気接続するＧＮＤ電極１２が形成され
接地電位Ｖｓｓに接続される。また、Ｎ+ 型コレクタコ
ンタクト領域１０と電気接続する端子電極１３が形成さ
れる。そして、ＰＡＤからの配線は、図４に示すように
前述の端子電極１３に接続される。
領域１１ａとを電気接続するＧＮＤ電極１２が形成され
接地電位Ｖｓｓに接続される。また、Ｎ+ 型コレクタコ
ンタクト領域１０と電気接続する端子電極１３が形成さ
れる。そして、ＰＡＤからの配線は、図４に示すように
前述の端子電極１３に接続される。
【００２８】図５に基づいて本実施例の場合の効果を説
明する。図５は先述したリーク不良率とフィールド酸化
膜−エミッタ間の離間距離の関係を示す。ここで、この
離間距離は図４に示したＬで表される。図５から判るよ
うに、この離間距離が１０μｍ以上あれば先述したリー
ク不良率は０．５％以下に低減する。このように離間距
離Ｌを大きくすると保護ダイオードの面積は増加する
が、元々保護ダイオードの面積は大きく本実施例の構造
で増加する面積は１０〜２０％で大きな問題にはならな
い。
明する。図５は先述したリーク不良率とフィールド酸化
膜−エミッタ間の離間距離の関係を示す。ここで、この
離間距離は図４に示したＬで表される。図５から判るよ
うに、この離間距離が１０μｍ以上あれば先述したリー
ク不良率は０．５％以下に低減する。このように離間距
離Ｌを大きくすると保護ダイオードの面積は増加する
が、元々保護ダイオードの面積は大きく本実施例の構造
で増加する面積は１０〜２０％で大きな問題にはならな
い。
【００２９】次に、図６に基づいて本発明の第３の実施
例を説明する。この場合は、先述したコレクタ拡散領域
とベース領域間にフィールド酸化膜を形成しない場合で
ある。この場合も図１で説明したとほぼ同様の保護ダイ
オード構造を有する。すなわち、導電型がＰ型の半導体
基体１の表面にＮ型埋込層２が選択的に形成され、この
Ｎ型埋込層２を含む半導体基体１上にＮ- 型エピタキシ
ャル層３が形成される。そして、このＮ- 型エピタキシ
ャル３の表面にフィールド酸化膜４が形成される。
例を説明する。この場合は、先述したコレクタ拡散領域
とベース領域間にフィールド酸化膜を形成しない場合で
ある。この場合も図１で説明したとほぼ同様の保護ダイ
オード構造を有する。すなわち、導電型がＰ型の半導体
基体１の表面にＮ型埋込層２が選択的に形成され、この
Ｎ型埋込層２を含む半導体基体１上にＮ- 型エピタキシ
ャル層３が形成される。そして、このＮ- 型エピタキシ
ャル３の表面にフィールド酸化膜４が形成される。
【００３０】次に、リン不純物を含有するＮ+ 型コレク
タ拡散領域５が形成される。そして、Ｎ- 型エピタキシ
ャル層３の表面部に浅接合のＰ型ベース領域６が形成さ
れる。この場合もＰ+ ベースコンタクト領域は設けられ
ない。
タ拡散領域５が形成される。そして、Ｎ- 型エピタキシ
ャル層３の表面部に浅接合のＰ型ベース領域６が形成さ
れる。この場合もＰ+ ベースコンタクト領域は設けられ
ない。
【００３１】次に、Ｎ- 型エピタキシャル層３およびフ
ィールド酸化膜４上に絶縁薄膜８が形成され、Ｎ+ 型コ
レクタ拡散領域５上およびＰ型ベース領域６上で選択的
に除去され、この除去された領域にＮ+ 型多結晶シリコ
ン膜９が形成される。そして、Ｎ+ 型コレクタ拡散領域
５およびＰ型ベース領域６の表面にＮ+ 型コレクタコン
タクト領域１０およびＮ+ 型エミッタ領域１１が形成さ
れる。ここで、Ｎ+ 型多結晶シリコン膜には、ヒ素不純
物が含有されている。
ィールド酸化膜４上に絶縁薄膜８が形成され、Ｎ+ 型コ
レクタ拡散領域５上およびＰ型ベース領域６上で選択的
に除去され、この除去された領域にＮ+ 型多結晶シリコ
ン膜９が形成される。そして、Ｎ+ 型コレクタ拡散領域
５およびＰ型ベース領域６の表面にＮ+ 型コレクタコン
タクト領域１０およびＮ+ 型エミッタ領域１１が形成さ
れる。ここで、Ｎ+ 型多結晶シリコン膜には、ヒ素不純
物が含有されている。
【００３２】次に、Ｐ型ベース領域６とＮ+ 型エミッタ
領域１１とを電気接続するＧＮＤ電極１２が形成され
る。そして、このＧＮＤ電極１２は接地電位Ｖｓｓに接
続される。また、Ｎ+ 型コレクタコンタクト領域１０と
電気接続する端子電極１３が形成される。そして、ＰＡ
Ｄからの配線は、図３に示すように前述の端子電極１３
に接続される。
領域１１とを電気接続するＧＮＤ電極１２が形成され
る。そして、このＧＮＤ電極１２は接地電位Ｖｓｓに接
続される。また、Ｎ+ 型コレクタコンタクト領域１０と
電気接続する端子電極１３が形成される。そして、ＰＡ
Ｄからの配線は、図３に示すように前述の端子電極１３
に接続される。
【００３３】この実施例の場合には、Ｎ+ 型コレクタ拡
散領域５とＰ型ベース領域６との間にフィールド酸化膜
は形成されない。このため、Ｎ- 型エピタキシャル層３
の表面の結晶歪みは大幅に低減する。そして、結晶欠陥
の発生も低減する。この場合には、保護ダイオードの面
積が第１あるいは第２の実施例の場合より減少するとい
う効果がある。但し、使用できる電圧が低下する。
散領域５とＰ型ベース領域６との間にフィールド酸化膜
は形成されない。このため、Ｎ- 型エピタキシャル層３
の表面の結晶歪みは大幅に低減する。そして、結晶欠陥
の発生も低減する。この場合には、保護ダイオードの面
積が第１あるいは第２の実施例の場合より減少するとい
う効果がある。但し、使用できる電圧が低下する。
【００３４】以上の実施例では、ＮＰＮ型のバイポーラ
・トランジスタで構成される保護ダイオードの場合につ
いて説明した。この保護ダイオードがＰＮＰ型のバイポ
ーラ・トランジスタの場合でも同様の効果のあることに
言及しておく。
・トランジスタで構成される保護ダイオードの場合につ
いて説明した。この保護ダイオードがＰＮＰ型のバイポ
ーラ・トランジスタの場合でも同様の効果のあることに
言及しておく。
【００３５】
【発明の効果】このように本発明では、バイポーラ・ト
ランジスタ構造の保護ダイオードにおいてＰ+ 型ベース
コンタクト領域は削除される。さらに、エミッタ領域は
素子分離絶縁膜であるフィールド酸化膜の形成領域から
離間した領域に形成される。そして、保護ダイオードを
構成するエミッタおよびベース領域は共に接地電位に固
定され、外部電圧印加のためのＰＡＤからの配線はこの
保護ダイオードのコレクタ電極に接続される。
ランジスタ構造の保護ダイオードにおいてＰ+ 型ベース
コンタクト領域は削除される。さらに、エミッタ領域は
素子分離絶縁膜であるフィールド酸化膜の形成領域から
離間した領域に形成される。そして、保護ダイオードを
構成するエミッタおよびベース領域は共に接地電位に固
定され、外部電圧印加のためのＰＡＤからの配線はこの
保護ダイオードのコレクタ電極に接続される。
【００３６】このような構造にすることで、保護ダイオ
ードの形成される領域の結晶欠陥は大幅に減少し、保護
ダイオードのリーク不良率は従来の技術の場合の１／１
０〜１／２０と大幅に低減する。そして、半導体集積回
路の歩留りが大幅に向上するようになる。
ードの形成される領域の結晶欠陥は大幅に減少し、保護
ダイオードのリーク不良率は従来の技術の場合の１／１
０〜１／２０と大幅に低減する。そして、半導体集積回
路の歩留りが大幅に向上するようになる。
【図１】本発明の第１の実施例を説明する保護ダイオー
ドの断面図である。
ドの断面図である。
【図２】本発明を説明するための保護ダイオードの順方
向特性のグラフである。
向特性のグラフである。
【図３】本発明の第１の実施例の効果を示すグラフであ
る。
る。
【図４】本発明の第２の実施例を説明する保護ダイオー
ドの断面図である。
ドの断面図である。
【図５】本発明の第２の実施例の効果を示すグラフであ
る。
る。
【図６】本発明の第３の実施例を説明する保護ダイオー
ドの断面図である。
ドの断面図である。
【図７】従来の技術を説明する保護ダイオードの断面図
である。
である。
【図８】従来の技術の課題を説明する保護ダイオードの
断面図である。
断面図である。
１，２１ 半導体基体 ２，２２ Ｎ型埋込層 ３，２３ Ｎ- 型エピタキシャル層 ４，４ａ，２４ フィールド酸化膜 ５，２５ Ｎ+ 型コレクタ拡散領域 ６，２６ Ｐ型ベース領域 ８，２８ 絶縁薄膜 ９，２９ Ｎ+ 型多結晶シリコン膜 １０，３０ Ｎ+ 型コレクタコンタクト領域 １１，１１ａ，３１ Ｎ+ 型エミッタ領域 １２，３２ ＧＮＤ電極 １３，３３ 端子電極 ２７ Ｐ+ 型ベースコンタクト領域 ３１ａ パイプ状の拡散領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 Ｈ０１Ｌ 29/90 Ｄ // Ｈ０１Ｌ 29/866
Claims (3)
- 【請求項１】 第１導電型の半導体基体上に第２導電型
埋込層を介して半導体エピタキシャル層が形成され、前
記半導体エピタキシャル層の表面に選択的に形成される
半導体酸化膜により互いに電気的に離間する島領域が形
成され、これらの島領域に半導体素子が形成される半導
体装置であって、高濃度不純物を含む層を有しないベー
ス領域に形成される電位取出し電極とエミッタ領域に形
成される電極とが短絡され且つ接地電位に固定されて一
方の端子を構成し、前記第２導電型埋込層からの取出し
領域に設けられるコレクタ電極が他方の端子を構成して
なる保護ダイオードを有することを特徴とする半導体装
置。 - 【請求項２】 前記ベース領域を構成する拡散層および
前記エミッタ領域を構成する拡散層が共に浅接合を形成
していることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記エミッタ領域を構成する拡散層が前
記選択的に形成された半導体酸化膜から離間した領域に
形成されていることを特徴とする請求項１または請求項
２記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7133671A JPH08330605A (ja) | 1995-05-31 | 1995-05-31 | 半導体装置 |
| KR1019960018329A KR960043304A (ko) | 1995-05-31 | 1996-05-28 | 정전기에 의한 파괴로부터 반도체 소자를 보호하는 보호 다이오드 |
| TW085106538A TW308732B (ja) | 1995-05-31 | 1996-05-30 | |
| CN96106697A CN1140335A (zh) | 1995-05-31 | 1996-05-31 | 使半导体元件免受静电损坏的保护二极管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7133671A JPH08330605A (ja) | 1995-05-31 | 1995-05-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330605A true JPH08330605A (ja) | 1996-12-13 |
Family
ID=15110189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7133671A Pending JPH08330605A (ja) | 1995-05-31 | 1995-05-31 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH08330605A (ja) |
| KR (1) | KR960043304A (ja) |
| CN (1) | CN1140335A (ja) |
| TW (1) | TW308732B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282892A (ja) * | 2002-03-08 | 2003-10-03 | Internatl Business Mach Corp <Ibm> | 低容量ｅｓｄ耐性ダイオードの方法および構造 |
| JP2010267923A (ja) * | 2009-05-18 | 2010-11-25 | Sharp Corp | 半導体装置 |
| JP2016046419A (ja) * | 2014-08-25 | 2016-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR20200046508A (ko) * | 2018-10-24 | 2020-05-07 | 엘지디스플레이 주식회사 | 전자장치, 패널 및 게이트 구동회로 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100359705C (zh) * | 2004-03-30 | 2008-01-02 | 深圳市蓝科电子有限公司 | 白光二极管制造方法 |
| CN100454582C (zh) * | 2005-03-30 | 2009-01-21 | 三洋电机株式会社 | 半导体装置 |
| JP5337470B2 (ja) * | 2008-04-21 | 2013-11-06 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 絶縁ゲート型半導体装置 |
| CN102437155B (zh) * | 2011-12-09 | 2013-07-10 | 杭州士兰集成电路有限公司 | 高工作电压led保护二极管及其结构和相应的制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50139677A (ja) * | 1974-04-23 | 1975-11-08 | ||
| JPS5851556A (ja) * | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPH05121670A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体入力保護装置 |
-
1995
- 1995-05-31 JP JP7133671A patent/JPH08330605A/ja active Pending
-
1996
- 1996-05-28 KR KR1019960018329A patent/KR960043304A/ko not_active Application Discontinuation
- 1996-05-30 TW TW085106538A patent/TW308732B/zh active
- 1996-05-31 CN CN96106697A patent/CN1140335A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50139677A (ja) * | 1974-04-23 | 1975-11-08 | ||
| JPS5851556A (ja) * | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPH05121670A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体入力保護装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003282892A (ja) * | 2002-03-08 | 2003-10-03 | Internatl Business Mach Corp <Ibm> | 低容量ｅｓｄ耐性ダイオードの方法および構造 |
| JP2010267923A (ja) * | 2009-05-18 | 2010-11-25 | Sharp Corp | 半導体装置 |
| JP2016046419A (ja) * | 2014-08-25 | 2016-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR20200046508A (ko) * | 2018-10-24 | 2020-05-07 | 엘지디스플레이 주식회사 | 전자장치, 패널 및 게이트 구동회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960043304A (ko) | 1996-12-23 |
| CN1140335A (zh) | 1997-01-15 |
| TW308732B (ja) | 1997-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970930 |