JPH08330137A - 積層インダクタ - Google Patents
積層インダクタInfo
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- JPH08330137A JPH08330137A JP15694095A JP15694095A JPH08330137A JP H08330137 A JPH08330137 A JP H08330137A JP 15694095 A JP15694095 A JP 15694095A JP 15694095 A JP15694095 A JP 15694095A JP H08330137 A JPH08330137 A JP H08330137A
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Landscapes
- Coils Or Transformers For Communication (AREA)
Abstract
(57)【要約】
【目的】 小型で、体積が小さくとも、高いインダクタ
ンス値が得られ、信頼性の高い積層インダクタを提供す
ること。 【構成】 積層インダクタの巻線を、内径が異なり、重
複することのない導体２ａからなる巻線パターンとセラ
ミックス部１ａとを交互に形成することにより、導体間
の距離（絶縁性）を確保し、磁路長さの増加を抑えたま
ま、高い導体巻数を得る。
ンス値が得られ、信頼性の高い積層インダクタを提供す
ること。 【構成】 積層インダクタの巻線を、内径が異なり、重
複することのない導体２ａからなる巻線パターンとセラ
ミックス部１ａとを交互に形成することにより、導体間
の距離（絶縁性）を確保し、磁路長さの増加を抑えたま
ま、高い導体巻数を得る。
Description
【０００１】
【産業上の利用分野】本発明は、電子部品として使用さ
れる積層インダクタに関する。
れる積層インダクタに関する。
【０００２】
【従来の技術】近年、電子機器の小型化によりインダク
タンス素子に対しても、同一特性のままで小型化が要求
されている。インダクタンス素子の小型化のためには、
積層インダクタンス素子の設計上、磁路断面積の減少に
より、インダクタンス値が低下するため、その低下分を
巻数を増やすことで補う必要がある。
タンス素子に対しても、同一特性のままで小型化が要求
されている。インダクタンス素子の小型化のためには、
積層インダクタンス素子の設計上、磁路断面積の減少に
より、インダクタンス値が低下するため、その低下分を
巻数を増やすことで補う必要がある。
【０００３】一般に、積層インダクタでは、内径の等し
い巻線を積層形成しており、導体は、積層方向に対して
一列に並んでいる。
い巻線を積層形成しており、導体は、積層方向に対して
一列に並んでいる。
【０００４】このようなインダクタにおいては、素子の
インダクタンスは、セラミックスの透磁率と巻線数、即
ち、導体とセラミックス層の積層数によって調整されて
おり、特に、巻線数によって細かく素子のインダクタン
スが決定されている。
インダクタンスは、セラミックスの透磁率と巻線数、即
ち、導体とセラミックス層の積層数によって調整されて
おり、特に、巻線数によって細かく素子のインダクタン
スが決定されている。
【０００５】この巻数、即ち、積層数は、高インダクタ
ンス素子では１０ターンから５０ターンに及ぶものがあ
る。
ンス素子では１０ターンから５０ターンに及ぶものがあ
る。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
積層インダクタでは、積層数を多くして巻数を増やす
と、導体間の絶縁性確保、及び線間容量の低減のため、
導体巻線１ターンあたりの積層厚（導体間距離は約１５
μｍ以上）は変えられないから、巻数増に伴って磁路長
さが増え、容易に高いインダクタンス値が得られないと
いう問題がある。
積層インダクタでは、積層数を多くして巻数を増やす
と、導体間の絶縁性確保、及び線間容量の低減のため、
導体巻線１ターンあたりの積層厚（導体間距離は約１５
μｍ以上）は変えられないから、巻数増に伴って磁路長
さが増え、容易に高いインダクタンス値が得られないと
いう問題がある。
【０００７】又、高いインダクタンス値を得るために
は、極めて高い積層数が必要となり、素子のコストが極
めて高くなるという問題点がある。
は、極めて高い積層数が必要となり、素子のコストが極
めて高くなるという問題点がある。
【０００８】本発明の目的は、小型で体積が小さくと
も、高いインダクタンス値が得られ、信頼性の高い積層
インダクタを提供することにある。
も、高いインダクタンス値が得られ、信頼性の高い積層
インダクタを提供することにある。
【０００９】
【課題を解決するための手段】本発明では、内径が異な
り、重複することのない巻線パターンの導体巻線を交互
に形成することにより、導体間の距離（絶縁性）を確保
し、磁路長さの増加を抑えたまま、高い導体巻数を得、
小型でインダクタンス値の高い積層インダクタ素子を得
るものである。
り、重複することのない巻線パターンの導体巻線を交互
に形成することにより、導体間の距離（絶縁性）を確保
し、磁路長さの増加を抑えたまま、高い導体巻数を得、
小型でインダクタンス値の高い積層インダクタ素子を得
るものである。
【００１０】即ち、本発明は、絶縁性セラミックス粉
末、及び銀、あるいは導電性粉末をペースト化し、これ
を印刷法によって積層し、導電体の積層巻線を形成し、
これを同時焼成した積層インダクタにおいて、絶縁性セ
ラミックス層を挟んで、パターン間の接合部を除いて、
重複することのない巻線パターンを交互に形成し、積層
焼成することを特徴とする積層インダクタである。
末、及び銀、あるいは導電性粉末をペースト化し、これ
を印刷法によって積層し、導電体の積層巻線を形成し、
これを同時焼成した積層インダクタにおいて、絶縁性セ
ラミックス層を挟んで、パターン間の接合部を除いて、
重複することのない巻線パターンを交互に形成し、積層
焼成することを特徴とする積層インダクタである。
【００１１】
【作用】積層インダクタの巻線を、内径が異なり、重複
することのない巻線パターンを交互に形成することによ
り、導体間の距離（絶縁性）を確保し、磁路長さの増加
を抑えたまま、高い導体巻数を得ることができる。その
結果、小型でインダクタンス値の高い積層インダクタ素
子が得られる。
することのない巻線パターンを交互に形成することによ
り、導体間の距離（絶縁性）を確保し、磁路長さの増加
を抑えたまま、高い導体巻数を得ることができる。その
結果、小型でインダクタンス値の高い積層インダクタ素
子が得られる。
【００１２】
【実施例】本発明の実施例の積層インダクタについて、
図面を用いて説明する。
図面を用いて説明する。
【００１３】セラミックス粉末として、フェライト粉末
を用意した。粉末の平均粒径は、約１μｍである。この
粉末をバインダー、溶剤と表１の比率で配合し、配合物
を３本ロールで混練して磁性部用ペーストを作製した。
を用意した。粉末の平均粒径は、約１μｍである。この
粉末をバインダー、溶剤と表１の比率で配合し、配合物
を３本ロールで混練して磁性部用ペーストを作製した。
【００１４】
【００１５】導電体層用粉末として、平均粒径０.５μ
ｍのＡｇ粉末を用意した。この粉末を表２の比率でバイ
ンダー、溶剤と配合し、配合物を３本ロールで混練し
て、導電体層用ペーストを作製した。
ｍのＡｇ粉末を用意した。この粉末を表２の比率でバイ
ンダー、溶剤と配合し、配合物を３本ロールで混練し
て、導電体層用ペーストを作製した。
【００１６】
【００１８】次に、作製した磁性部用ペーストを、印刷
法により所定の厚さ（０.５ｍｍ）に積層した。
法により所定の厚さ（０.５ｍｍ）に積層した。
【００１９】その上に、図１（ａ）のパターンの導体２
ａ（約１０μｍ厚）を形成し、更に、図１（ｂ）のパタ
ーンで磁性部を１０μｍ厚で形成した。次に、図１
（ｃ）パターンの導体２ａ（約１０μｍ厚）を形成し、
更に、図１（ｄ）のパターンでセラミックス部１ａを１
０μｍ厚で形成した。次に、図１（ｅ）のパターンの導
体２ａを形成し、更に、図１（ｂ）のパターンでセラミ
ックス部１ａを１０μｍ厚で形成した。
ａ（約１０μｍ厚）を形成し、更に、図１（ｂ）のパタ
ーンで磁性部を１０μｍ厚で形成した。次に、図１
（ｃ）パターンの導体２ａ（約１０μｍ厚）を形成し、
更に、図１（ｄ）のパターンでセラミックス部１ａを１
０μｍ厚で形成した。次に、図１（ｅ）のパターンの導
体２ａを形成し、更に、図１（ｂ）のパターンでセラミ
ックス部１ａを１０μｍ厚で形成した。
【００２０】この要領で、パターン図１（ｃ）−図１
（ｄ）−図１（ｅ）−図１（ｂ）で積層を繰り返し、積
層巻線を形成した。
（ｄ）−図１（ｅ）−図１（ｂ）で積層を繰り返し、積
層巻線を形成した。
【００２１】重なり合う導体間（同一パターン）の距離
は、２０μｍとなる。
は、２０μｍとなる。
【００２２】最終導体として、図１（ｄ）パターンの後
に、図１（ｆ）パターンの導体を形成し、その上に、セ
ラミックス部を、同じく印刷法により所定の厚さ（０.
５ｍｍ）に積層した。
に、図１（ｆ）パターンの導体を形成し、その上に、セ
ラミックス部を、同じく印刷法により所定の厚さ（０.
５ｍｍ）に積層した。
【００２３】この時、積層巻線のターン数を１０ターン
から５０ターンまで変えていった。
から５０ターンまで変えていった。
【００２４】上記作製した積層体を所定の大きさ（２ｍ
ｍ×１.５ｍｍ）に切断した。
ｍ×１.５ｍｍ）に切断した。
【００２５】図２に、積層体の構成として、上記積層素
子の断面図を示す。１はセラミックス層、２は導体巻線
部からなる積層インダクタである。
子の断面図を示す。１はセラミックス層、２は導体巻線
部からなる積層インダクタである。
【００２６】上記積層、切断した積層体を脱バインダー
後、９００℃で同時焼成を行った。
後、９００℃で同時焼成を行った。
【００２７】実施例では、９００℃で焼成を行ったが、
焼成温度は、およそ８５０℃〜９００℃の範囲であれば
良い。
焼成温度は、およそ８５０℃〜９００℃の範囲であれば
良い。
【００２８】上記焼成した積層体に、導電体の積層巻線
のリードが露出している面に、Ａｇを主成分とした導電
性ペーストを塗布し、約３００℃で焼き付けを行い、外
部電極を形成した。
のリードが露出している面に、Ａｇを主成分とした導電
性ペーストを塗布し、約３００℃で焼き付けを行い、外
部電極を形成した。
【００２９】上記のように作製した積層インダクタの周
波数とインダクタンスとの関係を、ＹＨＰ製インピーダ
ンスアナライザーＨＰ４１９１Ａを用いて評価した。
波数とインダクタンスとの関係を、ＹＨＰ製インピーダ
ンスアナライザーＨＰ４１９１Ａを用いて評価した。
【００３０】（比較例）粉末のペースト化までは、実施
例と同一方法で作製した。作製した磁性部用ペーストを
印刷法により所定の厚さ（０.５ｍｍ）に積層した。
例と同一方法で作製した。作製した磁性部用ペーストを
印刷法により所定の厚さ（０.５ｍｍ）に積層した。
【００３１】その上に、図３（ａ）のパターンの導体２
ａ（約１０μｍ厚）を形成し、更に、図３（ｂ）のパタ
ーンでセラミックス部１ａを１０μｍ厚で形成した。次
に、図３（ｃ）パターンの導体２ａ（約１０μｍ厚）を
形成し、更に、図３（ｄ）のパターンでセラミックス部
１ａを１０μｍ厚で形成した。次に、図３（ｅ）のパタ
ーンの導体２ａを形成し、更に、図３（ｂ）のパターン
でセラミックス部１ａを１０μｍ厚で形成した。
ａ（約１０μｍ厚）を形成し、更に、図３（ｂ）のパタ
ーンでセラミックス部１ａを１０μｍ厚で形成した。次
に、図３（ｃ）パターンの導体２ａ（約１０μｍ厚）を
形成し、更に、図３（ｄ）のパターンでセラミックス部
１ａを１０μｍ厚で形成した。次に、図３（ｅ）のパタ
ーンの導体２ａを形成し、更に、図３（ｂ）のパターン
でセラミックス部１ａを１０μｍ厚で形成した。
【００３２】この要領で、パターン図３（ｃ）−図３
（ｄ）−図３（ｅ）−図３（ｂ）で積層を繰り返し、積
層巻線を形成した。
（ｄ）−図３（ｅ）−図３（ｂ）で積層を繰り返し、積
層巻線を形成した。
【００３３】導体間の距離は、実施例と等しく、２０μ
ｍである。
ｍである。
【００３４】最終導体として、図３（ｂ）パターンの後
に、図３（ｆ）パターンの導体を形成し、その上に、セ
ラミックス部を、同じく印刷法により所定の厚さ（０.
５ｍｍ）に積層した。
に、図３（ｆ）パターンの導体を形成し、その上に、セ
ラミックス部を、同じく印刷法により所定の厚さ（０.
５ｍｍ）に積層した。
【００３５】この時、積層巻線のターン数を１０ターン
から５０ターンまで変えて行った。
から５０ターンまで変えて行った。
【００３６】ここでは、１／２ターンピッで積層巻線を
形成したが、３／４ターンピッチ等、他のピッチでの積
層方法でも積層巻線の内径が一定であれば、同一であ
る。
形成したが、３／４ターンピッチ等、他のピッチでの積
層方法でも積層巻線の内径が一定であれば、同一であ
る。
【００３７】実施例と同様に、上記作製した積層体を所
定の大きさ（２ｍｍ×１.５ｍｍ）に切断した。
定の大きさ（２ｍｍ×１.５ｍｍ）に切断した。
【００３８】図４に、積層体の構成として、上記積層素
子の断面図を示す。１はセラミックス部、２は導体であ
り、セラミック層と導体巻線部からなる積層インダクタ
である。
子の断面図を示す。１はセラミックス部、２は導体であ
り、セラミック層と導体巻線部からなる積層インダクタ
である。
【００３９】以下、実施例と同様に、作製した積層イン
ダクタの周波数とインダクタンスとの関係をＹＨＰ製イ
ンピーダンスアナライザーＨＰ４１９１Ａを用いて評価
した。
ダクタの周波数とインダクタンスとの関係をＹＨＰ製イ
ンピーダンスアナライザーＨＰ４１９１Ａを用いて評価
した。
【００４０】図５は、実施例と比較例で作製した積層イ
ンダクタのターン数とインダクタンスの関係を示す図で
ある。Ａは実施例であり、Ｂは比較例である。この図５
より、実施例で示したように、内径が異なり、重複する
ことのない巻線パターンを交互に形成することにより、
従来の同一内径のパターンの積層巻線を形成した場合に
比べて、同一巻数で５０〜７０％高いインダクタンスが
得られることがわかる。
ンダクタのターン数とインダクタンスの関係を示す図で
ある。Ａは実施例であり、Ｂは比較例である。この図５
より、実施例で示したように、内径が異なり、重複する
ことのない巻線パターンを交互に形成することにより、
従来の同一内径のパターンの積層巻線を形成した場合に
比べて、同一巻数で５０〜７０％高いインダクタンスが
得られることがわかる。
【００４１】又、同一のインダクタンスを得るために
は、例えば、３０μＨのインダクタンスを得るために
は、従来方法である比較例では５０ターンの積層巻線で
あるのに対し、実施例では３０ターンの積層巻線でよい
ことがわかる。これは、積層工程が製造コストの大部分
を占める積層型インダクタにおいては、飛躍的なコスト
ダウンをもたらすものである。
は、例えば、３０μＨのインダクタンスを得るために
は、従来方法である比較例では５０ターンの積層巻線で
あるのに対し、実施例では３０ターンの積層巻線でよい
ことがわかる。これは、積層工程が製造コストの大部分
を占める積層型インダクタにおいては、飛躍的なコスト
ダウンをもたらすものである。
【００４２】本実施例では、セラミックス粉末にフェラ
イト粉末を用いたが、これ以外のセラミックス粉末で
も、９００℃以下で焼成可能なセラミックスであれば、
同様の効果が得られる。
イト粉末を用いたが、これ以外のセラミックス粉末で
も、９００℃以下で焼成可能なセラミックスであれば、
同様の効果が得られる。
【００４３】又、本実施例では、表１及び表２の配合比
でペーストを作製したが、これ以外の成分、配合比でも
印刷可能なペーストが得られるものであれば良い。
でペーストを作製したが、これ以外の成分、配合比でも
印刷可能なペーストが得られるものであれば良い。
【００４４】又、本実施例では、配合物の混練に３本ロ
ールを用いたが、これ以外にもホモジナイザーやサンド
ミル等を用いても良い。
ールを用いたが、これ以外にもホモジナイザーやサンド
ミル等を用いても良い。
【００４５】
【発明の効果】以上、説明したように、本発明は、内径
が異なり、重複することのない巻線パターンを交互に積
層して、積層巻線を形成することにより、同一積層数で
従来に比べ、小型で高いインダクタンスが得られ、信頼
性が高い積層インダクタが得られた。
が異なり、重複することのない巻線パターンを交互に積
層して、積層巻線を形成することにより、同一積層数で
従来に比べ、小型で高いインダクタンスが得られ、信頼
性が高い積層インダクタが得られた。
【図１】本発明の実施例の積層インダクタの積層工程に
おける導体及びセラミックスのパターンを示す平面図。
図１（ａ）は導体パターンを示す平面図。図１（ｂ）は
セラミックスパターンを示す平面図。図１（ｃ）は導体
パターンを示す平面図。図１（ｄ）はセラミックスパタ
ーンを示す平面図。図１（ｅ）は導体パターンを示す平
面図。図１（ｆ）は導体パターンを示す平面図。
おける導体及びセラミックスのパターンを示す平面図。
図１（ａ）は導体パターンを示す平面図。図１（ｂ）は
セラミックスパターンを示す平面図。図１（ｃ）は導体
パターンを示す平面図。図１（ｄ）はセラミックスパタ
ーンを示す平面図。図１（ｅ）は導体パターンを示す平
面図。図１（ｆ）は導体パターンを示す平面図。
【図２】本発明の実施例で積層したインダクタ断面の導
体の積層状態を示す平面図。
体の積層状態を示す平面図。
【図３】比較例の積層インダクタの積層工程における導
体及びセラミックスのパターンを示す平面図。図３
（ａ）は導体パターンを示す平面図。図３（ｂ）はセラ
ミックスパターンを示す平面図。図３（ｃ）は導体パタ
ーンを示す平面図。図３（ｄ）はセラミックスパターン
を示す平面図。図３（ｅ）は導体パターンを示す平面
図。図３（ｆ）は導体パターンを示す平面図。
体及びセラミックスのパターンを示す平面図。図３
（ａ）は導体パターンを示す平面図。図３（ｂ）はセラ
ミックスパターンを示す平面図。図３（ｃ）は導体パタ
ーンを示す平面図。図３（ｄ）はセラミックスパターン
を示す平面図。図３（ｅ）は導体パターンを示す平面
図。図３（ｆ）は導体パターンを示す平面図。
【図４】比較例で積層したインダクタ断面の導体の積層
状態を示す平面図。
状態を示す平面図。
【図５】実施例と比較例の積層巻線のターン数とインダ
クタンスの関係を示す図。
クタンスの関係を示す図。
１ セラミックス層 １ａ セラミックス部 ２ 導体巻線部 ２ａ 導体 Ａ 実施例 Ｂ 比較例
Claims (1)
- 【請求項１】 絶縁性セラミックス粉末及び銀、あるい
は銅の導電性粉末をペースト化し、これを印刷法によっ
て積層し、導電体の積層巻線を形成し、これを同時焼成
した積層インダクタにおいて、絶縁性セラミックス層を
挟んで、パターン間の接合部を除いて、重複することの
ない巻線パターンを交互に形成し、積層焼成することを
特徴とする積層インダクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15694095A JPH08330137A (ja) | 1995-05-30 | 1995-05-30 | 積層インダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15694095A JPH08330137A (ja) | 1995-05-30 | 1995-05-30 | 積層インダクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330137A true JPH08330137A (ja) | 1996-12-13 |
Family
ID=15638679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15694095A Pending JPH08330137A (ja) | 1995-05-30 | 1995-05-30 | 積層インダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330137A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005055254A1 (ja) * | 2003-12-05 | 2005-06-16 | Fdk Corporation | 積層インダクタ及びその製造方法 |
| WO2008016089A1 (en) * | 2006-08-01 | 2008-02-07 | Nec Corporation | Inductor element, inductor element manufacturing method, and semiconductor device with inductor element mounted thereon |
| EP2017858A3 (de) * | 2007-06-11 | 2009-08-05 | Würth Elektronik Pforzheim GmbH & Co. KG | Paste zur Herstellung einer Induktivität |
| JP2020047894A (ja) * | 2018-09-21 | 2020-03-26 | Tdk株式会社 | 積層コイル部品 |
-
1995
- 1995-05-30 JP JP15694095A patent/JPH08330137A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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