JPH0832031A - 高電圧のプレーナ端部終端構造物とその製造方法 - Google Patents
高電圧のプレーナ端部終端構造物とその製造方法Info
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- JPH0832031A JPH0832031A JP7189751A JP18975195A JPH0832031A JP H0832031 A JPH0832031 A JP H0832031A JP 7189751 A JP7189751 A JP 7189751A JP 18975195 A JP18975195 A JP 18975195A JP H0832031 A JPH0832031 A JP H0832031A
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 高電圧のプレーナ端部終端構造物とその製造
方法が提供される。 【構成】 半導体構造物１０は、端部終端特性を有し、
これは、第１ドープ領域１３と第２ドープ領域１４が、
半導体基板１１内に選択的に形成される。第２ドープ領
域１４は、第１ドープ領域１３と結合されて、第１ドー
プ領域１３よりも低い不純物濃度を有する。絶縁層１２
は、半導体基板１１の上、および第２ドープ領域１４の
少なくとも一部分の上に配置される。コイル形状構成を
有する導電層１８は、絶縁層１２の上に配置されて、半
導体基板１１と結合される。
方法が提供される。 【構成】 半導体構造物１０は、端部終端特性を有し、
これは、第１ドープ領域１３と第２ドープ領域１４が、
半導体基板１１内に選択的に形成される。第２ドープ領
域１４は、第１ドープ領域１３と結合されて、第１ドー
プ領域１３よりも低い不純物濃度を有する。絶縁層１２
は、半導体基板１１の上、および第２ドープ領域１４の
少なくとも一部分の上に配置される。コイル形状構成を
有する導電層１８は、絶縁層１２の上に配置されて、半
導体基板１１と結合される。
Description
【０００１】
【産業上の利用分野】本発明は半導体デバイスに関し、
さらに詳しくは端部終端構造物と製造方法に関する。
さらに詳しくは端部終端構造物と製造方法に関する。
【０００２】
【従来の技術】プレーナ接合の半導体デバイスでは、接
合の曲率とデバイス形状の曲率の結果、半導体デバイス
の端部で、電場の強さが増す。この増加した電場によっ
て、早期にデバイスが破損する。
合の曲率とデバイス形状の曲率の結果、半導体デバイス
の端部で、電場の強さが増す。この増加した電場によっ
て、早期にデバイスが破損する。
【０００３】従来、いくつかの種類の端部終端構造物を
用いて、プレーナ・デバイスの端部領域での電場の強さ
を再配分もしくは削減したりして、降伏電圧を上昇させ
ようと試みられた。端部終端構造物は、ガード・リン
グ， フィールド・プレート（field plates）など（他
にもあるが）を含んでいる。しかしながら、これらの構
造物は広いシリコン領域を必要とするか、さらに製造工
程を追加する必要があり、さもなければ、理想に近い降
伏特性に達することができない。
用いて、プレーナ・デバイスの端部領域での電場の強さ
を再配分もしくは削減したりして、降伏電圧を上昇させ
ようと試みられた。端部終端構造物は、ガード・リン
グ， フィールド・プレート（field plates）など（他
にもあるが）を含んでいる。しかしながら、これらの構
造物は広いシリコン領域を必要とするか、さらに製造工
程を追加する必要があり、さもなければ、理想に近い降
伏特性に達することができない。
【０００４】
【発明が解決しようとする課題】したがって、降伏電圧
を増加できる端部終端構造を有して、従来の端部終端方
式で遭遇する問題を排除することが極めて望ましい。
を増加できる端部終端構造を有して、従来の端部終端方
式で遭遇する問題を排除することが極めて望ましい。
【０００５】
【実施例】図１は本発明による端部終端特性を有する半
導体構造物１０の一部を簡略化した断面図である。構造
物１０は、Ｎ形またはＰ形材料のいずれかから成る半導
体基板１１によって構成される。半導体基板１１は、バ
ルク半導体基板または半導体層でもよい。ここに示す半
導体基板１１は、Ｎ形材料のシリコンによって構成され
る。Ｐ形導電率のドープ領域１３は半導体基板１１の中
に形成されて、半導体基板１１とＰＮ接合を形成するよ
うにする。ドープ領域１３は、ＭＯＳＦＥＴ，バイポー
ラ・トランジスタ，絶縁ゲート・バイポーラ・トランジ
スタ（ＩＧＢＴ）などのデバイスの動作部分である。本
発明を説明するには不要なため、デバイス全体は描かれ
ていない。
導体構造物１０の一部を簡略化した断面図である。構造
物１０は、Ｎ形またはＰ形材料のいずれかから成る半導
体基板１１によって構成される。半導体基板１１は、バ
ルク半導体基板または半導体層でもよい。ここに示す半
導体基板１１は、Ｎ形材料のシリコンによって構成され
る。Ｐ形導電率のドープ領域１３は半導体基板１１の中
に形成されて、半導体基板１１とＰＮ接合を形成するよ
うにする。ドープ領域１３は、ＭＯＳＦＥＴ，バイポー
ラ・トランジスタ，絶縁ゲート・バイポーラ・トランジ
スタ（ＩＧＢＴ）などのデバイスの動作部分である。本
発明を説明するには不要なため、デバイス全体は描かれ
ていない。
【０００６】ドープ領域１４は、半導体基板１１の中に
形成されて、半導体基板１１とのＰＮ接合を形成するよ
うにし、ドープ領域１４はドープ領域１３と結合され
て、半導体基板１１の端部３０へと横方向に伸びる。ド
ープ領域１４は、ドープ領域１３と同じ導電形から形成
されるが、不純物の濃度は、ドープ領域１３の不純物濃
度より低いか同じである。ここに示すように、ドープ領
域１４は、適用量が５×１０11から１×１０13Ｕ原子／
ｃｍ2 のほう素でドープされ、ドープ領域１３は、適用
量が５×１０14から１×１０16原子／ｃｍ2 のほう素で
ドープされる。他のドーパント（dopant）や適用量も無
論可能である。
形成されて、半導体基板１１とのＰＮ接合を形成するよ
うにし、ドープ領域１４はドープ領域１３と結合され
て、半導体基板１１の端部３０へと横方向に伸びる。ド
ープ領域１４は、ドープ領域１３と同じ導電形から形成
されるが、不純物の濃度は、ドープ領域１３の不純物濃
度より低いか同じである。ここに示すように、ドープ領
域１４は、適用量が５×１０11から１×１０13Ｕ原子／
ｃｍ2 のほう素でドープされ、ドープ領域１３は、適用
量が５×１０14から１×１０16原子／ｃｍ2 のほう素で
ドープされる。他のドーパント（dopant）や適用量も無
論可能である。
【０００７】好適な実施例では、半導体基板１１の表面
からのドープ領域１４の深さは（約１．８から３．７μ
ｍ）は、同じ表面からのドープ領域１３の深さ（約４．
０から５．５μｍ）より小さい。絶縁層１２は、半導体
基板１１の表面の上に配置される。絶縁層１２は、フィ
ールド酸化物（field oxide ）または他の技術上周知の
絶縁体でもよい。本発明の好適な実施例では、絶縁層１
２の厚さは変化しており、最も厚さのある部分は、約
１．５から３．５μｍの厚さを有し、端部３０の付近に
配置される。
からのドープ領域１４の深さは（約１．８から３．７μ
ｍ）は、同じ表面からのドープ領域１３の深さ（約４．
０から５．５μｍ）より小さい。絶縁層１２は、半導体
基板１１の表面の上に配置される。絶縁層１２は、フィ
ールド酸化物（field oxide ）または他の技術上周知の
絶縁体でもよい。本発明の好適な実施例では、絶縁層１
２の厚さは変化しており、最も厚さのある部分は、約
１．５から３．５μｍの厚さを有し、端部３０の付近に
配置される。
【０００８】導電層１８は、絶縁層１２の表面の上に配
置されて、ドープ領域１４の少なくとも１部分にまで伸
びるようにする。導電層１８の１つの端部は、結合接点
２９によって半導体基板１１と電気的に結合され、導電
層１８のもう１つの端部は金属フィールド・プレート
（field plate ）３３に接続される。図１と図２に示す
好適な実施例では、導電層１８は、渦巻状またはコイル
形状で形成され、この渦巻またはコイル形状は、コイル
の相互に隣接しあう部分間の間隔が最小になるように作
られて（例えば２．５から６．５μｍ）、高い抵抗と段
階的階調（gradual gradation ）を得るようにする。導
電層１８の形状と、導電層１８の相互に隣接しあう部分
間の間隔は、電位分布をコントロールする上でのフレキ
シビリティを提供する。
置されて、ドープ領域１４の少なくとも１部分にまで伸
びるようにする。導電層１８の１つの端部は、結合接点
２９によって半導体基板１１と電気的に結合され、導電
層１８のもう１つの端部は金属フィールド・プレート
（field plate ）３３に接続される。図１と図２に示す
好適な実施例では、導電層１８は、渦巻状またはコイル
形状で形成され、この渦巻またはコイル形状は、コイル
の相互に隣接しあう部分間の間隔が最小になるように作
られて（例えば２．５から６．５μｍ）、高い抵抗と段
階的階調（gradual gradation ）を得るようにする。導
電層１８の形状と、導電層１８の相互に隣接しあう部分
間の間隔は、電位分布をコントロールする上でのフレキ
シビリティを提供する。
【０００９】導電層１８は、金属または半導体のような
材料から構成することができる。好適な実施例では、導
電層１８は、ポリシリコンから構成され、構造物１０内
のデバイスを形成するのに使用するのと同じ加工工程の
間に形成される。過度の漏れ電流なしに、端部３０での
電場の強さを軽減するために、必要な抵抗値、たとえ
ば、１０メガオーム以上の抵抗値を得るには、導電層１
８は、図２，図３に示すように、受動素子または能動素
子から構成できる。図２に示すように、抵抗降下によっ
て導電層１８に沿って電位を変化させることにより、ま
たは図３に示すように、たとえば、ポリシリコン・ダイ
オードによって離散的にすることにより、端部３０の電
場は減少し、早期の装置の破損が防止される。
材料から構成することができる。好適な実施例では、導
電層１８は、ポリシリコンから構成され、構造物１０内
のデバイスを形成するのに使用するのと同じ加工工程の
間に形成される。過度の漏れ電流なしに、端部３０での
電場の強さを軽減するために、必要な抵抗値、たとえ
ば、１０メガオーム以上の抵抗値を得るには、導電層１
８は、図２，図３に示すように、受動素子または能動素
子から構成できる。図２に示すように、抵抗降下によっ
て導電層１８に沿って電位を変化させることにより、ま
たは図３に示すように、たとえば、ポリシリコン・ダイ
オードによって離散的にすることにより、端部３０の電
場は減少し、早期の装置の破損が防止される。
【００１０】図２は、本発明の実施例による受動素子か
ら構成される導電層１２の簡略化した上面図である。こ
の実施例において、導電層１８はポリシリコンから形成
される。ポリシリコンの抵抗は、アモルファス・シリコ
ンまたは半絶縁性多結晶シリコン（ＳＩＰＯＳ）に比べ
て制御がやさしい。その後、導電層１８はＮ形またはＰ
形不純物のいずれにもドープできる。好適な実施例で
は、導電層１８は、適用量が５×１０12から１×１０15
原子／ｃｍ2 のほう素によってドープされる。
ら構成される導電層１２の簡略化した上面図である。こ
の実施例において、導電層１８はポリシリコンから形成
される。ポリシリコンの抵抗は、アモルファス・シリコ
ンまたは半絶縁性多結晶シリコン（ＳＩＰＯＳ）に比べ
て制御がやさしい。その後、導電層１８はＮ形またはＰ
形不純物のいずれにもドープできる。好適な実施例で
は、導電層１８は、適用量が５×１０12から１×１０15
原子／ｃｍ2 のほう素によってドープされる。
【００１１】図３は、本発明の別の実施例による能動素
子から構成される導電層１８の簡略化した上面図であ
る。この実施例では、複数のダイオード３１が導電層１
８の中に形成される。ダイオード３１は、ＰＮ接合によ
って高い抵抗を達成し、図２の実施例と同様の高い抵抗
の材料は必要としない。図に示すダイオード３１は導電
形が交互になっている。ダイオード３１は、ポリシリコ
ンの導電層１８を形成して、ついで選択的に導電層１８
をドーピングしてダイオード３１を形成ことによって形
成できる。ダイオード３１はドーパント濃度が、Ｐ領域
では約１×１０17から１×１０20、Ｎ領域では１×１０
15から２×１０20であることが望ましい。
子から構成される導電層１８の簡略化した上面図であ
る。この実施例では、複数のダイオード３１が導電層１
８の中に形成される。ダイオード３１は、ＰＮ接合によ
って高い抵抗を達成し、図２の実施例と同様の高い抵抗
の材料は必要としない。図に示すダイオード３１は導電
形が交互になっている。ダイオード３１は、ポリシリコ
ンの導電層１８を形成して、ついで選択的に導電層１８
をドーピングしてダイオード３１を形成ことによって形
成できる。ダイオード３１はドーパント濃度が、Ｐ領域
では約１×１０17から１×１０20、Ｎ領域では１×１０
15から２×１０20であることが望ましい。
【００１２】図４から図９は、各種の加工段階中の本発
明の実施例の断面図を示す。Ｎ形垂直ＭＯＳＦＥＴを特
徴とする端部終端の製造を示すが、本発明は、Ｐ形ＭＯ
ＳＦＥＴ、バイポーラ・トランジスタやＩＧＢＴなど他
のデバイスを組み入れることもできる。図に示す参照番
号は、図１から図３に示す番号に対応する。
明の実施例の断面図を示す。Ｎ形垂直ＭＯＳＦＥＴを特
徴とする端部終端の製造を示すが、本発明は、Ｐ形ＭＯ
ＳＦＥＴ、バイポーラ・トランジスタやＩＧＢＴなど他
のデバイスを組み入れることもできる。図に示す参照番
号は、図１から図３に示す番号に対応する。
【００１３】図４は製造の初期段階を示す。第１に、Ｎ
形シリコンの半導体基板１１が設けられる。次に、二酸
化シリコンなどの絶縁層１２が半導体基板１１の表面上
に形成され、パターン化されて、業界で周知の標準技術
を用いて開口部４１，４２を形成する。Ｐ形領域１３は
ついで、マスクとして絶縁層１２を利用して、半導体基
板１１の一部分の中に形成される。
形シリコンの半導体基板１１が設けられる。次に、二酸
化シリコンなどの絶縁層１２が半導体基板１１の表面上
に形成され、パターン化されて、業界で周知の標準技術
を用いて開口部４１，４２を形成する。Ｐ形領域１３は
ついで、マスクとして絶縁層１２を利用して、半導体基
板１１の一部分の中に形成される。
【００１４】図５は、Ｐ形領域１３に隣接する半導体基
板１１の一部を露出させるために、選択的に除去された
絶縁層１２の一部分を有する、図４の構造物を示す。ド
ープ領域１４は、従来技術によって半導体基板１１の中
にＰ形ドーパントが埋め込まれることによって形成され
る。
板１１の一部を露出させるために、選択的に除去された
絶縁層１２の一部分を有する、図４の構造物を示す。ド
ープ領域１４は、従来技術によって半導体基板１１の中
にＰ形ドーパントが埋め込まれることによって形成され
る。
【００１５】次に、図６に示すように、絶縁層１２の部
分が除去され、これは端部３０にはない。絶縁層３２
は、半導体基板１１と絶縁層１２の上に形成されるが、
絶縁層３２は、図に示す都合上、絶縁層１２の上には示
されていない。ついで、ポリシリコン層が絶縁層３２と
絶縁層１２の上に形成され、ついで、ポリシリコン層が
選択的にエッチングされて、導電層１８を設け、ゲート
電極１６などの、構造物１０内のデバイスに使用される
べく、ポリシリコン層を設ける。絶縁層３２も、選択的
にエッチングできて、Ｐ形領域１３の周囲にある能動領
域１９，２０の開口部を設ける。導電層１８のポリシリ
コン層は、渦巻またはコイル形状でパターン化されるの
が望ましい。
分が除去され、これは端部３０にはない。絶縁層３２
は、半導体基板１１と絶縁層１２の上に形成されるが、
絶縁層３２は、図に示す都合上、絶縁層１２の上には示
されていない。ついで、ポリシリコン層が絶縁層３２と
絶縁層１２の上に形成され、ついで、ポリシリコン層が
選択的にエッチングされて、導電層１８を設け、ゲート
電極１６などの、構造物１０内のデバイスに使用される
べく、ポリシリコン層を設ける。絶縁層３２も、選択的
にエッチングできて、Ｐ形領域１３の周囲にある能動領
域１９，２０の開口部を設ける。導電層１８のポリシリ
コン層は、渦巻またはコイル形状でパターン化されるの
が望ましい。
【００１６】好適な実施例では、図７に示すように、Ｐ
形ドープ領域１７は、不純物の適用量が、ドープ領域１
４のそれより大きいが、ドープ領域１３より少ない形
で、イオン注入法によって形成される。導電層１８とゲ
ート電極１６はまたＰ形にドープされ、Ｐ形領域１７の
形成中にドープして、加工段階を削除できる。
形ドープ領域１７は、不純物の適用量が、ドープ領域１
４のそれより大きいが、ドープ領域１３より少ない形
で、イオン注入法によって形成される。導電層１８とゲ
ート電極１６はまたＰ形にドープされ、Ｐ形領域１７の
形成中にドープして、加工段階を削除できる。
【００１７】図８では、その後Ｎ形ドープ領域２２が、
Ｐ形領域１３の一部分の上に形成されたフォトレジスト
・マスク２１を使用して選択的に形成される。抵抗器な
どの受動素子が導電層１８内に形成される場合には、フ
ォトマスク２１はまた、Ｐ形導電層１８の上に完全に形
成されて、導電層１８が、ドープ領域２２の形成中、ド
ープＮ形にならないように防ぐ。図３の実施例に示すよ
うに、複数のダイオードを導電層１８の中に形成する場
合には、フォトマスク２１は、導電層１８の選択した部
分の上に形成されて、Ｎ形ドープ領域２２の形成と同時
に、Ｎ形領域が導電層１８の部分の中に形成されるよう
にする。
Ｐ形領域１３の一部分の上に形成されたフォトレジスト
・マスク２１を使用して選択的に形成される。抵抗器な
どの受動素子が導電層１８内に形成される場合には、フ
ォトマスク２１はまた、Ｐ形導電層１８の上に完全に形
成されて、導電層１８が、ドープ領域２２の形成中、ド
ープＮ形にならないように防ぐ。図３の実施例に示すよ
うに、複数のダイオードを導電層１８の中に形成する場
合には、フォトマスク２１は、導電層１８の選択した部
分の上に形成されて、Ｎ形ドープ領域２２の形成と同時
に、Ｎ形領域が導電層１８の部分の中に形成されるよう
にする。
【００１８】このようにして、本発明による端部終端特
性は、加工工程の数を増やさずに、デバイス製造と同じ
加工の間に製造できる。
性は、加工工程の数を増やさずに、デバイス製造と同じ
加工の間に製造できる。
【００１９】以後は、図９に示すように、絶縁フィルム
３１に、従来の方法に従って、フォトリソグラフィ技術
とエッチング技術を用いて、接点穴２５，２６，２７，
２８が設けられる。最後に、メタライゼーション層２４
が形成されて、パターン化されて、導電層１８の１つの
端部と半導体基板１１とを電気的に結合するために、結
合接点２９を設け、この接点は、ＭＯＳＦＥＴのドレイ
ンとして働き、金属フィールド・プレート３３を介し
て、導電層１８のもう１つの端部をＮ形領域２２と結合
し、これは、ＭＯＳＦＥＴのソースとして働く。
３１に、従来の方法に従って、フォトリソグラフィ技術
とエッチング技術を用いて、接点穴２５，２６，２７，
２８が設けられる。最後に、メタライゼーション層２４
が形成されて、パターン化されて、導電層１８の１つの
端部と半導体基板１１とを電気的に結合するために、結
合接点２９を設け、この接点は、ＭＯＳＦＥＴのドレイ
ンとして働き、金属フィールド・プレート３３を介し
て、導電層１８のもう１つの端部をＮ形領域２２と結合
し、これは、ＭＯＳＦＥＴのソースとして働く。
【００２０】従って、本発明により、改良された端部終
端構造物が設けられて、早期のデバイス破損を防止す
る。加えて、本発明を実現するのに、広いシリコン領域
や、製造工程数を増やす必要がない。ドープ領域１４と
導電層１８の組み合わせは、両方とも高い電圧を達成
し、アバランシェでも安定する端部終端特性を設ける。
ドープ領域１４がなく、導電層１８だけでは、高い電圧
を達成しない。ドープ領域１４では導電層１８がない
と、電圧はアバランシェに崩壊する。しかしながら、導
電層１８とドープ領域１４を組み合わせると、加工工程
の数を増やさなくても、またアモルファス・シリコンま
たはＳＩＰＯＳなどの高い抵抗フィルムの抵抗を制御す
る必要がなくても達成される、高い安定した電圧が提供
される。
端構造物が設けられて、早期のデバイス破損を防止す
る。加えて、本発明を実現するのに、広いシリコン領域
や、製造工程数を増やす必要がない。ドープ領域１４と
導電層１８の組み合わせは、両方とも高い電圧を達成
し、アバランシェでも安定する端部終端特性を設ける。
ドープ領域１４がなく、導電層１８だけでは、高い電圧
を達成しない。ドープ領域１４では導電層１８がない
と、電圧はアバランシェに崩壊する。しかしながら、導
電層１８とドープ領域１４を組み合わせると、加工工程
の数を増やさなくても、またアモルファス・シリコンま
たはＳＩＰＯＳなどの高い抵抗フィルムの抵抗を制御す
る必要がなくても達成される、高い安定した電圧が提供
される。
【００２１】本発明はいくつかの個別の実施例と併せて
説明してきたが、当業者は、上記の説明に鑑み、さらな
る変更，変形，バリエーションを数多く考えられること
は明かである。したがって、本発明は、添付の特許請求
の範囲の意図と範囲に属す可能性のあるすべての変更，
変形，応用を包含することを意図している。
説明してきたが、当業者は、上記の説明に鑑み、さらな
る変更，変形，バリエーションを数多く考えられること
は明かである。したがって、本発明は、添付の特許請求
の範囲の意図と範囲に属す可能性のあるすべての変更，
変形，応用を包含することを意図している。
【図１】 本発明による端部終端構造物を有する半導体
デバイスの一部を単純化した断面図である。
デバイスの一部を単純化した断面図である。
【図２】 本発明の実施例による端部終端構造物の単純
化した上面図である。
化した上面図である。
【図３】 本発明の実施例による端部終端構造物の単純
化した上面図である。
化した上面図である。
【図４】 加工の最初の段階における本発明の実施例の
断面図である。
断面図である。
【図５】 加工の中間段階における本発明の実施例の断
面図である。
面図である。
【図６】 加工の中間段階における本発明の実施例の断
面図である。
面図である。
【図７】 加工の中間段階における本発明の実施例の断
面図である。
面図である。
【図８】 加工の中間段階における本発明の実施例の断
面図である。
面図である。
【図９】 加工の最終段階における本発明の実施例の断
面図である。
面図である。
１０ 半導体構造物 １１ 半導体基板 １２ 絶縁層，導電層（図２） １３ 第１ドープ領域 １４ 第２ドープ領域 １６ ゲート電極 １７ Ｐ形ドープ領域 １８ 導電層 １９，２０ 開口部 ２１ フォトレジスト・マスク ２２ Ｎ形ドープ領域 ２５，２６，２７，２８ 接点穴 ２９ 結合接点 ３０ 端部 ３１ ダイオード（図３），絶縁フィルム（図９） ３２ 絶縁層 ３３ 金属フィールド・プレート ４１，４２ 開口部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｋ
Claims (5)
- 【請求項１】 半導体構造物であって：第１導電形の半
導体層（１１）；前記半導体層（１１）内に選択的に形
成される第２導電形の第１ドープ領域（１３）；前記半
導体層（１１）内に選択的に形成され、前記第１ドープ
領域（１３）と結合される前記第２導電形の第２ドープ
領域（１４）であって、前記第２ドープ領域（１４）
は、不純物濃度が前記第１ドープ領域（１３）のそれよ
り低い第２ドープ領域（１４）；前記半導体層（１１）
の上、および前記第２ドープ領域（１４）の少なくとも
一部分の上に配置される絶縁層（１２）；および前記絶
縁層の上に配置され、コイル形状の構成を有する導電層
（１８）であって、前記導電層（１８）の隣接する部分
は互いに間隔を開けられており、また前記導電層（１
８）は、前記半導体層（１１）と結合される導電層（１
８）；によって構成されることを特徴とする半導体構造
物。 - 【請求項２】 前記導電層（１８）が、ポリシリコンで
構成されることを特徴とする、請求項１記載の半導体構
造物。 - 【請求項３】 前記導電層（１８）が、複数のダイオー
ドによって構成されることを特徴とする、請求項１記載
の半導体構造物。 - 【請求項４】 前記コイル形状をとる前記導電層（１
８）の前記隣接部分が、互いに間隔を開ける形で、１０
メガオーム以上の抵抗を得るようにすることを特徴とす
る、請求項１記載の半導体構造物。 - 【請求項５】 半導体デバイスを形成する工程であっ
て：表面を有する第１導電形の半導体基板（１１）を設
ける段階；前記半導体基板（１１）内に第２導電形の第
１ドープ領域（１３）を形成する段階であって、前記第
１ドープ領域（１３）が前記表面から第１の深さまで伸
びる段階；前記半導体基板（１１）内に前記第２導電形
の第２ドープ領域（１４）を形成する段階であって、前
記第２ドープ領域（１４）は、前記第１の深さより少な
い前記表面からの第２深さまで伸び、前記第２ドープ領
域（１４）は、前記第１ドープ領域（１３）と結合さ
れ、前記第１ドープ領域（１３）より低い不純物濃度を
有する段階； 前記半導体基板（１１）の上、および前
記第２ドープ領域（１４）の少なくとも一部分の上に、
絶縁層（１２）を形成する段階；前記絶縁層（１２）の
上にコイル形状の構成を有する導電層（１８）を形成す
る段階；および前記導電層（１８）を前記半導体基板
（１１）と結合する段階；によって構成されることを特
徴とする工程。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/270,281 US5486718A (en) | 1994-07-05 | 1994-07-05 | High voltage planar edge termination structure and method of making same |
| US270281 | 1994-07-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832031A true JPH0832031A (ja) | 1996-02-02 |
Family
ID=23030674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7189751A Pending JPH0832031A (ja) | 1994-07-05 | 1995-07-04 | 高電圧のプレーナ端部終端構造物とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5486718A (ja) |
| EP (1) | EP0691686A1 (ja) |
| JP (1) | JPH0832031A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000294803A (ja) * | 1998-11-05 | 2000-10-20 | Fuji Electric Co Ltd | 半導体装置 |
| JP2001044431A (ja) * | 1999-05-27 | 2001-02-16 | Fuji Electric Co Ltd | 半導体装置 |
| JP2002535839A (ja) * | 1999-01-15 | 2002-10-22 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 半導体素子に対するエッジ終端部、エッジ終端部を有するショットキー・ダイオードおよびショットキー・ダイオードの製造方法 |
| JP2010245549A (ja) * | 1998-11-05 | 2010-10-28 | Fuji Electric Systems Co Ltd | 半導体装置 |
| JP2016042542A (ja) * | 2014-08-19 | 2016-03-31 | 富士電機株式会社 | 半導体装置及びその製造方法 |
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| WO2000025362A1 (de) * | 1998-10-23 | 2000-05-04 | Infineon Technologies Ag | Leistungshalbleiter und herstellungsverfahren |
| US6204097B1 (en) * | 1999-03-01 | 2001-03-20 | Semiconductor Components Industries, Llc | Semiconductor device and method of manufacture |
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1995
- 1995-07-03 EP EP95110320A patent/EP0691686A1/en not_active Ceased
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