JP3776666B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 127
- 239000012535 impurity Substances 0.000 claims description 116
- 239000000758 substrate Substances 0.000 claims description 74
- 230000001737 promoting effect Effects 0.000 claims description 73
- 230000001629 suppression Effects 0.000 claims description 61
- 230000002441 reversible effect Effects 0.000 claims description 14
- 239000003989 dielectric material Substances 0.000 claims description 6
- 230000001747 exhibiting effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 18
- 230000005684 electric field Effects 0.000 description 18
- 230000000694 effects Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001154 acute effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/112—Field plates comprising multiple field plate segments
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/765—Making of isolation regions between components by field effect
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- H—ELECTRICITY
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板を用いた半導体装置に関し、特に、耐圧性を高めるための電界緩和手段が組み込まれた半導体装置に関する。
【０００２】
【従来の技術】
半導体基板にトランジスタのような種々の回路素子を組み込んで形成される集積回路では、素子の機能部分として、半導体基板の表面に、該半導体基板の導電型と逆の導電型を示す第１の不純物領域が形成される。この不純物領域に、該不純物領域から半導体基板を覆う酸化膜上に伸びる電路を経て、半導体基板との間に逆電圧が印加されると、その電圧値に応じて、前記電路下で半導体基板の表面に沿って不純物領域から空乏層が伸びる。
【０００３】
この空乏層が周辺の回路部分に達すると、該回路部分の電気特性に強い悪影響を及ぼす。この周辺回路への空乏層の伸長を防止する技術として、半導体基板と同一の導電型を示しかつ該基板の不純物濃度よりも高い不純物濃度を有する第２の不純物領域を、チャンネルストッパとして半導体基板に設ける技術がある。
【０００４】
しかしながら、単にチャンネルストッパを設けたのみでは、比較的低い電圧の印加によっても空乏層がチャンネルストッパに到達し、その後の電圧の増加により、第１の不純物領域と半導体基板との接合面での接合耐圧よりも低い電圧値で、空乏層でのブレークダウンが生じてしまう。
そこで、本願発明者等は、特開平１１−２０４６３２号（特願平１０−１７８４８号）公報に示されているように、電路下の酸化膜内に前記電路に沿って互いに間隔をおいて配置される電極を配置すると共に、該電極に前記半導体基板の電位を付与する電界緩和技術を提案した。
【０００５】
この電界緩和技術によれば、各電極により電圧の増大に伴い段階的に空乏層の伸びが段階的に規制され、すなわち、電圧の増大に伴い段階的に空乏層の伸長を許すことにより、空乏層でのブレークダウン電圧と前記接合耐圧とのバランスを考慮することができ、これにより、半導体装置の全体的な耐圧特性の向上が図られる。
【０００６】
【発明が解決しようとする課題】
ところで、このような耐圧向上技術は、所定の基板電位の印加を受ける前記電極を前記電路の伸長方向に相互に間隔をおいて配置する必要があり、電極間に所定の間隔を保持する必要があることから、前記した多数の電極を必要とするとき、素子のコンパクト化のために、その寸法の低減を図る上で、有利とは言えない。
【０００７】
そこで、本発明の目的は、耐圧性を損なうことなくさらにコンパクト化を図り得る半導体装置を提供することにある。
【０００８】
本発明は、前記した電界緩和技術では、各電極が空乏層の伸びを抑制し、この電極による空乏層の伸びの抑制と、各電極を埋設する前記電気絶縁膜の電極間の領域、すなわち電極間のスペース領域での空乏層の伸びとの組み合わせにより、空乏層でのブレークダウン電圧と前記接合耐圧とのバランスを保持するように、空乏層の伸びが段階的に制御されることに着目し、基本的には、前記電極間に前記電気絶縁膜よりも空乏層の伸長を促進させる手段を配置することにより、前記したバランスを崩すことなく、両電極間の間隔の実質的な低減を図り、これにより耐圧性を損なうことなく半導体装置のコンパクト化を達成することを特徴とする。
【０００９】
【課題を解決するための手段】
本発明は、ｐ型またはｎ型のいずれか一方の導電型を示す半導体基板と、ｐ型またはｎ型の他方の導電型を示し、半導体基板の表面に設けられた電気絶縁膜上に伸びる電路を経て半導体基板との間に逆方向電位が印加される第１の不純物領域と、該第１の不純物領域から電路下で該電路に沿って伸長しようとする空乏層の伸びを規制すべく、第１の不純物領域から間隔をおいて半導体基板の表面に形成され半導体基板と同一の導電型を示しかつ該半導体基板の不純物濃度よりも高い不純物濃度を有する第２の不純物領域と、該第２の不純物領域に向けての空乏層の伸長を抑制すべく、前記電気絶縁膜中で前記電路の伸長方向へ相互に間隔をおいて配置されかつ半導体基板とほぼ同電位におかれる複数の細幅部を備える抑制電極層とを含む半導体装置を対象とする。
【００１０】
本発明は、前記抑制電極層の前記細幅部間に、前記空乏層の前記第２の不純物領域へ向けての伸長を促進させる伸長促進手段を配置したことを特徴とする。
【００１１】
前記抑制電極層の前記細幅部を埋設する前記電気絶縁膜に比較して前記空乏層の伸長をより促進させる前記伸長促進手段は、該伸長促進手段および前記抑制電極層を含む電界緩和手段の電界緩和効果を損なうことなく、各細幅部間の間隔の低減を可能とし、また両不純物領域間の間隔の低減をも可能にすることから、半導体素子の耐圧性の低下を招くことなく、そのコンパクト化が可能となる。
【００１２】
前記伸長促進手段は、前記細幅部間で、前記半導体基板上の前記電気絶縁膜上に伸びる前記電路に設けられた前記基板へ向けて突出する突起部と前記半導体基板の前記表面との間で規定される前記電気絶縁膜の肉薄部で構成することができる。
前記電気絶縁膜は、その前記肉薄部で、他の部分に比較して厚さ寸法が低減することから、該電気絶縁膜上の前記電路に印加される電位により、前記空乏層の伸びが促進される。
【００１３】
前記伸長促進手段は、前記抑制電極層の前記細幅部間に対応する領域に配置された伸長促進電極で構成することができる。
前記伸長促進電極は、前記抑制電極層と同一面上で該抑制電極層の前記各細幅部から間隔をおいて配置することができる。また、この配置例に代えて、前記伸長促進電極を電気絶縁膜内で前記抑制電極層と前記半導体基板の前記表面との間の平面上の前記細幅部間に対応する領域に配置することができる。
【００１４】
これらの前記伸長促進電極は、電気的に浮遊状態あるいは前記第１の不純物領域の電位とほぼ等しい電位におくことができる。いずれの場合にしても、前記抑制電極層の前記細幅部間を満たす前記電気絶縁膜に比較して空乏層の伸長が促進されるが、促進効果を高める上で、伸長促進電極に第１の不純物領域の電位とほぼ等しい電位を印加することが望ましい。
【００１５】
前記伸長促進手段は、前記電気絶縁膜の誘電率よりも大きな誘電率を示す誘電体で構成することができる。前記電気絶縁膜領域の部分的な誘電率の増大は、該電気絶縁膜の実質的な厚さ寸法の低減として作用することから、前記電気絶縁膜の前記した部分的な低減と同様な効果が得られる。
【００１７】
さらに、前記抑制電極層の前記細幅部間のスリットの工夫によっても、前記半導体装置の耐圧性の低下を招くことなくそのコンパクト化を達成することが可能となる。
すなわち、前記抑制電極層の前記細幅部間のスリットに、前記第１の不純物領域から伸びる前記電路の伸長方向へ向けて該電路の側縁に関して鋭角的に該電路から伸び出して空乏層の第２の不純物領域への伸長を促進させる伸長端を形成することができる。各伸長促進用のスリットは、前記電気絶縁膜で満たされているが、電路の側方から前記空乏層の伸長方向へはみ出して伸びることから、空乏層の伸長を伸長端の伸長方向へ案内することにより、該空乏層でのブレークダウンを効果的に抑制することができ、各スリットの幅寸法すなわち前記細幅部間の間隔の低減が可能となる。
【００１８】
【発明の実施の形態】
以下、本発明を図示の実施の形態について詳細に説明する。
〈具体例１〉
図１および図２は、本発明に係る半導体装置の具体例１を示す。
本発明に係る半導体装置１０は、図示の例では、高耐圧ダイオードであり、例えば２０Ω・cmの固有抵抗値を有するＮ型シリコンからなる半導体基板１１に組み込まれている。
【００１９】
半導体基板１１の表面には、アノードとして、円形の第１の不純物領域１２が形成されている。第１の不純物領域１２は、半導体基板１１の導電型とは逆のＰ型の導電性を示す。
また、半導体基板１１の表面には、図２に明確に示されているように、第１の不純物領域１２から間隔をおいて該不純物領域を取り巻く第２の不純物領域１３が形成されている。第２の不純物領域１３は、半導体基板１１と同一の導電型を示し、しかもその不純物濃度が半導体基板１１のそれよりも大きな高濃度不純物領域である。この第２の不純物領域１３は、ダイオードのカソードとして使用され、また後述するチャンネルストッパとしても機能する。
【００２０】
半導体基板１１の表面には、図１に示されているように、電気絶縁膜１４が形成されている。電気絶縁膜１４は、図２では、図面の簡素化のために省略されている。
図１に示す例では、電気絶縁膜１４は、半導体基板１１上を直接的に覆う例えば１μｍの厚さ寸法を有する下層１４ａと該下層を部分的に覆う例えば１μｍの厚さ寸法を有する上層１４ｂとで構成された積層構造を備える。下層１４ａは、例えば半導体基板１１の熱酸化により、形成することができる。上層１４ｂは、例えばＣＶＤ法により、形成することができる。
【００２１】
図１に示されているように、下層１４ａにおける上層１４ｂから露出する部分には、第１の不純物領域１２を露出させるためのコンタクトホール１５が形成されており、このコンタクトホール１５を経て、コンタクト１６が第１の不純物領域１２に接続されている。コンタクト１６には、図示の例では、電気絶縁膜１４上で第１の不純物領域を覆って配置される図２に示すような円形のフィールドプレート１７が、コンタクト１６と一体的に、形成されている。
【００２２】
フィールドプレート１７は、従来よく知られているように、第１の不純物領域１２の周辺を取り巻いて形成される後述する全体に円形の空乏層（１９）の縁部での局部的な電界の集中を防止して、この電界を緩和する作用をなす。フィールドプレート１７は、例えば導電性を示すポリシリコンから成り、図示の例では、フィールドプレート１７に一体的に、第１の不純物領域１２に接続される電路１８が形成されている。
【００２３】
電路１８は、図２に示すように、フィールドプレート１７の外縁から第２の不純物領域１３を横切るように、電気絶縁膜１４上を第２の不純物領域１３の上方の領域に伸びる。
第２の不純物領域１３には、図示しない従来よく知られた配線が接続されており、該配線および第１の不純物領域１２から伸びる電路１８を経て、第１の不純物領域１２をアノードとし、第２の不純物領域１３をカソードとして、両者間に逆方向電圧が印加される。
【００２４】
アノード１２およびカソード１３間に逆方向電圧が印加されると、第１の不純物領域１２の外縁には、図１に示すように、空乏層１９が形成される。
前記逆方向電圧が比較的低いとき、空乏層１９は、第１の不純物領域１２の近傍で、該不純物領域を取り巻くように全体に円形状に形成される。このとき、空乏層１９の縁部は、図１に仮想線１９ａで示すように、フィールドプレート１７の縁部により規定される該縁部に対応する円形領域に向けて、周方向にほぼ均一に、拡大が図られる。その結果、従来よく知られたフィールドプレート１７の前記した電界緩和作用により、円形空乏層１９ａでの局部的な電界集中によるブレークダウンが防止される。
【００２５】
アノード１２およびカソード１３間の前記逆方向電圧が増大すると、その電圧の増大に伴い、フィールドプレート１７により拡張を促進された空乏層１９が、さらに全体的に拡張しようとする。また、空乏層１９の縁部（１９ａ）のうち、電路１８下に対応する部分が、該電路下で、チャンネルストッパとして機能する第２の不純物領域１３に向けて、さらに、伸長しようとする。
【００２６】
空乏層１９の縁部（１９ａ）の前記した全体的な拡張を規制しかつ該縁部（１９ａ）のうちの電路１８下に対応する部分の第２の不純物領域１３へ向けての前記した伸長を好適に制御するために、抑制電極層２０が例えば１０００Åの厚さ寸法を有する導電性ポリシリコンで形成されている。
【００２７】
抑制電極層２０は、図２に明確に示されているように、ほぼ第２の不純物領域１３を覆って環状に形成され、さらにその内縁２０ａが第２の不純物領域１３を越えて第１の不純物領域１２に向けて張り出す。抑制電極層２０は、前記した空乏層１９の伸びを規制すべく、図１に示す配線２１を経て、第２の不純物領域１３の電位すなわち半導体基板１１の電位が付与されている。
【００２８】
空乏層１９の縁部１９ａは、従来よく知られているように、基板電位を付与された抑制電極層２０の内縁２０ａに達すると、その拡張を抑制される。
また、空乏層１９の電路１８下での前記した伸長を好適に制御するために、抑制電極層２０には、前記電路１８に交差してこれを横切る方向に伸長しかつそれぞれが幅寸法ｓを有する複数のスリット２２が相互に並列的に形成されている。図示の例では、各スリット２２は、相互に相等しい間隔ｗをおいて配列されている。
【００２９】
図２に示された電路１８の伸長方向に沿う線I-Iに沿って得られた図１の断面図で明示されているように、抑制電極層２０には、前記スリット２２により、第２の不純物領域１３上に位置する電極本体部分２３ａと、相互にスリット２２の幅寸法に対応する間隔ｓをおいて第１の不純物領域１２上へ向けて配列されかつそれぞれが幅寸法ｗを有する複数の電極細幅部２３ｂとが、規定されている。
【００３０】
抑制電極層２０は、前記したとおり、配線２１により、第２の不純物領域１３に電気的に接続されており、これにより第２の不純物領域１３の電位である半導体基板１１の電位に保持されていることから、電極本体部分２３ａおよび各電極細幅部２３ｂは、電路１８下での空乏層１９の伸長を規制する。また、電極本体部分２３ａおよび電極細幅部２３ｂは、適正な間隔ｓをおいて、第２の不純物領域１３から第１の不純物領域１２に向けて電路１８の伸長方向へ配列されていることから、従来よく知られているように、前記した逆方向電圧値の増大に伴って、空乏層１９が電路１８に沿って第２の不純物領域１３に向けて伸長しようとするとき、この空乏層１９の伸長が好適な制御を受ける。
【００３１】
すなわち、前記した逆方向電圧の印加によって、図１に仮想線で示されているように、フィールドプレート１７により規定される円形の空乏層１９ａが形成された後、さらに第１の不純物領域１２および第２の不純物領域１３間の前記逆方向電位が増大すると、空乏層１９ａでの電界集中による該空乏層でのブレークダウン前に、空乏層１９ａは、第１の不純物領域１２に最も近接して配置された電極細幅部２３ｂの外縁で規定される点ａ１に達する。点ａ１に達した空乏層１９ｂは、電極細幅部２３ｂにより、該細幅部の外縁で規定される点ａ１で、前記逆方向電圧の増大に拘わらず、その伸長を強く抑制される。
引き続いて前記逆方向電位が増大すると、さらに、空乏層１９がブレークダウンを生じる前に、空乏層１９は、さらに、スリット２２を介して隣り合う外方の電極細幅部２３ｂへの伸びを許される。以下、空乏層１９は、前記したと同様な第２の不純物領域１３側の各電極細幅部２３ｂおよび電極本体部分２３ａにより、それぞれの縁部で規定される各点（ａ２〜ａ５）で、順次、段階的な伸長（１９ａ〜１９ｆ）の規制を受け、最終的に第２の不純物領域１３に達する。
【００３２】
この空乏層１９の段階的な伸長の制御により、空乏層１９でのブレークダウン電圧値と、第１の不純物領域１２および半導体基板１１との間の接合耐圧値とがほぼ等しくなるように両者のバランスが図られ、これにより、半導体装置１０の耐圧性の向上が図られる。
【００３３】
前記したような空乏層１９の伸長を好適に制御する抑制電極層２０に関連して、図１に示されているように、本発明に係る半導体装置１０には、空乏層１９の第２の不純物領域１３へ向けての伸長を促進する伸長促進手段２４が設けられている。
【００３４】
図１に示す具体例１では、伸長促進手段２４は、電極本体部分２３ａおよび各電極細幅部２３ｂ間を満たす電気絶縁膜１４の肉薄部１４−１からなる。
電気絶縁膜１４は、図の例では、半導体基板１１上を覆う下層１４ａと、該下層上に形成された上層１４ｂとの積層からなるが、上層１４ｂ上に形成された電路１８には、電極本体部分２３ａおよび各電極細幅部２３ｂ間で半導体基板１１へ向けて突出する突起部１８ａが設けられている。各突起部１８ａは、抑制電極層２０に間隔をおいてその上面の近傍に伸びる。
【００３５】
電路１８の各突起部１８ａは、半導体基板１１へ向けて突出することにより、電路１８の非突起部分と半導体基板１１との間を満たす電気絶縁膜１４の厚さ寸法ｔ１よりも小さな厚さ寸法ｔ２を有する前記した肉薄部１４−１を電極本体部分２３ａおよび各電極細幅部２３ｂ間に規定する。
【００３６】
この肉薄部１４−１の形成のために、半導体基板１１上に形成された電気絶縁膜１４の下層１４ａ上に抑制電極層２０を形成し、その後、抑制電極層２０をほぼ均一な厚さ寸法で覆う上層１４ｂを形成した後、上層１４ｂのスリット２２の位置にあたる部分に、例えばホトリソ・エッチング技術を用いてたとえば約０．５μｍの深さのエッチング溝を形成する。このエッチング溝が形成された上層１４ｂ上に、従来よく知られた方法により電路１８のための材料を堆積し、これにホトリソ・エッチング技術を施すことにより、前記エッチング溝に対応した部分に突起部１８ａを有する電路１８を形成することができ、これにより前記した肉薄部１４−１を形成することができる。
【００３７】
各電極細幅部２３ｂ間に形成された肉薄部１４−１では、非肉薄部に比較して、電路１８と、電気絶縁膜１４が形成される半導体基板１１の表面との間の距離が減少することから、前記電路１８に印加される電位に基づく静電効果により、スリット２２の領域での空乏層１９の伸びが促進される。そのため、空乏層１９の伸びを促進させる肉薄部１４−１を形成することにより、適正に空乏層１９の伸びを促進させるためのスリット２２の幅寸法ｓを例えば６μｍから４μｍに低減させることができ、これにより電極細幅部２３ｂ間の間隔ｓを従来よりも小さく設定することが可能となる。
【００３８】
従って、伸長促進手段２４が設けられた本発明に係る半導体装置１０によれば、前記した耐圧性を損なうことなく、各スリット２２の幅寸法ｓすなわち電極細幅部２３ｂ間あるいは該電極細幅部と電極本体部分２３ａとの間の間隔ｓの低減を図ることができ、これにより第１の不純物領域１２と第２の不純物領域１３との間の間隔をも小さく設定することが可能となり、半導体装置１０のコンパクト化が達成される。
【００３９】
〈具体例２〉
図３に示す具体例２では、伸長促進手段２４は、抑制電極層２０と同様な導電材料からなる伸長促進電極２４ａを備える。伸長促進電極２４ａは、抑制電極層２０が配置された平面と同一平面である下層１４ａ上で、電極細幅部２３ｂ間に、あるいは該電極細幅部２３ｂと電極本体部分２３ａとの間に、抑制電極層２０から電気的に絶縁されて、配置されている。また、伸長促進電極２４ａは、図３に示す例では、フィールドプレート１７から伸びる電路２４ｂを経て、第１の不純物領域１２の電位が付与されている。
【００４０】
第２の不純物領域１３の電位を与えられる電極細幅部２３ｂ間あるいは該電極細幅部と電極本体部分２３ａとの間には、伸長促進電極２４ａが配置され、該促進電極には、空乏層１９の伸びを抑制すべく第２の不純物領域１３の電位が付与される抑制電極層２０の電位と逆極性の電位である第１の不純物領域１２の電位が付与される。
そのため、例えば電極細幅部２３ｂ間に配置された伸長促進電極２４ａは、両電極細幅部２３ｂ間あるいは該電極細幅部と電極本体部分２３ａとの間で、細幅部２３ｂによる空乏層１９の伸びを規制する作用とは逆の、空乏層１９の伸長を促進させる作用をなす。
その結果、電極細幅部２３ｂ間および該電極細幅部と電極細幅部２３ｂとの間に配置された伸長促進電極２４ａは、電極細幅部２３ｂ間および該電極細幅部と電極細幅部２３ｂとの間の適正な間隔ｓを、例えば４μｍから３μｍに低減させることを可能とする。
【００４１】
従って、伸長促進電極２４ａを備える伸長促進手段２４によれば、具体例１におけると同様に、半導体装置１０の耐圧性の低下を招くことなく、該半導体装置のコンパクト化が可能となる。
【００４２】
伸長促進電極２４ａを浮遊電極とすることによっても、該伸長促進電極に前記した空乏層１９の伸長を促進する作用を担わせることができる。しかしながら、抑制電極層２０と同一平面上に配置される伸長促進電極２４ａでは、これに充分な前記した伸長促進作用を担わせる上で、第１の不純物領域１２と同一電位を付与することが望ましい。
【００４３】
〈具体例３〉
図４に示す具体例３では、伸長促進手段２４は、具体例２におけると同様に、電気絶縁膜１４内に埋設された伸長促進電極２４ａからなる。
伸長促進電極２４ａは、半導体基板１１の前記表面上に形成された電気絶縁膜１４の最下層となる第１の下層部分１４ａ−１上に、具体例２に示した伸長促進電極２４ａと同様な導電性材料で、電路１８の前記した伸長方向に相互に間隔をおいて並列的に形成されている。第１の下層部分１４ａ−１上には、伸長促進電極２４ａを埋設する第２の下層部分１４ａ−２が形成される。この第２の下層部分１４ａ−２上には、抑制電極層２０が、その電極細幅部２３ｂ間あるいは該細幅部および電極本体部分２３ａ間に対応する領域に、前記伸長促進電極２４ａが位置するように、形成される。
【００４４】
これにより、前記伸長促進電極２４ａは、電気絶縁膜１４内で抑制電極層２０と前記半導体基板１１の前記表面との間の平面（１４ａ−１）上の前記細幅部間に対応する領域に形成される。各伸長促進電極２４ａは、前記スリット２２に沿って伸長する。
【００４５】
図４に示す伸長促進手段２４では、各伸長促進電極２４ａは第１の不純物領域１２に接続されておらず、電気的に浮遊状態におかれている。しかしながら、伸長促進電極２４ａは、抑制電極層２０が設けられた平面の下方にあり、従って、抑制電極層２０よりも半導体基板１１に近接して配置されていることから、具体例２に示した伸長促進電極２４ａよりも半導体基板１１に近接して配置されている。また、図４に示すとおり、伸長促進電極２４ａの幅寸法をスリット２２の幅寸法ｓよりも大きく設定することができる。
そのため、具体例３に示す伸長促進電極２４ａは、たとえ浮遊電極であっても、空乏層１９の伸長促進作用に関して、具体例２に示した伸長促進電極２４ａとほぼ同等もしくはそれ以上の効果を発揮する。
【００４６】
従って、具体例３の伸長促進電極２４ａによれば、電極細幅部２３ｂ間の間隔ｓあるいは電極細幅部２３ｂと電極本体部分２３ａとの間隔ｓを例えば３μｍから１μｍに低減させることができ、これにより半導体装置１０の一層のコンパクト化が可能となる。
【００４７】
〈具体例４〉
図５は、伸長促進手段２４が、電気絶縁膜１４の誘電率よりも大きな誘電率を示す誘電体２４ａからなる。誘電体２４ａは、電気絶縁膜１４内の電極細幅部２３ｂ間および該電極細幅部と電極本体部分２３ａとの間に埋設されている。
【００４８】
誘電体２４ａは、電気絶縁膜１４に比較して大きな誘電率を示す絶縁材料により、形成することができる。
この誘電体２４ａの形成のために、半導体基板１１上の下層１４ａに形成された抑制電極層２０を覆う上層１４ｂの形成後、この電気絶縁膜１４の上層１４ｂのスリット２２に対応する部分が、例えばホトリソ・エッチング技術を用いて１μｍの深さで除去される。
この除去されたエッチング溝を電気絶縁膜１４の下層１４ａおよび上層１４ｂよりも誘電率の大きな誘電体材料（２４ａ）で埋め込むべく、該誘電体材料が例えば１．５μｍの厚さで成長される。
その後、例えば従来よく知られた化学的機械研磨（ＣＭＰ）により、誘電体材料（２４ａ）のうち、上層１４ｂ上の不要な誘電体材料が、例えば０．５μｍの厚さ分、除去され、これにより、上層１４ｂ内の所定箇所に誘電体２４ａが形成される。
【００４９】
誘電体２４ａが埋め込まれた電気絶縁膜１４（下層１４ａおよび上層１４ｂ）上には、前記したと同様な電路１８が形成される。この電路１８下に位置する誘電体２４ａは、他の電気絶縁膜１４の誘電率よりも大きな値を示すことから、静電効果上、電気絶縁膜１４に比較して実質的に厚さ寸法の小さな部分として機能する。
このことから、誘電体２４ａは、具体例１に示した肉薄部１４−１と同様に、該肉薄部に対応する誘電体２４ａを除く他の部分（１４）に比較して、空乏層１９の伸長を強く促進する機能を有する。
【００５０】
従って、誘電体２４ａからなる伸長促進手段２４を備える半導体装置１０によれば、前記した各具体例１〜３におけると同様に、適正なスリット２２の幅寸法ｓを例えば６μｍから４μｍの値に低減することが可能となり、これにより半導体装置１０のコンパクト化を図ることができる。
【００５１】
以下に示す具体例５および具体例６は、抑制電極層２０の電極細幅部２３ｂの配置、あるいは抑制電極層２０に形成されるスリット２２の形状を工夫することにより、半導体装置１０の耐圧性の低下を招くことなくそのコンパクト化を図る例を示す。
【００５２】
〈具体例５〉
図６は、抑制電極層２０の前記した電極細幅部２３ｂを第１の不純物領域１２を取り巻くように、電気絶縁膜１４内で全体的に環状に配列した例を示す。
半導体基板１１を覆う電気絶縁膜１４内に配置される抑制電極層２０には、図示しないが前記したと同様な配線２１により、半導体基板１１の電位すなわち第２の不純物領域１３の電位が付与されている。この抑制電極層２０には、それぞれが幅寸法ｓを有するスリット２２が、第１の不純物領域１２を取り巻くように抑制電極層２０の内縁２０ａに沿って、相互に間隔をおいて形成されている。
【００５３】
内縁２０ａの直線縁部では、スリット２２は、相互に相等しい間隔ｗをおいて図６で見て縦あるいは横方向に整列して形成されており、このスリット２２の配列により、スリット２２間には、複数の電極細幅部２３ｂがその幅寸法ｗの方向をスリット２２のそれに一致させて相互に並列的に配列されている。
【００５４】
フィールドプレート１７から伸長する電路１８は、スリット２２あるいは電極細幅部２３ｂの伸長方向に沿って、フィールドプレート１７の縁部から図６で見て横方向に伸長する第１の引き出し線部分１８ｂと、該第１の引き出し線部分からこれと直角に、複数の電極細幅部２３ｂの幅方向（ｗ）に一致してこれらを横切るように伸長する第２の引き出し線部分１８ｃと、該第２の引き出し線部分１８ｃの先端からこれと直角にかつ第１の引き出し線部分１８ｂに平行に伸長する第３の引き出し線部分１８ｄとを備える。
【００５５】
図６の具体例５に示す半導体装置１１０では、抑制電極層２０が埋設された電気絶縁膜１４上を伸長する電路１８が、第１、第２および第３の引き出し線部分１８ｂ、１８ｃおよび１８ｄからなるクランク状を呈する。
従って、第１の不純物領域１２および第２の不純物領域１３間の前記逆方向電位の増大によって、空乏層１９の伸長端（１９ａから１９ｆ）が電路１８に沿って伸長するとき、空乏層１９の第１の引き出し線部分１８ｂ下の伸長端が、第１の引き出し線部分１８ｂと直角方向の第２の引き出し線部分１８ｃ下に至ると、変形部である第２の引き出し線部分１８ｃに沿って案内され、さらに第３の引き出し線部分１８ｄに至ると、この第３の引き出し線部分１８ｄに沿って、その伸長が案内される。
【００５６】
空乏層１９の伸長端が第２の引き出し線部分１８ｃすなわち変形部１８ｃ下に案内されると、この第２の引き出し線部分１８ｃ下には、該引き出し部分の伸長方向に相互に間隔ｓをおいて、所定の基板電位を付与される電極細幅部２３ｂが形成されていることから、この電極細幅部２３ｂの前記したと同様な伸長抑制作用により、空乏層１９が適正にその伸長の制御を受ける。
【００５７】
この空乏層１９の伸長を制御する電極細幅部２３ｂは、具体例５では、全体的に第１の不純物領域１２を取り巻く周方向へ配列されている。
他方、具体例１に示した例では、電極細幅部２３ｂが第１の不純物領域１２から第２の不純物領域１３へ向けての直線的に配列されている。そのため、必要とする電極細幅部２３ｂの数が増大すると、両者１２および１３間の距離の増大を招いてしまう。
これに対し、具体例５によれば、前記したとおり、電極細幅部２３ｂは、第１の不純物領域１２から第２の不純物領域１３へ向けての直線的に配列されることなく、全体的に第１の不純物領域１２を取り巻く周方向へ配列されている。従って、電路１８が必要数の電極細幅部２３ｂを横切るように第２の引き出し線部分１８ｃを設定しても、第１の不純物領域１２から第２の不純物領域１３へ向けての直線距離が増大することはない。
【００５８】
このことから、第１の不純物領域１２および第２の不純物領域１３間の距離の増大を招くことなく、必要数の電極細幅部２３ｂを確保することができることから、所望の耐圧性の低下を招くことなく半導体装置１１０のコンパクト化を達成することが可能となる。
【００５９】
また、電路１８の第３の引き出し線部分１８ｄを図６で見た半導体装置１１０の縦方向および横方向のいずれの方向へも必要に応じて引き出すことができることから、配線の自由度が高まる。
【００６０】
〈具体例６〉
図７に示す具体例６の半導体装置１１０では、抑制電極層２０に形成されるスリット２２の形状に工夫を与えることにより、必要とされるスリット２２の幅寸法ｓの低減が図られる。
【００６１】
図７に示す半導体装置１１０では、フィールドプレート１７の縁部から第２の不純物領域１３へ向けて伸長する電路１８下で電気絶縁膜１４内に埋設された抑制電極層２０に形成されるスリット２２は、電路１８の幅方向に形成される中央部２２ａと、該中央部の両端からそれぞれ電路１８の伸長方向へ向けて、該電路の側縁１８ｅに関して角度θで鋭角的に電路１８から伸び出す一対の伸長端２２ｂとを備える。
【００６２】
電路１８下に沿って案内される空乏層１９がスリット２２に達すると、このスリット２２に沿って、空乏層１９の先端が案内される。このとき、具体例６では、スリット２２の両端が空乏層１９の伸長方向へ角度的に伸長していることから、空乏層１９が効果的にスリット２２の伸長端２２ｂへ向けてその伸長を案内される。
【００６３】
その結果、各スリット２２間に規定される各電極細幅部２３ｂでの空乏層１９の伸長が規制された状態では、対応するスリット２２の伸長端２２ｂへの空乏層１９の伸びが許されることから、このスリット２２の伸長端２２ｂへ向けて空乏層１９の伸長分、該空乏層での電界の緩和を図ることができ、これにより各スリット２２の実質的な幅寸法ｓの低減が可能となる。
【００６４】
〈その他の例１〉
図８および図９は、フィールドプレート１７に関連して、該フィールドプレートの縁部に対応する円形空乏層１９の縁部での電界の緩和を防止する技術を開示する。
図８および図９に示された半導体装置１２０では、第１の不純物領域１２および第２の不純物領域１３が形成された半導体基板１１には、下層１４ａおよび上層１４ｂからなる電気絶縁膜１４が形成されている。また、電気絶縁膜１４の下層１４ａ上に形成された抑制電極層２０に関連して、２つの伸長促進電極２４ａが配置されている。
抑制電極層２０には、前記したと同様に、半導体基板１１の電位が付与されており、この基板電位が付与される電極本体部分２３ａに環状のスリット２２により区画された電極細幅部２３ｂが形成されている。この電極細幅部２３ｂは、接続部２０ｂを介して電極本体部分２３ａに接続されている。
【００６５】
また、抑制電極層２０が形成された下層１４ａ上には、抑制電極層２０と同一面上で、電極細幅部２３ｂに同心的な環状の伸長促進電極２４ａが、対をなして、形成されている。
内方の環状伸長促進電極２４ａは、図８に示された線IX−IXに沿って得られた図９に明確に示されているように、フィールドプレート１７の縁部下に配置されている。また、外方の環状伸長促進電極２４ａは、内方伸長促進電極２４ａと、環状電極細幅部２３ｂとの間で、両者に間隔をおいて配置されている。両伸長促進電極２４ａは、浮遊電極である。
【００６６】
両伸長促進電極２４ａは、空乏層１９のフィールドプレート１７の縁部での伸長を促進しかつ空乏層１９を電路１８下に沿って円滑に案内することにより、フィールドプレート１７の縁部での空乏層１９の電界の緩和を図る作用をなす。
このフィールドプレート１７の縁部下の内方伸長促進電極２４ａの配置によるフィールドプレート１７の縁部での電界緩和作用により、電気絶縁膜１４の電路１８下での厚さ寸法を例えば１．５μｍ以下の厚さ寸法とすることが可能となり、半導体装置１２０の薄型化が可能となる。
【００６７】
〈その他の例２〉
図１０および図１１に示される半導体装置１２０は、フィールドプレート１７を第１メタル層により形成すると共に、このフィールドプレート１７にコンタクト１８−２を介して接続される第２メタル層により、電路１８を形成した例を示す。
第１の不純物領域１２および第２の不純物領域１３が形成された半導体基板１１上には、例えば１μｍの厚さ寸法を有する下層１４ａ、例えば１μｍの厚さ寸法を有する上層１４ｂおよび例えば０．５μｍの厚さ寸法を有する最上層１４ｃからなる電気絶縁膜１４が形成されている。
【００６８】
抑制電極層２０は、下層１４ａ上に形成され、この抑制電極層２０を覆って上層１４ｂが形成されている。この上層１４ｂおよびフィールドプレート１７を覆って、最上層１４ｃが形成されており、該最上層上に電路１８が形成されている。
【００６９】
図１０および図１１に示す半導体装置１２０によれば、電気絶縁膜１４の厚さ寸法の増大により、耐圧特性の向上を図ることが可能となり、これにより抑制電極層２０に単一の電極細幅部２３ｂを設けることで、半導体装置１２０に必要な耐圧特性を得ることが可能となり、これにより、半導体装置１２０のコンパクト化を達成することが可能となる。
【００７０】
前記したところでは、本発明に係る半導体装置として、ダイオードの例を示したが、本発明は、これに限らず、例えばＭＯＳトランジスタ、その他の半導体素子に適宜採用することができる。
【００７１】
【発明の効果】
本発明によれば、前記したように、空乏層の伸びを抑制する抑制電極層の各細幅部間に、該抑制電極層を埋設する前記電気絶縁膜よりも空乏層の伸長を促進させる手段を配置することにより、該伸長促進手段および前記抑制電極層を含む電界緩和手段の電界緩和効果を損なうことなく、従って、前記した接合耐圧と空乏層のブレークダウン電圧とのバランスを崩すことなく、各細幅部間の間隔の低減を図ることができ、これにより、耐圧性を損なうことなく半導体装置のコンパクト化を達成することができる。
【００７２】
また、本発明によれば、前記した抑制電極層の前記細幅部を前記第１の不純物領域を取り巻く周方向に配列することにより、両不純物領域間の寸法の増大を招くことなく、前記抑制電極層の多数の前記細幅部の配置が可能となることから、寸法の増大を招くことなく効果的な電界緩和が可能となり、これにより耐圧性を損なうことなく半導体装置のコンパクト化を達成することができる。
【００７３】
さらに、本発明によれば、前記抑制電極層の前記細幅部間のスリットに、前記第１の不純物領域から伸びる前記電路の伸長方向へ向けて該電路の側縁に関して鋭角的に該電路から伸び出す伸長端を形成することにより、空乏層の伸長を伸長端の伸長方向へ案内することができ、空乏層でのブレークダウンを効果的に抑制することができることから、各スリットの幅寸法すなわち前記細幅部間の間隔の低減が可能となり、これにより耐圧性を損なうことなく半導体装置のコンパクト化を達成することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の具体例１を示す断面図である。
【図２】具体例１の半導体装置を部分的に示す平面図である。
【図３】本発明に係る半導体装置の具体例２を示す断面図である。
【図４】本発明に係る半導体装置の具体例３を示す断面図である。
【図５】本発明に係る半導体装置の具体例４を示す断面図である。
【図６】本発明に係る半導体装置の具体例５を示す平面図である。
【図７】本発明に係る半導体装置の具体例６を示す平面図である。
【図８】本発明に係る半導体装置の他の例を示す平面図である。
【図９】図８に示す半導体装置の断面図である。
【図１０】本発明に係る半導体装置のさらに他の例を示す平面図である。
【図１１】図１０に示す半導体装置の断面図である。
【符号の説明】
１０ 半導体装置
１１ 半導体基板
１２ 第１の不純物領域
１３ 第２の不純物領域
１４ 電気絶縁膜
１８ 電路
１９（１９ａ、１９ｂ…） 空乏層
２０ 抑制電極層
２２ スリット
２２ｂ スリットの伸長端
２３ｂ 電極細幅部
２４ 伸長促進手段
２４ａ 伸長促進電極、誘電体
【発明の属する技術分野】
本発明は、半導体基板を用いた半導体装置に関し、特に、耐圧性を高めるための電界緩和手段が組み込まれた半導体装置に関する。
【０００２】
【従来の技術】
半導体基板にトランジスタのような種々の回路素子を組み込んで形成される集積回路では、素子の機能部分として、半導体基板の表面に、該半導体基板の導電型と逆の導電型を示す第１の不純物領域が形成される。この不純物領域に、該不純物領域から半導体基板を覆う酸化膜上に伸びる電路を経て、半導体基板との間に逆電圧が印加されると、その電圧値に応じて、前記電路下で半導体基板の表面に沿って不純物領域から空乏層が伸びる。
【０００３】
この空乏層が周辺の回路部分に達すると、該回路部分の電気特性に強い悪影響を及ぼす。この周辺回路への空乏層の伸長を防止する技術として、半導体基板と同一の導電型を示しかつ該基板の不純物濃度よりも高い不純物濃度を有する第２の不純物領域を、チャンネルストッパとして半導体基板に設ける技術がある。
【０００４】
しかしながら、単にチャンネルストッパを設けたのみでは、比較的低い電圧の印加によっても空乏層がチャンネルストッパに到達し、その後の電圧の増加により、第１の不純物領域と半導体基板との接合面での接合耐圧よりも低い電圧値で、空乏層でのブレークダウンが生じてしまう。
そこで、本願発明者等は、特開平１１−２０４６３２号（特願平１０−１７８４８号）公報に示されているように、電路下の酸化膜内に前記電路に沿って互いに間隔をおいて配置される電極を配置すると共に、該電極に前記半導体基板の電位を付与する電界緩和技術を提案した。
【０００５】
この電界緩和技術によれば、各電極により電圧の増大に伴い段階的に空乏層の伸びが段階的に規制され、すなわち、電圧の増大に伴い段階的に空乏層の伸長を許すことにより、空乏層でのブレークダウン電圧と前記接合耐圧とのバランスを考慮することができ、これにより、半導体装置の全体的な耐圧特性の向上が図られる。
【０００６】
【発明が解決しようとする課題】
ところで、このような耐圧向上技術は、所定の基板電位の印加を受ける前記電極を前記電路の伸長方向に相互に間隔をおいて配置する必要があり、電極間に所定の間隔を保持する必要があることから、前記した多数の電極を必要とするとき、素子のコンパクト化のために、その寸法の低減を図る上で、有利とは言えない。
【０００７】
そこで、本発明の目的は、耐圧性を損なうことなくさらにコンパクト化を図り得る半導体装置を提供することにある。
【０００８】
本発明は、前記した電界緩和技術では、各電極が空乏層の伸びを抑制し、この電極による空乏層の伸びの抑制と、各電極を埋設する前記電気絶縁膜の電極間の領域、すなわち電極間のスペース領域での空乏層の伸びとの組み合わせにより、空乏層でのブレークダウン電圧と前記接合耐圧とのバランスを保持するように、空乏層の伸びが段階的に制御されることに着目し、基本的には、前記電極間に前記電気絶縁膜よりも空乏層の伸長を促進させる手段を配置することにより、前記したバランスを崩すことなく、両電極間の間隔の実質的な低減を図り、これにより耐圧性を損なうことなく半導体装置のコンパクト化を達成することを特徴とする。
【０００９】
【課題を解決するための手段】
本発明は、ｐ型またはｎ型のいずれか一方の導電型を示す半導体基板と、ｐ型またはｎ型の他方の導電型を示し、半導体基板の表面に設けられた電気絶縁膜上に伸びる電路を経て半導体基板との間に逆方向電位が印加される第１の不純物領域と、該第１の不純物領域から電路下で該電路に沿って伸長しようとする空乏層の伸びを規制すべく、第１の不純物領域から間隔をおいて半導体基板の表面に形成され半導体基板と同一の導電型を示しかつ該半導体基板の不純物濃度よりも高い不純物濃度を有する第２の不純物領域と、該第２の不純物領域に向けての空乏層の伸長を抑制すべく、前記電気絶縁膜中で前記電路の伸長方向へ相互に間隔をおいて配置されかつ半導体基板とほぼ同電位におかれる複数の細幅部を備える抑制電極層とを含む半導体装置を対象とする。
【００１０】
本発明は、前記抑制電極層の前記細幅部間に、前記空乏層の前記第２の不純物領域へ向けての伸長を促進させる伸長促進手段を配置したことを特徴とする。
【００１１】
前記抑制電極層の前記細幅部を埋設する前記電気絶縁膜に比較して前記空乏層の伸長をより促進させる前記伸長促進手段は、該伸長促進手段および前記抑制電極層を含む電界緩和手段の電界緩和効果を損なうことなく、各細幅部間の間隔の低減を可能とし、また両不純物領域間の間隔の低減をも可能にすることから、半導体素子の耐圧性の低下を招くことなく、そのコンパクト化が可能となる。
【００１２】
前記伸長促進手段は、前記細幅部間で、前記半導体基板上の前記電気絶縁膜上に伸びる前記電路に設けられた前記基板へ向けて突出する突起部と前記半導体基板の前記表面との間で規定される前記電気絶縁膜の肉薄部で構成することができる。
前記電気絶縁膜は、その前記肉薄部で、他の部分に比較して厚さ寸法が低減することから、該電気絶縁膜上の前記電路に印加される電位により、前記空乏層の伸びが促進される。
【００１３】
前記伸長促進手段は、前記抑制電極層の前記細幅部間に対応する領域に配置された伸長促進電極で構成することができる。
前記伸長促進電極は、前記抑制電極層と同一面上で該抑制電極層の前記各細幅部から間隔をおいて配置することができる。また、この配置例に代えて、前記伸長促進電極を電気絶縁膜内で前記抑制電極層と前記半導体基板の前記表面との間の平面上の前記細幅部間に対応する領域に配置することができる。
【００１４】
これらの前記伸長促進電極は、電気的に浮遊状態あるいは前記第１の不純物領域の電位とほぼ等しい電位におくことができる。いずれの場合にしても、前記抑制電極層の前記細幅部間を満たす前記電気絶縁膜に比較して空乏層の伸長が促進されるが、促進効果を高める上で、伸長促進電極に第１の不純物領域の電位とほぼ等しい電位を印加することが望ましい。
【００１５】
前記伸長促進手段は、前記電気絶縁膜の誘電率よりも大きな誘電率を示す誘電体で構成することができる。前記電気絶縁膜領域の部分的な誘電率の増大は、該電気絶縁膜の実質的な厚さ寸法の低減として作用することから、前記電気絶縁膜の前記した部分的な低減と同様な効果が得られる。
【００１７】
さらに、前記抑制電極層の前記細幅部間のスリットの工夫によっても、前記半導体装置の耐圧性の低下を招くことなくそのコンパクト化を達成することが可能となる。
すなわち、前記抑制電極層の前記細幅部間のスリットに、前記第１の不純物領域から伸びる前記電路の伸長方向へ向けて該電路の側縁に関して鋭角的に該電路から伸び出して空乏層の第２の不純物領域への伸長を促進させる伸長端を形成することができる。各伸長促進用のスリットは、前記電気絶縁膜で満たされているが、電路の側方から前記空乏層の伸長方向へはみ出して伸びることから、空乏層の伸長を伸長端の伸長方向へ案内することにより、該空乏層でのブレークダウンを効果的に抑制することができ、各スリットの幅寸法すなわち前記細幅部間の間隔の低減が可能となる。
【００１８】
【発明の実施の形態】
以下、本発明を図示の実施の形態について詳細に説明する。
〈具体例１〉
図１および図２は、本発明に係る半導体装置の具体例１を示す。
本発明に係る半導体装置１０は、図示の例では、高耐圧ダイオードであり、例えば２０Ω・cmの固有抵抗値を有するＮ型シリコンからなる半導体基板１１に組み込まれている。
【００１９】
半導体基板１１の表面には、アノードとして、円形の第１の不純物領域１２が形成されている。第１の不純物領域１２は、半導体基板１１の導電型とは逆のＰ型の導電性を示す。
また、半導体基板１１の表面には、図２に明確に示されているように、第１の不純物領域１２から間隔をおいて該不純物領域を取り巻く第２の不純物領域１３が形成されている。第２の不純物領域１３は、半導体基板１１と同一の導電型を示し、しかもその不純物濃度が半導体基板１１のそれよりも大きな高濃度不純物領域である。この第２の不純物領域１３は、ダイオードのカソードとして使用され、また後述するチャンネルストッパとしても機能する。
【００２０】
半導体基板１１の表面には、図１に示されているように、電気絶縁膜１４が形成されている。電気絶縁膜１４は、図２では、図面の簡素化のために省略されている。
図１に示す例では、電気絶縁膜１４は、半導体基板１１上を直接的に覆う例えば１μｍの厚さ寸法を有する下層１４ａと該下層を部分的に覆う例えば１μｍの厚さ寸法を有する上層１４ｂとで構成された積層構造を備える。下層１４ａは、例えば半導体基板１１の熱酸化により、形成することができる。上層１４ｂは、例えばＣＶＤ法により、形成することができる。
【００２１】
図１に示されているように、下層１４ａにおける上層１４ｂから露出する部分には、第１の不純物領域１２を露出させるためのコンタクトホール１５が形成されており、このコンタクトホール１５を経て、コンタクト１６が第１の不純物領域１２に接続されている。コンタクト１６には、図示の例では、電気絶縁膜１４上で第１の不純物領域を覆って配置される図２に示すような円形のフィールドプレート１７が、コンタクト１６と一体的に、形成されている。
【００２２】
フィールドプレート１７は、従来よく知られているように、第１の不純物領域１２の周辺を取り巻いて形成される後述する全体に円形の空乏層（１９）の縁部での局部的な電界の集中を防止して、この電界を緩和する作用をなす。フィールドプレート１７は、例えば導電性を示すポリシリコンから成り、図示の例では、フィールドプレート１７に一体的に、第１の不純物領域１２に接続される電路１８が形成されている。
【００２３】
電路１８は、図２に示すように、フィールドプレート１７の外縁から第２の不純物領域１３を横切るように、電気絶縁膜１４上を第２の不純物領域１３の上方の領域に伸びる。
第２の不純物領域１３には、図示しない従来よく知られた配線が接続されており、該配線および第１の不純物領域１２から伸びる電路１８を経て、第１の不純物領域１２をアノードとし、第２の不純物領域１３をカソードとして、両者間に逆方向電圧が印加される。
【００２４】
アノード１２およびカソード１３間に逆方向電圧が印加されると、第１の不純物領域１２の外縁には、図１に示すように、空乏層１９が形成される。
前記逆方向電圧が比較的低いとき、空乏層１９は、第１の不純物領域１２の近傍で、該不純物領域を取り巻くように全体に円形状に形成される。このとき、空乏層１９の縁部は、図１に仮想線１９ａで示すように、フィールドプレート１７の縁部により規定される該縁部に対応する円形領域に向けて、周方向にほぼ均一に、拡大が図られる。その結果、従来よく知られたフィールドプレート１７の前記した電界緩和作用により、円形空乏層１９ａでの局部的な電界集中によるブレークダウンが防止される。
【００２５】
アノード１２およびカソード１３間の前記逆方向電圧が増大すると、その電圧の増大に伴い、フィールドプレート１７により拡張を促進された空乏層１９が、さらに全体的に拡張しようとする。また、空乏層１９の縁部（１９ａ）のうち、電路１８下に対応する部分が、該電路下で、チャンネルストッパとして機能する第２の不純物領域１３に向けて、さらに、伸長しようとする。
【００２６】
空乏層１９の縁部（１９ａ）の前記した全体的な拡張を規制しかつ該縁部（１９ａ）のうちの電路１８下に対応する部分の第２の不純物領域１３へ向けての前記した伸長を好適に制御するために、抑制電極層２０が例えば１０００Åの厚さ寸法を有する導電性ポリシリコンで形成されている。
【００２７】
抑制電極層２０は、図２に明確に示されているように、ほぼ第２の不純物領域１３を覆って環状に形成され、さらにその内縁２０ａが第２の不純物領域１３を越えて第１の不純物領域１２に向けて張り出す。抑制電極層２０は、前記した空乏層１９の伸びを規制すべく、図１に示す配線２１を経て、第２の不純物領域１３の電位すなわち半導体基板１１の電位が付与されている。
【００２８】
空乏層１９の縁部１９ａは、従来よく知られているように、基板電位を付与された抑制電極層２０の内縁２０ａに達すると、その拡張を抑制される。
また、空乏層１９の電路１８下での前記した伸長を好適に制御するために、抑制電極層２０には、前記電路１８に交差してこれを横切る方向に伸長しかつそれぞれが幅寸法ｓを有する複数のスリット２２が相互に並列的に形成されている。図示の例では、各スリット２２は、相互に相等しい間隔ｗをおいて配列されている。
【００２９】
図２に示された電路１８の伸長方向に沿う線I-Iに沿って得られた図１の断面図で明示されているように、抑制電極層２０には、前記スリット２２により、第２の不純物領域１３上に位置する電極本体部分２３ａと、相互にスリット２２の幅寸法に対応する間隔ｓをおいて第１の不純物領域１２上へ向けて配列されかつそれぞれが幅寸法ｗを有する複数の電極細幅部２３ｂとが、規定されている。
【００３０】
抑制電極層２０は、前記したとおり、配線２１により、第２の不純物領域１３に電気的に接続されており、これにより第２の不純物領域１３の電位である半導体基板１１の電位に保持されていることから、電極本体部分２３ａおよび各電極細幅部２３ｂは、電路１８下での空乏層１９の伸長を規制する。また、電極本体部分２３ａおよび電極細幅部２３ｂは、適正な間隔ｓをおいて、第２の不純物領域１３から第１の不純物領域１２に向けて電路１８の伸長方向へ配列されていることから、従来よく知られているように、前記した逆方向電圧値の増大に伴って、空乏層１９が電路１８に沿って第２の不純物領域１３に向けて伸長しようとするとき、この空乏層１９の伸長が好適な制御を受ける。
【００３１】
すなわち、前記した逆方向電圧の印加によって、図１に仮想線で示されているように、フィールドプレート１７により規定される円形の空乏層１９ａが形成された後、さらに第１の不純物領域１２および第２の不純物領域１３間の前記逆方向電位が増大すると、空乏層１９ａでの電界集中による該空乏層でのブレークダウン前に、空乏層１９ａは、第１の不純物領域１２に最も近接して配置された電極細幅部２３ｂの外縁で規定される点ａ１に達する。点ａ１に達した空乏層１９ｂは、電極細幅部２３ｂにより、該細幅部の外縁で規定される点ａ１で、前記逆方向電圧の増大に拘わらず、その伸長を強く抑制される。
引き続いて前記逆方向電位が増大すると、さらに、空乏層１９がブレークダウンを生じる前に、空乏層１９は、さらに、スリット２２を介して隣り合う外方の電極細幅部２３ｂへの伸びを許される。以下、空乏層１９は、前記したと同様な第２の不純物領域１３側の各電極細幅部２３ｂおよび電極本体部分２３ａにより、それぞれの縁部で規定される各点（ａ２〜ａ５）で、順次、段階的な伸長（１９ａ〜１９ｆ）の規制を受け、最終的に第２の不純物領域１３に達する。
【００３２】
この空乏層１９の段階的な伸長の制御により、空乏層１９でのブレークダウン電圧値と、第１の不純物領域１２および半導体基板１１との間の接合耐圧値とがほぼ等しくなるように両者のバランスが図られ、これにより、半導体装置１０の耐圧性の向上が図られる。
【００３３】
前記したような空乏層１９の伸長を好適に制御する抑制電極層２０に関連して、図１に示されているように、本発明に係る半導体装置１０には、空乏層１９の第２の不純物領域１３へ向けての伸長を促進する伸長促進手段２４が設けられている。
【００３４】
図１に示す具体例１では、伸長促進手段２４は、電極本体部分２３ａおよび各電極細幅部２３ｂ間を満たす電気絶縁膜１４の肉薄部１４−１からなる。
電気絶縁膜１４は、図の例では、半導体基板１１上を覆う下層１４ａと、該下層上に形成された上層１４ｂとの積層からなるが、上層１４ｂ上に形成された電路１８には、電極本体部分２３ａおよび各電極細幅部２３ｂ間で半導体基板１１へ向けて突出する突起部１８ａが設けられている。各突起部１８ａは、抑制電極層２０に間隔をおいてその上面の近傍に伸びる。
【００３５】
電路１８の各突起部１８ａは、半導体基板１１へ向けて突出することにより、電路１８の非突起部分と半導体基板１１との間を満たす電気絶縁膜１４の厚さ寸法ｔ１よりも小さな厚さ寸法ｔ２を有する前記した肉薄部１４−１を電極本体部分２３ａおよび各電極細幅部２３ｂ間に規定する。
【００３６】
この肉薄部１４−１の形成のために、半導体基板１１上に形成された電気絶縁膜１４の下層１４ａ上に抑制電極層２０を形成し、その後、抑制電極層２０をほぼ均一な厚さ寸法で覆う上層１４ｂを形成した後、上層１４ｂのスリット２２の位置にあたる部分に、例えばホトリソ・エッチング技術を用いてたとえば約０．５μｍの深さのエッチング溝を形成する。このエッチング溝が形成された上層１４ｂ上に、従来よく知られた方法により電路１８のための材料を堆積し、これにホトリソ・エッチング技術を施すことにより、前記エッチング溝に対応した部分に突起部１８ａを有する電路１８を形成することができ、これにより前記した肉薄部１４−１を形成することができる。
【００３７】
各電極細幅部２３ｂ間に形成された肉薄部１４−１では、非肉薄部に比較して、電路１８と、電気絶縁膜１４が形成される半導体基板１１の表面との間の距離が減少することから、前記電路１８に印加される電位に基づく静電効果により、スリット２２の領域での空乏層１９の伸びが促進される。そのため、空乏層１９の伸びを促進させる肉薄部１４−１を形成することにより、適正に空乏層１９の伸びを促進させるためのスリット２２の幅寸法ｓを例えば６μｍから４μｍに低減させることができ、これにより電極細幅部２３ｂ間の間隔ｓを従来よりも小さく設定することが可能となる。
【００３８】
従って、伸長促進手段２４が設けられた本発明に係る半導体装置１０によれば、前記した耐圧性を損なうことなく、各スリット２２の幅寸法ｓすなわち電極細幅部２３ｂ間あるいは該電極細幅部と電極本体部分２３ａとの間の間隔ｓの低減を図ることができ、これにより第１の不純物領域１２と第２の不純物領域１３との間の間隔をも小さく設定することが可能となり、半導体装置１０のコンパクト化が達成される。
【００３９】
〈具体例２〉
図３に示す具体例２では、伸長促進手段２４は、抑制電極層２０と同様な導電材料からなる伸長促進電極２４ａを備える。伸長促進電極２４ａは、抑制電極層２０が配置された平面と同一平面である下層１４ａ上で、電極細幅部２３ｂ間に、あるいは該電極細幅部２３ｂと電極本体部分２３ａとの間に、抑制電極層２０から電気的に絶縁されて、配置されている。また、伸長促進電極２４ａは、図３に示す例では、フィールドプレート１７から伸びる電路２４ｂを経て、第１の不純物領域１２の電位が付与されている。
【００４０】
第２の不純物領域１３の電位を与えられる電極細幅部２３ｂ間あるいは該電極細幅部と電極本体部分２３ａとの間には、伸長促進電極２４ａが配置され、該促進電極には、空乏層１９の伸びを抑制すべく第２の不純物領域１３の電位が付与される抑制電極層２０の電位と逆極性の電位である第１の不純物領域１２の電位が付与される。
そのため、例えば電極細幅部２３ｂ間に配置された伸長促進電極２４ａは、両電極細幅部２３ｂ間あるいは該電極細幅部と電極本体部分２３ａとの間で、細幅部２３ｂによる空乏層１９の伸びを規制する作用とは逆の、空乏層１９の伸長を促進させる作用をなす。
その結果、電極細幅部２３ｂ間および該電極細幅部と電極細幅部２３ｂとの間に配置された伸長促進電極２４ａは、電極細幅部２３ｂ間および該電極細幅部と電極細幅部２３ｂとの間の適正な間隔ｓを、例えば４μｍから３μｍに低減させることを可能とする。
【００４１】
従って、伸長促進電極２４ａを備える伸長促進手段２４によれば、具体例１におけると同様に、半導体装置１０の耐圧性の低下を招くことなく、該半導体装置のコンパクト化が可能となる。
【００４２】
伸長促進電極２４ａを浮遊電極とすることによっても、該伸長促進電極に前記した空乏層１９の伸長を促進する作用を担わせることができる。しかしながら、抑制電極層２０と同一平面上に配置される伸長促進電極２４ａでは、これに充分な前記した伸長促進作用を担わせる上で、第１の不純物領域１２と同一電位を付与することが望ましい。
【００４３】
〈具体例３〉
図４に示す具体例３では、伸長促進手段２４は、具体例２におけると同様に、電気絶縁膜１４内に埋設された伸長促進電極２４ａからなる。
伸長促進電極２４ａは、半導体基板１１の前記表面上に形成された電気絶縁膜１４の最下層となる第１の下層部分１４ａ−１上に、具体例２に示した伸長促進電極２４ａと同様な導電性材料で、電路１８の前記した伸長方向に相互に間隔をおいて並列的に形成されている。第１の下層部分１４ａ−１上には、伸長促進電極２４ａを埋設する第２の下層部分１４ａ−２が形成される。この第２の下層部分１４ａ−２上には、抑制電極層２０が、その電極細幅部２３ｂ間あるいは該細幅部および電極本体部分２３ａ間に対応する領域に、前記伸長促進電極２４ａが位置するように、形成される。
【００４４】
これにより、前記伸長促進電極２４ａは、電気絶縁膜１４内で抑制電極層２０と前記半導体基板１１の前記表面との間の平面（１４ａ−１）上の前記細幅部間に対応する領域に形成される。各伸長促進電極２４ａは、前記スリット２２に沿って伸長する。
【００４５】
図４に示す伸長促進手段２４では、各伸長促進電極２４ａは第１の不純物領域１２に接続されておらず、電気的に浮遊状態におかれている。しかしながら、伸長促進電極２４ａは、抑制電極層２０が設けられた平面の下方にあり、従って、抑制電極層２０よりも半導体基板１１に近接して配置されていることから、具体例２に示した伸長促進電極２４ａよりも半導体基板１１に近接して配置されている。また、図４に示すとおり、伸長促進電極２４ａの幅寸法をスリット２２の幅寸法ｓよりも大きく設定することができる。
そのため、具体例３に示す伸長促進電極２４ａは、たとえ浮遊電極であっても、空乏層１９の伸長促進作用に関して、具体例２に示した伸長促進電極２４ａとほぼ同等もしくはそれ以上の効果を発揮する。
【００４６】
従って、具体例３の伸長促進電極２４ａによれば、電極細幅部２３ｂ間の間隔ｓあるいは電極細幅部２３ｂと電極本体部分２３ａとの間隔ｓを例えば３μｍから１μｍに低減させることができ、これにより半導体装置１０の一層のコンパクト化が可能となる。
【００４７】
〈具体例４〉
図５は、伸長促進手段２４が、電気絶縁膜１４の誘電率よりも大きな誘電率を示す誘電体２４ａからなる。誘電体２４ａは、電気絶縁膜１４内の電極細幅部２３ｂ間および該電極細幅部と電極本体部分２３ａとの間に埋設されている。
【００４８】
誘電体２４ａは、電気絶縁膜１４に比較して大きな誘電率を示す絶縁材料により、形成することができる。
この誘電体２４ａの形成のために、半導体基板１１上の下層１４ａに形成された抑制電極層２０を覆う上層１４ｂの形成後、この電気絶縁膜１４の上層１４ｂのスリット２２に対応する部分が、例えばホトリソ・エッチング技術を用いて１μｍの深さで除去される。
この除去されたエッチング溝を電気絶縁膜１４の下層１４ａおよび上層１４ｂよりも誘電率の大きな誘電体材料（２４ａ）で埋め込むべく、該誘電体材料が例えば１．５μｍの厚さで成長される。
その後、例えば従来よく知られた化学的機械研磨（ＣＭＰ）により、誘電体材料（２４ａ）のうち、上層１４ｂ上の不要な誘電体材料が、例えば０．５μｍの厚さ分、除去され、これにより、上層１４ｂ内の所定箇所に誘電体２４ａが形成される。
【００４９】
誘電体２４ａが埋め込まれた電気絶縁膜１４（下層１４ａおよび上層１４ｂ）上には、前記したと同様な電路１８が形成される。この電路１８下に位置する誘電体２４ａは、他の電気絶縁膜１４の誘電率よりも大きな値を示すことから、静電効果上、電気絶縁膜１４に比較して実質的に厚さ寸法の小さな部分として機能する。
このことから、誘電体２４ａは、具体例１に示した肉薄部１４−１と同様に、該肉薄部に対応する誘電体２４ａを除く他の部分（１４）に比較して、空乏層１９の伸長を強く促進する機能を有する。
【００５０】
従って、誘電体２４ａからなる伸長促進手段２４を備える半導体装置１０によれば、前記した各具体例１〜３におけると同様に、適正なスリット２２の幅寸法ｓを例えば６μｍから４μｍの値に低減することが可能となり、これにより半導体装置１０のコンパクト化を図ることができる。
【００５１】
以下に示す具体例５および具体例６は、抑制電極層２０の電極細幅部２３ｂの配置、あるいは抑制電極層２０に形成されるスリット２２の形状を工夫することにより、半導体装置１０の耐圧性の低下を招くことなくそのコンパクト化を図る例を示す。
【００５２】
〈具体例５〉
図６は、抑制電極層２０の前記した電極細幅部２３ｂを第１の不純物領域１２を取り巻くように、電気絶縁膜１４内で全体的に環状に配列した例を示す。
半導体基板１１を覆う電気絶縁膜１４内に配置される抑制電極層２０には、図示しないが前記したと同様な配線２１により、半導体基板１１の電位すなわち第２の不純物領域１３の電位が付与されている。この抑制電極層２０には、それぞれが幅寸法ｓを有するスリット２２が、第１の不純物領域１２を取り巻くように抑制電極層２０の内縁２０ａに沿って、相互に間隔をおいて形成されている。
【００５３】
内縁２０ａの直線縁部では、スリット２２は、相互に相等しい間隔ｗをおいて図６で見て縦あるいは横方向に整列して形成されており、このスリット２２の配列により、スリット２２間には、複数の電極細幅部２３ｂがその幅寸法ｗの方向をスリット２２のそれに一致させて相互に並列的に配列されている。
【００５４】
フィールドプレート１７から伸長する電路１８は、スリット２２あるいは電極細幅部２３ｂの伸長方向に沿って、フィールドプレート１７の縁部から図６で見て横方向に伸長する第１の引き出し線部分１８ｂと、該第１の引き出し線部分からこれと直角に、複数の電極細幅部２３ｂの幅方向（ｗ）に一致してこれらを横切るように伸長する第２の引き出し線部分１８ｃと、該第２の引き出し線部分１８ｃの先端からこれと直角にかつ第１の引き出し線部分１８ｂに平行に伸長する第３の引き出し線部分１８ｄとを備える。
【００５５】
図６の具体例５に示す半導体装置１１０では、抑制電極層２０が埋設された電気絶縁膜１４上を伸長する電路１８が、第１、第２および第３の引き出し線部分１８ｂ、１８ｃおよび１８ｄからなるクランク状を呈する。
従って、第１の不純物領域１２および第２の不純物領域１３間の前記逆方向電位の増大によって、空乏層１９の伸長端（１９ａから１９ｆ）が電路１８に沿って伸長するとき、空乏層１９の第１の引き出し線部分１８ｂ下の伸長端が、第１の引き出し線部分１８ｂと直角方向の第２の引き出し線部分１８ｃ下に至ると、変形部である第２の引き出し線部分１８ｃに沿って案内され、さらに第３の引き出し線部分１８ｄに至ると、この第３の引き出し線部分１８ｄに沿って、その伸長が案内される。
【００５６】
空乏層１９の伸長端が第２の引き出し線部分１８ｃすなわち変形部１８ｃ下に案内されると、この第２の引き出し線部分１８ｃ下には、該引き出し部分の伸長方向に相互に間隔ｓをおいて、所定の基板電位を付与される電極細幅部２３ｂが形成されていることから、この電極細幅部２３ｂの前記したと同様な伸長抑制作用により、空乏層１９が適正にその伸長の制御を受ける。
【００５７】
この空乏層１９の伸長を制御する電極細幅部２３ｂは、具体例５では、全体的に第１の不純物領域１２を取り巻く周方向へ配列されている。
他方、具体例１に示した例では、電極細幅部２３ｂが第１の不純物領域１２から第２の不純物領域１３へ向けての直線的に配列されている。そのため、必要とする電極細幅部２３ｂの数が増大すると、両者１２および１３間の距離の増大を招いてしまう。
これに対し、具体例５によれば、前記したとおり、電極細幅部２３ｂは、第１の不純物領域１２から第２の不純物領域１３へ向けての直線的に配列されることなく、全体的に第１の不純物領域１２を取り巻く周方向へ配列されている。従って、電路１８が必要数の電極細幅部２３ｂを横切るように第２の引き出し線部分１８ｃを設定しても、第１の不純物領域１２から第２の不純物領域１３へ向けての直線距離が増大することはない。
【００５８】
このことから、第１の不純物領域１２および第２の不純物領域１３間の距離の増大を招くことなく、必要数の電極細幅部２３ｂを確保することができることから、所望の耐圧性の低下を招くことなく半導体装置１１０のコンパクト化を達成することが可能となる。
【００５９】
また、電路１８の第３の引き出し線部分１８ｄを図６で見た半導体装置１１０の縦方向および横方向のいずれの方向へも必要に応じて引き出すことができることから、配線の自由度が高まる。
【００６０】
〈具体例６〉
図７に示す具体例６の半導体装置１１０では、抑制電極層２０に形成されるスリット２２の形状に工夫を与えることにより、必要とされるスリット２２の幅寸法ｓの低減が図られる。
【００６１】
図７に示す半導体装置１１０では、フィールドプレート１７の縁部から第２の不純物領域１３へ向けて伸長する電路１８下で電気絶縁膜１４内に埋設された抑制電極層２０に形成されるスリット２２は、電路１８の幅方向に形成される中央部２２ａと、該中央部の両端からそれぞれ電路１８の伸長方向へ向けて、該電路の側縁１８ｅに関して角度θで鋭角的に電路１８から伸び出す一対の伸長端２２ｂとを備える。
【００６２】
電路１８下に沿って案内される空乏層１９がスリット２２に達すると、このスリット２２に沿って、空乏層１９の先端が案内される。このとき、具体例６では、スリット２２の両端が空乏層１９の伸長方向へ角度的に伸長していることから、空乏層１９が効果的にスリット２２の伸長端２２ｂへ向けてその伸長を案内される。
【００６３】
その結果、各スリット２２間に規定される各電極細幅部２３ｂでの空乏層１９の伸長が規制された状態では、対応するスリット２２の伸長端２２ｂへの空乏層１９の伸びが許されることから、このスリット２２の伸長端２２ｂへ向けて空乏層１９の伸長分、該空乏層での電界の緩和を図ることができ、これにより各スリット２２の実質的な幅寸法ｓの低減が可能となる。
【００６４】
〈その他の例１〉
図８および図９は、フィールドプレート１７に関連して、該フィールドプレートの縁部に対応する円形空乏層１９の縁部での電界の緩和を防止する技術を開示する。
図８および図９に示された半導体装置１２０では、第１の不純物領域１２および第２の不純物領域１３が形成された半導体基板１１には、下層１４ａおよび上層１４ｂからなる電気絶縁膜１４が形成されている。また、電気絶縁膜１４の下層１４ａ上に形成された抑制電極層２０に関連して、２つの伸長促進電極２４ａが配置されている。
抑制電極層２０には、前記したと同様に、半導体基板１１の電位が付与されており、この基板電位が付与される電極本体部分２３ａに環状のスリット２２により区画された電極細幅部２３ｂが形成されている。この電極細幅部２３ｂは、接続部２０ｂを介して電極本体部分２３ａに接続されている。
【００６５】
また、抑制電極層２０が形成された下層１４ａ上には、抑制電極層２０と同一面上で、電極細幅部２３ｂに同心的な環状の伸長促進電極２４ａが、対をなして、形成されている。
内方の環状伸長促進電極２４ａは、図８に示された線IX−IXに沿って得られた図９に明確に示されているように、フィールドプレート１７の縁部下に配置されている。また、外方の環状伸長促進電極２４ａは、内方伸長促進電極２４ａと、環状電極細幅部２３ｂとの間で、両者に間隔をおいて配置されている。両伸長促進電極２４ａは、浮遊電極である。
【００６６】
両伸長促進電極２４ａは、空乏層１９のフィールドプレート１７の縁部での伸長を促進しかつ空乏層１９を電路１８下に沿って円滑に案内することにより、フィールドプレート１７の縁部での空乏層１９の電界の緩和を図る作用をなす。
このフィールドプレート１７の縁部下の内方伸長促進電極２４ａの配置によるフィールドプレート１７の縁部での電界緩和作用により、電気絶縁膜１４の電路１８下での厚さ寸法を例えば１．５μｍ以下の厚さ寸法とすることが可能となり、半導体装置１２０の薄型化が可能となる。
【００６７】
〈その他の例２〉
図１０および図１１に示される半導体装置１２０は、フィールドプレート１７を第１メタル層により形成すると共に、このフィールドプレート１７にコンタクト１８−２を介して接続される第２メタル層により、電路１８を形成した例を示す。
第１の不純物領域１２および第２の不純物領域１３が形成された半導体基板１１上には、例えば１μｍの厚さ寸法を有する下層１４ａ、例えば１μｍの厚さ寸法を有する上層１４ｂおよび例えば０．５μｍの厚さ寸法を有する最上層１４ｃからなる電気絶縁膜１４が形成されている。
【００６８】
抑制電極層２０は、下層１４ａ上に形成され、この抑制電極層２０を覆って上層１４ｂが形成されている。この上層１４ｂおよびフィールドプレート１７を覆って、最上層１４ｃが形成されており、該最上層上に電路１８が形成されている。
【００６９】
図１０および図１１に示す半導体装置１２０によれば、電気絶縁膜１４の厚さ寸法の増大により、耐圧特性の向上を図ることが可能となり、これにより抑制電極層２０に単一の電極細幅部２３ｂを設けることで、半導体装置１２０に必要な耐圧特性を得ることが可能となり、これにより、半導体装置１２０のコンパクト化を達成することが可能となる。
【００７０】
前記したところでは、本発明に係る半導体装置として、ダイオードの例を示したが、本発明は、これに限らず、例えばＭＯＳトランジスタ、その他の半導体素子に適宜採用することができる。
【００７１】
【発明の効果】
本発明によれば、前記したように、空乏層の伸びを抑制する抑制電極層の各細幅部間に、該抑制電極層を埋設する前記電気絶縁膜よりも空乏層の伸長を促進させる手段を配置することにより、該伸長促進手段および前記抑制電極層を含む電界緩和手段の電界緩和効果を損なうことなく、従って、前記した接合耐圧と空乏層のブレークダウン電圧とのバランスを崩すことなく、各細幅部間の間隔の低減を図ることができ、これにより、耐圧性を損なうことなく半導体装置のコンパクト化を達成することができる。
【００７２】
また、本発明によれば、前記した抑制電極層の前記細幅部を前記第１の不純物領域を取り巻く周方向に配列することにより、両不純物領域間の寸法の増大を招くことなく、前記抑制電極層の多数の前記細幅部の配置が可能となることから、寸法の増大を招くことなく効果的な電界緩和が可能となり、これにより耐圧性を損なうことなく半導体装置のコンパクト化を達成することができる。
【００７３】
さらに、本発明によれば、前記抑制電極層の前記細幅部間のスリットに、前記第１の不純物領域から伸びる前記電路の伸長方向へ向けて該電路の側縁に関して鋭角的に該電路から伸び出す伸長端を形成することにより、空乏層の伸長を伸長端の伸長方向へ案内することができ、空乏層でのブレークダウンを効果的に抑制することができることから、各スリットの幅寸法すなわち前記細幅部間の間隔の低減が可能となり、これにより耐圧性を損なうことなく半導体装置のコンパクト化を達成することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の具体例１を示す断面図である。
【図２】具体例１の半導体装置を部分的に示す平面図である。
【図３】本発明に係る半導体装置の具体例２を示す断面図である。
【図４】本発明に係る半導体装置の具体例３を示す断面図である。
【図５】本発明に係る半導体装置の具体例４を示す断面図である。
【図６】本発明に係る半導体装置の具体例５を示す平面図である。
【図７】本発明に係る半導体装置の具体例６を示す平面図である。
【図８】本発明に係る半導体装置の他の例を示す平面図である。
【図９】図８に示す半導体装置の断面図である。
【図１０】本発明に係る半導体装置のさらに他の例を示す平面図である。
【図１１】図１０に示す半導体装置の断面図である。
【符号の説明】
１０ 半導体装置
１１ 半導体基板
１２ 第１の不純物領域
１３ 第２の不純物領域
１４ 電気絶縁膜
１８ 電路
１９（１９ａ、１９ｂ…） 空乏層
２０ 抑制電極層
２２ スリット
２２ｂ スリットの伸長端
２３ｂ 電極細幅部
２４ 伸長促進手段
２４ａ 伸長促進電極、誘電体
Claims (10)
- ｐ型またはｎ型のいずれか一方の導電型を示す半導体基板と、ｐ型またはｎ型の他方の導電型を示し、前記半導体基板の表面に設けられた電気絶縁膜上に伸びる電路を経て前記半導体基板との間に逆方向電位が印加される第１の不純物領域と、該第１の不純物領域から前記電路下を該電路に沿って伸長しようとする空乏層の伸びを規制すべく、前記第１の不純物領域から間隔をおいて前記半導体基板の表面に形成され前記一方の導電型を示しかつ前記半導体基板の不純物濃度よりも高い不純物濃度を有する第２の不純物領域と、該第２の不純物領域に向けての前記空乏層の伸長を抑制すべく、前記電気絶縁膜中で前記電路の伸長方向へ相互に間隔をおいて配置されかつ前記半導体基板とほぼ同電位におかれる複数の細幅部を備える抑制電極層とを含み、該抑制電極層の前記細幅部間には、前記空乏層の前記第２の不純物領域への伸長を促進させる伸長促進手段が設けられていることを特徴とする半導体装置。
- 前記伸長促進手段は、前記細幅部間で、前記半導体基板上の前記電気絶縁膜上に伸びる前記電路に設けられた前記基板へ向けて突出する突起部と前記半導体基板の前記表面との間で規定される前記電気絶縁膜の肉薄部である請求項１記載の半導体装置。
- 前記伸長促進手段は、前記抑制電極層の前記細幅部間に対応する領域に配置された伸長促進電極を備える請求項２記載の半導体装置。
- 前記伸長促進手段は、前記電気絶縁膜の誘電率よりも大きな誘電率を示す誘電体からなる請求項２記載の半導体装置。
- 前記伸長促進電極は、前記抑制電極層と同一面上で該抑制電極層の前記各細幅部から間隔をおいて配置されている請求項３記載の半導体装置。
- 前記伸長促進電極は、前記電気絶縁膜内で前記抑制電極層と前記半導体基板の前記表面との間の平面上の前記細幅部間に対応する領域に配置されている請求項３記載の半導体装置。
- 前記伸長促進電極は、電気的に浮遊状態におかれている請求項３記載の半導体装置。
- 前記伸長促進電極は、前記第１の不純物領域の電位とほぼ等しい電位におかれる請求項３記載の半導体装置。
- ｐ型またはｎ型のいずれか一方の導電型を示す半導体基板と、ｐ型またはｎ型の他方の導電型を示し、前記半導体基板の表面に設けられた電気絶縁膜上に伸びる電路を経て前記半導体基板との間に逆方向電位が印加される第１の不純物領域と、該第１の不純物領域から前記電路下を該電路に沿って伸長しようとする空乏層の伸びを規制すべく、前記第１の不純物領域から間隔をおいて前記半導体基板の表面に形成され前記一方の導電型を示しかつ前記半導体基板の不純物濃度よりも高い不純物濃度を有する第２の不純物領域と、該第２の不純物領域に向けての前記空乏層の伸長を抑制すべく、前記電気絶縁膜中で前記電路の伸長方向へ相互に間隔をおいて配置されかつ前記半導体基板とほぼ同電位におかれる複数の細幅部を備える抑制電極層とを含み、該抑制電極層の前記細幅部間には、前記第１の不純物領域から伸びる前記電路の伸長方向へ向けて該電路の側縁に関して鋭角的に該電路から伸び出して前記空乏層の前記第２の不純物領域への伸長を促進させる伸長端を有する伸長促進用スリットが規定されている半導体装置。
- 前記スリットは、その両端に前記した伸長端を有する請求項１１に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000048629A JP3776666B2 (ja) | 2000-02-25 | 2000-02-25 | 半導体装置 |
| US09/734,741 US6424014B2 (en) | 2000-02-25 | 2000-12-13 | Semiconductor element with electric field reducing device mounted therein for increasing dielectric strength |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000048629A JP3776666B2 (ja) | 2000-02-25 | 2000-02-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001237437A JP2001237437A (ja) | 2001-08-31 |
| JP3776666B2 true JP3776666B2 (ja) | 2006-05-17 |
Family
ID=18570690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000048629A Expired - Fee Related JP3776666B2 (ja) | 2000-02-25 | 2000-02-25 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6424014B2 (ja) |
| JP (1) | JP3776666B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003347547A (ja) | 2002-05-27 | 2003-12-05 | Mitsubishi Electric Corp | 電力用半導体装置及びその製造方法 |
| US6940108B2 (en) * | 2002-12-05 | 2005-09-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Slot design for metal interconnects |
| US6818996B2 (en) * | 2002-12-20 | 2004-11-16 | Lsi Logic Corporation | Multi-level redistribution layer traces for reducing current crowding in flipchip solder bumps |
| US7388279B2 (en) * | 2003-11-12 | 2008-06-17 | Interconnect Portfolio, Llc | Tapered dielectric and conductor structures and applications thereof |
| JP2006066788A (ja) | 2004-08-30 | 2006-03-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP5672117B2 (ja) * | 2011-03-31 | 2015-02-18 | 株式会社デンソー | 半導体装置 |
| KR102727977B1 (ko) * | 2019-11-14 | 2024-11-07 | 현대자동차주식회사 | 전력모듈에 적용되는 기판 구조 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3141203A1 (de) | 1981-10-16 | 1983-04-28 | Siemens AG, 1000 Berlin und 8000 München | Planares halbleiterbauelement |
| JPS6077470A (ja) | 1983-10-04 | 1985-05-02 | Nec Corp | ダイアフラム型半導体圧力センサ |
| US5040045A (en) | 1990-05-17 | 1991-08-13 | U.S. Philips Corporation | High voltage MOS transistor having shielded crossover path for a high voltage connection bus |
| JP3207615B2 (ja) * | 1992-06-24 | 2001-09-10 | 株式会社東芝 | 半導体装置 |
| US5486718A (en) * | 1994-07-05 | 1996-01-23 | Motorola, Inc. | High voltage planar edge termination structure and method of making same |
| KR0175277B1 (ko) | 1996-02-29 | 1999-02-01 | 김광호 | 중첩된 필드플레이트구조를 갖는 전력반도체장치 및 그의 제조방법 |
| JP3954184B2 (ja) * | 1998-01-14 | 2007-08-08 | 沖電気工業株式会社 | 半導体装置 |
| JP3905981B2 (ja) * | 1998-06-30 | 2007-04-18 | 株式会社東芝 | 高耐圧半導体装置 |
-
2000
- 2000-02-25 JP JP2000048629A patent/JP3776666B2/ja not_active Expired - Fee Related
- 2000-12-13 US US09/734,741 patent/US6424014B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001237437A (ja) | 2001-08-31 |
| US20010017400A1 (en) | 2001-08-30 |
| US6424014B2 (en) | 2002-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051129 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051221 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060124 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060223 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090303 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120303 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140303 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |