JPH0831782B2 - 比較器 - Google Patents
比較器Info
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- JPH0831782B2 JPH0831782B2 JP18903088A JP18903088A JPH0831782B2 JP H0831782 B2 JPH0831782 B2 JP H0831782B2 JP 18903088 A JP18903088 A JP 18903088A JP 18903088 A JP18903088 A JP 18903088A JP H0831782 B2 JPH0831782 B2 JP H0831782B2
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- voltage
- comparator
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- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 238000013139 quantization Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は比較器、詳しくは、アナログ信号をデジタル
信号に変換する並列型A/D変換器に適用可能な電圧比較
器に関するものである。
信号に変換する並列型A/D変換器に適用可能な電圧比較
器に関するものである。
従来の技術 近年、映像分野においてデジタル信号処理化が進めら
れているが、併せて、これらの電子機器の低消費電力化
が要望されている。このためデジタル信号処理において
不可欠なA/Dコンバータの低消費電力化が必要になって
きた。
れているが、併せて、これらの電子機器の低消費電力化
が要望されている。このためデジタル信号処理において
不可欠なA/Dコンバータの低消費電力化が必要になって
きた。
以下に従来の並列型A/D変換器について説明する。
第２図は従来の並列型A/D変換器に使用される典型的
な比較器の構成図であり、1,2は電源の正および負側の
各端子、３は比較電圧入力端子、４は出力端子、５は信
号入力端子、6,9は抵抗、12,13,14,16はNPNトランジス
タ、17は電流源である。また、第３図は第２図に示され
た比較器を用いて構成された並列型A/D変換器の構成図
であり、19は基準電圧源、20は基準抵抗列、21は信号入
力端子、22は比較器、23はエンコーダ、24は出力端子で
ある。
な比較器の構成図であり、1,2は電源の正および負側の
各端子、３は比較電圧入力端子、４は出力端子、５は信
号入力端子、6,9は抵抗、12,13,14,16はNPNトランジス
タ、17は電流源である。また、第３図は第２図に示され
た比較器を用いて構成された並列型A/D変換器の構成図
であり、19は基準電圧源、20は基準抵抗列、21は信号入
力端子、22は比較器、23はエンコーダ、24は出力端子で
ある。
つぎに、この並列型A/D変換器および比較器の動作を
説明する。
説明する。
基準抵抗列20と基準電圧源19とで比較器列22の比較電
圧を発生させる。すなわち、基準抵抗列20の各タップ電
圧は基準電圧源19の電圧を８等分した各電圧になる。そ
して比較器列22の各比較器の比較電圧入力端子には基準
抵抗列20の各タップ電圧が加わる。比較器は第２図に示
される構成であり、比較電圧入力端子３の電圧よりも信
号入力端子５の電圧が高い場合にはトランジスタ13が導
通状態になり、トランジスタ12はカットオフの状態にな
るので、トランジスタ14のコレクタ電流は抵抗９に流
れ、比較器出力端子４の電圧は電源端子１の電圧、すな
わち、ハイレベルになる。反対に比較電圧入力端子３の
電圧よりも信号入力端子５の電圧が低い場合にはトラン
ジスタ13がカットオフ状態になり、トランジスタ12は導
通状態になるので、トランジスタ14のコレクタ電流は抵
抗６に流れ、比較器電圧出力端子４の電圧は電源端子１
の電圧よりもトランジスタ14のコレクタ電流の電流値と
出力抵抗６の抵抗値の積だけ低い電圧、すなわち、ロー
レベルになる。比較器列22はその各比較電圧と信号入力
端子21の電圧と比較し、信号入力端子21の電圧が比較電
圧よりも高いと比較器の出力がハイレベルとなり、した
がって、信号入力端子21の電圧レベルに対応した数の比
較器出力がそれぞれハイレベルとなる。そして比較器列
22の出力を入力とするエンコーダ23は出力がハイレベル
の比較器の数に対応したデジタルコードを発生する。す
なわち、出力端子24には信号入力端子21の電圧に対応し
たデジタルコードが発生する。
圧を発生させる。すなわち、基準抵抗列20の各タップ電
圧は基準電圧源19の電圧を８等分した各電圧になる。そ
して比較器列22の各比較器の比較電圧入力端子には基準
抵抗列20の各タップ電圧が加わる。比較器は第２図に示
される構成であり、比較電圧入力端子３の電圧よりも信
号入力端子５の電圧が高い場合にはトランジスタ13が導
通状態になり、トランジスタ12はカットオフの状態にな
るので、トランジスタ14のコレクタ電流は抵抗９に流
れ、比較器出力端子４の電圧は電源端子１の電圧、すな
わち、ハイレベルになる。反対に比較電圧入力端子３の
電圧よりも信号入力端子５の電圧が低い場合にはトラン
ジスタ13がカットオフ状態になり、トランジスタ12は導
通状態になるので、トランジスタ14のコレクタ電流は抵
抗６に流れ、比較器電圧出力端子４の電圧は電源端子１
の電圧よりもトランジスタ14のコレクタ電流の電流値と
出力抵抗６の抵抗値の積だけ低い電圧、すなわち、ロー
レベルになる。比較器列22はその各比較電圧と信号入力
端子21の電圧と比較し、信号入力端子21の電圧が比較電
圧よりも高いと比較器の出力がハイレベルとなり、した
がって、信号入力端子21の電圧レベルに対応した数の比
較器出力がそれぞれハイレベルとなる。そして比較器列
22の出力を入力とするエンコーダ23は出力がハイレベル
の比較器の数に対応したデジタルコードを発生する。す
なわち、出力端子24には信号入力端子21の電圧に対応し
たデジタルコードが発生する。
以上の動作で信号入力端子21のアナログ信号をデジタ
ル信号に変換して出力端子24に出力する。
ル信号に変換して出力端子24に出力する。
発明が解決しようとする課題 しかしながら上記の従来の構成では、比較器の比較電
圧入力端子３にはトランジスタ14のコレクタ電流の電流
値をトランジスタ電流増幅率で割った電流がトランジス
タ12のベース電流として流れることになる。この電流は
基準抵抗列20に流れるためそのタップ電圧の理想値に対
して誤差が生じる。各比較器の比較電圧入力端子３に流
れる電流をＩbとすると、基準抵抗列20のタップ電圧に
発生する誤差電圧は次式で表される。
圧入力端子３にはトランジスタ14のコレクタ電流の電流
値をトランジスタ電流増幅率で割った電流がトランジス
タ12のベース電流として流れることになる。この電流は
基準抵抗列20に流れるためそのタップ電圧の理想値に対
して誤差が生じる。各比較器の比較電圧入力端子３に流
れる電流をＩbとすると、基準抵抗列20のタップ電圧に
発生する誤差電圧は次式で表される。
ΔVr（ｎ）＝Ｉb・Ｒ・（２N−ｎ）・n/2 ここでｎは比較器列22の比較器の端からの番号、Ｒは
基準抵抗列20を構成する１つの抵抗の抵抗値、ＮはA/D
変換器のビット数（第３図の例では３）である。並列型
A/D変換器が正確に入力信号をデジタル信号に変換する
には基準抵抗列20のタップ電圧の誤差電圧を量子化電圧
よりも充分に小さく（実際には1/2程度以下）する必要
がある。そのためには基準抵抗列20を構成する各抵抗の
抵抗値を充分に小さくする必要がある。例えば、電流源
を構成するトランジスタ14の電流値を100μＡ、トラン
ジスタ12の電流増幅率を100とすると比較電圧入力端子
３には、最大、１μＡの電流が流れる。A/D変換器のビ
ット数を８ビット、量子化電圧を8mVとすると、基準抵
抗列20を構成する１つの抵抗の抵抗値を0.244Ω以下に
する必要であり、基準抵抗列20には約32.8mAの電流が流
れる。この様に基準抵抗列20のタップ電圧の精度を保つ
ために大きな電流を流す必要があり、消費電力が大きく
なるという欠点を有していた。
基準抵抗列20を構成する１つの抵抗の抵抗値、ＮはA/D
変換器のビット数（第３図の例では３）である。並列型
A/D変換器が正確に入力信号をデジタル信号に変換する
には基準抵抗列20のタップ電圧の誤差電圧を量子化電圧
よりも充分に小さく（実際には1/2程度以下）する必要
がある。そのためには基準抵抗列20を構成する各抵抗の
抵抗値を充分に小さくする必要がある。例えば、電流源
を構成するトランジスタ14の電流値を100μＡ、トラン
ジスタ12の電流増幅率を100とすると比較電圧入力端子
３には、最大、１μＡの電流が流れる。A/D変換器のビ
ット数を８ビット、量子化電圧を8mVとすると、基準抵
抗列20を構成する１つの抵抗の抵抗値を0.244Ω以下に
する必要であり、基準抵抗列20には約32.8mAの電流が流
れる。この様に基準抵抗列20のタップ電圧の精度を保つ
ために大きな電流を流す必要があり、消費電力が大きく
なるという欠点を有していた。
本発明は上記従来の問題点を解決するもので、入力電
流を削減し、同じ回路の複数個をA/D変換器の基準抵抗
列に接続しても支障のない比較器を提供することを目的
とする。
流を削減し、同じ回路の複数個をA/D変換器の基準抵抗
列に接続しても支障のない比較器を提供することを目的
とする。
課題を解決するための手段 この目的を達成するために本発明は、エミッタを共通
接続した一導電形の第1,第２のトランジスタ（12,13）
の前記エミッタ共通接続点に第１の電流源（14）を接続
して成る第１の差動回路と、前記第１のトランジスタ
（12）のベースに接続された第１の入力端子（３）と、
前記第２のトランジスタ（13）のベースに接続された第
２の入力端子（５）と、前記第１の入力端子にゲートを
接続した逆導電形の第１のMOSトランジスタ（10）並び
に、前記第２の入力端子にゲートを接続した逆導電形の
第２のMOSトランジスタ（11）のソースを共通接続する
と共に、前記第２のMOSトランジスタのドレインを前記
第１の入力端子（３）に接続して成る第２の差動回路
と、前記第１の電流源（14）と同一の電流値で動作する
第２の電流源（15）と、電源端子にコレクタを接続しエ
ミッタに前記第２の電流源（15）の電流が与えられる一
導電形の第３のトランジスタ（18）と、前記第３のトラ
ンジスタのベース電流をミラー反転し、ミラー反転した
電流を前記第２の差動回路のソース共通接続点に与える
電流ミラー回路（8,7）とを備えた比較器である。
接続した一導電形の第1,第２のトランジスタ（12,13）
の前記エミッタ共通接続点に第１の電流源（14）を接続
して成る第１の差動回路と、前記第１のトランジスタ
（12）のベースに接続された第１の入力端子（３）と、
前記第２のトランジスタ（13）のベースに接続された第
２の入力端子（５）と、前記第１の入力端子にゲートを
接続した逆導電形の第１のMOSトランジスタ（10）並び
に、前記第２の入力端子にゲートを接続した逆導電形の
第２のMOSトランジスタ（11）のソースを共通接続する
と共に、前記第２のMOSトランジスタのドレインを前記
第１の入力端子（３）に接続して成る第２の差動回路
と、前記第１の電流源（14）と同一の電流値で動作する
第２の電流源（15）と、電源端子にコレクタを接続しエ
ミッタに前記第２の電流源（15）の電流が与えられる一
導電形の第３のトランジスタ（18）と、前記第３のトラ
ンジスタのベース電流をミラー反転し、ミラー反転した
電流を前記第２の差動回路のソース共通接続点に与える
電流ミラー回路（8,7）とを備えた比較器である。
作用 この構成によって、第1,第２の入力端子3,5に差動の
入力信号が与えられ、第１のトランジスタ12のエミッタ
電流の増大に合わせて、第１のトランジスタのベース電
流が増大しても、第２のMOSトランジスタのドレインか
ら供給される電流によって、第１のトランジスタのベー
ス電流が補償され、第１の入力端子側から内部をみた入
力電流が低減される。
入力信号が与えられ、第１のトランジスタ12のエミッタ
電流の増大に合わせて、第１のトランジスタのベース電
流が増大しても、第２のMOSトランジスタのドレインか
ら供給される電流によって、第１のトランジスタのベー
ス電流が補償され、第１の入力端子側から内部をみた入
力電流が低減される。
もし、本発明の比較器の複数個を基準抵抗列の各カッ
プに用いてA/D変換器を構成する場合、基準抵抗列を構
成する各抵抗を高い抵抗値にすることが可能になり、消
費電流を低減することができる。
プに用いてA/D変換器を構成する場合、基準抵抗列を構
成する各抵抗を高い抵抗値にすることが可能になり、消
費電流を低減することができる。
実施例 以下、本発明の一実施例について、図面を参照しなが
ら説明する。第１図は本発明実施例の比較器の構成図で
ある。第１図において1,2は電源端子、３は比較電圧入
力端子、５は信号入力端子、４は比較器出力端子、6,9
は抵抗、12,13,14,15,16,18はバイポーラNPNトランジス
タ、7,8,10,11はMOSトランジスタ、17は電流源である。
この比較器について、その動作を説明する。
ら説明する。第１図は本発明実施例の比較器の構成図で
ある。第１図において1,2は電源端子、３は比較電圧入
力端子、５は信号入力端子、４は比較器出力端子、6,9
は抵抗、12,13,14,15,16,18はバイポーラNPNトランジス
タ、7,8,10,11はMOSトランジスタ、17は電流源である。
この比較器について、その動作を説明する。
電流源17とトランジスタ14,15,16は定電流源回路を構
成する。トランジスタ7,8も定電流源回路を構成する
が、トランジスタ８に流れる基準電流はトランジスタ18
のコレクタ電流の電流増幅率分の１の電流である。尚、
トランジスタ14,15,18に流れる電流は同じ電流値をと
る。第１図では比較器１つであるが複数個接続して構成
可能である。
成する。トランジスタ7,8も定電流源回路を構成する
が、トランジスタ８に流れる基準電流はトランジスタ18
のコレクタ電流の電流増幅率分の１の電流である。尚、
トランジスタ14,15,18に流れる電流は同じ電流値をと
る。第１図では比較器１つであるが複数個接続して構成
可能である。
比較器の比較電圧入力端子３には基準抵抗列20のタッ
プ電圧が加わる。比較電圧入力端子３の電圧よりも信号
入力端子５の電圧が高い場合には、トランジスタ13が導
通状態になり、トランジスタ12はカットオフ状態になる
のでトランジスタ14のコレクタ電流は抵抗９に流れ、ト
ランジスタ12には流れないので比較器出力端子４の電圧
は電源端子１の電圧のハイレベルになる。一方、比較電
圧入力端子３の電圧よりも信号入力端子５の電圧が低い
場合にはトランジスタ13がカットオフ状態になり、トラ
ンジスタ12は導通状態になるのでトランジスタ14のコレ
クタ電流は抵抗６に流れ、比較器電圧出力端子４の電圧
は電源端子１の電圧よりもトランジスタ14のコレクタ電
流値と抵抗６の抵抗値との積だけ低い電圧のローレベル
になる。ところでトランジスタ７に流れるドレイン電流
はトランジスタ14に流れるコレクタ電流の電流増幅率分
の１の電流であり、トランジスタ12、あるいは13が導通
状態になるときのベース電流に相当する。比較電圧入力
端子３よりも信号入力端子５の電圧が高いトランジスタ
11はカットオフ状態になり、トランジスタ10が導通状態
になるのでトランジスタ７に流れるドレイン電流はトラ
ンジスタ10を通り電源端子２に流れる。この時トランジ
スタ12はカットオフ状態にあるためベース電流がなく比
較電圧入力端子３よりトランジスタ12に電流は流れな
い。又、電圧入力端子３よりも信号入力端子５の電圧が
低いとトランジスタ10はカットオフ状態になり、トラン
ジスタ11は導通状態になりトランジスタ７に流れるドレ
イン電流はトランジスタ12のベースに流れる。この時ト
ランジスタ12は導通状態にあり、トランジスタ14のコレ
クタ電流の電流増幅率分の１がベース電流になるがこの
電流はトランジスタ11のドレイン電流に等しい。したが
って比較電圧入力端子３よりトランジスタ12に流れる電
流は発生しない。
プ電圧が加わる。比較電圧入力端子３の電圧よりも信号
入力端子５の電圧が高い場合には、トランジスタ13が導
通状態になり、トランジスタ12はカットオフ状態になる
のでトランジスタ14のコレクタ電流は抵抗９に流れ、ト
ランジスタ12には流れないので比較器出力端子４の電圧
は電源端子１の電圧のハイレベルになる。一方、比較電
圧入力端子３の電圧よりも信号入力端子５の電圧が低い
場合にはトランジスタ13がカットオフ状態になり、トラ
ンジスタ12は導通状態になるのでトランジスタ14のコレ
クタ電流は抵抗６に流れ、比較器電圧出力端子４の電圧
は電源端子１の電圧よりもトランジスタ14のコレクタ電
流値と抵抗６の抵抗値との積だけ低い電圧のローレベル
になる。ところでトランジスタ７に流れるドレイン電流
はトランジスタ14に流れるコレクタ電流の電流増幅率分
の１の電流であり、トランジスタ12、あるいは13が導通
状態になるときのベース電流に相当する。比較電圧入力
端子３よりも信号入力端子５の電圧が高いトランジスタ
11はカットオフ状態になり、トランジスタ10が導通状態
になるのでトランジスタ７に流れるドレイン電流はトラ
ンジスタ10を通り電源端子２に流れる。この時トランジ
スタ12はカットオフ状態にあるためベース電流がなく比
較電圧入力端子３よりトランジスタ12に電流は流れな
い。又、電圧入力端子３よりも信号入力端子５の電圧が
低いとトランジスタ10はカットオフ状態になり、トラン
ジスタ11は導通状態になりトランジスタ７に流れるドレ
イン電流はトランジスタ12のベースに流れる。この時ト
ランジスタ12は導通状態にあり、トランジスタ14のコレ
クタ電流の電流増幅率分の１がベース電流になるがこの
電流はトランジスタ11のドレイン電流に等しい。したが
って比較電圧入力端子３よりトランジスタ12に流れる電
流は発生しない。
以上の様に比較電圧入力端子３には信号入力端子５の
電圧値が比較電圧入力端子３の電圧値より高くても、低
くても比較電圧入力端子３には電流が流れない。従っ
て、基準抵抗列20に流す電流を充分小さくしても従来の
A/D変換器と同等の精度を保つことが可能になり基準抵
抗列における電力消費を大幅に低減することができる。
電圧値が比較電圧入力端子３の電圧値より高くても、低
くても比較電圧入力端子３には電流が流れない。従っ
て、基準抵抗列20に流す電流を充分小さくしても従来の
A/D変換器と同等の精度を保つことが可能になり基準抵
抗列における電力消費を大幅に低減することができる。
発明の効果 本発明によれば、第1,第２の入力端子に差動の入力信
号が与えられ、第１のトランジスタのエミッタ電流の増
大に合わせて、第１のトランジスタのベース電流が増大
しても、第２のMOSトランジスタのドレインから供給さ
れる電流によって、第１のトランジスタのベース電流が
補償され、第１の入力端子側から内部をみた入力電流が
低減される。
号が与えられ、第１のトランジスタのエミッタ電流の増
大に合わせて、第１のトランジスタのベース電流が増大
しても、第２のMOSトランジスタのドレインから供給さ
れる電流によって、第１のトランジスタのベース電流が
補償され、第１の入力端子側から内部をみた入力電流が
低減される。
もし、本発明の比較器の複数個を基準抵抗列の各カッ
プに用いてA/D変換器を構成する場合、基準抵抗列を構
成する各抵抗を高い抵抗値にすることが可能になり、消
費電流を低減することができる。
プに用いてA/D変換器を構成する場合、基準抵抗列を構
成する各抵抗を高い抵抗値にすることが可能になり、消
費電流を低減することができる。
第１図は本発明の一実施例比較器の構成図、第２図は従
来の比較器の構成図、第３図は並列型A/D変換器のブロ
ック図である。 1,2……電源端子、３……比較電圧入力端子、４……比
較器出力端子、５……信号入力端子、6,9……抵抗、7,
8,10,11……MOSトランジスタ、12,13,14,15,16,18……
トランジスタ、17……電流源、19……基準電圧源、20…
…基準抵抗列、21……信号入力端子、22……比較器列、
23……エンコーダ、24……出力端子。
来の比較器の構成図、第３図は並列型A/D変換器のブロ
ック図である。 1,2……電源端子、３……比較電圧入力端子、４……比
較器出力端子、５……信号入力端子、6,9……抵抗、7,
8,10,11……MOSトランジスタ、12,13,14,15,16,18……
トランジスタ、17……電流源、19……基準電圧源、20…
…基準抵抗列、21……信号入力端子、22……比較器列、
23……エンコーダ、24……出力端子。
Claims (1)
- 【請求項１】エミッタを共通接続した一導電形の第1,第
２のトランジスタの前記エミッタ共通接続点に第１の電
流源を接続して成る第１の差動回路と、 前記第１のトランジスタのベースに接続された第１の入
力端子と、 前記第２のトランジスタのベースに接続された第２の入
力端子と、 前記第１の入力端子にゲートを接続した逆導電形の第１
のMOSトランジスタ並びに、前記第２の入力端子にゲー
トを接続した逆導電形の第２のMOSトランジスタのソー
スを共通接続すると共に、前記第２のMOSトランジスタ
のドレインを前記第１の入力端子に接続して成る第２の
差動回路と、 前記第１の電流源と同一の電流値で動作する第２の電流
源と、 電源端子にコレクタを接続しエミッタに前記第２の電流
源の電流が与えられる一導電形の第３のトランジスタ
と、 前記第３のトランジスタのベース電流をミラー反転し、
ミラー反転した電流を前記第２の差動回路のソース共通
接続点に与える電流ミラー回路とを備えた比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18903088A JPH0831782B2 (ja) | 1988-07-28 | 1988-07-28 | 比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18903088A JPH0831782B2 (ja) | 1988-07-28 | 1988-07-28 | 比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0237824A JPH0237824A (ja) | 1990-02-07 |
| JPH0831782B2 true JPH0831782B2 (ja) | 1996-03-27 |
Family
ID=16234121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18903088A Expired - Lifetime JPH0831782B2 (ja) | 1988-07-28 | 1988-07-28 | 比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831782B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2681001B2 (ja) * | 1994-08-31 | 1997-11-19 | 日本電気アイシーマイコンシステム株式会社 | コンパレータ回路 |
-
1988
- 1988-07-28 JP JP18903088A patent/JPH0831782B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0237824A (ja) | 1990-02-07 |
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