JPH08306931A - 連続的にドーピングされたチャネル内領域を有するマルチチャネル構造を備えるアレイの形成 - Google Patents

Abstract

(57)【要約】 【課題】 連続的にドーピングされたチャネル内領域を
有するマルチチャネル構造を備えるアレイを形成する。 【解決手段】 チャネル内領域の各々がドーパント粒子
の連続分布を有するように、そして、チャネルを通る逆
ゲートバイアス漏洩電流を制御すると共にチャネルを通
るオン電流を大きくは減少しないドーパント粒子の分布
を全チャネル内領域が有するように、各チャネル内領域
にドーパント粒子を注入する。

Description

【発明の詳細な説明】

【０００１】

【従来の技術】フアング（Ｈｕａｎｇ）の米国特許第
４，９０７，０４１号は、ミスアラインメントに対する
免疫性のあるゲート内オフセット（ｉｎｔｒａ−ｇａｔ
ｅ ｏｆｆｓｅｔ）高電圧ＴＦＴを開示したものであ
る。

【０００２】本発明は、ＴＦＴを使用してディスプレ
イ、センサ、又はメモリアレイ等のアレイ内のセル回路
への接続を制御する際に生じる問題を扱う。逆ゲートバ
イアス漏洩電流はゲートバイアスにより異なり、またア
レイにおけるＴＦＴ毎に異なる。

【０００３】２次元（２Ｄ）アレイでは、セルのＴＦＴ
のオフ中には、そのゲートは安定した低電圧に保持され
るが、そのチャネルリードの電圧は変動する。データラ
イン上の電圧と共に変動するリードもあれば、セルのコ
ンポーネントにより蓄積された帯電レベルが変動する場
合に変動するリードもあり得る。従って、ＴＦＴが逆ゲ
ートバイアスを印加され続けたとしても、逆ゲートバイ
アス電圧の大きさは広範囲にわたって変化するおそれが
ある。１つのアレイ内の各ＴＦＴに対して異なる逆ゲー
トバイアス電圧で最小の漏洩電流が発生すれば、漏洩電
流は当該アレイにわたって不均一になるであろう。

【０００４】逆ゲートバイアス電圧が変化する問題は、
ポリシリコン（ｐｏｌｙ−Ｓｉ）ＴＦＴに対して特に深
刻である。従来のポリシリコンＴＦＴでは、漏洩電流は
逆ゲートバイアス電圧の大きさが増すにつれて指数関数
的に増大する。故に、１つのアレイ内のＴＦＴ同士の間
のわずかな差が、類似した逆ゲートバイアス信号に応答
して漏洩電流における大きな差を生むおそれがある。典
型的に各走査線は多くのＴＦＴのゲートに接続されるの
で、バイアスを調整して最小の漏洩電流を得ることは困
難である。

【０００５】

【発明が解決しようとする課題】本発明は、ＴＦＴを有
するアレイにおいて逆ゲートバイアス漏洩電流を制御す
るための新技術の発見に基づくものである。この新技術
は、製造が簡単である単純なマルチチャネル構造を使用
する。この新技術は、一連のチャネルにおける各チャネ
ル内領域がドーパント粒子の適切な連続分布を有するよ
うに、ドーパント粒子を注入する。驚くべきことに、こ
の技術はＴＦＴのオン電流を大きく減少することなく、
ポリシリコンＴＦＴにおいてさえも逆ゲートバイアス漏
洩電流に対して優れた制御を提供する。

【０００６】

【課題を解決するための手段】この技術は、例えばＬＤ
Ｄ構造にしたりチャネル数をより多くするといった漏洩
電流の減少に対する他の解決法に比べて、実行が安価で
あり単純であるので有利である。ＬＤＤ構造は、マスキ
ング及び均一性に関する問題につながると共にオン電流
を減少するが、本発明の技術は、オン電流を減ずること
なく均一な結果を生じる方法で単純なマスクを用いて実
行することができる。ＬＤＤ構造を製造するのに必要な
正確なリソグラフィ等の不確実な処理ステップは本発明
の技術には必要ない。チャネル内領域全体をカバーし、
隣接する面とわずかにオーバーラップするマスクを用い
てチャネル内領域の過度なドーピングを防止することが
できるので、正確なアラインメントは必要ない。より多
くのチャネルを設けることは、キャパシタンスを増大す
る問題につながり、デバイスのサイズを大きくせずに実
行するのが困難であるが、本発明の技術はそれにもかか
わらず有効である。

【０００７】この技術はまた、最小の漏洩電流を得るた
めのゲートバイアスの調整を妨げる不均一性を軽減する
ので有利である。従来のポリシリコンＴＦＴは、漏洩が
最小となるゲートバイアスを変化させるように、１つの
アレイ内で又は複数のアレイ同士間で異なる。換言すれ
ば、最適なゲートバイアスはＴＦＴ毎に、そしてアレイ
毎に異なる。しかしながら本発明の技術では、ポリシリ
コンＴＦＴに対して最悪のケースの逆ゲートバイアス動
作条件を識別することができ、その最悪ケースの動作条
件の下での漏洩電流を、わかっている最大値未満に保持
することができれば、漏洩を最小とするゲートバイアス
はかかる不均一性により変化しない。

【０００８】ドーパント粒子の濃度の異なる領域同士間
にチャネル内領域が内部境界を全く含まない場合に、内
部チャネル領域はドーパント粒子の「連続分布」を有す
る。

【０００９】１つのチャネル又は一連のチャネル又は１
つのＴＦＴの「逆ゲートバイアス電圧」は、ゲートとソ
ースの間の電位差Ｖ_ＧＳであり、このＶ_ＧＳでは１つの
チャネル又は一連のチャネル又はＴＦＴはオフとなる。

【００１０】逆ゲートバイアス漏洩電流における「動作
的限界」は、回路が使用される方法により設定される限
界である。

【００１１】全ての他のパラメータが一定であると仮定
して、当該範囲において発生する最大の逆ゲートバイア
ス漏洩電流が、当該範囲において発生する最小の逆ゲー
トバイアス漏洩電流の１０倍を超えない場合には、逆ゲ
ートバイアス漏洩電流は、「逆ゲートバイアス電圧の範
囲にわたって大きくは増大しない」。

【００１２】逆ゲートバイアス漏洩電流が、動作中に発
生する逆ゲートバイアス電圧の範囲にわたって大きくは
増大せず、逆ゲートバイアス漏洩電流における動作的限
界を全く超えないことを、１セットのチャネル内領域に
おけるドーパント濃度の分布が確実にする場合には、該
分布は「一連のチャネル又はＴＦＴを通る逆ゲートバイ
アス漏洩電流を制御する」。

【００１３】全ての他のパラメータが一定であると仮定
して、一連のチャネル又はＴＦＴを通るオン電流が、少
なくともチャネルリードと同じ位の導電性となるように
ドーピングされた場合に流れるオン電流の半分の大きさ
であれば、１セットのチャネル内領域におけるドーパン
ト粒子の分布は、一連のチャネル又はＴＦＴを通る「オ
ン電流を大きくは減少しない」。

【００１４】

【発明の実施の形態】図１のアレイ１０は、第１走査線
２０からＭ番目の走査線２２までのＭ本の走査線と、第
１データライン２４からＮ番目のデータライン２６まで
のＮ本のデータラインとを含む。ｍ番目の走査線３０と
ｎ番目のデータライン３２に接続されるセル回路につい
て、より詳細に示す。

【００１５】図１で示されるように、アレイ１０は多数
のファンクションを実行することにより製造されること
ができる。Ａと示される１つのファンクションは、ｍ番
目の走査線３０と他の走査線を形成する。Ｂと示される
別のファンクションは、ｎ番目のデータライン３２と他
のデータラインを形成し、これは交差点３４のような交
差点において走査線と交差する。

【００１６】別のファンクションはセル回路を製造する
ことである。このファンクションはコンポーネント４０
を生成し、該コンポーネントはｎ番目のデータライン３
２から信号を受信したり信号を送信したりするためのデ
ータリードを有する。さらに、Ｃ１と示されるこのファ
ンクションの一部は、ｎ番目のデータライン３２とコン
ポーネント４０のデータリードとの間に接続されたチャ
ネル部分４２を形成する。

【００１７】Ｃ２〜Ｃ３と示されるこのファンクション
の他の部分は、Ｑ個のゲート領域４４〜４６を形成し、
ここでＱは２以上である。ゲート領域４４〜４６の各々
は、チャネル５０〜５２のうちの１つにおいてチャネル
部分４２を横切って延在する；示されるようにゲート領
域４４はチャネル５０においてチャネル部分４２と交差
し、ゲート領域４６はチャネル５２においてチャネル部
分４２と交差する。その結果、チャネル部分４２はま
た、隣接する一対のチャネル同士の間に各々、（Ｑ−
１）個のチャネル内領域を有する。

【００１８】Ｃ４と示されるこのファンクションのまた
別の部分は、当該セット中の各チャネル内領域がドーパ
ント粒子の連続分布を有し、異なるドーパント濃度を有
する領域同士の内部境界を全く含まないように、図１で
チャネル内領域５４により示される（Ｑ−１）個のチャ
ネル内領域をドーピングする。Ｃ４と示される部分は、
（Ｑ−１）個のチャネル内領域においてドーパント粒子
を注入して、Ｑ個のチャネルを流れる逆ゲートバイアス
漏洩電流を制御すると共に、Ｑ個のチャネルを通るオン
電流を大きく減少しない、チャネル内領域におけるドー
パント粒子の分布を得る。

【００１９】別のファンクションは、適切な接続点にお
いて電気接続を形成することである。Ｄ１と示されるこ
のファンクションの１つの部分は、ｎ番目のデータライ
ン３２とチャネル部分４２との間の電気接続を形成す
る。Ｄ２と示されるこのファンクションの第２の部分
は、チャネル部分４２とコンポーネント４０のデータリ
ードとの電気接続を形成する。Ｄ３〜Ｄ４と示されるこ
のファンクションの多くの部分は１つ以上の電気接続を
形成するので、ｍ番目の走査線３０は、ゲート領域４４
〜４６の各々に電気接続される。かかる接続のために、
ｍ番目の走査線３０における信号は、チャネル５０〜５
２の導電率を制御する。

【００２０】図２は、図１におけるファンクションを実
行することのできる概略的な動作のシーケンスを示す。

【００２１】ボックス６０の動作は、半導体層を堆積
し、リソグラフィによりパターン形成して、図１のチャ
ネル部分４２を生成する。故にボックス６０の動作は、
図１でＣ１と示されるファンクションを実行する。ボッ
クス６０の動作はまた、データリードと、キャパシタ電
極等のコンポーネント４０の他の部分とを生成すること
ができる。

【００２２】ボックス６２の動作は、ボックス６０から
のパターン上に第１絶縁層を堆積する。次にボックス６
４の動作は、ゲート層を堆積してリソグラフィによりパ
ターン形成し、図１のゲート領域４４〜４６を生成す
る。従ってボックス６２の動作は、図１でＣ２〜Ｃ３と
示されるファンクションを実行する。

【００２３】次にボックス６６の動作は、マスクを用い
ずに低濃度のドーパントを注入する。ゲート領域４４〜
４６がチャネル５０〜５２をカバーするので、チャネル
５０〜５２はドーパントにさらされないが、チャネル部
分４２の他の部分はチャネル内領域５４を含めて低濃度
にドーピングされる。ドーパントは、結果的にチャネル
内領域におけるドーパント粒子の分布がオン電流を大き
く減ずることなくチャネル５０〜５２の逆ゲートバイア
ス漏洩電流を制御するように、注入される。故にボック
ス６６の動作は、図１のＣ４と示されるファンクション
を実行する。

【００２４】次にボックス６８の動作は、感光層を堆積
してリソグラフィによりパターン形成し、高濃度にドー
ピングされることを免れるべきチャネル内領域５４と他
の領域とを覆うマスクを形成する。ボックス６８の動作
は次に、高濃度のドーパントを注入し、チャネル部分４
２がｎ番目のデータライン３２に電気接続するポイント
とチャネル５０との間にチャネルリードを形成し、チャ
ネル５２とコンポーネント４０のデータリードとの間に
もチャネルリードを形成する。故にボックス６８の動作
は、チャネル部分４２とコンポーネント４０のデータリ
ードとの間に電気接続を形成し、それは図１のＤ２で示
されるファンクションである。ゲート層が半導体材料で
あれば、ボックス６８の動作はゲート領域４４〜４６を
導電性にすることもできる。

【００２５】ボックス７０の動作は、走査線層を堆積し
てリソグラフィによりパターン形成し、Ｍ個の走査線２
０〜２２を生成し、それにより図１でＡと示されるファ
ンクションが達成される。故にボックス７０の動作は、
ゲート領域４４〜４６の各々とｍ番目の走査線３０との
間に電気接続を形成する。ゲート領域４４〜４６が半導
体材料で形成され、ｍ番目の走査線３０が金属である場
合には、金属／半導体インタフェースを形成することに
より電気接続が形成される。故にボックス７０の動作は
また、図１でＤ３〜Ｄ４と示されるファンクションを実
行する。

【００２６】ボックス７２の動作は第２絶縁層を堆積す
る。次にボックス７４の動作は、第１及び第２絶縁層に
おいてリソグラフィにより開口を形成し、チャネル部分
４２がｎ番目のデータライン３２に接続する接続点を露
呈する。次にボックス７６の動作は、データライン層を
堆積してリソグラフィによりパターン形成し、Ｎ個のデ
ータライン２４を生成し、それにより図１でＢと示され
るファンクションを実行する。従ってボックス７６の動
作は、チャネル部分４２とｎ番目のデータライン３２と
の間に電気接続を形成する；データライン層が金属であ
る場合には、ボックス７４で形成された開口における金
属は金属／半導体インタフェースを形成する。故にボッ
クス７６の動作はまた、図１でＤ１と示されるファンク
ションを実行する。

【００２７】図３は、図１のファンクションを実行する
ために使用されることのできる別の概略的な動作シーケ
ンスを示す。図３のシーケンスは、各チャネルの下にゲ
ート領域があり、頂上にＩＴＯ層のある構造を生成す
る。

【００２８】ボックス１００の動作は、走査線層を堆積
してリソグラフィによりパターン形成し、走査線を生成
し、それにより図１でＡと示されるファンクションを実
行する。ボックス１００の動作はまた、ゲート層を堆積
してリソグラフィによりパターン形成し、ゲート領域４
４〜４６を形成し、それにより図１でＣ２〜Ｃ３と示さ
れるファンクションを実行する。ゲート層は走査線層と
同じであることが可能であり、この場合にはボックス１
００の動作はまた、図１でＤ３〜Ｄ４と示されるファン
クションも実行する；又は、ゲート層は独立した層であ
ることが可能である。走査線が金属でありゲート層が半
導体材料である場合には、走査線上にゲート層を堆積す
ると、金属／半導体インタフェースが形成され、電気接
続が形成される。故にボックス１００の動作はまた、図
１でＤ３〜Ｄ４と示されたファンクションの少なくとも
一部を実行する。

【００２９】ボックス１０２の動作は、ボックス１００
からのパターン上に第１絶縁層を堆積する。次にボック
ス１０４の動作は半導体層を堆積する。ボックス１０６
の動作は、ボックス１０４からの半導体層の上に第２絶
縁層を堆積する。

【００３０】次にボックス１１０の動作は、セルフアラ
インメントされるバックサイド露光を実行して、その後
エッチングを行って第２絶縁層をリソグラフィによりパ
ターン形成すると、半導体層において各チャネル５０〜
５２上にアイランドが含まれることになる。ボックス１
１２の動作はマスクを用いずに低濃度のドーパントを注
入するが、ボックス１１０からのアイランドにより各チ
ャネル５０〜５２の各々はドーパントにさらされない。
チャネル内領域５４をその後形成するチャネル部分４２
を含めて半導体層の他の部分は低濃度にドーピングさ
れ、その結果ボックス１１２の動作は図１でＣ１及びＣ
４と示されるファンクションを実行し始める。図２のボ
ックス６６と同じように、ドーパントは、チャネル内領
域におけるドーパント粒子の連続分布がオン電流を大き
く減ずることなくチャネル５０〜５２における逆ゲート
バイアス漏洩電流を制御するように、注入される。

【００３１】次にボックス１１４の動作は、感光層を堆
積してリトグラフィによりパターン形成し、チャネル内
領域５４と高濃度にドーピングされることを免れるべき
他の領域とを覆うマスクを形成する。ボックス１１４の
動作は次に、高濃度ドーパントを注入する。チャネル部
分４２とコンポーネント４０のデータリードがその後形
成されると、それらは高濃度ドーパントのために電気接
続され、その結果ボックス１１４の動作は図１でＤ２と
示されるファンクションを実行し始め、Ｃ１と示される
ファンクションを実行し続ける。ボックス１１４の動作
は次に、マスクを取り外し、またチャネルを活性化した
り不活性化したりするためにアニールすることもでき
る。

【００３２】次にボックス１１６の動作は半導体層をリ
ソグラフィによりパターン形成し、図１のチャネル部分
４２を生成し、それにより図１でＣ１、Ｃ４、及びＤ２
と示されるファンクションを完了する。ボックス１１６
の動作はまた、図２のボックス６０と同じように、デー
タリードとキャパシタ電極等のコンポーネント４０の他
の部分とを生成することができる。

【００３３】次にボックス１２０の動作は、第３絶縁層
を堆積してリソグラフィによりパヤーン形成し、その結
果それは接続点において半導体層への開口を有すること
になる。次いでボックス１２２の動作はデータライン層
を堆積してリソグラフィによりパターン形成し、データ
ラインを生成し、それにより図１でＢと示されるファン
クションを実行する。故にボックス１２２の動作は、チ
ャネル部分４２とｎ番目のデータライン３２との間に電
気接続を形成し、それはなぜならボックス１２０で形成
された開口における金属が金属／半導体インタフェース
を形成するからである；従って、ボックス１２２の動作
は図１でＤ１と示されるファンクションを実行する。

【００３４】図４のグラフは、チャネル部分４２を通る
オン電流Ｉ_ＯＮと逆ゲートバイアス漏洩電流Ｉ
_ＯＦＦが、チャネル内領域におけるドーパント濃度ρの
関数としてアレイ回路１０の動作中に如何に変化するか
を示したものである。Ｉ_ＯＮ及びＩ_ＯＦＦの大きさはロ
グ座標軸に対してプロットされ、駆動電流範囲の電流に
対しては上方の範囲を含み、漏洩電流範囲の電流に対し
ては下方の範囲を含む。

【００３５】ポリシリコンＴＦＴの場合、例えば、有用
な駆動電流範囲はマイクロアンペアからミリアンペアの
範囲にあり得るが、有用な漏洩電流範囲はサブ−ピコア
ンぺアからナノアンペアの範囲にあり得るので、正確な
範囲はＷ／Ｌ比と他のパラメータに依存する。一般に、
駆動電流範囲及び漏洩電流範囲は、適切な信号対ノイズ
比に対して５以上のオーダーだけ分離されるべきであ
る。

【００３６】示されるように、Ｉ_ＯＮはρが０から増大
するにつれて急激に増大し、すぐに上方範囲に到達し、
ついにρ＝ρ_Ｓ／Ｄの時にＩ_ＭＡＸの値に達し、このρ
＝ρ_Ｓ／Ｄという濃度では、チャネル内領域の導電率
は、ｎ番目のデータライン３２とコンポーネント４０の
データリードに接続するチャネルリードの導電率と同じ
大きさであり、この導電率は時にソース／ドレインリー
ドとも称される。大抵のアプリケーションの場合、Ｉ
_ＯＮの値が（０．５）Ｉ_ＭＡＸより大きければ満足のい
くものであり、故にＩ_ＯＮ＝（０．５）Ｉ_ＭＡＸである
ドーパント濃度ρ_ＬＯＷはＩ_ＯＮを大きく減ずるとは思
われない。

【００３７】Ｉ_ＯＦＦも０から増大するが、下方の漏洩
電流範囲内にあり続ける。しかしながら所与の駆動技術
を用いて満足できるオペレーションを得るためには、Ｉ
_ＯＦＦは、その駆動技術に対する最悪ケースの駆動コン
ディション（ＷＤＣ）の下で発生し得る、差し支えない
程度の最大の漏洩電流であるＩ_{ＯＦＦ（ＷＤＣ）}を超え
てはならない。

【００３８】典型的に、コンポーネント４０は少なくと
も最小蓄積期間の間に２つ以上の異なる電圧帯域のうち
の１つの帯域内の帯電レベルを蓄積する容量素子を含
む。

【００３９】所与の駆動技術のＷＤＣは、関連する全て
のファクタの組合わさった影響により、容量素子が最小
蓄積期間中に所定の帯電レベルを保持することが最も困
難となる条件である。逆ゲートバイアス漏洩電流がＩ
_{ＯＦＦ（ＷＤＣ）}を超えると、容量素子はＷＤＣが発生
した時に最小蓄積期間中に帯電レベルをその帯域内に保
持することができず、それが情報の欠如に帰結する。

【００４０】図４は、Ｉ_ＯＦＦ＝Ｉ_{ＯＦＦ（ＷＤＣ）}で
あるρ_ＨＩＧＨ未満のドーパント濃度においてＩ_ＯＦＦ
がどのようにＩ_{ＯＦＦ（ＷＤＣ）}未満にあるかを示して
いる。従って、ρ_ＬＯＷ＜ρ＜ρ_ＨＩＧＨに対しては、
Ｉ_ＯＦＦはＩ_{ＯＦＦ（ＷＤＣ）}未満であるので制御され
るが、Ｉ_ＯＮは（０．５）Ｉ_ＭＡＸより大きいため、Ｉ
_ＭＡＸから大きくは減少されない。

【００４１】図５は、チャネル内領域におけるドーパン
ト粒子の分布が漏洩電流を制御する場合にＩ_ＯＦＦがゲ
ート−ソース電圧Ｖ_ＧＳの関数としていかに変化するか
を示す。図５で示されるＩ_ＯＦＦの値は、ＷＤＣのドレ
イン−ソース電圧Ｖ_{ＤＳ（ＷＤＣ）}で生じる。縦軸の左
側の破線は、漏洩電流が制御されないと、Ｖ_ＧＳがより
大きい負の値へと上昇するにつれてＩ_ＯＦＦがＩ
_{ＯＦＦ（ＷＤＣ）}より大きい電流へと指数関数的に上昇
することを示している。これは例えば、チャネル部分４
２における全てのチャネル内領域が図４で示されるρ
_Ｓ／Ｄレベルに均一にドーピングされた場合に生じる。

【００４２】しかしながら、チャネル内領域におけるド
ーパント粒子の分布は逆ゲートバイアス漏洩電流を制御
することができる。図５は、Ｉ_ＯＦＦがその最小レベル
Ｉ_{ＯＦＦＭＩＮ}を有するＶ_{ＧＳ（Ａ）}からＷＤＣゲート
−ソース電圧であるＶ_{ＧＳ（ Ｂ）}までの逆バイアスゲー
ト電圧の範囲を示す。Ｖ_{ＧＳ（Ａ）}からＶ_{ＧＳ（Ｂ）}ま
での範囲にわたって、Ｉ_ＯＦＦは、その最小レベルの１
０倍の１０（Ｉ_{ＯＦＦＭＩＮ}）より上には増大しない。
Ｉ_ＯＦＦがＡからＢまでのラインの上の陰影領域内にあ
る限り、逆ゲートバイアス漏洩電流は制御されて所定の
大きさの範囲内にある。ポイントＡとＢの間のライン
は、Ｉ_ＯＦＦがその範囲全体にわたってＩ_{ＯＦＦＭＩＮ}
にあり略一定であることが可能だということを示してい
る。

【００４３】図６は、チャネル内領域におけるドーパン
ト粒子の分布が逆ゲートバイアス漏洩電流を制御すると
思われるメカニズムを示す。図６のグラフでは、横軸は
部分１３０のソースからドレインまでのｘ方向における
位置を測定し、この部分１３０は高濃度にドーピングさ
れたチャネルリード領域を含むように示される半導体層
の部分である。縦軸は、ソース電圧Ｖ_ＳＳからドレイン
電圧Ｖ_ＤＤまで変化する電圧を測定する。

【００４４】部分１３０は２つのドーピングされていな
いチャネルであるチャネル１３２及びチャネル１３４を
含み、それらは各々、”ｉｎｔｒｉｎｓｉｃ（真性）”
に関して”ｉ”とマークされている。チャネルリード１
３６は、ソース電圧Ｖ_ＳＳに接続されており、高濃度の
ドーパント粒子を有することを示すようにρ^＋とマーク
されている。チャネルリード１３８も同様にドレイン電
圧Ｖ_ＤＤに接続されており、高いドーパント濃度を示す
ようにρ^＋とマークされている。一方チャネル内領域１
４０は、低い濃度のドーパント粒子を有することを示す
ようにρ⁻とマークされ、ここで０＜ρ⁻＜ρ^＋であ
る。

【００４５】部分１３０は、ホールのトンネリングが抑
制されるために電圧差が維持される２つの接合空乏領域
を有し、ソース−ドレイン電流Ｉ_ＤＳはその２つの少な
い方の導電率により決定される：空乏領域１４２は、チ
ャネルリード１３８とチャネル１３４の接合部に生じ
る。空乏領域１４４はチャネル内領域１４０とチャネル
１３２との接合部において生じる。それらは連なってい
るので、空乏領域１４２及び１４４を通る電流は、他の
漏洩メカニズムが制御されると仮定すれば略等しいはず
である。しかし空乏領域１４２と１４４の間の電圧の配
分は、ゲート−ソース電圧Ｖ_ＧＳの異なる値で変化す
る。

【００４６】図５で示されるように、ゲート−ソース電
圧がＶ_{ＧＳ（Ａ）}以上である場合には、チャネル１３２
の導電性が高いので、空乏領域１４４にわたる電圧降下
は、電流が流れるのを可能にするのにちょうどよい大き
さである。典型的なポリシリコンＴＦＴの実行の場合、
これはＶ_ＧＳ＞−２Ｖである場合に生じ、それについて
はスターム，Ｊ．Ｃ．（Ｓｔｕｒｍ，Ｊ．Ｃ．）、ウ
ー，Ｉ．Ｗ．（Ｗｕ，Ｉ．Ｗ）、及びハック，Ｍ（Ｈａ
ｃｋ，Ｍ）の「直列薄膜トランジスタの漏洩電流モデリ
ング（Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ Ｍｏｄｅｌｉ
ｎｇ ｏｆ Ｓｅｒｉｅｓ−Ｃｏｎｎｅｃｔｅｄ Ｔｈ
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ）」（ＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．４２，Ｎｏ．８，Ａｕｇ
ｕｓｔ １９９５，ｐ１５６１〜１５６３）で述べられ
ている。この状態では、空乏領域１４２ではホールのト
ンネリングが制限されるために、空乏領域１４２は空乏
領域１４４より導電性が小さく、実際のソース−ドレイ
ン電流が制限される。故に、この状態におけるオン電流
及び漏洩電流は、空乏領域１４２にわたる電圧降下によ
り決定され、この電圧降下はＶ_ＧＳの高い正の値に対し
ては非常に高くなるが、２つの空乏領域１４２及び１４
４が、それらの導電率が等しくなるような電圧降下を有
するＶ_{ＧＳ（Ａ）}においてはその最小値に達するであろ
う。

【００４７】図５のＶ_{ＧＳ（Ｂ）}により表されるＷＤＣ
ゲート−ソース電圧は、Ｖ_{ＧＳ（Ａ）}よりもかなり負で
ある。ドレイン電圧Ｖ_ＤＤ及びソース電圧Ｖ_ＳＳが一定
に保たれると仮定すれば、チャネル１３２及び１３４は
Ｖ_{ＧＳ（Ｂ）}に対して、そしてＶ_ＧＳ＜Ｖ_{ＧＳ（Ａ）}の
他の値に対して漏洩電流のみを通す。この状態では、チ
ャネル１３２のドレインエンドは空乏領域１４２よりも
導電性が小さくなる。ホールトンネリングが空乏領域１
４２で増大するにつれて、空乏領域１４２にわたる電圧
降下は減少し、故に空乏領域１４４にわたる電圧降下が
増大する。Ｖ_ＧＳの負の値が十分に大きいと、空乏領域
１４４わたって大きな電圧降下が生じ、漏洩電流の主な
原因となる高い電界効果が発生する。

【００４８】チャネル内領域１４０がρ^＋のような高い
ドーパント濃度を有する場合には、部分１３０を通るド
レイン−ソース電流Ｉ_ＤＳの大きさは、単一チャネルＴ
ＦＴの場合と同一の逆ゲートバイアス領域におけるスロ
ープを有する。さらに、図５の制御されないＩ_ＯＦＦの
破線により示されるように、構造のチャネル数を次第に
多くしても単一ゲートデバイスと同じ逆ゲートバイアス
漏洩電流スロープを有するが、それはなぜなら、最も高
いチャネル電界のポイントが常に、ソースに最も近いチ
ャネルのドレインサイドに移動するからであり、そし
て、得られる空乏領域における接合が他の接合部の全て
と同じドーパント濃度差を有するからである。

【００４９】しかしチャネル内領域１４０がρ_ＨＩＧＨ
より小さいドーパント濃度ρ⁻を有する場合には、図４
で示されるようにＩ_ＤＳはＩ_{ＯＦＦ（ＷＤＣ）}未満にあ
り、ρ⁻の適切な値では、図５で示されるようにＩ_ＤＳ
は逆ゲートバイアス電圧の範囲にわたって制御される。
チャネル１３２とチャネル内領域１４０との間の接合部
にわたるドーパント濃度の比較的小さい差は、図４の空
乏領域１４２と１４４の相対的な大きさにより示される
ように、空乏領域１４２にわたって広まるよりも長い距
離にわたって、空乏領域１４４における電圧降下を広げ
る。従って、空乏領域１４４における電界も広げられ、
空乏領域１４４におけるホールトンネリングが制限さ
れ、それによりＶ_ＧＳに対する逆ゲートバイアス漏洩電
流の主な要素である実際のソース−ドレイン電流が制限
される。例えば、空乏領域１４２が０．２μｍの長さで
あり、空乏領域１４４が１μｍの長さであるとすると、
例えばピーク電界は１／５減少され、ピーク電界の関数
として指数関数的に変化するホールトンネリングは非常
に大きく減少される。

【００５０】図７のアレイ１５０は、第１走査線１６０
からＭ番目の走査線１６２のＭ個の走査線と、第１デー
タライン１６６からＮ番目のデータライン１６８のＮ個
のデータラインとを含む。ｍ番目の走査線１７０とｎ番
目のデータライン１７２に接続されるセル回路が詳細に
示されている。

【００５１】図７で示されるように、ポリシリコン部分
１８０と、高濃度にドーピングされたポリシリコンライ
ンであることの可能な導電ライン１８２は、ライン１８
２がチャネル１８４及び１８６においてポリシリコン部
分１８０と交差する交差Ｌ字形状を形成する。ライン１
８２はｍ番目の走査線１７０に電気接続された端部１８
８を有し、それはゲート信号を提供する。従ってチャネ
ル１８４及び１８６にわたって延在するライン１８２の
領域は、ゲート領域として作用する。

【００５２】ポリシリコン部分１８０は、貫通金属接続
を含むことのできるデータライン接続点１９０とコンポ
ーネント１９２のデータリードとの間で接続される。示
される実施の形態では、ライン１８２は導電性であり、
ｍ番目の走査線１７０におけるゲート信号は接続点１９
０とコンポーネント１９２のデータリードとの間の部分
１８０の導電率を制御する。ｍ番目の走査線１７０にお
ける電圧が高いと、チャネル１８４及び１８６は両方と
も導電率が高くなるが、ｍ番目の走査線１７０における
電圧が低いと、チャネル１８４及び１８６は漏洩電流を
通すだけである。

【００５３】ポリシリコン部分１８０はまた、チャネル
１８４と１８６との間にチャネル内領域１９４を含む。
以下により詳細に記載するように、チャネル領域１９４
におけるドーパント粒子の分布は、逆ゲートバイアス漏
洩電流を制御するが、オン電流を大きくは減少しない。

【００５４】図８は、破線で示されたｍ番目の走査線２
００と、（ｍ＋１）番目の走査線２０２と、ｎ番目のデ
ータライン２０４と、（ｎ＋１）番目のデータライン２
０６とを有するアレイ１５０の一部を示す。図８はま
た、ｍ番目の走査線２００とｎ番目のデータライン２０
４に接続されるセルに対するセル回路の部分を示す。

【００５５】セルの回路は第１ポリシリコンパターン２
１０を含み、このパターン２１０は、第１接続点２１２
から第２接続点２１４まで延在する部分を有し、第２接
続点２１４からキャパシタ電極２１６まで延在するライ
ンを有する。

【００５６】セルの回路はまた、チャネル２２２及び２
２４において第１ポリシリコンパターン２１０と交差す
るラインを有する第２ポリシリコンパターン２２０を含
む。第２ポリシリコンパターン２２０は端部２２６から
延在し、端部２２６でパターン２２０はｍ番目の走査線
２００に電気接続される。

【００５７】図８はまた、高濃度ドーピング中にマスク
される領域である低濃度ドーピング領域２３０を示す。
その結果、チャネル２２２と２２４の間に延在するポリ
シリコンパターン２１０の部分は、低濃度にドーピング
されたままであることが可能である。第２ポリシリコン
パターン２２０はまた、高濃度ドーピング中にシールド
として作用するので、チャネル２２２及び２２４はドー
ピングされないままであることができる。製造を容易に
するために、低濃度ドーピング領域２３０上のマスク
は、図８で示されるように第２ポリシリコンパターン２
２０と僅かにオーバーラップすることができる。

【００５８】図９は、石英又はガラスであることの可能
な基板（基体）２４０を示す断面図であり、その表面２
４２に回路２４４が形成される。回路２４４は表面２４
２上に絶縁層２５０を含み、その上には、図８で示され
る第１ポリシリコンパターン２１０の部分であるポリシ
リコン部分２５２が、ｍ番目の走査線２００とｎ番目の
データライン２０４それぞれ接続されるセル回路に対し
て形成される。

【００５９】回路２４４はまた、図８で示されるポリシ
リコン部分２５２と第２ポリシリコンパターン２２０の
間の絶縁層２５６を含む。第２ポリシリコンパターン２
２０はまた、高濃度にｎドーピングされたポリシリコン
を含み、ｍ番目の走査線２００に電気接続される。

【００６０】回路２４４は次いで、第２ポリシリコンパ
ターン２２０をｎ番目のデータライン２０４から分離す
る絶縁層２６０を含む。ｎ番目のデータライン２０４上
には、ポリイミドの不活性層２６２がある。

【００６１】図９では、ポリシリコン部分２５２は、チ
ャネルリード領域２７２、チャネル２２４、及びチャネ
ル内領域２７４を含む。チャネルリード領域２７２は、
ｎ^＋で示されるように高濃度にｎドーピングされたポリ
シリコンを含む。チャネル２２４は第２ポリシリコンパ
ターン２２０の下にあるので、「ｉ」と示されるように
ドーピングされない真性ポリシリコンである。チャネル
内領域２７４は、ｎ⁻で示されるように低濃度にｎドー
ピングされたポリシリコンを含む。第２ポリシリコンパ
ターン２２０はｍ番目の走査線２００からチャネル領域
２７０へと信号を提供し、該信号はチャネル２２４の導
電率を制御する。

【００６２】図１０は、図９をラインｂ−ｂで切断した
別の断面図であり、故に上述したものと同じ層を有して
いる。さらに、ダークマトリックスライン２８０及び２
８２はｎ番目データライン２０４のエッジの上の不活性
層２６２上に形成され、インジウム酸化錫（ＩＴＯ）ピ
クセル電極２９０及び２９２は、ダークマトリックスラ
イン２８０及び２８２と僅かにオーバーラップする。

【００６３】図１０では、ポリシリコン部分２５２は、
チャネルリード領域２７６、チャネル２２２、及びチャ
ネル内領域２７４を含む。チャネルリード領域２７６
は、ｎ^＋と示されるように高濃度にｎドーピングされた
ポリシリコンを含む。チャネル２２２は第２ポリシリコ
ンパターン２２０の下にあるので、ｉで示されるように
ドーピングされない真性ポリシリコンである。チャネル
内領域２７４は図９で示したものと同じである。第２ポ
リシリコンパターン２２０はまた、ｍ番目の走査線２０
０からチャネル領域２７８に信号を提供し、この信号は
チャネル２２２の導電率を制御する。

【００６４】ボックス３３０の動作は、石英又はガラス
の基板の表面を製造することにより開始する。ボックス
３３０の動作は、任意の必要な洗浄を含むことができ
る。

【００６５】次にボックス３３２の動作は、低温の酸化
物（ＬＴＯ）の第１層を堆積し、これはプラズマ化学蒸
着により堆積されるＳｉＯ_２であることが可能である。
第１ＬＴＯ層は０．７μｍの厚さで堆積され、次にアニ
ールされることができる。

【００６６】ボックス３３４の動作は、ａ−Ｓｉの層を
０．１μｍの厚さで堆積し、シリコン自己イオン注入を
行って性能を高める。ボックス３３４の動作はまた、６
００℃にて結晶化及びアニーリングを行う。その結果、
ａ−Ｓｉがポリシリコンになる。ボックス３３４の動作
はリソグラフィを行って、第１ポリシリコンパターン２
１０を形成するポリシリコンの部分をカバーするマスク
材料のパターンを生成する。次いでボックス３３４の動
作はマスク材料のパターンによりカバーされていない領
域を取り除くようにエッチングし、第１ポリシリコンパ
ターン２１０を残す。

【００６７】ボックス３３６の動作は、ＬＴＯの第２層
を０．０８５μｍの厚さで堆積する。ボックス３３６の
動作はまた、９５０℃で１５０気圧下で酸化を行い、該
第２ＬＴＯ層をアニールする。

【００６８】ボックス３４０の動作は、ポリシリコンの
層を０．３５μｍの厚さで堆積する。ボックス３４０の
動作はリソグラフィを実行して、第２ポリシリコンパタ
ーン２２０、又は２つ以上のチャネルにおいて第１ポリ
シリコンパターン２１０と交差する別の同様のパターン
を形成するポリシリコン部分をカバーするマスク材料パ
ターンを生成する。次いでボックス３４０の動作はエッ
チングを行って、マスク材料のパターンによりカバーさ
れていない領域を取り除き、第２ポリシリコンパターン
２２０を残す。次に、動作

【００６９】ボックス３４２の動作は、マスクを用いず
に低濃度のｎタイプのドーパントを注入する。その結
果、第２ポリシリコンパターン２２０によりカバーされ
ていない第１ポリシリコンパターン２１０の全ての露呈
した部分が、ドーパント濃度が全ての位置において略等
しくなるように低濃度にｎドーピングされることにな
る。ＬＤＤ技術と比較すると、ボックス３４２の動作は
マスクを必要としないが、それはなぜなら、第２ポリシ
リコンライン２２０がチャネル２２２及び２２４をカバ
ーするため、低濃度にｎドーピングされたチャネル内領
域２７４がチャネル２２２及び２２４とセルフアライン
メントされるからである。従って、チャネル内領域２７
４は、異なるドーパント濃度の領域同士間に内部境界の
ない、ドーパント粒子の連続分布を有する。ドーパント
粒子の局所濃度がその中の全ての適当な量に対する平均
ドーパント濃度に略等しいので、チャネル内領域２７４
もまた、領域内のドーパント濃度がわずかに変化し得る
としても、均一にドーピングされることになる。

【００７０】ドーパントの注入濃度は、注入の結果チャ
ネル内領域２７４において得られる分布が、上述のよう
にオン電流を大きく減ずることなく逆ゲートバイアス漏
洩電流を制御するように、選択される。例えば、マルチ
チャネルポリシリコン構造を用いた実験から、チャネル
リードが２×１０^２０ｃｍ^−３の平均ドーパント濃度を
有する場合には、ボックス３４２で生成される平均ドー
パント濃度は５×１０^１５ｃｍ^−３から２×１０^１９ｃ
ｍ^−３までの範囲となることができ、１×１０^１７ｃｍ
^−３より大きい平均濃度はオン電流を維持するのに最も
有効であり、２×１０^１８ｃｍ^−３未満の平均濃度は逆
ゲートバイアス漏洩電流を制御するのに有効であること
がわかった。例えば、１×１０^１８ｃｍ^−３の平均濃度
ではＩ_ＯＮは約０．７Ｉ_ＭＡＸであり、１×１０^１７ｃ
ｍ^−３の平均濃度ではＩ_ＯＮは約０．５Ｉ_ＭＡＸであ
る。特定のデバイスに対する実験結果に基づいてそのデ
バイス特有のドーパント濃度が選択されるべきであり、
それはなぜなら、チャネルリードドーパント濃度、チャ
ネルの長さ及び幅、ゲート数、ゲート間の離間等を含め
て種々の他のパラメータが、ドーパント粒子のどのよう
な分布が有効であるのかを決定することができるからで
ある。ドーパント粒子の分布が各チャネル内領域を通じ
て非常に均一であることができるので、各チャネル内領
域中の任意の位置における局所的ドーパント濃度が平均
ドーパント濃度に略等しいことになる。

【００７１】ボックス３４４の動作はリソグラフィを行
って、セル回路をカバーしないマスク材料パターンを生
成するが、図８の低濃度にドーピングされた領域２３０
をカバーするランドを含むので、チャネル内領域２７４
はカバーされることになる。ランドは第２ポリシリコン
パターン２２０とわずかにオーバーラップするので、低
濃度にドーピングされた領域２３０は第２ポリシリコン
パターン２２０の一部を含み、これによりランドのエッ
ジを第２ポリシリコンパターン２２０のエッジと整合さ
せる困難が回避される。マスク材料のパターンはまた、
周辺回路が基板上に形成されている領域をカバーするこ
ともできる。ボックス３４４の動作は次いで、高濃度の
ｎタイプドーパントを注入し、第２ポリシリコンパター
ン２２０を導電性にして、第１ポリシリコンパターン２
１０にチャネルリード２７２及び２７６を形成する。次
いでボックス３４４の動作は、適切なプラズマレジスト
エッチングによりマスク材料を取り除く。

【００７２】ボックス３４６の動作はリソグラフィを行
って、周辺回路をカバーせずにセル回路をカバーするマ
スク材料パターンを製造する。ボックス３４６の動作は
次に、周辺回路に高濃度のρタイプドーパントを注入し
て導電域を形成する。次にボックス３４６の動作はマス
ク材料を取り除く。ボックス３４６の動作はまた、６０
０℃にて結晶化アニーリングを行う。

【００７３】ボックス３４８の動作は、金属層を０．１
〜０．２μｍの厚さで堆積して走査線層を生成する。走
査線層は例えば、３つ又は４つの０．０１μｍのＴｉＷ
層が２つ又は３つの０．０５μｍのＡｌＣｕ層により分
離されるハイブリッドＴｉＷ／ＡｌＣｕ多積層であるこ
とが可能である。

【００７４】ボックス３４８の動作は次にリソグラフィ
を実行して、走査線を形成する走査線層の部分をカバー
するマスク材料パターンを生成する。次にボックス３４
８の動作はエッチングを行って、マスク材料のパターン
によりカバーされていない領域を取り除き、走査線を残
す。次いで、ボックス３４８の動作はマスク材料を取り
除く。

【００７５】ボックス３５０の動作は、第３ＬＴＯ層を
０．７μｍの厚さで堆積する。ボックス３５０の動作は
また水素処理を行って、第１ポリシリコンパターン２１
０におけるチャネルを不活性化し、適切な湿式酸素エッ
チングを行って水素処理の結果ダメージを受けた層を取
り除く。ボックス３４６で形成された走査線が第１ポリ
シリコンパターン２１０におけるチャネル上に存在しな
いため、この水素処理は、第１ポリシリコンパターン２
１０におけるチャネルの性質を低下させない。

【００７６】ボックス３５２の動作はリソグラフィを実
行して、第１接続点２１２及び第２接続点２１４と、デ
ータライン層の金属がボックス３３４で形成された層と
接触するあらゆる他の領域とはカバーしないが他の領域
は全てカバーするマスク材料パターンを生成する。ボッ
クス３５２の動作は次いでエッチングを行い、カバーさ
れていない領域の、ボックス３３６及びボックス３５０
からの第２及び第３のＬＴＯ層において開口を形成す
る。次いでボックス３５２の動作はマスク材料を取り除
く。

【００７７】ボックス３５４の動作は、データ金属層を
０．５μｍの厚さで堆積する。データ金属層は例えば、
上述のようにハイブリッドＴｉＷ／ＡｌＣｕ多積層であ
ることが可能である。ボックス３５４の動作は次にリソ
グラフィを行って、データラインを形成するデータライ
ン層をカバーすると共に第２接続点２１４に対する開口
をカバーするマスク材料パターンを生成する。次いでボ
ックス３５４の動作はエッチングを行って、マスク材料
パターンによりカバーされていない領域を取り除き、デ
ータラインを残す。次いで、ボックス３５４の動作はマ
スク材料を取り除く。

【００７８】ボックス３５６の動作は、ポリイミドの不
活性化層を１．５μｍの厚さで堆積する。ボックス３５
６の動作はリソグラフィを実行して、第２接続点２１４
と、接触のためにデータライン層の金属を露呈すべき任
意の他の領域とをカバーしないマスク材料パターンを生
成する。ボックス３５６の動作は次いでエッチングを行
い、カバーされていない領域の不活性化層に開口を形成
する。次にボックス３５６の動作はマスク材料を取り除
く。

【００７９】ボックス３６０の動作は、ＴｉＷのダーク
マトリックス層を０．１μｍの厚さで堆積する。ボック
ス３６０の動作はリソグラフィを行って、例えば、各デ
ータラインのエッジに沿う領域や第２接続点２１４の回
りの領域等、遮光が必要な領域においてのみダークマト
リックス層をカバーするマスク材料パターンを生成す
る。次にボックス３６０の動作はエッチングを行い、カ
バーされていない領域を取り除く。次いで、ボックス３
６０の動作はマスク材料を取り除く。

【００８０】ボックス３６２の動作はＩＴＯを０．０５
５μｍの厚さで堆積する。ボックス３６２の動作はリソ
グラフィを行って、光透過セル領域においてＩＴＯ層を
カバーするマスク材料パターンを生成する。ボックス３
６２の動作は次いでエッチングを行い、カバーされてい
ない領域を取り除く。ボックス３６２の動作は、マスク
材料を取り除き、２８０℃にてＩＴＯ層をアニールす
る。

【００８１】上述のアレイは、いくつかの駆動方法のい
ずれかにおいて信号を提供することにより、液晶ディス
プレイにおいて動作されることが可能である。

【００８２】ドット又はピクセル反転駆動技術の場合、
ＷＤＣはＶ_ＧＳ＝−７Ｖ、及びＶ_ＤＳ＝＋５Ｖの時に発
生する。フレーム反転、ゲートライン反転、及びコラム
反転等の他の駆動技術の場合、ＷＤＣはＶ_ＧＳ＝−２
Ｖ、及びＶ_ＤＳ＝＋１０Ｖである時に発生する。

【００８３】図１２のグラフは、数値計算によりシミュ
レーションされた２つのデバイスに対するゲート−ソー
ス電圧Ｖ_ＧＳの関数としてのドレイン−ソース電流濃度
Ｊ_ＤＳを示す。曲線４００は、各チャネル内領域におい
て５×１０^１７ｃｍ^−３の平均ドーパント濃度を有する
マルチチャネルポリシリコンＴＦＴに対するシミュレー
ション結果を示す。曲線４０２は、各チャネル内領域に
おいて２×１０^１９ｃｍ^−３の平均ドーパント濃度を有
するマルチチャネルポリシリコンＴＦＴに対するシミュ
レーション結果を示す。両ケースにおいて、ＴＦＴのチ
ャネルリードは２×１０^１９ｃｍ^−３の平均ドーパント
濃度を有するものと仮定した。

【００８４】曲線４０２は、チャネル内領域を高濃度に
ドーピングした場合に、逆ゲートバイアス漏洩電流濃度
がその最小値から指数関数的に如何に上昇するかを示
し、一方曲線４００は、低濃度にドーピングされたチャ
ネル内領域におけるドーパント粒子の分布が逆ゲートバ
イアス電圧の範囲にわたって漏洩電流濃度を制御するこ
とを示している。その結果、大きい逆ゲートバイアス電
圧に対しては、漏洩電流の大きさは、チャネル内領域を
低濃度にドーピングされた場合よりも高濃度にドーピン
グされた場合の方がより大きい。曲線４００及び４０２
はまた、チャネル内領域を低濃度にドーピングした場合
の方が高濃度にドーピングした場合よりも、得られるオ
ン電流を大きく減少しないことを示している。

【００８５】上述の技術はテストチップにおいて実行さ
れた。一構造当りのチャネル数を１から８まで変えた。
ドーピングの構成は；ＬＤＤ領域を有さないチャネルリ
ードを高濃度にドーピングし、チャネル内領域を高濃度
にドーピングした構成と；ＬＤＤ領域を有するチャネル
リードを高濃度にドーピングし、チャネル内領域を高濃
度にドーピングした構成と；チャネルリードを高濃度に
ドーピングし、チャネル内領域を低濃度にドーピングし
た構成と；を含む。チャネルリードを２×１０^２０ｃｍ
^−３の濃度でドーピングし、低濃度にドーピングされる
チャネル内領域を１×１０^１７ｃｍ^−３から１×１０
^１９ｃｍ^−３の範囲の濃度でドーピングした。チャネル
の幅を１〜５０μｍの範囲で変化させた。チャネルの長
さを１〜５０μｍの範囲で変化させた。いくつかの異な
るプロセスを使用した。

【００８６】図１３及び図１４は、５０μｍの幅及び長
さを有し、１０００Åのチャネル層及びオキサイド層の
厚さを有する２チャネル構造に対するテスト結果の例を
示す。図１３のチャネル内領域は１×１０^１８ｃｍ^−３
の平均ドーパント濃度を有したが、図１４のチャネル内
領域はチャネルリードと同じレベルにドーピングした。
各図において、上の曲線はＶ_ＤＳ＝１０Ｖでの結果を示
し、中間の曲線はＶ_ＤＳ＝５Ｖでの結果を、そして下の
曲線はＶ_ＤＳ＝０．１Ｖでの結果を示す。

【００８７】図に見るように、図１３のチャネル内領域
におけるドーパント粒子の分布は、オン電流を大きく減
少することなく逆ゲートバイアス漏洩電流を制御した。
一方図１４では、漏洩電流は、中間及び高いドレイン−
ソースバイアスに対する逆ゲートバイアス電圧の増大と
共に指数関数的に増大したが、チャネルリード同士間に
高い電界効果があるべきでない低いドレイン−ソースバ
イアスに対して制御された。

【図面の簡単な説明】

【図１】チャネル内領域がドーパント粒子の連続分布を
有するマルチチャネル構造を各セルが含むアレイの概略
図であり、該アレイを生成する際に実行されるファンク
ションを示している。

【図２】図１のものと同じアレイを生成する概略的な動
作のシーケンスを示すフローチャートである。

【図３】図１のものと同じアレイを生成する別の概略的
な動作のシーケンスを示すフローチャートである。

【図４】図１のチャネル内領域におけるドーパント濃度
の関数として最大のオン電流と最大の逆ゲートバイアス
漏洩電流を示すグラフである。

【図５】図１と同じ構造に対するゲート−ソース電圧の
関数としてドレイン−ソース電流の一例を示すグラフで
ある。

【図６】図１と同じ構造において、チャネル内領域にお
けるドーパント粒子の分布が異なる逆ゲートバイアスで
如何に漏洩電流を制御し得るかを示す図であり、概略図
とグラフを組み合わせて示している。

【図７】ドーパント粒子の連続分布を有するチャネル内
領域を備える２チャネルポリシリコン（ｐｏｌｙ−Ｓ
ｉ）ＴＦＴを各セルが含むアレイの実施形態の概略図で
ある。

【図８】図７の１つのセルの回路における第１及び第２
ポリシリコン層の概略的なレイアウトを示す図である。

【図９】図８をラインａ−ａに沿って切断したセル回路
の断面図である。

【図１０】図８をラインｂ−ｂに沿って切断したセル回
路の断面図である。

【図１１】図７のアレイを生成する際の動作を示すフロ
ーチャートである。

【図１２】チャネル内領域における２つのドーパント粒
子分布に対するゲート−ソース電圧の関数としてドレイ
ン−ソース電流をシミュレーションした結果を示すグラ
フである。

【図１３】従来の方法でドーピングされたチャネル内領
域に対するゲート−ソース電圧の関数としてドレイン−
ソース電流の測定値を示すグラフである。

【図１４】逆ゲートバイアス漏洩電流を制御するドーパ
ント粒子の分布を有するチャネル内領域に対するゲート
−ソース電圧の関数としてドレイン−ソース電流の測定
値を示すグラフである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 イーウェイ ウ アメリカ合衆国 カリフォルニア州 94024 ロス アルトス ミゲル アヴェ ニュー 1201

Claims (1)

【特許請求の範囲】
1. 【請求項１】 基板の表面にアレイ回路を形成する方法
   であって、該アレイ回路が、 走査線と、 データラインと、 各走査線及び各データラインに対してセル回路と、を含
   み、該セル回路が走査線及びデータラインに接続され、
   該セル回路が、前記データラインから信号を受信したり
   前記データラインに信号を送信したりするためのデータ
   リードを含むコンポーネントと、前記走査線の制御下で
   前記データラインと前記データリードとの間の電気接続
   を提供するためのポリシリコン薄膜トランジスタと、を
   含み、該ポリシリコン薄膜トランジスタが、 前記データラインへの電気接続のための第１接続点と前
   記データリードへの電気接続のための第２接続点との間
   の一連のチャネルと、 チャネル内領域と、を含み、該チャネル内領域の１つが
   該一連のチャネルにおいて隣接する各対のチャネル同士
   間にあり、 前記チャネル内領域の各々がドーパント粒子の連続分布
   を有するように、そして前記チャネルを通る逆ゲートバ
   イアス漏洩電流を制御すると共に前記チャネルを通るオ
   ン電流を大きく減少しないドーパント粒子の分布を前記
   チャネル領域が有するように、前記チャネル内領域の各
   々にドーパント粒子を注入することを特徴とする基板の
   表面にアレイ回路を形成する方法。