JPH08265162A - デジタル信号処理方法、デジタル信号処理装置、画像圧縮方法及び画像圧縮装置 - Google Patents
デジタル信号処理方法、デジタル信号処理装置、画像圧縮方法及び画像圧縮装置Info
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- JPH08265162A JPH08265162A JP6145095A JP6145095A JPH08265162A JP H08265162 A JPH08265162 A JP H08265162A JP 6145095 A JP6145095 A JP 6145095A JP 6145095 A JP6145095 A JP 6145095A JP H08265162 A JPH08265162 A JP H08265162A
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
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Abstract
(57)【要約】
【目的】 各信号処理過程において時間精度の高い制御
を行う。 【構成】 デジタル信号が第１信号処理回路１，５、遅
延回路２，６、第２信号処理回路３，７の順に供給され
る信号系において、第１信号処理回路１への制御信号を
そのまま供給すると共に第２信号処理回路３への制御信
号を前記遅延回路２と同一の遅延時間を有する遅延回路
４を経て供給する。又、制御信号に制御タイムコードを
付加し、この制御信号を信号処理回路５，７の記憶部５
ａ，７ａに予じめストアし、第１信号処理回路５にはタ
イムコードをそのまま供給すると共に第２信号処理回路
７にはタイムコードを遅延回路８を経て供給する。
を行う。 【構成】 デジタル信号が第１信号処理回路１，５、遅
延回路２，６、第２信号処理回路３，７の順に供給され
る信号系において、第１信号処理回路１への制御信号を
そのまま供給すると共に第２信号処理回路３への制御信
号を前記遅延回路２と同一の遅延時間を有する遅延回路
４を経て供給する。又、制御信号に制御タイムコードを
付加し、この制御信号を信号処理回路５，７の記憶部５
ａ，７ａに予じめストアし、第１信号処理回路５にはタ
イムコードをそのまま供給すると共に第２信号処理回路
７にはタイムコードを遅延回路８を経て供給する。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号の処理過
程で遅延要素を含むデジタル信号処理方法及びその装
置、並びに画像圧縮方法及びその装置に関する。
程で遅延要素を含むデジタル信号処理方法及びその装
置、並びに画像圧縮方法及びその装置に関する。
【０００２】
【従来の技術】一般に、複数の処理工程を有する信号処
理装置は、外部のコンピュータ又はこれと通信手段を持
つ内部の制御手段が各信号処理工程に制御信号をそれぞ
れ出力して制御する。
理装置は、外部のコンピュータ又はこれと通信手段を持
つ内部の制御手段が各信号処理工程に制御信号をそれぞ
れ出力して制御する。
【０００３】一方、放送衛星や通信衛星を利用するテレ
ビ放送では、近い将来、テレビ放送をデジタル化して送
出することが考えられている。このシステムではデジタ
ル化したテレビジョン信号が画像圧縮装置にて大幅にデ
ータ圧縮され、この画像圧縮装置の制御も上述した構成
とすることが考えられる。
ビ放送では、近い将来、テレビ放送をデジタル化して送
出することが考えられている。このシステムではデジタ
ル化したテレビジョン信号が画像圧縮装置にて大幅にデ
ータ圧縮され、この画像圧縮装置の制御も上述した構成
とすることが考えられる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記画
像圧縮装置においては、入力から出力まで数フレームの
遅延時間があり、且つ、各信号処理工程に作用する制御
信号はこの遅延時間を考慮したフレーム精度の時間精度
が要求される。従って、上述の如く構成したのでは制御
信号が各信号処理工程に対し同一タイミングで作用する
ことになり、デジタル信号に同期した精密な制御ができ
ない。
像圧縮装置においては、入力から出力まで数フレームの
遅延時間があり、且つ、各信号処理工程に作用する制御
信号はこの遅延時間を考慮したフレーム精度の時間精度
が要求される。従って、上述の如く構成したのでは制御
信号が各信号処理工程に対し同一タイミングで作用する
ことになり、デジタル信号に同期した精密な制御ができ
ない。
【０００５】具体的には、例えば、画像圧縮装置内に解
像度変換部とこの後段に位置し、且つ、解像度変換部の
作用を受ける画像符号化部とを有し、双方の間に数フレ
ームの遅延時間が存在する。そして、解像度をある時点
で変化させるために制御信号を出力すると、制御信号は
解像度変換部と画像符号化部とに同一タイミングで作用
することになる。すると、解像度変換部と画像符号化部
との同期、換言すれば画像符号化部においてはデジタル
信号の解像度変化点と制御信号との同期が取れていない
ためにデコーダ側では正しいテレビジョン信号を再生で
きないことになる。
像度変換部とこの後段に位置し、且つ、解像度変換部の
作用を受ける画像符号化部とを有し、双方の間に数フレ
ームの遅延時間が存在する。そして、解像度をある時点
で変化させるために制御信号を出力すると、制御信号は
解像度変換部と画像符号化部とに同一タイミングで作用
することになる。すると、解像度変換部と画像符号化部
との同期、換言すれば画像符号化部においてはデジタル
信号の解像度変化点と制御信号との同期が取れていない
ためにデコーダ側では正しいテレビジョン信号を再生で
きないことになる。
【０００６】上述した問題は、デジタル信号の処理過程
で遅延要素を含むあらゆるデジタル信号処理において起
こる。
で遅延要素を含むあらゆるデジタル信号処理において起
こる。
【０００７】そこで、本発明は、各信号処理過程におい
て時間精度の高い制御が可能であるデジタル信号処理方
法等を提供することを課題とする。
て時間精度の高い制御が可能であるデジタル信号処理方
法等を提供することを課題とする。
【０００８】
【課題を解決するための手段】上記課題を達成するため
の本発明の構成は、デジタル信号が遅延要素を有する処
理過程を経て信号処理回路に導かれ、この信号処理回路
が制御信号に応じて制御の内容を可変するデジタル信号
処理方法等において、前記制御信号を、前記遅延要素の
遅延時間だけ遅らせて前記信号処理回路に供給するもの
である。
の本発明の構成は、デジタル信号が遅延要素を有する処
理過程を経て信号処理回路に導かれ、この信号処理回路
が制御信号に応じて制御の内容を可変するデジタル信号
処理方法等において、前記制御信号を、前記遅延要素の
遅延時間だけ遅らせて前記信号処理回路に供給するもの
である。
【０００９】また、他の本発明の構成は、デジタル信号
が遅延要素を有する処理過程を経て信号処理回路に導か
れ、この信号処理回路が制御信号に応じて制御の内容を
可変するデジタル信号処理方法等において、前記制御信
号に制御タイムコードを付加し、この制御タイムコード
付きの制御信号を制御タイム以前に予じめ記憶部に送出
して記憶しておき、タイムコードを前記遅延要素の遅延
期時間だけ遅らせて前記信号処理回路の制御部に供給
し、この制御部がタイムコードと前記記憶部内の制御信
号の制御タイムコードとが一致すると当該制御信号によ
る処理を実行するべく制御するものである。
が遅延要素を有する処理過程を経て信号処理回路に導か
れ、この信号処理回路が制御信号に応じて制御の内容を
可変するデジタル信号処理方法等において、前記制御信
号に制御タイムコードを付加し、この制御タイムコード
付きの制御信号を制御タイム以前に予じめ記憶部に送出
して記憶しておき、タイムコードを前記遅延要素の遅延
期時間だけ遅らせて前記信号処理回路の制御部に供給
し、この制御部がタイムコードと前記記憶部内の制御信
号の制御タイムコードとが一致すると当該制御信号によ
る処理を実行するべく制御するものである。
【００１０】
【作用】前者の発明によれば、デジタル信号が遅延要素
を有する処理過程を経て信号処理回路に入力される一
方、制御信号も前記遅延要素の遅延時間だけ遅れて前記
信号処理回路に作用するため、前記信号処理回路におい
てデジタル信号と制御信号との同期が取れる。
を有する処理過程を経て信号処理回路に入力される一
方、制御信号も前記遅延要素の遅延時間だけ遅れて前記
信号処理回路に作用するため、前記信号処理回路におい
てデジタル信号と制御信号との同期が取れる。
【００１１】後者の発明によれば、デジタル信号が遅延
要素を有する処理過程を経て信号処理回路に入力される
一方、タイムコードが前記遅延要素の遅延時間だけ遅れ
て前記信号処理回路に入力し、この遅延したタイムコー
ドに基づき制御信号が前記信号処理回路に作用するた
め、前記信号処理回路においてデジタル信号と制御信号
との同期が取れる。
要素を有する処理過程を経て信号処理回路に入力される
一方、タイムコードが前記遅延要素の遅延時間だけ遅れ
て前記信号処理回路に入力し、この遅延したタイムコー
ドに基づき制御信号が前記信号処理回路に作用するた
め、前記信号処理回路においてデジタル信号と制御信号
との同期が取れる。
【００１２】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１（ａ）には本発明の第１実施例を示すデジタル
信号処理装置の回路ブロック図が示されている。図１
（ａ）において、デジタル信号は第１信号処理回路１に
供給され、この第１信号処理回路１は制御信号に基づき
所定の処理（ａ1処理又はｂ1処理）を施して出力する。
第１信号処理回路１の出力は等価回路としての遅延回路
２を経て第２信号処理回路３に供給される。この第２信
号処理回路３は制御信号に基づき所定の処理（ａ2処理
又はｂ2処理）を施す。ａ2処理はａ1処理が施されたデ
ジタル信号に対して、又、ｂ2処理はｂ1処理がなされた
デジタル信号に対してそれぞれ行う処理である。
る。図１（ａ）には本発明の第１実施例を示すデジタル
信号処理装置の回路ブロック図が示されている。図１
（ａ）において、デジタル信号は第１信号処理回路１に
供給され、この第１信号処理回路１は制御信号に基づき
所定の処理（ａ1処理又はｂ1処理）を施して出力する。
第１信号処理回路１の出力は等価回路としての遅延回路
２を経て第２信号処理回路３に供給される。この第２信
号処理回路３は制御信号に基づき所定の処理（ａ2処理
又はｂ2処理）を施す。ａ2処理はａ1処理が施されたデ
ジタル信号に対して、又、ｂ2処理はｂ1処理がなされた
デジタル信号に対してそれぞれ行う処理である。
【００１３】制御手段（図示せず）からの制御信号は、
第１信号処理回路１には直接供給されているが、第２信
号処理回路３には遅延回路４を経て供給されている。こ
の遅延回路４は信号系の遅延回路２の遅延時間（ｔ1）
と同一の遅延量に設定されている。
第１信号処理回路１には直接供給されているが、第２信
号処理回路３には遅延回路４を経て供給されている。こ
の遅延回路４は信号系の遅延回路２の遅延時間（ｔ1）
と同一の遅延量に設定されている。
【００１４】上記構成において、図２に示す如くＴ2時
以前は第１信号処理回路１にてａ1処理が実行され、こ
のａ1処理が施されたデジタル信号は第２信号処理回路
３にてａ2処理が実行される。Ｔ2時になり、Ｂ内容に変
更するよう制御信号が出力されると、制御信号は第１信
号処理回路１には遅延なしで供給されるが、第２信号処
理回路３には遅延時間（ｔ1）だけ遅れて供給される。
従って、第１信号処理回路１では処理内容が直ちにｂ1
処理に変更され、第２信号処理回路３ではｔ1時間だけ
遅れて処理内容がｂ2処理に変更されるが、第１信号処
理回路１でｂ1処理が施されたデジタル信号もｔ1時間だ
け遅れて第２信号処理回路３に入力されるため、第２信
号処理回路３においてデジタル信号の処理変化点と制御
信号との同期が取れる。即ち、第１信号処理回路１でａ
1処理が施された信号は第２信号処理回路３でａ2処理が
施され、又、第１信号処理回路１でｂ1処理が施された
信号は第２信号処理回路３でｂ2処理が施される。
以前は第１信号処理回路１にてａ1処理が実行され、こ
のａ1処理が施されたデジタル信号は第２信号処理回路
３にてａ2処理が実行される。Ｔ2時になり、Ｂ内容に変
更するよう制御信号が出力されると、制御信号は第１信
号処理回路１には遅延なしで供給されるが、第２信号処
理回路３には遅延時間（ｔ1）だけ遅れて供給される。
従って、第１信号処理回路１では処理内容が直ちにｂ1
処理に変更され、第２信号処理回路３ではｔ1時間だけ
遅れて処理内容がｂ2処理に変更されるが、第１信号処
理回路１でｂ1処理が施されたデジタル信号もｔ1時間だ
け遅れて第２信号処理回路３に入力されるため、第２信
号処理回路３においてデジタル信号の処理変化点と制御
信号との同期が取れる。即ち、第１信号処理回路１でａ
1処理が施された信号は第２信号処理回路３でａ2処理が
施され、又、第１信号処理回路１でｂ1処理が施された
信号は第２信号処理回路３でｂ2処理が施される。
【００１５】図１（ｂ）には本発明の第２実施例を示す
デジタル信号処理装置の回路ブロック図が示されてい
る。図１（ｂ）において、デジタル信号は第１信号処理
回路５に供給され、この第１信号処理回路５は制御信号
に基づき所定の処理（ａ1処理又はｂ1処理）を施して出
力する。第１信号処理回路５の出力は等価回路としての
遅延回路６を経て第２信号処理回路７に供給される。こ
の第２信号処理回路７は制御信号に基づき所定の処理
（ａ2処理又はｂ2処理）を施して出力する。
デジタル信号処理装置の回路ブロック図が示されてい
る。図１（ｂ）において、デジタル信号は第１信号処理
回路５に供給され、この第１信号処理回路５は制御信号
に基づき所定の処理（ａ1処理又はｂ1処理）を施して出
力する。第１信号処理回路５の出力は等価回路としての
遅延回路６を経て第２信号処理回路７に供給される。こ
の第２信号処理回路７は制御信号に基づき所定の処理
（ａ2処理又はｂ2処理）を施して出力する。
【００１６】また、第１信号処理回路５及び第２信号処
理回路７には記憶部５ａ，７ａと制御部５ｂ，７ｂとが
それぞれ内蔵されている。各制御部５ｂ，７ｂは各記憶
部５ａ，７ａの読み出しと書き込みを制御すると共に各
処理回路５，７の信号処理系を制御する。
理回路７には記憶部５ａ，７ａと制御部５ｂ，７ｂとが
それぞれ内蔵されている。各制御部５ｂ，７ｂは各記憶
部５ａ，７ａの読み出しと書き込みを制御すると共に各
処理回路５，７の信号処理系を制御する。
【００１７】一方、外部制御手段（図示せず）からの制
御信号には制御タイムコードが付加され、この制御信号
は第１及び第２信号処理回路５，７にそれぞれ直接供給
される。又、外部タイマー（図示せず）からのタイムコ
ードは、第１信号処理回路５には直接供給されている
が、第２信号処理回路７には遅延回路８を経て供給され
ている。この遅延回路８は信号系の遅延回路６の遅延時
間（ｔ1）と同一の遅延量に設定されている。
御信号には制御タイムコードが付加され、この制御信号
は第１及び第２信号処理回路５，７にそれぞれ直接供給
される。又、外部タイマー（図示せず）からのタイムコ
ードは、第１信号処理回路５には直接供給されている
が、第２信号処理回路７には遅延回路８を経て供給され
ている。この遅延回路８は信号系の遅延回路６の遅延時
間（ｔ1）と同一の遅延量に設定されている。
【００１８】上記構成において、外部制御手段からは図
３に示す如く制御信号の集まりである制御スケジュール
データ（制御リスト）が出力され、この全ての制御信号
が第１及び第２信号処理回路５，７の各記憶部５ａ，７
ａにそれぞれ記憶される。Ｔ1時からＴ2時までは、第１
信号処理回路５ではその制御部５ｂの制御により、ａ1
処理が施され、第２信号処理回路７ではその制御部７ｂ
の制御によりａ2処理が施される。第１及び第２信号処
理回路５，７の各制御部５ｂ，７ｂは刻々と送られて来
るタイムコードが各記憶部５ａ，７ａの制御タイム（Ｔ
2）と一致するか否かをチェックする。そして、タイム
コードが制御タイム（Ｔ2）と一致すると、第１信号処
理回路５の制御部５ｂがｂ1処理になるべく制御し、第
２信号処理７の制御部７ｂがｂ2処理になるべく制御す
る。
３に示す如く制御信号の集まりである制御スケジュール
データ（制御リスト）が出力され、この全ての制御信号
が第１及び第２信号処理回路５，７の各記憶部５ａ，７
ａにそれぞれ記憶される。Ｔ1時からＴ2時までは、第１
信号処理回路５ではその制御部５ｂの制御により、ａ1
処理が施され、第２信号処理回路７ではその制御部７ｂ
の制御によりａ2処理が施される。第１及び第２信号処
理回路５，７の各制御部５ｂ，７ｂは刻々と送られて来
るタイムコードが各記憶部５ａ，７ａの制御タイム（Ｔ
2）と一致するか否かをチェックする。そして、タイム
コードが制御タイム（Ｔ2）と一致すると、第１信号処
理回路５の制御部５ｂがｂ1処理になるべく制御し、第
２信号処理７の制御部７ｂがｂ2処理になるべく制御す
る。
【００１９】ここで、タイムコードは第１信号処理回路
５に遅延なしで供給されるが、第２信号処理回路７には
遅延時間（ｔ1）だけ遅れて供給される。従って、第１
信号処理回路５ではＴ2時に処理内容が直ちに変更され
るが、第２信号処理回路７ではそれよりもｔ1時間だけ
遅れて処理内容が変更されるため、第１実施例と同様に
第２信号処理回路７においてデジタル信号の処理変化点
と制御信号との同期がとれる。
５に遅延なしで供給されるが、第２信号処理回路７には
遅延時間（ｔ1）だけ遅れて供給される。従って、第１
信号処理回路５ではＴ2時に処理内容が直ちに変更され
るが、第２信号処理回路７ではそれよりもｔ1時間だけ
遅れて処理内容が変更されるため、第１実施例と同様に
第２信号処理回路７においてデジタル信号の処理変化点
と制御信号との同期がとれる。
【００２０】図４から図１２には本発明の第３実施例が
示され、この第３実施例は本発明をデジタルＴＶ放送の
送出システム内の画像圧縮装置に適用した場合が示され
ている。デジタルＴＶ放送の送出システムは、デジタル
化した画像信号を圧縮して送出し、この圧縮に際してフ
レーム間の相関利用を前提とし、ＤＣＴ及び動き補償予
測の組み合せによる符号化と、さらに可変長符号化（Ｖ
ＬＣ）とを用いて情報量圧縮を図るものであり、以下詳
しく説明する。
示され、この第３実施例は本発明をデジタルＴＶ放送の
送出システム内の画像圧縮装置に適用した場合が示され
ている。デジタルＴＶ放送の送出システムは、デジタル
化した画像信号を圧縮して送出し、この圧縮に際してフ
レーム間の相関利用を前提とし、ＤＣＴ及び動き補償予
測の組み合せによる符号化と、さらに可変長符号化（Ｖ
ＬＣ）とを用いて情報量圧縮を図るものであり、以下詳
しく説明する。
【００２１】図４にはフレームのピクチャータイプとそ
の予測の相関関係を示す図が示されている。図４におい
て、相関関係の特徴において各フレームにはピクチャー
タイプと称される識別データが付与される。このピクチ
ャータイプにはＩピクチャー、Ｐピクチャー、Ｂピクチ
ャーの３種が存在する。Ｉピクチャーは他フレームから
の予測はせずに同一フレーム内の画像信号のみを用いて
ＤＣＴを行う。これをイントラ符号化と称する。Ｐピク
チャーは直前のＩピクチャー又はＰピクチャーからの予
測（前向き予測と称する。）が可能なフレームである。
Ｂピクチャーは、直前直後の両方のＩピクチャー又はＰ
ピクチャーからの予測が可能である。よって前向き予測
の他に、後ろのフレームからの予測（後ろ向き予測と称
する。）、前後両方のフレームからの予測（両方向予測
と称する。）が可能である。
の予測の相関関係を示す図が示されている。図４におい
て、相関関係の特徴において各フレームにはピクチャー
タイプと称される識別データが付与される。このピクチ
ャータイプにはＩピクチャー、Ｐピクチャー、Ｂピクチ
ャーの３種が存在する。Ｉピクチャーは他フレームから
の予測はせずに同一フレーム内の画像信号のみを用いて
ＤＣＴを行う。これをイントラ符号化と称する。Ｐピク
チャーは直前のＩピクチャー又はＰピクチャーからの予
測（前向き予測と称する。）が可能なフレームである。
Ｂピクチャーは、直前直後の両方のＩピクチャー又はＰ
ピクチャーからの予測が可能である。よって前向き予測
の他に、後ろのフレームからの予測（後ろ向き予測と称
する。）、前後両方のフレームからの予測（両方向予測
と称する。）が可能である。
【００２２】図５には画像圧縮装置の回路ブロック図が
示されている。図５において、先ず、被制御系である画
像信号の信号処理系について説明する。デジタル化され
た画像信号はフレームシンクロナイザ１０に供給され、
このフレームシンクロナイザ１０にはフレーム同期信号
も供給されている。そして、フレームシンクロナイザ１
０は画像信号をフレーム同期信号に同期させて出力し、
この処理に際しての遅延時間を、フレーム同期信号を基
準としてＤＴ1とし、ＤＴ1は２フレーム程度である。
示されている。図５において、先ず、被制御系である画
像信号の信号処理系について説明する。デジタル化され
た画像信号はフレームシンクロナイザ１０に供給され、
このフレームシンクロナイザ１０にはフレーム同期信号
も供給されている。そして、フレームシンクロナイザ１
０は画像信号をフレーム同期信号に同期させて出力し、
この処理に際しての遅延時間を、フレーム同期信号を基
準としてＤＴ1とし、ＤＴ1は２フレーム程度である。
【００２３】フレームシンクロナイザ１０の出力画像信
号は解像度変換部１１に供給され、解像度変換部１１は
解像度変換データに基づき画像信号の水平方向の画素数
を可変して出力する。解像度変換は主に高い圧縮率での
画像符号化において解像度を犠牲にし、その分符号化効
率を高めるものである。
号は解像度変換部１１に供給され、解像度変換部１１は
解像度変換データに基づき画像信号の水平方向の画素数
を可変して出力する。解像度変換は主に高い圧縮率での
画像符号化において解像度を犠牲にし、その分符号化効
率を高めるものである。
【００２４】図６には解像度変換部１１の回路ブロック
図が示されている。図６において、画像信号は遅延回路
１１ａ、３／４ダウンサンプラ１１ｂ、２／３ダウンサ
ンプラ１１ｃ及び１／２ダウンサンプラ１１ｄにそれぞ
れ供給されている。各ダウンサンプラ１１ｂ〜１１ｄは
サンプリング変換回路とローパスフィルタとから構成さ
れ、各サンプリング変換回路は、水平方向の画素数がそ
れぞれ３／４，２／３，１／２の割合となるようサンプ
リングし直す。このダウンサンプリング処理に際しての
遅延時間をＤＴ2とし、ＤＴ2は数サンプル程度である。
前記遅延回路１１ａは解像度変換なしの場合のプロセス
で各ダウンサンプラ１１ｂ〜１１ｄの遅延時間ＤＴ2と
同一の遅延時間に設定されている。
図が示されている。図６において、画像信号は遅延回路
１１ａ、３／４ダウンサンプラ１１ｂ、２／３ダウンサ
ンプラ１１ｃ及び１／２ダウンサンプラ１１ｄにそれぞ
れ供給されている。各ダウンサンプラ１１ｂ〜１１ｄは
サンプリング変換回路とローパスフィルタとから構成さ
れ、各サンプリング変換回路は、水平方向の画素数がそ
れぞれ３／４，２／３，１／２の割合となるようサンプ
リングし直す。このダウンサンプリング処理に際しての
遅延時間をＤＴ2とし、ＤＴ2は数サンプル程度である。
前記遅延回路１１ａは解像度変換なしの場合のプロセス
で各ダウンサンプラ１１ｂ〜１１ｄの遅延時間ＤＴ2と
同一の遅延時間に設定されている。
【００２５】遅延回路１１ａの出力は入力画像信号と同
一であり、図７（ａ）に示す如く水平方向の画素数が７
２０画素である。３／４ダウンサンプラ１１ｂの出力
は、図７（ｂ）に示す如く水平方向の画素数が３／４の
５４４画素となる。２／３ダウンサンプラ１１ｃの出力
は、図７（ｃ）に示す如く水平方向の画素数が２／３の
４８０画素となる。１／２ダウンサンプラ１１ｄの出力
は図７（ｄ）に示す如く水平方向の画素数が１／２の３
６０画素となる。
一であり、図７（ａ）に示す如く水平方向の画素数が７
２０画素である。３／４ダウンサンプラ１１ｂの出力
は、図７（ｂ）に示す如く水平方向の画素数が３／４の
５４４画素となる。２／３ダウンサンプラ１１ｃの出力
は、図７（ｃ）に示す如く水平方向の画素数が２／３の
４８０画素となる。１／２ダウンサンプラ１１ｄの出力
は図７（ｄ）に示す如く水平方向の画素数が１／２の３
６０画素となる。
【００２６】遅延回路１１ａの出力及び各ダウンサンプ
ラ１１ｂ〜１１ｄの出力は選択回路１１ｅに供給され、
選択回路１１ｅが解像度選択データに基づきこれら画像
信号の１つを選択して出力する。
ラ１１ｂ〜１１ｄの出力は選択回路１１ｅに供給され、
選択回路１１ｅが解像度選択データに基づきこれら画像
信号の１つを選択して出力する。
【００２７】再び図５に戻り、解像度変換部１１の出力
画像信号は、テレシネ信号検出回路１２に供給され、テ
レシネ信号検出回路１２は画像信号がテレシネ信号であ
るか否か検出し、テレシネ信号である場合にこれを元の
状態に戻す。このテレシネ信号検出回路１２での遅延時
間をＤＴ3とし、ＤＴ3は数フレーム程度である。
画像信号は、テレシネ信号検出回路１２に供給され、テ
レシネ信号検出回路１２は画像信号がテレシネ信号であ
るか否か検出し、テレシネ信号である場合にこれを元の
状態に戻す。このテレシネ信号検出回路１２での遅延時
間をＤＴ3とし、ＤＴ3は数フレーム程度である。
【００２８】テレシネ信号検出回路１２の出力画像信号
は色信号フォーマット変換回路１３に供給され、色信号
フォーマット変換回路１３は色信号（Ｙ，Ｒ−Ｙ，Ｂ−
Ｙ）のフォーマットを４：２：２から４：２：０に変換
して出力する。この色信号フォーマット変換回路１３で
の遅延時間をＤＴ4とし、ＤＴ4は数ライン程度である。
は色信号フォーマット変換回路１３に供給され、色信号
フォーマット変換回路１３は色信号（Ｙ，Ｒ−Ｙ，Ｂ−
Ｙ）のフォーマットを４：２：２から４：２：０に変換
して出力する。この色信号フォーマット変換回路１３で
の遅延時間をＤＴ4とし、ＤＴ4は数ライン程度である。
【００２９】色信号フォーマット変換回路１３の出力画
像信号はスキャン変換回路１４に供給され、スキャン変
換回路１４は下記するＤＣＴ処理のためラスタスキャン
からブロックスキャンに変換して出力する。このスキャ
ン変換回路１４での遅延時間をＤＴ5とし、ＤＴ5は１６
ライン程度である。
像信号はスキャン変換回路１４に供給され、スキャン変
換回路１４は下記するＤＣＴ処理のためラスタスキャン
からブロックスキャンに変換して出力する。このスキャ
ン変換回路１４での遅延時間をＤＴ5とし、ＤＴ5は１６
ライン程度である。
【００３０】スキャン変換回路１４の出力画像信号はフ
レーム順序変換部１５に供給され、フレーム順序変換部
１５はＢピクチャーが未来のフレームからの予測となる
ため、これを可能とするべくＢピクチャーのみ遅延させ
るものである。図８にはこのフレーム順序変換部１５の
具体的な回路ブロック図が示されている。図８におい
て、画像信号は３フレーム遅延回路１５ａを経て選択回
路１５ｂに供給されていると共に画像信号は何ら回路を
経ることない経路でも選択回路１５ｂに供給されてい
る。選択回路１５ｂはピクチャータイプデータがＢピク
チャーの場合には３フレーム遅延回路１５ａの出力を選
択し、ピクチャータイプデータがＩピクチャー又はＰピ
クチャーの場合には遅延されない画像信号を選択して出
力する。従って、フレーム順序変換部１５からは図９に
示す如くフレーム順序の変換した画像信号が出力され
る。フレーム順序変換部１５による１部フレームの遅延
は本発明に係る遅延としては扱わない。
レーム順序変換部１５に供給され、フレーム順序変換部
１５はＢピクチャーが未来のフレームからの予測となる
ため、これを可能とするべくＢピクチャーのみ遅延させ
るものである。図８にはこのフレーム順序変換部１５の
具体的な回路ブロック図が示されている。図８におい
て、画像信号は３フレーム遅延回路１５ａを経て選択回
路１５ｂに供給されていると共に画像信号は何ら回路を
経ることない経路でも選択回路１５ｂに供給されてい
る。選択回路１５ｂはピクチャータイプデータがＢピク
チャーの場合には３フレーム遅延回路１５ａの出力を選
択し、ピクチャータイプデータがＩピクチャー又はＰピ
クチャーの場合には遅延されない画像信号を選択して出
力する。従って、フレーム順序変換部１５からは図９に
示す如くフレーム順序の変換した画像信号が出力され
る。フレーム順序変換部１５による１部フレームの遅延
は本発明に係る遅延としては扱わない。
【００３１】再び図５に戻り、フレーム順序変換部１５
の出力画像信号はシーケンス変換部１６に供給され、シ
ーケンス変換部１６は下記する画像符号化部１８に合っ
たシーケンス変換を行う。このシーケンス変換部１６で
の遅延時間をＤＴ6とし、ＤＴ6は１／２フレーム程度で
ある。シーケンス変換部１６の出力画像信号は１フレー
ム遅延回路１７を経て画像符号化部１８に供給されてい
る。１フレーム遅延回路１７での遅延時間をＤＴ7とす
る。
の出力画像信号はシーケンス変換部１６に供給され、シ
ーケンス変換部１６は下記する画像符号化部１８に合っ
たシーケンス変換を行う。このシーケンス変換部１６で
の遅延時間をＤＴ6とし、ＤＴ6は１／２フレーム程度で
ある。シーケンス変換部１６の出力画像信号は１フレー
ム遅延回路１７を経て画像符号化部１８に供給されてい
る。１フレーム遅延回路１７での遅延時間をＤＴ7とす
る。
【００３２】特徴量検出回路１９には１フレーム遅延回
路１７の入力信号と出力信号とが供給され、特徴量検出
回路１９は１フレーム前の画像信号と現フレームの画像
信号とを比較し、この比較結果値が基準値を超えるか否
か検出する。基準値を超えた場合にはシーンチェンジ検
出信号をポート２０を解してＤＳＰ（デジタルシグナル
プロセス）回路２１に出力する。ＤＳＰ回路２１ではこ
のシーンチェンジ検出信号を量子化スケールを算定する
ためのデータとして用いる。
路１７の入力信号と出力信号とが供給され、特徴量検出
回路１９は１フレーム前の画像信号と現フレームの画像
信号とを比較し、この比較結果値が基準値を超えるか否
か検出する。基準値を超えた場合にはシーンチェンジ検
出信号をポート２０を解してＤＳＰ（デジタルシグナル
プロセス）回路２１に出力する。ＤＳＰ回路２１ではこ
のシーンチェンジ検出信号を量子化スケールを算定する
ためのデータとして用いる。
【００３３】図１０には画像符号化部１８の詳しい回路
ブロック図が示されている。図１０において、入力画像
信号は減算器４０に供給され、減算器４０は画像信号を
下記する予測値で減算する。減算器４０の出力は２次元
の実画像データ、又は、予測誤差データであり、このデ
ータがＤＣＴ符号化回路４１に供給される。ＤＣＴ符号
化回路４１は上記データをブロック単位（例えば８×８
画素）で周波数領域のＤＣＴ係数に変換する。ここで、
画素は一般に低周波成分の大きな信号であるため、ＤＣ
Ｔ係数の分布には一般に偏りがある。
ブロック図が示されている。図１０において、入力画像
信号は減算器４０に供給され、減算器４０は画像信号を
下記する予測値で減算する。減算器４０の出力は２次元
の実画像データ、又は、予測誤差データであり、このデ
ータがＤＣＴ符号化回路４１に供給される。ＤＣＴ符号
化回路４１は上記データをブロック単位（例えば８×８
画素）で周波数領域のＤＣＴ係数に変換する。ここで、
画素は一般に低周波成分の大きな信号であるため、ＤＣ
Ｔ係数の分布には一般に偏りがある。
【００３４】ＤＣＴ符号化回路４１の出力は量子化器４
２に供給され、量子化器４２はＤＳＰ回路２１からの制
御データに基づき量子化する。この量子化された信号は
可変長符号化（ＶＬＣ）回路４３に供給され、可変長符
号化回路４３はＤＳＰ回路２１からの制御データに基づ
き可変長符号化する。この結果得られた圧縮画像信号を
多重化部４４に出力する。ここで、可変長符号化は、Ｄ
ＣＴ係数の偏りを利用して出現確率の高い事象に対して
短い符号を、出現確率の低い事象に対して長い符号を割
り当てて、最終的に効率の良い符号化を実現する。
２に供給され、量子化器４２はＤＳＰ回路２１からの制
御データに基づき量子化する。この量子化された信号は
可変長符号化（ＶＬＣ）回路４３に供給され、可変長符
号化回路４３はＤＳＰ回路２１からの制御データに基づ
き可変長符号化する。この結果得られた圧縮画像信号を
多重化部４４に出力する。ここで、可変長符号化は、Ｄ
ＣＴ係数の偏りを利用して出現確率の高い事象に対して
短い符号を、出現確率の低い事象に対して長い符号を割
り当てて、最終的に効率の良い符号化を実現する。
【００３５】また、量子化器４２の出力は逆量子化器４
５及びＩＤＣＴ回路４６の順に供給され、さらに、この
出力と下記する予測値とが加算器４７で加算されて符号
化された元の画像信号に戻される。この復号画像信号は
フレームメモリ４８にストアされる。
５及びＩＤＣＴ回路４６の順に供給され、さらに、この
出力と下記する予測値とが加算器４７で加算されて符号
化された元の画像信号に戻される。この復号画像信号は
フレームメモリ４８にストアされる。
【００３６】一方、入力画像信号は動き検出部４９及び
モード判定部５０にそれぞれ供給され、動き検出部４９
はリアルタイム制御データのピクチャータイプデータ
（Ｉ，Ｐ，Ｂ）に関連してブロック単位（例えば８×８
画素）で画像信号の動きを検出する。そして、動き検出
部４９はブロック単位の動きベクトルを予測部５１及び
多重化部４４に出力し、又、動きベクトルを求めるため
の評価値をモード判別部５０に出力する。モード判別部
５０は画像信号と評価値を解析し、リアルタイム制御デ
ータのピクチャータイプデータ（Ｉ，Ｐ，Ｂ）に応じて
可能な予測モードをブロック単位で選択する。具体的に
は、モード判別部５０はＩピクチャーでは常にイントラ
符号化のみを選択し、Ｐピクチャーではイントラ符号化
と前向き予測とから選択し、Ｂピクチャーではこれに加
えて後ろ向き予測、両方向予測とから選択し、選択した
予測モードを予測部５１及び多重化部４４に出力する。
予測部５１ではフレームメモリ４８より画像信号を読み
出し、動きベクトル及び予測モードに基づき予測値を生
成する。イントラ符号化の場合には予測値をゼロとす
る。従って、この場合には減算器４０の出力は実画像デ
ータとなり、それ以外では予測誤差データとなる。
モード判定部５０にそれぞれ供給され、動き検出部４９
はリアルタイム制御データのピクチャータイプデータ
（Ｉ，Ｐ，Ｂ）に関連してブロック単位（例えば８×８
画素）で画像信号の動きを検出する。そして、動き検出
部４９はブロック単位の動きベクトルを予測部５１及び
多重化部４４に出力し、又、動きベクトルを求めるため
の評価値をモード判別部５０に出力する。モード判別部
５０は画像信号と評価値を解析し、リアルタイム制御デ
ータのピクチャータイプデータ（Ｉ，Ｐ，Ｂ）に応じて
可能な予測モードをブロック単位で選択する。具体的に
は、モード判別部５０はＩピクチャーでは常にイントラ
符号化のみを選択し、Ｐピクチャーではイントラ符号化
と前向き予測とから選択し、Ｂピクチャーではこれに加
えて後ろ向き予測、両方向予測とから選択し、選択した
予測モードを予測部５１及び多重化部４４に出力する。
予測部５１ではフレームメモリ４８より画像信号を読み
出し、動きベクトル及び予測モードに基づき予測値を生
成する。イントラ符号化の場合には予測値をゼロとす
る。従って、この場合には減算器４０の出力は実画像デ
ータとなり、それ以外では予測誤差データとなる。
【００３７】上記多重化部４４では上述した圧縮画像信
号、動きベクトル、予測モードの他にリアルタイム制御
データ、制御データ等が供給され、これらの信号を多量
化してビットストリームを出力する。
号、動きベクトル、予測モードの他にリアルタイム制御
データ、制御データ等が供給され、これらの信号を多量
化してビットストリームを出力する。
【００３８】再び図５に戻り、次に、制御信号の信号処
理系について説明する。制御部であるＣＰＵ（中央処理
装置）２２はコンピュータ等の外部機器とネットワーク
インターフェース２３を経て通信し、制御データの集合
である制御リストを記憶部であるＲＡＭ（ランダムアク
セスメモリ）２４に取り込む。制御データのデータ構造
は、制御タイムコード、解像度選択データ、ピクチャー
タイプ等から成るデータ列であり、制御タイムコードは
解像度選択データ、ピクチャータイプ等を作用させる実
時間を示すものである。
理系について説明する。制御部であるＣＰＵ（中央処理
装置）２２はコンピュータ等の外部機器とネットワーク
インターフェース２３を経て通信し、制御データの集合
である制御リストを記憶部であるＲＡＭ（ランダムアク
セスメモリ）２４に取り込む。制御データのデータ構造
は、制御タイムコード、解像度選択データ、ピクチャー
タイプ等から成るデータ列であり、制御タイムコードは
解像度選択データ、ピクチャータイプ等を作用させる実
時間を示すものである。
【００３９】リファレンス入力のフレーム同期パルスは
ポート２５を経てＣＰＵ２２に供給され、ＣＰＵ２２は
フレーム同期パルスのタイミングでポート２６にラッチ
されたタイムコードをアクセスする。外部からのタイム
コードは入力画像信号に同期し、且つ、フレーム周期で
供給されている。
ポート２５を経てＣＰＵ２２に供給され、ＣＰＵ２２は
フレーム同期パルスのタイミングでポート２６にラッチ
されたタイムコードをアクセスする。外部からのタイム
コードは入力画像信号に同期し、且つ、フレーム周期で
供給されている。
【００４０】ＣＰＵ２２はタイムコードがＲＡＭ２４内
の各制御データの制御タイムコードと一致するか否か常
時照合し、一致するとその制御データをポート２７から
出力する。この制御データをリアルタイム制御データと
呼び、このデータ構造は図１１に示すものである。この
リアルタイム制御データは第１遅延回路２８を経て解像
度変換部１１に、第１遅延回路２８及び第２遅延回路２
９を経てフレーム順序変換部１５に、第１遅延回路２
８、第２遅延回路２９及び第３遅延回路３０を経て画像
圧縮部１８にそれぞれ供給される。第１遅延回路２８の
遅延時間は、ＣＰＵ２２の処理時間を無視すると、フレ
ームシンクロナイザ１０の遅延時間ＤＴ1と解像度変換
部１１の遅延時間ＤＴ2の合計時間（ＤＴ1＋ＤＴ2）に
設定されている。実際にはＣＰＵ２２の処理時間を差し
引いた時間に設定される。第２遅延回路２９の遅延時間
は、テレシネ信号検出回路１２の遅延時間ＤＴ3と色信
号フォーマット変換回路１３の遅延時間ＤＴ4とスキャ
ン変換回路１４の遅延時間ＤＴ5との合計時間（ＤＴ3＋
ＤＴ4＋ＤＴ5）に設定されている。第３遅延回路３０の
遅延時間は、シーケンス変換部１６の遅延時間ＤＴ6と
１フレーム遅延回路１７の遅延時間ＤＴ7との合計時間
（ＤＴ6＋ＤＴ7）に設定されている。
の各制御データの制御タイムコードと一致するか否か常
時照合し、一致するとその制御データをポート２７から
出力する。この制御データをリアルタイム制御データと
呼び、このデータ構造は図１１に示すものである。この
リアルタイム制御データは第１遅延回路２８を経て解像
度変換部１１に、第１遅延回路２８及び第２遅延回路２
９を経てフレーム順序変換部１５に、第１遅延回路２
８、第２遅延回路２９及び第３遅延回路３０を経て画像
圧縮部１８にそれぞれ供給される。第１遅延回路２８の
遅延時間は、ＣＰＵ２２の処理時間を無視すると、フレ
ームシンクロナイザ１０の遅延時間ＤＴ1と解像度変換
部１１の遅延時間ＤＴ2の合計時間（ＤＴ1＋ＤＴ2）に
設定されている。実際にはＣＰＵ２２の処理時間を差し
引いた時間に設定される。第２遅延回路２９の遅延時間
は、テレシネ信号検出回路１２の遅延時間ＤＴ3と色信
号フォーマット変換回路１３の遅延時間ＤＴ4とスキャ
ン変換回路１４の遅延時間ＤＴ5との合計時間（ＤＴ3＋
ＤＴ4＋ＤＴ5）に設定されている。第３遅延回路３０の
遅延時間は、シーケンス変換部１６の遅延時間ＤＴ6と
１フレーム遅延回路１７の遅延時間ＤＴ7との合計時間
（ＤＴ6＋ＤＴ7）に設定されている。
【００４１】一方、ＣＰＵ２２は、画像符号化部１８の
みで用いられる制御データ（量子化器タイプ、ビットレ
ート等）に関してはリアルタイム制御データとして出力
せずにポート３１よりＤＳＰ回路２１に出力する。ＤＳ
Ｐ回路２１はＣＰＵよりも高速処理が可能な制御部であ
り、この制御データをＤＳＰ回路２１の管理下にある記
憶部であるＲＡＭ（ランダムアクセスメモリ）３２にス
トアする。又、ＤＳＰ回路２１にはポート２７、第１遅
延回路２８、第２遅延回路２９、第３遅延回路３０及び
ポート３３の経路を経てタイムコードが供給されてい
る。ＤＳＰ回路２１は、このタイムコードがＲＡＭ３２
内の各制御データの制御タイムコードと一致するか否か
常時照合し、一致するとその制御データをポート３４よ
り画像符号化部１８に出力する。
みで用いられる制御データ（量子化器タイプ、ビットレ
ート等）に関してはリアルタイム制御データとして出力
せずにポート３１よりＤＳＰ回路２１に出力する。ＤＳ
Ｐ回路２１はＣＰＵよりも高速処理が可能な制御部であ
り、この制御データをＤＳＰ回路２１の管理下にある記
憶部であるＲＡＭ（ランダムアクセスメモリ）３２にス
トアする。又、ＤＳＰ回路２１にはポート２７、第１遅
延回路２８、第２遅延回路２９、第３遅延回路３０及び
ポート３３の経路を経てタイムコードが供給されてい
る。ＤＳＰ回路２１は、このタイムコードがＲＡＭ３２
内の各制御データの制御タイムコードと一致するか否か
常時照合し、一致するとその制御データをポート３４よ
り画像符号化部１８に出力する。
【００４２】次に、上記構成の作用を説明する。実時間
Ｔ1で入力画像信号を切り換え、これに基づいて各処理
回路での制御内容（パラメータ）を切り換える場合につ
いて説明する。予じめＲＡＭ２４及びＲＡＭ３２には制
御データがストアされている。今、タイムコードのある
時間Ｔ1となり、新しい画像信号が入力されると、図１
２に示す如く、フレームシンクロナイザ１０は直後のフ
レーム同期パルス（基準パルス）を基準としてフレーム
同期処理を行い、タイムコードも同様にその直後のフレ
ーム同期パルス（基準パルス）を基準として取り込まれ
る。上記処理により画像信号とタイムコードがフレーム
同期パルスに同期する。
Ｔ1で入力画像信号を切り換え、これに基づいて各処理
回路での制御内容（パラメータ）を切り換える場合につ
いて説明する。予じめＲＡＭ２４及びＲＡＭ３２には制
御データがストアされている。今、タイムコードのある
時間Ｔ1となり、新しい画像信号が入力されると、図１
２に示す如く、フレームシンクロナイザ１０は直後のフ
レーム同期パルス（基準パルス）を基準としてフレーム
同期処理を行い、タイムコードも同様にその直後のフレ
ーム同期パルス（基準パルス）を基準として取り込まれ
る。上記処理により画像信号とタイムコードがフレーム
同期パルスに同期する。
【００４３】画像信号はフレームシンクロナイザ１０に
より基準パルスより２つ後のフレーム同期パルスに同期
して出力され、この画像信号は解像度変換部１１、テレ
シネ信号検出回路１２等に順次供給されて各回路で所定
の処理が実行される。そして、画像信号は基準パルスを
基準として（ＤＴ1＋ＤＴ2）時間経過後に解像度変換部
１１の選択回路１１ｅに入力され、又、選択回路１１ｅ
からは（ＤＴ3＋ＤＴ4＋ＤＴ5）時間経過後にフレーム
順序変換部１５に入力され、又、フレーム順序変換部１
５からは（ＤＴ6＋ＤＴ7）時間経過後に画像符号化部１
８に入力される。
より基準パルスより２つ後のフレーム同期パルスに同期
して出力され、この画像信号は解像度変換部１１、テレ
シネ信号検出回路１２等に順次供給されて各回路で所定
の処理が実行される。そして、画像信号は基準パルスを
基準として（ＤＴ1＋ＤＴ2）時間経過後に解像度変換部
１１の選択回路１１ｅに入力され、又、選択回路１１ｅ
からは（ＤＴ3＋ＤＴ4＋ＤＴ5）時間経過後にフレーム
順序変換部１５に入力され、又、フレーム順序変換部１
５からは（ＤＴ6＋ＤＴ7）時間経過後に画像符号化部１
８に入力される。
【００４４】一方、ＣＰＵ２２はタイムコード（Ｔ1）
がＲＡＭ２４内の制御タイムコードの一つに一致する
と、その制御データをリアルタイム制御データとして出
力する。このリアルタイム制御データは第１遅延回路２
８を経て解像度変換部１１に、第１及び第２遅延回路２
８，２９を経てフレーム順序変換部１５に、第１〜第３
遅延回路２８，２９，３０を経て画像符号化部１８にそ
れぞれ供給される。そして、リアルタイム制御データは
基準パルスを基準として（ＤＴ1＋ＤＴ2）時間経過後に
解像度変換部１１の選択回路１１ｅに供給されるため、
新しい画像信号に同期して解像度選択データが作用す
る。又、リアルタイム制御データは選択回路１１ｅに供
給されてからは（ＤＴ3＋ＤＴ4＋ＤＴ5）時間経過後に
フレーム順序変換部１５に供給されるため、新しい画像
信号に同期してピクチャータイプ（Ｉ，Ｐ，Ｂ）が作用
する。さらに、リアルタイム制御データはフレーム順序
変換部１５に供給されてからは（ＤＴ6＋ＤＴ7）時間経
過後に画像符号化部１８に供給されるため、新しい画像
信号に同期してピクチャータイプ（Ｉ，Ｐ，Ｂ）が作用
する。
がＲＡＭ２４内の制御タイムコードの一つに一致する
と、その制御データをリアルタイム制御データとして出
力する。このリアルタイム制御データは第１遅延回路２
８を経て解像度変換部１１に、第１及び第２遅延回路２
８，２９を経てフレーム順序変換部１５に、第１〜第３
遅延回路２８，２９，３０を経て画像符号化部１８にそ
れぞれ供給される。そして、リアルタイム制御データは
基準パルスを基準として（ＤＴ1＋ＤＴ2）時間経過後に
解像度変換部１１の選択回路１１ｅに供給されるため、
新しい画像信号に同期して解像度選択データが作用す
る。又、リアルタイム制御データは選択回路１１ｅに供
給されてからは（ＤＴ3＋ＤＴ4＋ＤＴ5）時間経過後に
フレーム順序変換部１５に供給されるため、新しい画像
信号に同期してピクチャータイプ（Ｉ，Ｐ，Ｂ）が作用
する。さらに、リアルタイム制御データはフレーム順序
変換部１５に供給されてからは（ＤＴ6＋ＤＴ7）時間経
過後に画像符号化部１８に供給されるため、新しい画像
信号に同期してピクチャータイプ（Ｉ，Ｐ，Ｂ）が作用
する。
【００４５】一方、タイムコードは第１〜第３遅延回路
２８，２９，３０の経路を経てＤＳＰ回路２１に供給さ
れ、ＤＳＰ回路２１はタイムコード（Ｔ1）がＲＡＭ３
２内の制御タイムデータの一つに一致すると、その制御
データを画像符号化部１８に出力する。制御データは基
準パルスを基準として（ＤＴ1＋ＤＴ2＋ＤＴ3＋ＤＴ4＋
ＤＴ5＋ＤＴ6＋ＤＴ7）時間経過後に画像符号化部１８
に供給されるため、画像信号に同期して制御データが作
用する。以上より制御データはフレーム精度のリアルタ
イムによって画像データに作用するため、パラメータ切
り替え時の破綻が起きない。
２８，２９，３０の経路を経てＤＳＰ回路２１に供給さ
れ、ＤＳＰ回路２１はタイムコード（Ｔ1）がＲＡＭ３
２内の制御タイムデータの一つに一致すると、その制御
データを画像符号化部１８に出力する。制御データは基
準パルスを基準として（ＤＴ1＋ＤＴ2＋ＤＴ3＋ＤＴ4＋
ＤＴ5＋ＤＴ6＋ＤＴ7）時間経過後に画像符号化部１８
に供給されるため、画像信号に同期して制御データが作
用する。以上より制御データはフレーム精度のリアルタ
イムによって画像データに作用するため、パラメータ切
り替え時の破綻が起きない。
【００４６】
【発明の効果】以上述べたように本発明によれば、デジ
タル信号が遅延要素を有する処理過程を経て信号処理回
路に導かれ、この信号処理回路が制御信号に応じて制御
の内容を可変するデジタル信号処理方法等において、前
記制御信号を、前記遅延要素の遅延時間だけ遅らせて前
記信号処理回路に供給するので、制御信号が画像信号に
同期して作用するため、時間精度の高い制御ができると
いう効果がある。
タル信号が遅延要素を有する処理過程を経て信号処理回
路に導かれ、この信号処理回路が制御信号に応じて制御
の内容を可変するデジタル信号処理方法等において、前
記制御信号を、前記遅延要素の遅延時間だけ遅らせて前
記信号処理回路に供給するので、制御信号が画像信号に
同期して作用するため、時間精度の高い制御ができると
いう効果がある。
【００４７】また、他の本発明によれば、デジタル信号
が遅延要素を有する処理過程を経て信号処理回路に導か
れ、この信号処理回路が制御信号に応じて制御の内容を
可変するデジタル信号処理方法等において、前記制御信
号に制御タイムコードを付加し、この制御タイムコード
付きの制御信号を制御タイム以前に予じめ記憶部に送出
して記憶しておき、タイムコードを前記遅延要素の遅延
期時間だけ遅らせて前記信号処理回路の制御部に供給
し、この制御部がタイムコードと前記記憶部内の制御信
号の制御タイムコードとが一致すると当該制御信号によ
る処理を実行するべく制御したので、制御信号が画像信
号に同期して作用するため、時間精度の高い制御ができ
るという効果がある。
が遅延要素を有する処理過程を経て信号処理回路に導か
れ、この信号処理回路が制御信号に応じて制御の内容を
可変するデジタル信号処理方法等において、前記制御信
号に制御タイムコードを付加し、この制御タイムコード
付きの制御信号を制御タイム以前に予じめ記憶部に送出
して記憶しておき、タイムコードを前記遅延要素の遅延
期時間だけ遅らせて前記信号処理回路の制御部に供給
し、この制御部がタイムコードと前記記憶部内の制御信
号の制御タイムコードとが一致すると当該制御信号によ
る処理を実行するべく制御したので、制御信号が画像信
号に同期して作用するため、時間精度の高い制御ができ
るという効果がある。
【図１】（ａ）デジタル信号処理装置の回路ブロック図
（第１実施例）、（ｂ）はデジタル信号処理装置の回路
ブロック図（第２実施例）。
（第１実施例）、（ｂ）はデジタル信号処理装置の回路
ブロック図（第２実施例）。
【図２】タイムチャート（第１実施例）。
【図３】制御スケジュールを示す図（第２実施例）。
【図４】ピクチャータイプと予測構造を示す図（第３実
施例）。
施例）。
【図５】画像圧縮装置の回路ブロック図（第３実施
例）。
例）。
【図６】解像度変換部の回路ブロック図（第３実施
例）。
例）。
【図７】解像度変換部の画面構成を示す図（第３実施
例）。
例）。
【図８】フレーム順序変換部の回路ブロック図（第３実
施例）。
施例）。
【図９】フレーム順序変換を示す図（第３実施例）。
【図１０】画像符号化部の回路ブロック図（第３実施
例）。
例）。
【図１１】リルタイム制御データの構造を示す図（第３
実施例）。
実施例）。
【図１２】タイムチャート（第３実施例）。
１，５…第１信号処理回路 ３，７…第２信号処理回路 ２，４，６，８…遅延回路 ５ａ，７ａ…記憶部 ５ｂ，７ｂ…制御部 １１…解像度変換部（信号処理回路） １５…フレーム順序変換部（信号処理回路） １８…画像符号化部（信号処理回路） ２１…ＤＳＰ回路（制御部） ２２…ＣＰＵ（制御部） ２４，３２…ＲＡＭ（記憶部） ２８…第１遅延回路 ２９…第２遅延回路 ３０…第３遅延回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｇ０６Ｔ 9/00 Ｇ０６Ｆ 15/66 ３３０Ｈ
Claims (8)
- 【請求項１】 デジタル信号が遅延要素を有する処理過
程を経て信号処理回路に導かれ、この信号処理回路が制
御信号に応じて制御の内容を可変するデジタル信号処理
方法において、 前記制御信号を、前記遅延要素の遅延時間だけ遅らせて
前記信号処理回路に供給することを特徴とするデジタル
信号処理方法。 - 【請求項２】 デジタル信号が遅延要素を有する処理過
程を経て信号処理回路に導かれ、この信号処理回路が制
御信号に応じて制御の内容を可変するデジタル信号処理
方法において、 前記制御信号に制御タイムコードを付加し、この制御タ
イムコード付きの制御信号を制御タイム以前に予じめ記
憶部に送出して記憶しておき、タイムコードを前記遅延
要素の遅延期時間だけ遅らせて前記信号処理回路の制御
部に供給し、この制御部がタイムコードと前記記憶部内
の制御信号の制御タイムコードとが一致すると当該制御
信号による処理を実行するべく制御することを特徴とす
るデジタル信号処理方法。 - 【請求項３】 デジタル信号が遅延要素を有する処理過
程を経て信号処理回路に導かれ、この信号処理回路が制
御信号に応じて制御の内容を可変するデジタル信号処理
装置において、 前記遅延要素の遅延時間と同一の遅延時間を有する遅延
回路を設け、この遅延回路を経て前記制御信号を前記信
号処理回路に供給することを特徴とするデジタル信号処
理装置。 - 【請求項４】 デジタル信号が遅延要素を有する処理過
程を経て信号処理回路に導かれ、この信号処理回路が制
御信号に応じて制御の内容を可変するデジタル信号処理
装置において、 前記信号処理回路を制御する制御部とこの制御部により
読み出しと書き込みが制御される記憶部を設け、 前記制御信号に制御タイムコードを付加し、この制御タ
イムコード付きの制御信号を制御タイム以前に予じめ出
力して前記記憶部に記憶し、 前記遅延要素の遅延時間と同一の遅延時間を有する遅延
回路を設け、この制御回路を経てタイムコードを前記制
御部に供給し、前記制御部がタイムコードと前記記憶部
内の制御信号の制御タイムコードとが一致すると当該制
御信号による処理を実行するべく制御することを特徴と
するデジタル信号処理装置。 - 【請求項５】 デジタル信号が遅延要素を有する処理過
程を経て信号処理回路に導かれ、この信号処理回路が制
御信号に応じて制御の内容を可変する画像圧縮縮方法に
おいて、 前記制御信号を、前記遅延要素の遅延時間だけ遅らせて
前記信号処理回路に供給することを特徴とする画像圧縮
方法。 - 【請求項６】 デジタル信号が遅延要素を有する処理過
程を経て信号処理回路に導かれ、この信号処理回路が制
御信号に応じて制御の内容を可変するデジタル信号処理
方法において、 前記制御信号に制御タイムコードを付加し、この制御タ
イムコード付きの制御信号を制御タイム以前に予じめ記
憶部に送出して記憶しておき、タイムコードを前記遅延
要素の遅延期時間だけ遅らせて前記信号処理回路の制御
部に供給し、この制御部がタイムコードと前記記憶部内
の制御信号の制御タイムコードとが一致すると当該制御
信号による処理を実行するべく制御することを特徴とす
る画像圧縮方法。 - 【請求項７】 デジタル信号が遅延要素を有する処理過
程を経て信号処理回路に導かれ、この信号処理回路が制
御信号に応じて制御の内容を可変する画像圧縮装置にお
いて、 前記遅延要素の遅延時間と同一の遅延時間を有する遅延
回路を設け、この遅延回路を経て前記制御信号を前記信
号処理回路に供給することを特徴とする画像圧縮装置。 - 【請求項８】 デジタル信号が遅延要素を有する処理過
程を経て信号処理回路に導かれ、この信号処理回路が制
御信号に応じて制御の内容を可変する画像圧縮装置にお
いて、 前記信号処理回路を制御する制御部とこの制御部により
読み出しと書き込みが制御される記憶部を設け、 前記制御信号に制御タイムコードを付加し、この制御タ
イムコード付きの制御信号を制御タイム以前に予じめ出
力して前記記憶部に記憶し、 前記遅延要素の遅延時間と同一の遅延時間を有する遅延
回路を設け、この制御回路を経てタイムコードを前記制
御部に供給し、前記制御部がタイムコードと制御信号の
制御タイムコードとが一致すると当該制御信号による処
理を実行するべく制御することを特徴とする画像圧縮装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6145095A JPH08265162A (ja) | 1995-03-22 | 1995-03-22 | デジタル信号処理方法、デジタル信号処理装置、画像圧縮方法及び画像圧縮装置 |
| EP19960301914 EP0734161A3 (en) | 1995-03-22 | 1996-03-20 | Digital signal processing method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6145095A JPH08265162A (ja) | 1995-03-22 | 1995-03-22 | デジタル信号処理方法、デジタル信号処理装置、画像圧縮方法及び画像圧縮装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08265162A true JPH08265162A (ja) | 1996-10-11 |
Family
ID=13171410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6145095A Pending JPH08265162A (ja) | 1995-03-22 | 1995-03-22 | デジタル信号処理方法、デジタル信号処理装置、画像圧縮方法及び画像圧縮装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0734161A3 (ja) |
| JP (1) | JPH08265162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7602442B2 (en) | 2004-01-28 | 2009-10-13 | Sony Corporation | Apparatus and method for processing information signal |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910000368B1 (ko) * | 1984-09-12 | 1991-01-24 | 마쯔시다덴기산교 가부시기가이샤 | 비선형 신호처리장치 |
| JP2732772B2 (ja) * | 1992-05-19 | 1998-03-30 | 松下電器産業株式会社 | デジタル信号処理回路 |
-
1995
- 1995-03-22 JP JP6145095A patent/JPH08265162A/ja active Pending
-
1996
- 1996-03-20 EP EP19960301914 patent/EP0734161A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7602442B2 (en) | 2004-01-28 | 2009-10-13 | Sony Corporation | Apparatus and method for processing information signal |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0734161A3 (en) | 1998-11-25 |
| EP0734161A2 (en) | 1996-09-25 |
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