JPH0824287B2 - Data transmission method - Google Patents
Data transmission methodInfo
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- JPH0824287B2 JPH0824287B2 JP1083897A JP8389789A JPH0824287B2 JP H0824287 B2 JPH0824287 B2 JP H0824287B2 JP 1083897 A JP1083897 A JP 1083897A JP 8389789 A JP8389789 A JP 8389789A JP H0824287 B2 JPH0824287 B2 JP H0824287B2
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- 230000005540 biological transmission Effects 0.000 title claims description 17
- 238000000034 method Methods 0.000 title claims description 11
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータを伝送方式に関し、特にデータの伝送
におけるフレームパルスとデータとをシリアルに伝送す
る伝送方式に関するものである。The present invention relates to a data transmission system, and more particularly to a transmission system for serially transmitting a frame pulse and data in data transmission.
従来、この種のデータを伝送方式としては、データと
フレームパルスとを別線で送る方法もしくはCMIコード
を用い、CMI符号バイオレーシヨンを用いてフレームパ
ルスを重畳する方式がある。Conventionally, as a transmission method of this kind of data, there is a method of sending the data and the frame pulse on a separate line or a method of using the CMI code and superimposing the frame pulse using the CMI code bioration.
前述した従来のデータ伝送方式は、別線送り方法では
データとフレームパルスとを送るための配線が２本必要
であり、CMI符号を用いる方法ではブロツク同期をとる
ための回路が複雑となるという課題があつた。The conventional data transmission method described above requires two wires for sending data and frame pulses in the separate line sending method, and the method for using the CMI code makes the circuit for block synchronization complicated. I got it.
このような課題を解決するために本発明のデータ伝送
方式は、フレームパルスを符号「11」、情報「０」を符
号「00」、および情報「１」を符号「10」または「01」
からなる２ビットの符号にそれぞれ置換してデータ列を
送受信するとともに、受信したデータ列のうち隣接する
ビット間の論理積出力によりフレームパルスを検出する
ようにしたものである。In order to solve such a problem, the data transmission method of the present invention uses a frame pulse as a code “11”, information “0” as a code “00”, and information “1” as a code “10” or “01”.
The data train is transmitted / received by substituting a 2-bit code consisting of the following, and the frame pulse is detected by the logical product output between adjacent bits in the received data train.
また、受信したデータ列を１ビット分遅延させる遅延
手段を設け、この遅延手段からの出力とデータ列との論
理積出力によりフレームパルスを検出するようにしたも
のである。Further, delay means for delaying the received data string by one bit is provided, and the frame pulse is detected by the logical product output of the output from this delay means and the data string.
本発明においては、フレームパルス重畳部分のみ
「１」が２個連続しているので、アンド操作で少なくと
も１ビツトの「１」が出力される。In the present invention, since two "1" s are consecutive only in the frame pulse superposed portion, at least one bit "1" is output by the AND operation.
次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明によるデータ伝送方式の一実施例を説
明するための送受信機のブロツク図である。同図におい
て、１は送信情報が印加される入力端子、２は例えばエ
ンコーダ機能を有している送信機、３は送信出力データ
が得られる出力端子である。また、11はＤフリツプフロ
ツプ12およびアンドゲート13を有する受信機、14は前記
送信出力データが印加される入力端子、15は受信出力デ
ータが得られる出力端子、16はＤフリツプフロツプ12を
駆動させるクロツクパルスCKが図示しない装置から印加
されるクロツクパルス入力端子である。FIG. 1 is a block diagram of a transceiver for explaining an embodiment of a data transmission system according to the present invention. In the figure, 1 is an input terminal to which transmission information is applied, 2 is a transmitter having, for example, an encoder function, and 3 is an output terminal from which transmission output data is obtained. Further, 11 is a receiver having a D flip-flop 12 and an AND gate 13, 14 is an input terminal to which the transmission output data is applied, 15 is an output terminal from which the reception output data is obtained, 16 is a clock pulse CK for driving the D flip-flop 12. Is a clock pulse input terminal applied from a device (not shown).
このような構成において、送信機２の入力端子１に第
２図（ａ）に示すような送信情報、例えばフレームパル
スPf,情報「１」，情報「１」，情報「０」が順次シリ
アルに入力されると、その出力端子３には同図（ｃ）に
示すようにフレームパルスPfに対して符号「11」，情報
「１」に対して符号「10」，情報「０」に対して符号
「00」とするデータ列「11101000……」が出力される。In such a configuration, the transmission information as shown in FIG. 2A, for example, the frame pulse Pf, the information “1”, the information “1”, and the information “0” are serially serially input to the input terminal 1 of the transmitter 2. When input, the output terminal 3 has a code “11” for the frame pulse Pf, a code “10” for the information “1”, and a code “10” for the information “0” as shown in FIG. The data string "11101000 ..." Assigned with the code "00" is output.
このデータ列「11101000……」は受信機11の入力端子
14にシリアルに入力されると、Ｄフリツプフロツプ12の
Ｄ入力端に入力され同図（ｂ）に示すクロツクパルスの
立ち上りタイミングに同期して取り込まれ、この入力デ
ータ列が同図（ｄ）に示すように遅延時間ｔだけ遅延さ
れてＱ出力端に出力される。そしてアンドゲート13によ
りＱ出力と入力データ列とのアンド操作を行なうと、同
図（ｅ）に示すようにその論理積出力が送出されるの
で、フレームパルスPfに対応する部分のみが信号として
出力される。したがつてフレームパルスPfのみを検出す
ることができる。This data string “11101000 ……” is the input terminal of receiver 11.
When it is serially input to the D flip-flop 12, it is input to the D input terminal of the D flip-flop 12 and taken in in synchronization with the rising timing of the clock pulse shown in FIG. Is delayed by the delay time t and is output to the Q output terminal. Then, when the AND output of the Q output and the input data string is performed by the AND gate 13, the logical product output is sent out as shown in FIG. To be done. Therefore, only the frame pulse Pf can be detected.
なお、前述した実施例において、情報「１」の符号と
して「10」の代りに「01」を割り当てても同様の効果が
得られることは明白である。In the embodiment described above, it is obvious that the same effect can be obtained by assigning “01” instead of “10” as the code of the information “1”.
以上説明したように本発明によれば、データとフレー
ムパルスとを伝送するための配線が１本で済み、またCM
I符号を用いる方法と比較すると、CMI符号のブロツク同
期が不要となり、回路が簡単化できるという極めて優れ
た効果が得られる。As described above, according to the present invention, only one wiring is required for transmitting data and frame pulses, and CM
Compared with the method using the I code, block synchronization of the CMI code is not required, and the circuit can be simplified, which is an extremely excellent effect.
第１図は本発明によるデータ伝送方式の一実施例を説明
するための送受信機のブロツク図、第２図（ａ）〜
（ｅ）はその動作を説明するタイミング図。 １……入力端子、２……送信機、３……出力端子、11…
…受信機、12……Ｄフリツプフロツプ、13……アンドゲ
ート、14……入力端子、15……出力端子、16……クロツ
クパルス入力端子。FIG. 1 is a block diagram of a transceiver for explaining an embodiment of a data transmission system according to the present invention, and FIGS.
(E) is a timing chart explaining the operation. 1 ... input terminal, 2 ... transmitter, 3 ... output terminal, 11 ...
… Receiver, 12 …… D flip-flop, 13 …… AND gate, 14 …… input terminal, 15 …… output terminal, 16 …… clock pulse input terminal.
Claims (2)
めのフレームパルスを重畳してシリアル伝送するデータ
伝送方式において、 フレームパルスを符号「11」、情報「０」を符号「0
0」、および情報「１」を符号「10」または「01」から
なる２ビットの符号にそれぞれ置換してデータ列を送受
信するとともに、 受信した前記データ列のうち隣接するビット間の論理積
出力によりフレームパルスを検出することを特徴とする
データ伝送方式。1. In a data transmission system in which a frame pulse for identifying a predetermined frame is superimposed on desired information and serially transmitted, a frame pulse is coded "11" and information "0" is coded "0".
0 "and information" 1 "are replaced with a 2-bit code consisting of a code" 10 "or" 01 "to transmit and receive a data string, and a logical product output between adjacent bits of the received data string A data transmission method characterized by detecting a frame pulse by.
を設け、 この遅延手段からの出力と前記データ列との論理積出力
によりフレームパルスを検出することを特徴とするデー
タ伝送方式。2. The data transmission system according to claim 1, further comprising delay means for delaying the received data string by one bit, and a frame pulse is generated by a logical product output of the output from the delay means and the data string. A data transmission method characterized by detecting.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1083897A JPH0824287B2 (en) | 1989-04-04 | 1989-04-04 | Data transmission method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1083897A JPH0824287B2 (en) | 1989-04-04 | 1989-04-04 | Data transmission method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02264533A JPH02264533A (en) | 1990-10-29 |
| JPH0824287B2 true JPH0824287B2 (en) | 1996-03-06 |
Family
ID=13815422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1083897A Expired - Lifetime JPH0824287B2 (en) | 1989-04-04 | 1989-04-04 | Data transmission method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824287B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5460814A (en) * | 1977-10-25 | 1979-05-16 | Nippon Telegr & Teleph Corp <Ntt> | Timing circuit of dipulse system |
-
1989
- 1989-04-04 JP JP1083897A patent/JPH0824287B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02264533A (en) | 1990-10-29 |
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